DE102021100737A1 - Verfahren zum herstellen eines halbleiterpackages, die und die package - Google Patents

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Fabian Craes
Wolfgang Lehnert
Maik Lohmann
Harry Sax
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Infineon Technologies AG
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Abstract

Ein Verfahren zum Herstellen eines Halbleiterpackages wird bereitgestellt. Das Verfahren kann ein Vereinzeln eines Wafers, der eine Mehrzahl von Dies, die an einem Hilfsträger befestigt sind, aufweist, aufweisen, um Dies zu erzeugen, die freigelegte Seitenflächen aufweisen, ein Bedecken von zumindest den Seitenflächen der Dies mit einer Passivierungsschicht mittels eines Ablagerungsprozesses bei einer Temperatur unterhalb der Schmelztemperatur des Hilfsträgers, wobei eine Lücke zwischen der Passivierungsschichten an den Seitenflächen benachbarter Dies der Mehrzahl von Dies erhalten bleibt.

Description

  • Technisches Gebiet
  • Verschiedene Ausführungsbeispiele betreffen allgemein ein Verfahren zum Herstellen eines Halbleiterpackages und einen Die.
  • Hintergrund
  • Halbleiter-Leistungsmodule sind gebaut, um Halbleiter vor elektrischen, thermischen, mechanischen, chemischen und Umwelteinflüssen zu schützen. Umgekehrt sollen alle Bestandteile der Leistungsmodulanordnungen den Halbleitervorrichtungen in Bezug auf diese Einflüsse entsprechen.
  • Typischerweise endet die Frontend-Prozesskette mit Chips (die auch als Dies bezeichnet werden), die nach einem Wafer-Vereinzelungsprozess, beispielsweise einem Trennprozess, auf einem Haftband angebracht sind. An Chip-Seitenwänden sind typischerweise Halbleitermaterial der getrennten Halbleiterwafer, z.B. nacktes Silizium, und Vorder- (FSM) und Rückseitenmetallisierung (BSM) freigelegt.
  • In einem Backend-Zusammenbauprocess werden die Chips von dem Haftband abgenommen und einem Die-Anbring-Prozess wie z. B. Sintern oder Löten übergeben.
  • Die ungeschützte Seitenwandstruktur der Chips mit Defekten in der geschichteten Struktur, die durch den Vereinzelungsprozess erzeugt wurden, können empfänglich sein für verschiedene Wechselwirkungen mit Backend-Materialien, die in nachfolgenden Zusammenbauprozessen genutzt werden.
  • Die Wechselwirkungen können beispielsweise eine Wirkung (ionischer) Verunreinigungen von Package-Materialien auf elektrische Eigenschaften des Chips aufweisen, chemische Reaktionen von Lötmittel-Inhaltsstoffen mit dem Silizium des Chips, von Verguss-/Moldverbindungs-Inhaltsstoffen mit dem Chipsilizium, von Gehäuse-/Verguss-/Moldverbindungs-Inhaltsstoffen mit der FSM/BSM (z.B. Korrosion) und natürlich von Feuchtigkeit und/oder schädlichen Gasen mit der FSM/BSM (z.B. Korrosion), wobei alle davon zu Chipversagen führen können.
  • Ferner kann es angesichts der oben erwähnten Wechselwirkungen nötig sein, eine Modultemperatur zu begrenzen, beispielsweise Aktivierungstemperaturen in Prozessen/Tests.
  • Gegenwärtig werden die oben erwähnten Probleme vermieden, indem Packagematerialien und Herstellungsverfahren genutzt werden, die in der Lage sind, mit den ungeschützten Chipseitenwänden zurechtzukommen.
  • Das bedeutet, dass Optionen im Hinblick darauf, die passende Kombination bezüglich Kosten- und Leistungsanforderungen zu finden, beschränkt sind. Ferner gibt es keinen Katalog bekannter Chip-Material-Wechselwirkungen und ermittelter Materialspezifikationen.
  • Materialien aus einer zweiten Quelle, insbesondere bezüglich Verguss-/Moldverbindungen und Gehäusen, haben häufig verschiedene, oft unbekannte Inhaltsstoffe, welche möglicherweise nur dem Lieferanten bekannt sind, und können deshalb ein hohes Risiko für unbekannte oder unerwartete Chip-Wechselwirkungen aufweisen.
  • Ferner erfüllen manche Die-Anbringtechnologien möglicherweise nicht Beschränkungen bei ungeschützten Chipseitenwänden, z.B. können gewisse Lötlegierungen und entsprechende Prozesse kosteneffiziente Die-Anbgrintechnologien für Hochleistungsanforderungen sein, aber ein Risiko für chemische Reaktionen mit dem nackten Silizium, das an den Chipseitenwänden freigelegt ist, aufweisen, und Löt- und Sinterpasten können schädliche (z.B. korrosive) Umgebungen für ungeschützte Chipseitenwände während des Bearbeitens verursachen.
  • Gegenwärtig existiert ein allgemeiner Trend, eine Modulbetriebstemperatur zu erhöhen. Das kann möglicherweise neue und komplexere Materialien und Zusammenbauprozesse erfordern, die gegenwärtig ein hohes Risiko für eine negative Auswirkung auf die Chipleistung mit sich bringen. Eine Studie dieser Wechselwirkungen kann einen enormen Aufwand für Entwicklung und Qualifizierung bedeuten, mit wesentlichen Auswirkungen auf Kosten und Dauer der betroffenen Package-Entwicklungsproj ekte.
  • Kurzbeschreibung
  • Ein Verfahren zum Herstellen eines Halbleiterpackages wird bereitgestellt. Das Verfahren kann ein Vereinzeln eines Wafers, der eine Mehrzahl von Dies, die an einem Hilfsträger befestigt sind, aufweist, aufweisen, um Dies zu erzeugen, die freigelegte Seitenflächen aufweisen, ein Bedecken von zumindest den Seitenflächen der Dies mit einer Passivierungsschicht mittels eines Ablagerungsprozesses bei einer Temperatur unterhalb der Schmelztemperatur des Hilfsträgers, wobei eine Lücke zwischen der Passivierungsschichten an den Seitenflächen benachbarter Dies der Mehrzahl von Dies erhalten bleibt.
  • Figurenliste
  • In den Figuren beziehen sich gleiche Bezugszeichen allgemein über die verschiedenen Ansichten hinweg auf dieselben Teile. Die Figuren sind nicht notwendigerweise maßstabsgerecht, wobei eine Betonung stattdessen allgemein auf einer Veranschaulichung von Prinzipien der Erfindung liegt. In der folgenden Beschreibung werden verschiedene Ausführungsbeispiele der Erfindung mit Bezug auf die folgenden Figuren beschrieben, wobei:
    • 1A bis 1C ein Verfahren zum Herstellen eines Halbleiterpackages gemäß verschiedenen Ausführungsbeispielen veranschaulichen;
    • 2 eine schematische Querschnittsansicht eines Dies gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 3 eine schematische Querschnittsansicht eines Die Packages gemäß verschiedenen Ausführungsbeispielen zeigt; und
    • 4 ein Flussdiagram eines Verfahrens zum Herstellen eines Halbleiterpackages gemäß verschiedenen Ausführungsbeispielen zeigt.
  • Beschreibung
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Figuren, welche mittels Darstellung spezifische Details und Ausführungsbeispiele, in welchen die Erfindung praktiziert werden kann, zeigen.
  • Das Wort „beispielhaft“ wird hierin verwendet in der Bedeutung „als ein Beispiel, Instanz oder eine Veranschaulichung dienend“. Jedes Ausführungsbeispiel oder Design, das hierin als „beispielhaft“ beschrieben ist, ist nicht notwendigerweise als bevorzug oder vorteilhaft gegenüber anderen Ausführungsbeispielen oder Gestaltungen zu verstehen.
  • Das Wort „über“ in Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder Oberfläche gebildet ist, kann hier verwendet werden, um zu bedeuten, dass das abgeschiedene Material „direkt auf‟, z. B. in direktem Kontakt mit der betreffenden Seite oder Oberfläche, gebildet sein kann. Das Wort „über“ in Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder Oberfläche gebildet ist, kann hier verwendet werden, um zu bedeuten, dass das abgeschiedene Material „indirekt auf“ der angedeuteten Seite oder Oberfläche gebildet sein kann, wobei eine oder mehrere zusätzliche Schichten zwischen der betreffenden Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind.
  • Verschiedene Aspekte der Offenbarung betreffen Vorrichtungen, und verschiedene Aspekte der Offenlegung betreffen Verfahren. Es versteht sich, dass grundlegende Eigenschaften der Vorrichtungen auch für die Verfahren gelten und umgekehrt. Aus Gründen der Kürze kann daher auf eine doppelte Beschreibung solcher Eigenschaften verzichtet worden sein.
  • Gemäß verschiedenen Ausführungsbeispielen wird ein Verfahren zum Herstellen eines Halbleiterpackages, z. B. eines Die Packages, bereitgestellt, welches es ermöglicht, den Halbleiter (den Die) auf einem Waferlevel direkt nach einer Vereinzelung in individuelle Einheiten (Dies), und dementsprechend vor einem Umverteilungsprozess (einem Pick-und-Place, beispielsweise auf einen Leadframe) zu schützen, insbesondere seine Seitenwände. Der Schutz kann auf eine solche Weise bereitgestellt werden, dass der Die nach wie vor bondbar und lötbar ist.
  • Gemäß verschiedenen Ausführungsbeispielen werden eine Oberflächenpssivierung und ein Schutz der Die-Seitenwände bereitgestellt mittels Anbringens einer Oberflächenbeschichtung nach einem Wafervereinzeln (z.B. einem Zerteilen) ohne Rekonstituierung (d. h. ein Ändern der Anordnung der Chips auf dem Haftband oder ein Übertragen auf ein anderes Band). Anders ausgedrückt kann die Passivierung ausgeführt werden an einem Übergang zwischen einer Frontendprozessierung und einer Backendprozessierung des Dies.
  • Die Passivierungsschicht kann so eingerichtet sein, dass sie dem Wafer keine elektrische Funktion hinzufügt, sondern einen Schutz gegenüber chemischen Wechselwirkungen mit Backend-Materialien und Umwelteinflüssen bereitzustellen.
  • Die beschichteten Die-Seitenwände können gemäß verschiedenen Ausführungsbeispielen verschiedene Verbesserungen bereitstellen in Bezug auf Die-Material (z. B. Die Package Material) und/oder Die-Umgebungs-Wechselwirkungen. Beispielsweise können die beschichteten Die-Seitenwände neue Materialien und Prozesse (Diffusionslöten, neue Lötlegierungen und Isoliermaterialien) ermöglichen, ein Einführen von Materialien aus einer zweiten Quelle vereinfachen und eine Widerstandsfähigkeit gegenüber Feuchtigkeit und schädlichen Gasen (beispielsweise H2S) erhöhen. Zusätzlich kann der Schutz großer Bereiche der Vorderseitenmetallisierung vorteilhaft sein für Anwendungen in schädlichen Umgebungen (hohe Feuchtigkeit, schädliche Gase).
  • 1A bis 1C veranschaulichen ein Verfahren zum Herstellen eines Halbleiterpackages 100, z. B. eines Die Packages, gemäß verschiedenen Ausführungsbeispielen, 2 zeigt eine schematische Querschnittsansicht eines Dies 100 gemäß verschiedenen Ausführungsbeispielen, und 3 zeigt eine schematische Querschnittsansicht eines Die Packages 300 gemäß verschiedenen Ausführungsbeispielen. Der letzte Die 100 weist eine Passivierungsschicht 122 auf. Teile des Wafers 101, welche die Basis einer dieser letzten Dies 100 bilden, werden als Dies 101D bezeichnet.
  • Ein Ausgangspunkt zum Bilden des Halbleiters, z. B. des Dies 100 gemäß verschiedenen Ausführungsbeispielen, kann ein Halbleiterwafer 101 sein, welcher eine Mehrzahl von Dies 101D aufweisen kann, wobei jeder davon mindestens eine Halbleitervorrichtung, integrierten Schaltkreis oder Ähnliches aufweisen kann. Der Halbleiterwafer 101 kann ein Halbleitermaterial 112 aufweisen, beispielsweise Silizium, Galliumarsenid, Siliziumcarbid, oder jedes andere geeignete Halbleitermaterial.
  • Gemäß verschiedenen Ausführungsbeispielen der Halbleiterwafer 101 kann ferner eine Vorderseitenmetallisierung 104 aufweisen, gebildet auf einer ersten Hauptfläche des Halbleitermaterials 112 des Halbleiterwafers 101, und/oder einer Rückseitenmetallisierung 110, gebildet auf einer zweiten Hauptfläche des Halbleitermaterials gegenüber der ersten Hauptfläche.
  • Der Halbleiterwafer 101 kann mit seiner ersten Hauptfläche oder mit seiner zweiten Hauptfläche an einem Hilfsträger befestigt sein 102, z. B. an einem Haftband, beispielsweise an einem Polymer-Haftband, Der Hilfsträger 102 kann eine Schmelztemperatur von ungefähr 150°C aufweisen, beispielsweise von mindestens 150°C.
  • Der Halbleiterwafer 101 kann gemäß verschiedenen Ausführungsbeispielen zerteilt werden, z. B. mittels eines Ausbildens von Gräben 109 zwischen benachbarten Dies 101D, in eine Mehrzahl von Dies 101D, wodurch Seitenflächen 106 der Dies 101D freigelegt werden.
  • Die Gräben 109 können sich gemäß verschiedenen Ausführungsbeispielen vollständig durch den Wafer 101 bis zum Hilfsträger 102 erstrecken. Gemäß verschiedenen Ausführungsbeispielen können die Gräben 109 sich nur teilweise durch den Wafer 101 erstrecken, beispielsweise durch die Vorderseitenmetallisierung 104 oder die Rückseitenmetallisierung 110, falls vorhanden, welche so angeordnet sein kann, dass sie vom Hilfsträger 102 weg zeigt, und, zumindest überwiegend, durch das Halbleitermaterial 112. Optional können die Gräben 109 sich ferner durch die andere von der Vorderseitenmetallisierung 104 und der Rückseitenmetallisierung 110, falls vorhanden, erstrecken, welche am Hilfsträger 102 befestigt sein kann.
  • Anders ausgedrückt kann vor einer Passivierung eine vollständige Trennung (auf einer gedehnten Folie und auf einer ungedehnten Folie als dem Hilfsträger 102) oder eine teilweise Trennung der Rückseite oder der Vorderseite benachbarter Dies 101D oder eine beliebige Kombination der Trennprozesse angewendet werden.
  • Gemäß verschiedenen Ausführungsbeispielen können die Gräben 109 zumindest tief genug sein um sicherzustellen, dass nach der schützenden Behandlung, die unten detaillierter beschrieben wird, und einer anschließenden finalen Vereinzelung der Dies 100 kein verwundbarer Bereich ungeschützt auf Chipseitenflächen 106 verbleibt. Beispielsweise kann nur die Vorderseitenmetallisierung 104 oder die Rückseitenmetallisierung 110, welche möglicherweise zumindest teilweise intakt geblieben sein kann nach dem Zerteilen, auf der Seitenfläche 106 jedes Dies 100 teilweise freigelegt sein, aber kein Bereich des Halbleitermaterials 112 kann freigelegt sein. Gemäß einem weiteren Beispiel hat möglicherweise nur die erste Hauptseite des Wafers 101 die Vorderseitenmetallisierung 104 darauf gebildet, und das Halbleitermaterial 112 kann am Hilfsträger 102 befestigt sein. Das Vereinzeln kann ausgeführt werden als ein Dice-before-Grind Prozess. Anders ausgedrückt können das Vereinzeln und die noch zu beschreibende Schutzbehandlung angewendet werden, und die endgültige Trennung der individuellen Dies 100 kann erreicht werden mittels Neuanordnens auf einem zweiten Hilfsträger und anschließenden Schleifens bis die Gräben 109 freigelegt sind.
  • Gemäß verschiedenen Ausführungsbeispielen können die Dies 101D vollständig von ihren benachbarten Dies 101D getrennt werden bevor die Schutzbehandlung ausgeführt wird.
  • Für das Vereinzeln kann jedes Verfahren geeignet sein, das in der Technik genutzt wird, um die Gräben 109 zu bilden, die eine Breite von mindestens 10 µm aufweisen, beispielsweise so, dass ein Abstand zwischen allen benachbarten erzeugten Dies 101D der Mehrzahl von Dies 101D in einem Bereich ist von etwa 10 µm bis etwa 50 µm, beispielsweise Trennverfahren wie Sägen, Laserschneiden, oder (z. B. Plasma-) Ätzen.
  • Gemäß verschiedenen Ausführungsbeispielen kann ein Vereinzelungsprozess genutzt werden, welcher ein Bilden eines Vereinzelungsbereichs und ein anschließendes Dehnen (optional Biegen) des Hilfsträgers 102 aufweist, was einen Abstand zwischen benachbarten Dies 101D erhöhen kann, beispielsweise Stealth Dicing unter Verwendung eines Lasers, solange das Dehnen es ermöglicht, die benachbarten Dies um mindestens etwa 10 µm. voneinander zu beabstanden.
  • Nach dem Vereinzelungsprozess können die Dies 101D immer noch am Hilfsträger 102 befestigt sein. Auf ihren Seitenflächen 106 kann ein Material oder können mehrere Materialien freigelegt sein, beispielsweise das Halbleitermaterial 112, und optional die erste Metallisierung 104, die zweite Metallisierung 110, eine oder mehrere Schichten zusätzlichen Halbleitermaterials, das auf dem Wafer 101 angeordnet worden sein kann, Schichten von Isoliermaterial, etc.
  • Gemäß verschiedenen Ausführungsbeispielen kann das Verfahren ferner ein Bedecken zumindest der Seitenflächen 106 der Dies 1101D mit einer Passivierungsschicht 122 unter Verwendung eines Ablagerungsprozesses aufweisen. Der Bereich der Passivierungsschicht 122, der auf den Chip-Seitenflächen 106 gebildet ist, wird als die Passivierungsschicht 108 bezeichnet, und ein optionaler Bereich der Passivierungsschicht 122, der auf der Hauptfläche der Dies 101D vom Hilfsträger 102 weg weisend gebildet ist, kann als die Passivierungsschicht 120 bezeichnet werden. Wenn die Passivierungsschicht 102 gebildet ist, kann sie gemäß verschiedenen Ausführungsbeispielen zusammen, anders ausgedrückt in einem gemeinsamen Prozess, mit der Passivierungsschicht 108 gebildet werden.
  • Die Passivierungsschicht 122 kann bei einer Temperatur unterhalb einer Schmelztemperatur des Hilfsträgers 102 gebildet werden. Ferner kann die Passivierungsschicht 122 so gebildet werden, dass eine Lücke mit einer Breite G zwischen den Passivierungsschichten 108 an den Seitenflächen benachbarter Dies 100 der Mehrzahl von Dies 100 erhalten bleibt.
  • Gemäß verschiedenen Ausführungsbeispielen kann eine Schichtdicke der Passivierungsschicht 122 so gewählt sein, dass sie es dem mindestens einen Backend-Prozess ermöglicht, die Passivierungsschicht 122 zu durchdringen. Die Schichtdicke der Passivierungsschicht 122 kann beispielsweise be in einem Bereich von etwa 1 nm bis etwa 50 nm, beispielsweise von etwa 5 nm bis etwa 30 nm, beispielsweise von etwa 5 nm bis etwa 20 nm, beispielsweise von etwa 1 nm bis 10 nm oder weniger als 10 nm.
  • Der Ablagerungsprozess kann gemäß verschiedenen Ausführungsbeispielen ausgeführt werden bei einer Temperatur unterhalb von etwa 150°C. Einerseits kann dies für viele Materialien, die als der Hilfsträger 102 genutzt werden können, z. B. ein typisches Polymer-Haftband, sicherstellen, dass die Ablagerungstemperatur unterhalb der Schmelztemperatur des Hilfsträgers 102 ist.
  • Der Ablagerungsprozess kann aufweisen oder bestehen aus Atomlagenabscheidung (ALD), plasmaverstärkter Atomlagenabscheidung (PEALD), gepulster Atomlagenabscheidung (gepulster ALD), gepulster atomschichtchemischer Dampfabscheidung (gepulster AL-CVD), und/oder metallorganischer chemischer Gasphasenabscheidung (MOCVD) zum Bilden der Passivierungsschicht 122.
  • Die Atomlagenabscheidung (ALD) und die plasmaverstärkte chemische Gasphasenabscheidungstechnologie (PECVD) können besonders geeignet sein zum Verwirklichen der Niedertemperatur-Ausfürungsbeispiele, da diese Techniken geeignet sein können, mit Prozesstemperaturen von weniger als 150°C zurecht zu kommen. Beispielsweise kann bei einem PECVD Beschichtungsprozess eine dünne Siliziumoxid (SiO2) Seitenwandbeschichtung 108 erzeugt werden auf den Seitenwänden 106 der Dies 101D (und optional auch die Oberseitenbeschichtung 120 auf der obersten Fläche der Dies 101D) unter Verwendung von Hexamethyldisiloxane (HMDSO).
  • Mittels Verwendens eines Hilfsträgers 102 mit einer thermischen Stabilität von mindestens etwa 150°C (z. B. ein Schmelzpunkt von über 150°C), können auch thermische ALD-Prozesse möglich sein, beispielsweise zum Ablagern einer Aluminiumoxid- (Al2O3) Passivierungsschicht 122. Für eine Passivierung einer Rückseite des Dies 100 (z. B. mit ihrer Oberseite montierte Wafer 101 mit rückseitigem Schleifen und Vor-Sägen) kann eine lötbare Passivierungsschicht 122, die gebildet ist mittels der Niedertemperatur-Ablagerung von Al2O3, bereitgestellt werden.
  • Gemäß verschiedenen Ausführungsbeispielen können bei einem ALD-Prozess verschiedene Arten von Dünnfilm-Passivierungsschichten 122 (Oxide, Fluoride, Nitride, Metalle und mehr) erzeugt werden, abhängig von dem Precursormaterial.
  • Für Niederspannungs-Dies 100 (klein, dünne Geometrie), kann die kostengünstigere und schnellere PECVD genutzt werden. Niederspannungsanwendungen (<1.2kV) neigen dazu, verringerte Chip-Material-Wechselwirkungen aufzuweisen verglichen mit Hochspannungsanwednungen (>>1.2kV). Dementsprechend können die verringerten Fähigkeiten der PECVD bezüglich eines Aspektverhältnisses ausreichend sein zum Beschichten der relativ niedrigen Seitenwände 106 (mit einer Höhe von weniger als 100 µm), und obwohl die mittels PECVD gebildete Passivierungsschicht 122 eine höhere Defektdichte aufweisen kann, kann das dennoch ausreichend sein, um die angestrebten Vorteile im Niedervoltbereich zu erzielen.
  • Besonders PEALD-Prozesse können geeignet sein zum Bereitstellen einer Niedertemperatur-Ablagerung von Hochqualitäts-Dünnfilmen (beispielsweise mit einer Dicke von weniger als etwa 10 nm), welche genutzt werden können als oder für die Passivierungsschicht 122. Für die meisten geeigneten Materialien wie beispielsweise Al2O3, TiO2, SiO2, Ta2O5, ZrO2, und beliebige Kombinationen dieser Materialien sind Precursor für plasmaverstärkte Niedertemperatur-ALD verfügbar.
  • Gemäß verschiedenen Ausführungsbeispielen kann die Passivierungsschicht 122 ein Schichtstapel sein, der eine Mehrzahl von individuellen Schichten aufweist, welche insgesamt die Dicke in dem Bereich von etwa 1 nm bis etwa 50 nm aufweisen können.
  • Die Passivierungsschicht 122 kann gemäß verschiedenen Ausführungsbeispielen ein Oxid aufweisen oder daraus bestehen, beispielsweise Aluminiumoxid, Titanoxid, Siliziumoxid, Tantaloxid und Zirkonoxid, ein Fluorid, ein Nitrid, und/oder ein Metall. Das Metall kann genutzt werden bei Gestaltungen, bei welchen sichergestellt ist, dass die die Metall-Passivierungsschicht 122 keinen elektrisch leitfähigen Pfad zwischen der Vorderseitenmetallisierung 104 und der Rückseitenmetallisierung 110 erzeugt. Beispielsweise kann die Metall-Passivierungsschicht 122 genutzt werden, wenn nur eine der Metallisierungen 104, 110 in dem Die 100, gebildet ist, oder in einem Schichtstapel 122, der eine Isolierschicht unter der Metallschicht aufweist.
  • Gemäß verschiedenen Ausführungsbeispielen kann das Verfahren ein Ausführen mindestens eines Backend-Prozesses für die Dies 100, welche die bedeckten Seitenflächen 106 haben, aufweisen.
  • Gemäß verschiedenen Ausführungsbeispielen kann die Passivierungsschicht 122 dünn genug sein um zu ermöglichen, dass der Backend-Prozess durch die Passivierungsschicht 122 ausgeführt wird. Beispielsweise kann ein Bondingprozess mit einem dicken Draht auf der Vorderseitenmetallisierung 104 oder auf der Rückseitenmetallisierung 110 ausgeführt werden durch einen Ausschnitt in der Passivierungsschicht 122, der während des Drahtbondprozesses erzeugt wird. Beispielsweise kann der in 3 gezeigte Draht 320 an die Vorderseitenmetallisierung 104 durch die Passivierungsschicht 120, 122 gebondet worden sein ohne einen speziellen Prozess zum Freilegen der Vorderseitenmetallisierung 104.
  • Der mindestens eine Backend-Prozess kann einen Anhaftprozess aufweisen (z. B., einen Klebeprozess), einen Sinterprozess, einen Lötprozess, und/oder einen Bondprozess. Der Backend-Prozess selbst kann im Wesentlichen ausgeführt werden wie im Stand der Technik bekannt.
  • Gemäß verschiedenen Ausführungsbeispielen kann das Die Package 300 den Die 100 gemäß verschiedenen Ausführungsbeispielen aufweisen, der eine Vorderseitenmetallisierung 104 und/oder eine Rückseitenmetallisierung 110 aufweist.
  • Das Die Package 300 kann ferner Verkapselungsmaterial 322 aufweisen, welches den Die 100 verkapselt, und mindestens eine elektrisch leitfähige Verbindungsstruktur 320, die an der Vorderseitenmetallisierung 104 befestigt ist (dies ist in der beispielhaften Ausführungsform aus 3 gezeigt). Alternativ oder zusätzlich kann die mindestens eine elektrisch leitfähige Verbindungsstruktur 320 an der Rückseitenmetallisierung 110 des Dies 100 befestigt sein.
  • Das Die Package 300 kann ferner mindestens einen Träger 330 aufweisen (in 3 kann der Träger 330 einen Stapel von vier Schichten 324, 326, 328, 330 aufweisen), auf welchem der Die 100 montiert sein kann. Der Träger 330 kann im Wesentlichen eingerichtet sein wie in der Technik bekannt.
  • Gemäß verschiedenen Ausführungsbeispielen kann der Träger 330 zumindest teilweise frei sein von dem Verkapselungsmaterial 322. Beispielsweise können elektrische Verbindungsstrukturen, beispielsweise die Trägerschicht 324, frei sein von dem elektrisch isolierenden Verkapselungsmaterial 322.
  • Gemäß verschiedenen Ausführungsbeispielen kann die Passivierungsschicht 122 über der Vorderseitenmetallisierung 104 oder über der Rückseitenmetallisierung 110 gebildet sein. Die andere von der Vorderseitenmetallisierung 104 und der Rückseitenmetallisierung 110 kann frei sein von der Passivierungsschicht 122. Oder allgemeiner ausgedrückt ist möglicherweise nur eine der Hauptflächen des Dies 100 durch die Passivierungsschicht 122 bedeckt.
  • Dies kann ein direktes Ergebnis des Bildens der Passivierungsschicht 122 sein, welches ausgeführt wird, während die Dies 101D am Hilfsträger 102 montiert sind, und demenstprechend ein Ergebnis eines einfachen Herstellungsprozesses.
  • Gemäß verschiedenen Ausführungsbeispielen kann die mindestens eine elektrisch leitfähige Verbindungsstruktur 320 an der Vorderseitenmetallisierung 104 des Dies 100 und/oder bis die Rückseitenmetallisierung 110 des Dies 100 in einer Anordnung befestigt sein, welche die Passivierungsschicht 122 durchstößt.
  • 4 zeigt ein Flussdiagramm 400 eines Verfahrens zum Herstellen eines Halbleiterpackages gemäß verschiedenen Ausführungsbeispielen.
  • Das Verfahren kann ein Vereinzeln eines Wafers, der eine Mehrzahl von Dies, die an einem Hilfsträger befestigt sind, aufweist, aufweisen, um Dies zu erzeugen, die freigelegte Seitenflächen aufweisen (410), und ein Bedecken von zumindest den Seitenflächen der Dies mit einer Passivierungsschicht mittels eines Ablagerungsprozesses bei einer Temperatur unterhalb der Schmelztemperatur des Hilfsträgers, wobei eine Lücke zwischen der Passivierungsschichten an den Seitenflächen benachbarter Dies der Mehrzahl von Dies erhalten bleibt (420).
  • Verschiedene Ausführungsbeispiele werden im Folgenden veranschaulicht:
  • Beispiel 1 ist ein Verfahren zum Herstellen eines Halbleiterpackages. Das Verfahren kann ein Vereinzeln eines Wafers aufweisen, der eine Mehrzahl von Dies, die an einem Hilfsträger befestigt sind, aufweist, um Dies zu erzeugen, die freigelegte Seitenflächen aufweisen, ein Bedecken von zumindest den Seitenflächen der Dies mit einer Passivierungsschicht mittels eines Ablagerungsprozesses bei einer Temperatur unterhalb der Schmelztemperatur des Hilfsträgers, wobei eine Lücke zwischen der Passivierungsschichten an den Seitenflächen benachbarter Dies der Mehrzahl von Dies erhalten bleibt.
  • Gemäß Beispiel 2 kann der Gegenstand gemäß Beispiel 1 optional ein Ausführen mindestens eines Backend-Prozesses für die Dies, welche die bedeckten Seitenflächen haben, aufweisen.
  • Gemäß Beispiel 2 kann der Gegenstand gemäß Beispiel 1 oder 2 optional aufweisen, dass der Hilfsträger ein Haftband ist.
  • Gemäß Beispiel 4 kann der Gegenstand gemäß einem der Beispiele 1 bis 3 optional aufweisen, dass die Schichtdicke der Passivierungsschicht gewählt ist um zu ermöglichen, dass der mindestens eine Backend-Prozess die die Passivierungsschicht durchdringt.
  • Gemäß Beispiel 5 kann der Gegenstand gemäß einem der Beispiele 1 bis 4 optional aufweisen, dass die Schichtdicke der Passivierungsschicht in dem Bereich von etwa 1 nm bis etwa 50 nm liegt.
  • Gemäß Beispiel 6 kann der Gegenstand gemäß einem der Beispiele 1 bis 5 optional aufweisen, dass der Ablagerungsprozess bei einer Temperatur unterhalb von etwa 150 °C ausgeführt wird.
  • Gemäß Beispiel 7 kann der Gegenstand gemäß einem der Beispiele 1 bis 6 optional aufweisen, dass der Ablagerungsprozess ausgewählt ist aus einer Gruppe von Ablagerungsprozessen, die aus Atomlagenabscheidung (ALD), plasmaverstärkter Atomlagenabscheidung (PEALD), gepulster Atomlagenabscheidung (gepulster ALD), gepulster atomschichtchemischer Dampfabscheidung (gepulster AL-CVD), und metallorganischer chemischer Gasphasenabscheidung (MOCVD) besteht.
  • Gemäß Beispiel 8 kann der Gegenstand gemäß einem der Beispiele 1 bis 7 optional aufweisen, dass der Abstand zwischen allen benachbarten erzeugten Dies der Mehrzahl von Dies in einem Bereich von etwa 10 µm bis etwa 50 µm ist.
  • Gemäß Beispiel 9 kann der Gegenstand gemäß einem der Beispiele 1 bis 8 optional aufweisen, dass der mindestens eine Backend-Prozess einen Prozess aufweist, der ausgewählt ist aus einer Gruppe, die aus einem Anhaftprozess (z.B. einem Klebeprozess), einem Sinterprozess, einem Lötprozess und einem Bondprozess besteht.
  • Gemäß Beispiel 10 kann der Gegenstand gemäß einem der Beispiele 1 bis 9 optional aufweisen, dass die Passivierungsschicht ein Oxid, ein Fluorid, ein Nitrid und/oder ein Metall aufweist oder daraus besteht.
  • Gemäß Beispiel 11 kann der Gegenstand gemäß einem der Beispiele 1 bis 10 optional aufweisen, dass die Passivierungsschicht mindestens ein Material aufweist oder daraus besteht, das ausgewählt ist aus einer Gruppe, die aus Aluminiumoxid, Titanoxid, Siliziumoxid, Tantaloxid und Zirkonoxid besteht.
  • Gemäß Beispiel 12 kann der Gegenstand gemäß einem der Beispiele 1 bis 11 optional ferner ein Dehnen der Hilfsträger aufweisen, wodurch ein Abstand zwischen benachbarten Dies vergrößert wird vor dem Bedecken der Seitenflächen der Dies.
  • Gemäß Beispiel 13 kann der Gegenstand gemäß einem der Beispiele 1 bis 12 optional aufweisen, dass das Vereinzeln Sägen, Laserschneiden, Stealth Dicing, Dice-before-Grinding und/oder Ätzen, beispielsweise Plasmaätzen aufweist.
  • Beispiel 14 ist ein Die. Der Die kann einen Diekörper aufweisen, der eine vordere Oberfläche, eine hintere Oberfläche und eine Mehrzahl von Seitenflächen aufweist, und eine Atomlagenabscheidungs-Passivierungsschicht, welche die vordere Oberfläche und alle Seitenflächen bedeckt, , wobei die Rückseite frei ist von der Atomlagenabscheidungs-Passivierungsschicht.
  • Gemäß Beispiel 15 kann der Gegenstand gemäß Beispiel 14 optional aufweisen, dass die Schichtdicke der Passivierungsschicht in dem Bereich von etwa 1 nm bis etwa 50 nm ist.
  • Gemäß Beispiel 16 kann der Gegenstand gemäß Beispiel 14 oder 15 optional aufweisen, dass die Passivierungsschicht eine NIedertemperatur-Ablagerungsschicht ist, die bei einer Temperatur unterhalb von etwa 150°C abgelagert wurde.
  • Gemäß Beispiel 17 kann der Gegenstand gemäß einem der Beispiele 14 bis 16 optional aufweisen, dass die Passivierungsschicht gebildet ist mittels eines Ablagerungsprozesses, der ausgewählt ist aus einer Gruppe von Ablagerungsprozessen, die aus Atomlagenabscheidung (ALD), plasmaverstärkter Atomlagenabscheidung (PEALD), gepulster Atomlagenabscheidung (gepulster ALD), gepulster atomschichtchemischer Dampfabscheidung (gepulster AL-CVD), und metallorganischer chemischer Gasphasenabscheidung (MOCVD) besteht.
  • Gemäß Beispiel 18 kann der Gegenstand gemäß einem der Beispiele 14 bis 17 optional aufweisen, dass die Passivierungsschicht ein Oxid, ein Fluorid, ein Nitrid und/oder ein Metall aufweist oder daraus besteht.
  • Gemäß Beispiel 19 kann der Gegenstand gemäß einem der Beispiele 14 bis 18 optional aufweisen, dass die Passivierungsschicht mindestens ein Material aufweist oder daraus besteht, das ausgewählt ist aus einer Gruppe, die aus Aluminiumoxid, Titanoxid, Siliziumoxid, Tantaloxid und Zirkonoxid besteht.
  • Beispiel 20 ist ein Die Package. Das Die Package kann einen Die gemäß einem der Beispiele 14 bis 19 aufweisen, der eine Vorderseitenmetallisierung und/oder eine Rückseitenmetallisierung, Verkapselungsmaterial, das den Die verkapselt, und mindestens eine elektrisch leitfähige Verbindungsstruktur, die an der Vorderseitenmetallisierung des Dies und/oder an der Rückseitenmetallisierung des Dies befestigt ist.
  • Gemäß Beispiel 21 kann der Gegenstand gemäß Beispiel 20 optional aufweisen, dass die Passivierungsschicht gebildet ist über der Vorderseitenmetallisierung oder über die Rückseitenmetallisierung.
  • Gemäß Beispiel 22 kann der Gegenstand gemäß Beispiel 21 optional aufweisen, dass die mindestens eine elektrisch leitfähige Verbindungsstruktur an der Vorderseitenmetallisierung des Dies und/oder bis die Rückseitenmetallisierung des Dies so angeordnet ist, dass sie die Passivierungsschicht durchdringt.
  • Obwohl die Erfindung insbesondere unter Bezugnahme auf bestimmte Ausführungsformen gezeigt und beschrieben wurde, sollte der Fachmann verstehen, dass verschiedene Änderungen in Form und Detail darin vorgenommen werden können, ohne vom Geist und Umfang der Erfindung, wie er durch die beigefügten Ansprüche definiert ist, abzuweichen. Der Umfang der Erfindung ist daher durch die beigefügten Ansprüche angegeben, und alle Änderungen, die in den Bedeutungs- und Äquivalenzbereich der Ansprüche fallen, sollen daher einbezogen werden.

Claims (20)

  1. Ein Verfahren zum Herstellen eines Halbleiterpackages, wobei das Verfahren aufweist: Vereinzeln eines Wafers, der eine Mehrzahl von Dies aufweist, die an einem Hilfsträger befestigt sind, um Dies zu erzeugen, die freigelegte Seitenflächen aufweisen; ein Bedecken von zumindest den Seitenflächen der Dies mit einer Passivierungsschicht mittels eines Ablagerungsprozesses bei einer Temperatur unterhalb der Schmelztemperatur des Hilfsträgers, wobei eine Lücke zwischen der Passivierungsschichten an den Seitenflächen benachbarter Dies der Mehrzahl von Dies erhalten bleibt.
  2. Das Verfahren gemäß Anspruch 1, ferner aufweisend: ein Ausführen mindestens eines Backend-Prozesses an den Dies, welche die bedeckten Seitenflächen aufweisen.
  3. Das Verfahren gemäß einem der Ansprüche 1 oder 2, wobei der Hilfsträger ein Haftband ist.
  4. Das Verfahren gemäß einem der Ansprüche 1 bis 3, wobei die Schichtdicke der Passivierungsschicht ausgewählt ist zu ermöglichen, dass der mindestens eine Backend-Prozess durch die Passivierungsschicht dringt.
  5. Das Verfahren gemäß einem der Ansprüche 1 bis 4, wobei die Schichtdicke der Passivierungsschicht in dem Bereich von etwa 1 nm bis etwa 50 nm ist.
  6. Das Verfahren gemäß einem der Ansprüche 1 bis 5, wobei der Ablagerungsprozess bei einer Temperatur unterhalb von etwa 150 °C ausgeführt wird.
  7. Das Verfahren gemäß einem der Ansprüche 1 bis 6, wobei der Ablagerungsprozess ausgewählt ist aus einer Gruppe von Ablagerungsprozessen, die aus: Atomlagenabscheidung (ALD); plasmaverstärkter Atomlagenabscheidung (PEALD); gepulster Atomlagenabscheidung (gepulster ALD); gepulster atomschichtchemischer Dampfabscheidung (gepulster AL-CVD); und metallorganischer chemischer Gasphasenabscheidung (MOCVD) besteht.
  8. Das Verfahren gemäß einem der Ansprüche 1 bis 7, wobei der Abstand zwischen allen benachbarten erzeugten Dies der Mehrzahl von Dies in einem Bereich von etwa 10 µm bis etwa 50 µm ist.
  9. Das Verfahren gemäß einem der Ansprüche 1 bis 8, wobei der mindestens eine Backend-Prozess einen Prozess aufweist, der ausgewählt ist aus einer Gruppe, die besteht aus: Anhaftprozess, z. B. Klebeprozess; Sinterprozess; Lötprozess; und Bondprozess.
  10. Das Verfahren eines der Ansprüche 1 bis 9, wobei die Passivierungsschicht ein Oxid, ein Fluorid, ein Nitrid und/oder ein Metall aufweist oder daraus besteht.
  11. Das Verfahren eines der Ansprüche 1 bis 10, wobei die Passivierungsschicht mindestens ein Material aufweist oder daraus besteht, das ausgewählt ist aus einer Gruppe, die besteht aus: Aluminiumoxid; Titanoxid; Siliziumoxid; Tantaloxid; und Zirkonoxid.
  12. Das Verfahren eines der Ansprüche 1 bis 11, ferner aufweisend: Dehnen der Hilfsträger, wodurch ein Abstand zwischen benachbarten Dies vergrößert wird, vor dem Bedecken der Seitenflächen der Dies.
  13. Ein Die, aufweisend: einen Die-Körper, aufweisend eine vordere Fläche, eine hintere Fläche und eine Mehrzahl von Seitenflächen; eine Atomlagenabscheidungs-Passivierungsschicht, welche die vordere Oberfläche und alle Seitenflächen bedeckt, wobei die Rückseite frei ist von der Atomlagenabscheidungs-Passivierungsschicht.
  14. Der Die gemäß Anspruch 13, wobei die Schichtdicke der Passivierungsschicht in dem Bereich von etwa 1 nm bis etwa 50 nm.
  15. Der Die gemäß Anspruch 13 oder 14, wobei die Passivierungsschicht eine NIedertemperatur-Ablagerungsschicht ist, die bei einer Temperatur unterhalb von etwa 150°C abgelagert wurde.
  16. Der Die gemäß einem der Ansprüche 13 bis 15, wobei die Passivierungsschicht gebildet ist mittels eines Ablagerungsprozesses, der ausgewählt ist aus einer Gruppe von Ablagerungsprozessen, die besteht aus: Atomlagenabscheidung (ALD); plasmaverstärkter Atomlagenabscheidung (PEALD); gepulster Atomlagenabscheidung (gepulster ALD); gepulster atomschichtchemischer Dampfabscheidung (gepulster AL-CVD); und metallorganischer chemischer Gasphasenabscheidung (MOCVD).
  17. Der Die gemäß einem der Ansprüche 13 bis 16, wobei die Passivierungsschicht ein Oxid, ein Fluorid, ein Nitrid und/oder ein Metall aufweist oder daraus besteht.
  18. Der Die gemäß einem der Ansprüche 13 bis 17, wobei die Passivierungsschicht mindestens ein Material aufweist oder daraus besteht, das ausgewählt ist aus einer Gruppe, die besteht aus: Aluminiumoxid; Titanoxid; Siliziumoxid; Tantaloxid; und Zirkonoxid.
  19. Ein Die Package, aufweisend: einen Die gemäß einem der Ansprüche 13 bis 18, aufweisend eine Vorderseitenmetallisierung und/oder eine Rückseitenmetallisierung; Verkapselungsmaterial, das den Die verkapselt; mindestens eine elektrisch leitfähige Verbindungsstruktur, die an der Vorderseitenmetallisierung des Dies und/oder an der Rückseitenmetallisierung des Dies befestigt ist.
  20. Das Die Package gemäß Anspruche 19, wobei die mindestens eine elektrisch leitfähige Verbindungsstruktur befestigt ist an der Vorderseitenmetallisierung des Dies und/oder an der Rückseitenmetallisierung des Dies die Passivierungsschicht durchdringend angeordnet ist.
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