DE102019204838A1 - Halbleiterbauelemente mit selbstausgerichteten aktiven Gebieten für eine ebene Transistorarchitektur - Google Patents

Halbleiterbauelemente mit selbstausgerichteten aktiven Gebieten für eine ebene Transistorarchitektur Download PDF

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Abstract

Aktive Gebiete für ebene Transistorarchitekturen werden in einer lateralen Richtung, d. h. in der Breitenrichtung, auf der Grundlage eines einzigen Lithografieprozesses strukturiert, woran sich Abscheide- und Ätzprozesse anschließen, wodurch mehrere Breitenabmessungen und mehrere Zwischenräume oder Abstände mit geringerer Prozessschwankung aufgrund des Vermeidens von Überlagerungsfehlern, die typischerweise mit konventionellen Lösungen einhergehen, wenn die Breitenabmessungen und die Zwischenräume auf der Grundlage eines Sequenz aus anspruchsvollen Lithografieprozessen strukturiert werden, bereitgestellt werden. Folglich werden eine erhöhte Packungsdichte, ein verbessertes Leistungsverhalten und geringere Fertigungskosten auf der Grundlage von Prozesstechniken, wie sie hierin offenbart sind, erreicht.

Description

  • HINTERGRUND
  • GEBIET DER OFFENBARUNG
  • Der hierin offenbarte Gegenstand betrifft Halbleiterbauelemente und Techniken zur Herstellung aktiver Gebiete, die zur Ausbildung von Transistorelementen auf der Grundlage einer ebenen Architektur verwendet werden.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Integrierte Schaltungen werden auf der Grundlage mehrerer aufeinanderfolgender Prozessschritte hergestellt, wobei kleinste Gebiete mit genau gesteuerter Größe in einer oder mehreren Materialschichten eines geeigneten Substrats gebildet werden. Diese kleinsten Gebiete mit genau gesteuerter Größe werden typischerweise erhalten, indem Lithografie-, Ätz-, Implantations-, Abscheidetechniken und dergleichen in diversen Fertigungsphasen angewendet werden, um die Materialschicht oder -schichten gemäß der zugrundeliegenden Bauteilgestaltung zu strukturieren.
  • Die Strukturierung von Materialschichten, die auf dem Substratmaterial ausgebildet sind, wird typischerweise bewerkstelligt, indem eine Art von Maskenschicht gebildet wird, die aus einer Schicht aus Lackmaterial besteht oder daraus hergestellt wird, die durch einen Lithografieprozess, typischerweise einen Fotolithografieprozess, strukturiert wird. Dazu wird der Lack auf die Substratoberfläche aufgeschleudert und wird dann selektiv mit ultravioletter Strahlung durch eine entsprechende Lithografiemaske, etwa ein Retikel, belichtet, um das Retikelmuster in die Lackschicht abzubilden, wodurch darin ein latentes Bild erzeugt wird. Nach der Entwicklung des Lackmaterials werden andere Maskenmaterialien und schließlich die eigentlichen Bauteilstrukturen durch weitere Herstellungsprozesse, etwa Ätzen und dergleichen, gebildet. Da die Abmessungen der Strukturen in aufwendigen Halbleiterbauelementen ständig verkleinert werden, hängt die schließlich erreichte Auflösung des optischen Strukturierungsprozesses wesentlich von den Abbildungsfähigkeiten der verwendeten Anlagen, den Fotolackmaterialien für die spezifizierte Belichtungswellenlänge und die kritischen Sollabmessungen der Bauteilstrukturelemente ab, die in der betrachteten Bauteilebene herzustellen sind. Beispielsweise wird in aktuellen kritischen Lithografieschritten eine Belichtungswellenlänge von 193 nm (ArF) eingesetzt, wobei in jüngsten Entwicklungen die numerische Apertur und die Fokustiefe insbesondere deutlich verbessert wurden, indem eine sogenannte „Tauchtechnik“ eingesetzt wird. In dieser Tauchtechnik wird eine Flüssigkeit mit geeignetem Brechungsindex zwischen der letzten Linse des komplexen optischen Systems und dem Halbleitersubstrat vorgesehen, das das Lichtmuster durch eine entsprechende Lithografiemaske empfängt.
  • In aktuell verfügbaren aufwendigen Halbleiterbauelementen haben kritische Abmessung spezieller Bauteilstrukturelemente, etwa von Gate-Elektrodenstrukturen von Feldeffekttransistoren und von aktiven Halbleitergebieten, d. h., dem Halbleitermaterial, in und auf welchem entsprechende Transistorelemente zu bilden zu sind, Größen, die deutlich unterhalb der Wellenlänge der Belichtungsstrahlung für die anfängliche Herstellung der jeweiligen Lackmaske liegen. Um die erforderlichen kritischen Abmessungen zu erreichen, müssen gegebenenfalls äußerst nicht-lineare Prozesse und spezielle Maßnahmen, etwa das Bereitstellen einer Tauchflüssigkeit und dergleichen, angewendet werden, um die erforderlichen Sollabmessungen deutlich unterhalb der optischen Auflösung zu erreichen. Beispielsweise werden äußerst nicht-lineare Fotolackmaterialien eingesetzt, in denen eine gewünschte fotochemische Reaktion auf der Grundlage eines gut definierten Schwellenwerts in Gang gesetzt wird, so dass schwach belichtete Bereiche sich gar nicht ändern, während Bereiche, die den Schwellenwert übersteigen, eine ausgeprägte Änderung der chemischen Stabilität in Bezug auf einen nachfolgenden Entwicklungsvorgang zeigen.
  • Ferner können weitere Prozesstechniken angewendet werden, die eine weitere Verringerung der Lackstrukturelemente ermöglichen, wodurch die Möglichkeit geschaffen wird, die kritischen Abmessungen von Schaltungselementen weiter zu reduzieren. Beispielsweise können geeignete Hartmaskenstrukturelemente auf der Grundlage aufwendiger Ätz- und Abscheidetechniken hergestellt werden, wodurch die Strukturen von Gate-Elektrodenstrukturen, aktiven Gebieten und dergleichen ermöglicht wird, die kritische Abmessungen haben, die im Wesentlichen den zuvor eingestellten Abmessungen der Maskenstrukturelemente entsprechen.
  • In jüngsten Entwicklungen werden diverse Vorgehensweisen in Betracht gezogen, um äußerst komplexe integrierte Schaltungen mit kritischen Abmessungen von 30 nm und deutlich weniger zu gestalten, wobei einerseits dreidimensionale Transistorarchitekturen implementiert werden, wodurch äußerst komplexe Fertigungsstrategien erforderlich sind. In anderen Vorgehensweisen wird das Transistorverhalten deutlich auf der Grundlage gut etablierter ebener Transistorarchitekturen verbessert, indem beispielsweise vollständig verarmte Halbleitergebiete verwendet werden, über denen äußerst komplexe, aber dennoch gut etablierte Elektrodenstrukturen hergestellt werden.
  • In diesem Zusammenhang ist eine ebene Transistorarchitektur als eine Architektur zu verstehen, in der ein Kanalgebiet, d. h., das Gebiet, in welchem der Stromfluss zwischen einem Source-Gebiet und einem Drain-Gebiet eines Feldeffekttransistors auf der Grundlage eines elektrischen Feldes gesteuert ist, das über eine Gate-Elektrode angelegt wird, eine im Wesentlichen ebene Geometrie hat, d. h., der Stromfluss erfolgt in der Nähe einer einzigen Oberfläche, ohne dass mehrere angewinkelte Oberflächenbereiche für den Stromfluss bereitgestellt werden, wie dies in den dreidimensionalen Transistorenarchitekturen der Fall ist. Ein vollständig verarmter Aufbau in zumindest einem Teil eines Kanalgebiets eines ebenen Transistorelements kann grundsätzlich erreicht werden, indem sehr dünnes Halbleitermaterial, etwa ein kristallines Siliziummaterial, ein kristallines Silizium/Germaniummaterial, und dergleichen, mit einer Anfangsdicke von ungefähr 15 nm und deutlich weniger verwendet wird, wodurch ein hohes Leistungsvermögen erreicht wird, wobei dennoch viele Herstellungsherausforderungen vermieden werden, die typischerweise mit der Herstellung dreidimensionaler Transistorarchitekturen einhergehen.
  • Bei der Herstellung aufwendiger Transistorelemente auf der Grundlage einer ebenen Bauteilarchitektur muss das entsprechende dünne Halbleitermaterial lateral strukturiert werden, d. h., es müssen entsprechende Isolationsgräben hergestellt werden, die abhängig von den gesamten Entwurfskriterien unterschiedliche Tiefe und Abmessungen haben können. Insbesondere in dicht gepackten Bauteilbereichen, etwa in statischen RAM- (Speicher mit Direktzugriff-) Bereichen in komplexen Halbleiterbauelementen ist die Aufgabe des Bereitstellens aktiver Gebiete mit geeigneter lateraler Größe und Form eine äußerst herausfordernde Prozessphase, da in diesem Falle äußerst reduzierte kritische Abmessungen eingerichtet werden müssen, um das Bauteilverhalten beispielsweise im Hinblick auf die gesamte Packungsdichte zu verbessern. Beispielsweise kann die Gesamtfläche einer RAM-Zelle einen deutlichen Einfluss auf die gesamte Packungsdichte haben, da ausgedehnte RAM-Bereiche für viele Arten von komplexen Steuerschaltungen erforderlich sind. Typischerweise müssen unterschiedliche Arten von Transistorelementen in einem typischen RAM-Zellenaufbau vorgesehen werden, etwa Hochzieh-Transistoren, Herabzieh-Transistoren, Durchlasstransistoren, die jeweils unterschiedliche Eigenschaften im Hinblick auf Durchlassstromeigenschaften haben, so dass im Hinblick auf die Erhöhung der Gesamtpackungsdichte die unterschiedlichen Durchlassstromeigenschaften verwirklicht werden, indem unterschiedliche Transistorbreitenabmessungen für ansonsten relativ ähnliche Transistorkonfigurationen vorgesehen werden. Folglich müssen in dicht gepackten Bauteilbereichen die jeweiligen aktiven Gebiete in kritischen Bauteilbereichen mit genau definierter Größe und Form vorgesehen, um eine korrekte Funktion bei einer gewünschten hohen Packungsdichte zu gewährleisten.
  • In aktuell verfügbaren Techniken werden die aktiven Gebiete aufwendiger Transistorelemente, die eine ebene Architektur haben, auf der Grundlage einer komplexen Prozesssequenz erreicht, die wiederholt angewendete Lithografie-Ätz-Sequenzen (LELE...) auf der Grundlage äußerst aufwendiger tauchprozessbasierter Lithografietechniken beinhalten. Das heißt, eine Sequenz aus aufwendigen Lithografieschritten, gefolgt von Ätzschritten, ist erforderlich, um zunächst entsprechende tiefere Gräben zur Abgrenzung aktiver Gebiete entlang einer gewissen lateralen Richtung erforderlich, woran sich weitere Lithografie- und Ätzsequenzen zum Festlegen weiterer aktiver Gebietsgrenzen entlang der speziellen lateralen Richtung anschlie-ßen, die wiederrum von einer weiteren aufwendigen Lithografie- und Ätzsequenz gefolgt werden, um einen Isolationsgraben in der senkrechten lateralen Richtung zu bilden. Folglich trägt eine relativ große Anzahl aufwendiger Lithografieprozesse zu deutlichen Gesamtfertigungskosten bei.
  • Ferner müssen im Hinblick auf das Bauteilleistungsvermögen die diversen äußerst kritischen Lithografieprozesse in Bezug zueinander ausgerichtet werden, wobei notwendigerweise gewisse Schwankungen aufgrund unvermeidbarer Überlagerungsfehler eingeführt werden, die durch Überlagerungseigenschaften der jeweiligen Lithografieprozesse bestimmt sind. Eine weitere Schwankung wird auch aufgrund von Verschiebungen von Maske zu Maske, Prozess zu Prozess, und Belichtungsanlage zu Belichtungsanlage eingeführt, von denen alle äußerst kritisch sind, da mindestens zwei LE-Prozesse verwendet werden, um eine einzige Zelle zu definieren. Dies führt zu einer möglicherweise dramatischen Schwankung innerhalb der Strukturierung einer einzigen Zelle. Eine entsprechende Prozessstrategie zur Ausbildung kritischer Bauteilbereiche, etwa statischer RAM-Bereiche, in denen mehrere Breiten und Abstände aktiver Gebiete aufgrund entsprechender Entwurfserfordernisse, wie sie zuvor erläutert sind, eingerichtet werden müssen, führt daher zu einer reduzierten Flexibilität im Hinblick auf die weitere Skalierbarkeit entsprechender Bauteilgestaltungen, da lithografiebasierte Schwankungen in Breite und Abstand durch die grundlegende Bauteilgestaltung zu berücksichtigen sind.
  • Im Hinblick auf die zuvor beschriebene Sachlage betrifft die vorliegende Erfindung Halbleiterbauelemente und Fertigungstechniken, in denen aufwendige Strukturierungsschemata angewendet werden, um aktive Gebiete für aufwendige ebene Transistorelemente zu bilden, während die Auswirkungen eines oder mehrerer der oben erkannten Probleme vermieden oder zumindest reduziert werden.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Im Folgenden wird ein vereinfachter Überblick über die Erfindung angegeben, um ein grundlegendes Verständnis einiger Aspekte der Erfindung zu ermöglichen. Dieser Überblick ist nicht vollständig. Es ist nicht beabsichtigt, wesentliche oder kritische Elemente der Erfindung anzugeben oder den Schutzbereich der Erfindung abzugrenzen. Der einzige Zweck besteht darin, einige Konzepte in vereinfachter Form als Einleitung für die detailliertere Beschreibung zu präsentieren, die nachfolgend angegeben ist.
  • Im Allgemeinen beruht die vorliegende Erfindung auf dem Konzept, dass unterschiedliche Abmessungen in einer lateralen Richtung aktiver Halbleitergebiete und unterschiedliche Abstände, d. h., die Summe aus Breite und Zwischenraum entlang der spezifizierten lateralen Richtung, auf der Grundlage eines einzigen kritischen Lithografieprozesses verwirklicht werden können, in welchem eine oder mehrere grundlegende Breiten und Abstände für ein Lackmaskenmuster festgelegt werden, während die eigentlichen bauteilspezifischen Breitenabmessungen und Abstände erhalten werden, indem Abscheide- und Ätztechniken auf der Grundlage der Lackmaskenstrukturelemente, die durch den zuvor ausgeführten Lithografieprozess erhalten werden, angewendet werden. Somit können in wirksamer Weise viele Bauteil, die typischerweise mit Überlagerungsfehler und lithografiebegleitenden Schwankungen einhergehen, durch abscheidebezogene Schwankungen „ersetzt“ werden, wobei äußerst gut steuerbare Abscheiderezepte verfügbar sind, in denen ein äußerst konformes Abscheideverhalten mit gut steuerbarer Schichtdicke erreicht wird, etwa ALD- (Atomlagenabscheidungs-) Techniken, wodurch eine verbesserte Steuerung von Prozessschwankungen im Vergleich zu Lithografie- und Überlagerungsprozessen erreicht wird. Da ferner die endgültige Anzahl, die Breite und die Zwischenräume oder Abstände und somit Abstände der jeweiligen aktiven Halbleitergebiete auf der Grundlage von Abscheide- und Ätztechniken basierend auf einer Lackstruktur und einer entsprechenden Hartmaske, die zuvor in einem einzelnen Lithografieprozess hergestellt wurde, festgelegt werden, wird eine „selbstausgerichtete“ Anordnung aus mehreren aktiven Gebieten mit unterschiedlichen Breiten und Abständen erhalten, wodurch noch weiter zu einem besseren Leistungsvermögen und einer höheren Flexibilität bei der weiteren Skalierung der jeweiligen Bauteilgestaltungen beigetragen wird.
  • Eine anschauliche hierin offenbarte Ausführungsform betrifft ein Verfahren mit der Bildung einer ersten Mehrzahl erster Maskenstrukturelemente aus einer Materialopferschicht, die über einer Halbleiterschicht eines Halbleiterbauelements gebildet ist, wobei die erste Mehrzahl erster Maskenstrukturelemente einen oder mehrere erste laterale Abstände eines ersten Wertes entlang einer Breitenrichtung hat und wobei der eine oder die mehreren ersten lateralen Abstände durch einen Lithografieprozess festgelegt werden. Das Verfahren umfasst ferner das Bilden einer zweiten Mehrzahl zweiter Maskenstrukturelemente, die den ersten Maskenstrukturelementen zugeordnet sind, durch Bilden eines ersten Maskenmaterials unmittelbar benachbart zu der ersten Mehrzahl erster Maskenstrukturelemente, wobei die zweite Mehrzahl zweiter Maskenstrukturelemente einen oder mehrere zweite laterale Abstände eines zweiten Wertes hat, wobei der zweite Wert kleiner als der erste Wert ist. Ferner umfasst das Verfahren das Modifizieren mindestens eines des einen oder der mehreren zweiten lateralen Abstände der zweiten Mehrzahl zweiter Maskenstrukturelemente durch Bilden eines Abstandshaltermaterial unmittelbar benachbart zu und zwischen zugeordneten zweiten Maskenstrukturelementen. Des Weiteren beinhaltet das Verfahren die Herstellung mehrerer aktiver Gebiete aus der Halbleiterschicht durch Verwenden der zweiten Mehrzahl zweiter Maskenstrukturelemente einschließlich des modifizierten mindestens einen zweiten lateralen Abstands, wobei jedes der mehreren aktiven Gebiete eine Halbleiterbasisschicht repräsentiert, um einen ebenen Feldeffekttransistor zu bilden.
  • Gemäß einer noch weiteren anschaulichen hierin offenbarten Ausführungsform betrifft ein Verfahren die Herstellung aktiver Gebiete in einem Halbleiterbauelement. Das Verfahren beinhaltet die Bildung mehrerer erster Maskenstrukturelemente mit Breitenabmessungen und entsprechenden lateralen Abständen, die durch einen ersten Lithografieprozess erhalten werden. Das Verfahren beinhaltet ferner die Bildung mehrerer zweiter Maskenstrukturelemente aus den mehreren ersten Maskenstrukturelementen durch Anwenden einer Sequenz mit mindestens einem ersten Abscheideprozess, einem nachfolgenden Ätzprozess und mindestens einem weiteren Abscheideprozess. Ferner beinhaltet das Verfahren das Separieren mehrerer aktiver Gebiete entlang einer Breitenrichtung durch Ätzen durch eine Halbleiterschicht unter Anwendung der mehreren zweiten Maskenstrukturelemente als eine Ätzmaske. Ferner beinhaltet das Verfahren das Separieren der mehreren aktiven Gebiete entlang einer Längsrichtung auf der Grundlage eines zweiten Lithografieprozesses.
  • Eine weitere anschauliche hierin offenbarte Ausführungsform betrifft ein Halbleiterbauelement. Das Halbleiterbauelement enthält ein Bauteilgebiet mit mehreren aktiven Gebieten, auf denen Transistorelemente mit ebener Architektur gebildet sind, wobei ein kleinster Abstand der mehreren aktiven Gebiete entlang einer Breitenrichtung des Transistorelements 70 nm oder kleiner ist.
  • Figurenliste
  • Die Erfindung kann mit Verweis auf die folgende Beschreibung in Verbindung mit den begleitenden Zeichnungen besser verstanden werden, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, und in denen:
    • 1A schematisch einen Querschnitt eines Halbleiterbauelements in sehr vereinfachter Weise während diverser Fertigungsphasen zeigen, beginnend mit Maskenstrukturelementen, die durch Lithografie definiert sind, und weitere Maskenstrukturelementen, die durch eine Abscheide- und Ätzsequenz erhalten werden, woran sich Maskenstrukturelementen mit einer modifizierten Breitenabmessung gemäß den Prinzipien der vorliegenden Erfindung anschließen;
    • 1B schematisch einen Querschnitt eines Halbleiterbauelements in sehr vereinfachter Weise zeigt, um das Konzept der 1A gemäß einer modifizierten Variante darzustellen, wobei ein oder mehrere zusätzliche Platzhalterstrukturelemente während des anfänglichen Lithografieprozesses zur Festlegung der Breite und des Abstands erhalten werden;
    • 2A-2M schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen bei der Implementierung des in 1A gezeigten Konzepts gemäß anschaulicher Ausführungsformen zeigen;
    • 2N und 2O schematisch eine perspektivische Ansicht des Halbleiterbauelements zur Abgrenzung der aktiven Gebiete in einer zweiten senkrechten Richtung gemäß anschaulichen Ausführungsformen zeigen;
    • 3A-3L schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen bei der Implementierung des in 1B gezeigten Konzepts gemäß anschaulichen Ausführungsformen zeigen;
    • 4A-4L schematisch Querschnittsansichten des Halbleiterbauelements gemäß diversen Fertigungsphasen in Bezug auf ein Bauteilgebiet zeigen, das Transistorelemente eines kritischen Signalwegs enthält, die in Übereinstimmung mit den Prozesssequenzen erhalten werden, die mit Verweis auf 2A-2O und 3A-3L beschrieben sind, gemäß anschaulichen Ausführungsformen; und
    • 5 schematisch eine Querschnittsansicht entlang einer Linie zeigt, die durch Bezugszeichen V der 1A angegeben ist, wobei ein Feldeffekttransistor dargestellt ist, der auf der Grundlage einer ebenen Transistorarchitektur gemäß anschaulichen Ausführungsformen hergestellt ist.
  • Obwohl der hierin dargestellte Gegenstand diversen Modifizierungen und alternativen Formen unterliegen kann, sind dennoch spezielle Ausführungsformen beispielhaft in den Zeichnungen gezeigt und hierin detailliert beschrieben. Es sollte jedoch beachtet werden, dass die Beschreibung spezieller Ausführungsformen nicht darauf abzielt, die Erfindung auf die speziellen offenbarten Formen einzuschränken, sondern die Erfindung soll vielmehr alle Modifizierungen, Äquivalente und Alternativen abdecken, die innerhalb des Grundgedankens und des Schutzbereichs der Erfindung liegen, wie sie durch die angefügten Patentansprüche festgelegt ist.
  • DETAILLIERTE BESCHREIBUNG
  • Es werden nachfolgend diverse anschauliche Ausführungsformen der Erfindung beschrieben. Im Hinblick auf Klarheit werden nicht alle Merkmale einer tatsächlichen Implementierung in dieser Beschreibung angegeben. Es ist jedoch zu beachten, dass die Entwicklung einer derartigen tatsächlichen Ausführungsform zahlreiche implementationsspezifische Entscheidungen mit sich bringt, um die speziellen Ziele der Entwickler zu erreichen, etwa die Verträglichkeit mit systembezogenen und firmenbezogenen Rahmenbedingungen, die für einzelne Implementierungen unterschiedlich sind. Des Weiteren ist zu beachten, dass ein derartiger Entwicklungsaufwand komplex und zeitaufwendig sein kann, aber dennoch eine Routinemaßnahme für den Fachmann darstellt, der im Besitze dieser Offenbarung ist.
  • Die folgenden Ausführungsformen sind mit ausreichendem Detail beschrieben, so dass der Fachmann die Erfindung nutzen kann. Zu beachten ist, dass andere Ausführungsformen sich ergeben auf der Grundlage der vorliegenden Offenbarung, und dass Änderungen am System, dem Aufbau, dem Prozess oder andere mechanische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. In der folgenden Beschreibung werden numerische Details angegeben, um ein gründliches Verständnis der Erfindung zu ermöglichen. Jedoch sollte klar sein, dass die Ausführungsformen der Erfindung auch ohne die speziellen Details umgesetzt werden können. Um die vorliegende Erfindung nicht unnötig zu verkomplizieren, sind einige gut bekannte Schaltungen, Systemkonfigurationen, Strukturkonfigurationen und Prozessschritte nicht detailliert offenbart.
  • Die vorliegende Erfindung wird nunmehr mit Verweis auf die begleitenden Zeichnungen beschrieben. Es sind diverse Strukturen, Systeme und Bauelemente in den Zeichnungen lediglich zum Zwecke der Erläuterung schematisch dargestellt, und die vorliegende Erfindung sollte nicht mit Details überfrachtet werden, die der Fachmann auf dem Gebiet kennt. Dennoch sind die beigefügten Zeichnungen vorgesehen, um anschauliche Beispiele der vorliegenden Erfindung zu beschreiben und zu erläutern. Die hierin verwendeten Begriffe sollten so verstanden und interpretiert werden, dass sie die Bedeutung haben, wie sie der Fachmann auf diesem Gebiet versteht. Es ist keine spezielle Definition eines Begriffes beabsichtigt, d. h., eine Definition, die sich von der üblichen Bedeutung unterscheidet, wie sie der Fachmann versteht, beabsichtigt, wenn der Begriff hierin in konsistenter Weise verwendet wird. Wenn ein Begriff eine spezielle Bedeutung haben soll, d. h., eine Bedeutung, die sich von dem Verständnis des Fachmanns unterscheidet, so wird eine entsprechende spezielle Definition explizit in der Beschreibung in definierender Weise angegeben, so dass direkt und unzweideutig die spezielle Definition für den Begriff bereitgestellt wird.
  • Die vorliegende Erfindung stellt generell Fertigungstechniken und entsprechende Halbleiterbauelemente bereit, in denen die Anzahl kritischer Lithografieschritte zur Herstellung kritischer Bauteilbereiche, in anschaulichen Ausführungsformen in Form aktiver Gebiete für ebene Transistorelemente, reduziert wird, indem mindestens ein kritischer Lithografieprozess durch Abscheide- und Ätztechniken „ersetzt“ wird. Es wurde erkannt, dass insbesondere die räumliche Beziehung in einer lateralen Richtung, beispielsweise in der Breitenrichtung künftiger ebener Transistorelemente, auf Basis einer reduzierten Anzahl kritischer Lithografieschritte erreicht werden kann, beispielsweise in einigen anschaulichen Ausführungsformen unter Verwendung eines einzelnen kritischen Lithografieschritts, in welchem anfängliche Breitenabmessungen und Abstände festgelegt werden. Daraufhin kann die endgültige Anzahl erforderlicher Bauteilkomponenten, ihrer Breitenabmessungen und ihrer Abstände in selbstausgerichteter Weise erreicht werden, indem Abscheide- und Ätztechniken auf die zuvor hergestellten Maskenstrukturelemente angewendet werden, die durch einen einzigen Lithografieprozess erhalten wurden. Die selbstausrichtende bzw. selbstausgerichtete Natur der letztlich erhaltenen Bauteilstrukturelemente, etwa entsprechender aktiver Halbleitergebiete, wird bewerkstelligt, indem die Maskenstrukturelemente, die anfänglich durch einen einzigen Lithografieprozess festgelegt werden, als eine Basisstruktur verwendet werden, deren Topografie nachfolgend vorteilhaft ausgenutzt und durch Abscheide- und Ätztechniken modifiziert wird, wobei insbesondere die gut steuerbaren Prozessparameter moderner Abscheidetechniken somit für eine insgesamt reduzierte Bauteilschwankung im Vergleich zu Bauteilschwankungen führt, die durch Überlagerungstechniken hervorgerufen werden, während welchen Strukturelemente aus unterschiedlichen Lithografieprozessen zueinander ausgerichtet werden müssen. Auf der Grundlage eines anfänglichen einzigen Lithografieprozesses können somit unterschiedliche Breitenabmessungen und Abstände bzw. Zwischenräume zwischen benachbarten aktiven Gebiete unterhalb der Auflösungsgrenze des anfänglichen Lithografieschritts unabhängig von der in dem Lithografieprozess angewendeten Technik erreicht werden. In einigen anschaulichen Ausführungsformen wird der anfängliche Lithografieprozess in Form eines Tauch-ArF-Lithografieprozesses angewendet, während in anderen anschaulichen Ausführungsformen sogar ein weniger kritischer Lithografieprozess ohne Tauchtechnik zum Erhalten der anfänglichen Maskenstrukturelemente verwendet wird.
  • Aufgrund des hohen Maßes an Genauigkeit und Steuerbarkeit von Abscheideprozessen in Verbindung mit gut etablierten Ätztechniken bieten die hierin offenbarten Konzepte eine erhöhte Flexibilität und Skalierbarkeit für aktuelle Halbleitergestaltungsformen, da im Allgemeinen die lateralen Abmessungen reduziert werden können, insbesondere in dicht gepackten Bauteilbereichen, etwa in RAM-Bereichen, während andererseits die Gestaltung der Transistorelemente oder der gesamten RAM-Zelle die entsprechenden lithografieinduzierten Schwankungen einzelner Transistoren berücksichtigen muss, um eine korrekte Funktion beispielsweise für eine RAM-Zelle zu gewährleisten.
  • Beispielsweise werden in aktuell verfügbaren aufwendigen Halbleiterbauelementen, die auf der Grundlage einer ebenen Transistorarchitektur hergestellt werden, ein Gesamtabstand, d. h. eine Breite + ein Zwischenraum, von ungefähr 78 nm für aktive Gebiete durch konventionell angewendete lithografiebasierte Techniken erreichbar, in denen mehrere äußerst kritische Tauch-Lithografieprozesse anzuwenden sind. Ohne die grundlegende Zellengestaltung zu ändern, bieten die hierin offenbarten Konzepte die Möglichkeit, diese Werte deutlich zu verringern, wobei die Aussicht auf eine weitergehende Skalierbarkeit der Gesamtzellenabmessungen besteht, während andererseits die Anzahl kostenintensiver Lithografieprozesse reduziert wird. Folglich wird das Verhältnis der Gesamtbreite der aktiven Gebiete zur Gesamtbreite von Isolationsgebieten innerhalb einer einzigen RAM-Zelle deutlich reduziert im Vergleich zu konventionellen Strategien, wodurch eine deutlich höhere Packungsdichte erreicht wird.
  • 1A zeigt schematisch eine vereinfachte Querschnittsansicht eines Halbleiterbauelements 100, d. h. dessen relevantester Teil für die interessierende Prozesssequenz, wobei der Einfachheit halber ein Bereich davon so gezeigt ist, dass die räumliche Beziehung in einem dicht gepackten Bauteilbereich dargestellt wird. In anschaulichen Ausführungsformen repräsentiert der Bereich des in 1A dargestellten Halbleiterbauelements 100 einen statischen RAM-Bereich. Wie gezeigt, werden in einer Anfangsphase mehrere Maskenstrukturelemente 110 in Form von Hartmaskenstrukturelementen bereitgestellt, die spezielle laterale Abmessungen entlang einer ersten lateralen Richtung haben, die als W angegeben ist und im Weiteren auch als eine Breitenrichtung bezeichnet ist. Es sollte beachtet werden, dass die Abmessungen der mehreren ersten Maskenstrukturelemente 110 in der senkrechten lateralen Richtung, d. h. in 1A der Richtung, die senkrecht zur Zeichenebene steht, als die Längsabmessung zu verstehen ist, entlang derer jedes der Maskenstrukturelemente 110 sich über eine merkliche Länge erstreckt, wodurch entsprechende längliche Streifen gebildet werden.
  • Wie gezeigt, sind die mehreren ersten Maskenstrukturelemente 110, die aus einem beliebigen geeigneten Opfermaterial hergestellt sind, etwa polykristallines Silizium, amorphes Silizium und dergleichen, wie dies nachfolgend erläutert ist, auf der Grundlage eines Lithografieprozesses positioniert und gebildet, der die Fähigkeit hat, die ersten Maskenstrukturelemente 110 mit einer Sollbreite 110W und mit geeigneten Zwischenräumen 110S, 110T in Bezug auf ein lateral benachbartes Maskenstrukturelement bereitzustellen. Wenn daher die räumliche Beziehung in mehreren Maskenstrukturelemente 110 entlang der Breitenrichtung W betrachtet wird, müssen entsprechende Abstände bzw. Gesamtabstände 110P, 110Q, d. h. die Summe aus Breite 110W + Zwischenraum 110S oder 110T, während einer entsprechenden Prozesssequenz zur Herstellung der Maskenstrukturelemente 110 auf der Grundlage eines Lithografieprozesses bereitgestellt werden. Beispielsweise wird in einigen anschaulichen Ausführungsformen der entsprechende Lithografieprozess auf der Grundlage gut etablierter ArF-Lithografietechniken unter Anwendung der Tauchtechnik ausgeführt, während in anderen anschaulichen Ausführungsformen die anfänglich ausgewählten Gesamtabstände 110P, 110Q im Rahmen der Fähigkeiten aufwendiger Lithografietechniken liegen, ohne dass eine Tauchtechnik anzuwenden ist. Das heißt, in einigen anschaulichen Ausführungsformen werden die anfänglichen Opfermaskenstrukturelemente 110 auf der Grundlage eines ArF-Lithografieprozesses ohne Tauchtechnik bereitgestellt.
  • In der in dem obersten Bereich der 1A gezeigten Ausführungsform werden die Maskenstrukturelemente 110 auf der Grundlage einer einzigen Breite 110W gebildet, die auf einem beliebigen geeigneten Wert festgelegt ist. Zu Anschauungszwecken und in anspruchsvollen Anwendungen wird eine Entwurfsbreite von ungefähr 50 nm ausgewählt. Es sollte jedoch beachtet werden, dass abhängig von gesamten Bauteilkriterien eine beliebige andere Breite nach Eignung ausgewählt wird. In ähnlicher Weise wird der Zwischenraum 110S auf der Grundlage eines geeigneten Entwurfswertes, in diesem Beispiel 100 nm, ausgewählt, wobei andere Werte in Übereinstimmung mit den gesamten Kriterien auswählbar sind. Folglich entspricht der Gesamtabstand 110P 150 nm. In ähnlicher Weise wird der Zwischenraum 110T auf der Grundlage eines Entwurfswertes von 170 nm vorgesehen, wodurch der Gesamtabstand 110Q mit einem Wert von 220 nm erhalten wird. Für den Gesamtabstand 110Q gelten auch die gleichen Kriterien, wie sie zuvor erläutert sind, und somit wird der Entwurfswert gemäß den gesamten Gesamtteilerfordernissen ausgewählt. Zu beachten ist, dass weniger kritische Entwurfswerte auswählbar sind, so dass die Anforderungen im Hinblick auf die Komplexität des zugehörigen Lithografieprozesses deutlich entspannt werden.
  • 1A zeigt schematisch eine zweite Phase des gesamten Prozessablaufs, in welcher mehrere zweite Maskenstrukturelemente 120 vorgesehen werden, was erreicht wird, indem Abscheide- und Ätztechniken angewendet werden, wie dies nachfolgend detaillierter beschrieben ist. Die zweiten Maskenstrukturelemente 120 enthalten somit mehrere einzelne Strukturelemente 120A-120D für eine einzelne RAM-Zelle, während die gleichen Strukturelemente für eine lateral benachbarte RAM-Zelle vorgesehen sein können. Es sollte beachtet werden, dass die zuvor bereitgestellten ersten Maskenstrukturelemente 110A bei der Herstellung der zweiten Maskenstrukturelemente 120 entfernt worden sein können, wie dies nachfolgend detaillierter erläutert ist.
  • Grundsätzlich können die mehreren zweiten Maskenstrukturelemente 120 als „Seitenwandabstandshalter“ der Maskenstrukturelemente 110 betrachtet werden, die durch selektives Entfernen der Maskenstrukturelemente 110 von dem Halbleiterbauelement 100 erhalten werden. Folglich ist gegebenenfalls die Anzahl an Maskenstrukturelementen 120 größer als die Anzahl der Maskenstrukturelemente 110, da typischerweise zwei zweite Maskenstrukturelemente 120 auf der Grundlage eines einzelnen Maskenstrukturelements 110 erhalten werden.
  • In einer nächsten Prozessphase, wie sie in 1A gezeigt ist, werden die mehreren Maskenstrukturelemente 120 einem „Modifizierungsprozess“ für einen Teil unterzogen, so dass insgesamt die gewünschte unterschiedliche Breiten- und Zwischenraumabmessung entlang der Breitenrichtung W für jedes der zweiten Maskenstrukturelemente 120 erhalten wird. Die Modifizierung der Breite und somit des Zwischenraums mindestens einiger der Maskenstrukturelemente 120, die in der vorhergehenden Prozessphase hergestellt wurden, kann auch auf der Grundlage mindestens eines Abscheideprozesses in Verbindung mit einem nicht-kritischen Lithografieprozess und einem Ätzprozess erreicht werden, um „Seitenwandabstandshalter“ 121 und somit entsprechende modifizierte Maskenelemente, etwa 120M, zu bilden, die Transistorelementen entsprechen, die eine erhöhte Durchlassstromfähigkeit benötigen. Es sollte beachtet werden, dass ein entsprechender Ätzprozess auch einen Teil einer Ätzsequenz zum Ätzen in darunterliegenden Materialschichten repräsentieren kann, so dass schließlich aktive Gebiete lateral begrenzt werden.
  • Der untere Teil der 1A zeigt eine weiter fortgeschrittene Prozessphase, in der die zuvor bereitgestellten modifizierten Maskenstrukturelemente 120 als eine Ätzmaske verwendet worden sind und die gegebenenfalls entfernt worden sind, um entsprechende aktive Gebiete 130, beispielsweise mit aktiven Gebieten 130A, 130D bereitzustellen, die für Transistorelemente mit erhöhter Durchlassstromfähigkeit gestaltet sind, in Verbindung mit aktiven Gebieten 130B, 130C, die für Transistorelemente entworfen sind, die eine geringere Durchlassstromfähigkeit benötigen. Beispielsweise werden die aktiven Gebiete 130A, 130D zur Herstellung von ebenen Durchlass- oder Herabzieh-Transistoren verwendet, während die aktiven Gebiete 130B, 130C für die Herstellung ebener Transistorelemente verwendet werden, die als Hochzieh-Transistoren einer RAM-Zelle eingesetzt werden.
  • Daher werden die mehreren aktiven Gebiete 130 mit geeigneter Breite 130W und Zwischenraum 130S bereitgestellt, wodurch ein gewünschter Abstand bzw. Gesamtabstand 130P erhalten wird. Der Einfachheit halber ist ein kleinster Abstand als Abstand 130P dargestellt, d. h. die Breite 130W und der Zwischenraum 130S repräsentieren einen kleinsten Abstand, der in dem Halbleiterbauelement 100 oder zumindest in einem speziellen Bauteilbereich davon, beispielsweise in einer RAM-Zelle, einzurichten ist. Wie beispielsweise zuvor erläutert ist, ist in modernen aktuell verfügbaren Halbleiterbauelementen auf Basis einer ebenen Transistorarchitektur ein kleinster Abstand, der in RAM-Zellen eingerichtet ist, im Bereich von ungefähr 78 nm, während gemäß dem Konzept, wie es mit Bezug auf 1A erläutert ist, der Abstand 130P deutlich kleiner sein kann und ungefähr 50 nm und deutlich weniger betragen kann, wobei dies von erforderlichen Bauteileigenschaften abhängt. Daher kann der „Füllfaktor“ der RAM-Zelle in Form des Prozentsatzes der aktiven Gebiete zu Isolationsgebieten, d. h., der Anteil der Gesamtbreite der aktiven Gebiete 130 zu der Gesamtbreitenabmessung, d. h. Breitenabmessung + Zwischenräume, von ungefähr 63,2 % in modernen aktuell verfügbaren RAM-Zellen auf einen Anteil von ungefähr 65 % und sogar deutlich größer für gegebene Breitenabmessungen für die einzelnen aktiven Gebiete 130 erhöht werden. Dies ist erreichbar durch entsprechendes Reduzieren der Zwischenräume, etwa des Zwischenraums 130S, der auf einen beliebigen Wert verringert werden kann, der durch die elektrische Feldverteilung und dergleichen bestimmt wird. Beispielsweise kann der Zwischenraum 130S auf ungefähr 15 nm und sogar weniger reduziert werden, etwa auf ungefähr 10 nm in anspruchsvollen Anwendungen.
  • Es sollte beachtet werden, dass das mit Verweis auf die 1A beschriebene Konzept auch auf andere Bauteilbereiche effizient anwendbar ist, in denen mehrere unterschiedlich dimensionierte Bauteilstrukturelemente, etwa aktive Gebiete, erforderlich sind. Insbesondere ist, wie dies detaillierter nachfolgend erläutert ist, dass mit Verweis auf 1A und später mit Verweis auf 1B erläuterte Konzept mit der Herstellung von Transistorelementen kompatibel, die eine reduzierte Schallgeschwindigkeit und einen hohen Durchlassstrom benötigen, beispielsweise Transistoren für zeitkritische Signalwege in Logikschaltungsbereichen und dergleichen.
  • 1B zeigt schematisch eine sehr vereinfachte Querschnittsansicht des Halbleiterbauelements 100 gemäß weiteren anschaulichen Ausführungsformen, wobei ähnlich zu der Darstellung der 1A unterschiedliche Prozessphasen dargestellt sind, wobei mit der Bereitstellung der ersten Mehrzahl der ersten Maskenstrukturelemente 110 auf Grundlage eines einzigen kritischen Lithografieprozesses begonnen wird, woran sich das Bereitstellen einer zweiten Mehrzahl an Maskenstrukturelementen anschließt, die auf Abscheide- und Ätztechniken beruhen, um das schließlich erforderliche Muster aus aktiven Gebieten zu erhalten, die spezifizierte Breitenabmessungen und Zwischenräume besitzen.
  • Wie gezeigt, beinhalten die Maskenstrukturelemente 110 mehrere einzelne Maskenstrukturelemente 110A-110F, wie dies für zwei lateral benachbarte RAM-Zellen oder einen anderen platzkritischen Bauteilbereich erforderlich ist. Im Vergleich zu dem in 1A beschriebenen Konzept wird ein zusätzliches Opfermaskenstrukturelement pro künftiger RAM-Zelle vorgesehen, etwa die Maskenstrukturelemente 110C und 110F. Es sollte jedoch beachtet werden, dass eine beliebige Zahl zusätzlicher Maskenstrukturelemente vorgesehen werden kann, solange die laterale Abmessung und der Zwischenraum des resultierenden Musters innerhalb der Möglichkeiten der grundlegenden Lithografietechnik liegen, wie sie zur Bereitstellung der mehreren ersten Maskenstrukturelemente 110 verwendet wird.
  • In der gezeigten Ausführungsform werden zwei oder mehr Breitenabmessungen eingerichtet, etwa die Breite 110W für die Maskenstrukturelemente 110A, 110B und 110D, 110E, als ein anschaulicher Wert von ungefähr 50 nm, die in der Figur für eine aufwendige RAM-Zelle gezeigt sind, während eine zweite andere Breitenabmessung 110X, etwa 70 nm, für die Maskenstrukturelemente 110C, 110F vorgesehen ist. Wie ferner zuvor erläutert ist, sollte beachtet werden, dass diese Entwurfswerte nur repräsentative Werte sind und die in Übereinstimmung mit den gesamten Bauteilerfordernissen auswählbar sind. In ähnlicher Weise werden unterschiedliche Abmessungen für die jeweiligen Zwischenräume zwischen lateral benachbarten Maskenstrukturelementen 110 vorgesehen, beispielsweise für den Zwischenraum 110S zwischen den Maskenstrukturelementen 110A, 110B, der 70 nm für das zuvor angegebene anspruchsvolle anschauliche Beispiel beträgt, und in ähnlicher Weise wird die für die benachbarte RAM-Zelle zwischen den Maskenstrukturelementen 110D und 110E verwendet. Ein Zwischenraum 110T, der für das gezeigte Beispiel 70 oder 60 nm beträgt, wird für die Maskenstrukturelemente 110B, 110C vorgesehen, während ein geringfügig anderer Zwischenraum 110U, in diesem Beispiel 55 nm, für die Maskenstrukturelemente 110E, 110F ausgewählt wird, wenn beispielsweise geringfügig unterschiedliche Transistorbreitenabmessungen für entsprechende aktive Gebiete für einen Bereich eines entsprechenden aktiven Gebiets erforderlich sind, das einem Durchlasstransistor und entsprechend einen Herabzieh-Transistor entspricht. Es sollte jedoch beachtet werden, dass beliebige geeignete Entwurfswerte in Verbindung mit der vorliegenden Erfindung auswählbar sind.
  • Wie aus 1B für die darin dargestellte spezielle Ausführungsform ersichtlich ist, werden somit zwei oder mehr unterschiedliche Abstände, etwa die Abstände 110P, 110Q vorgesehen, um die ersten Maskenstrukturelemente 110 mit den jeweiligen unterschiedlichen Breitenabmessungen und Zwischenräumen zu erhalten, wie dies zuvor erläutert ist. Wiederum werden die jeweiligen Abstände bzw. Gesamtabstände 110P, 110Q der 1B so ausgewählt, dass sie deutlich innerhalb den Fähigkeiten eines entsprechenden Lithografieprozesses liegen, wie dies zuvor erläutert ist, und die gleichen Kriterien, wie sie zuvor mit Verweis auf 1A erläutert sind, gelten auch in diesem Falle.
  • In einer nächsten Prozessphase werden die mehreren zweiten Maskenstrukturelemente 120 auf der Grundlage von Abscheide- und Ätztechniken hergestellt, wie dies bereits zuvor erläutert ist, wodurch die entsprechende Anzahl an zweiten Maskenstrukturelementen oder Seitenwandabstandshaltern 120A-120L erhalten wird, die an der ersten Mehrzahl an Maskenstrukturelementen 110 ausgebildet sind. Der Einfachheit halber sind in dieser Darstellung die ersten Maskenstrukturelemente 110 weiterhin vorhanden und werden nachfolgend auf der Grundlage gut etablierter Ätztechniken entfernt.
  • Die nächste Phase zeigt die zweite Mehrzahl aus Maskenstrukturelementen nach dem Entfernen der ersten Maskenstrukturelemente 110 in modifizierter Form, die somit als Maskenstrukturelemente 125 bezeichnet sind, deren Breite in geeigneter Weise auf der Grundlage eines weiteren Abscheideprozesses eingestellt wird, möglicherweise in Verbindung mit einem nicht-kritischen Lithografieschritt zur Maskierung spezieller Strukturelemente der Maskenstrukturelemente 125. Das heißt, während dieser Abscheide- und Ätzsequenz werden entsprechende „Seitenwandabstandshalter“ 121 mit geeigneter Breite so hergestellt, dass eine Gesamtbreite und entsprechende Zwischenräume für die Maskenstrukturelemente 125 festgelegt werden. Beispielsweise führt die Breite der Seitenwandabstandshalter 121 zu einer gewünschten Breite der Maskenstrukturelemente 125B und 125C mit einem gewünschten kleinen Zwischenraum dazwischen. Andererseits führt das Abscheiden des Materials für die Abstandshalter 121 zu einer gewünschten vergrößerten Gesamtbreite der Maskenstrukturelemente 125D 125E und 125H, da bei der Herstellung der Abstandshalter 121 kein Zwischenraum zwischen den relevanten vorhergehenden Maskenstrukturelementen und den neu gebildeten Abstandshaltern 121 erhalten wird. Folglich werden mehrere kleine Breitenabmessungen, etwa für die Maskenstrukturelemente 125B 125C, 125F und dergleichen, mit geringen Abständen eingerichtet, während andere Maskenstrukturelemente eine größere Breite haben, etwa die Maskenstrukturelemente 125D, 125E, 125H.
  • Der untere Abschnitt der 1B zeigt das schließlich erhaltene Muster aus aktiven Gebieten 130, die auf der Grundlage eines Strukturierungsprozesses unter Anwendung der Maskenstrukturelemente 125 als Ätzmaske gebildet werden. Wie ersichtlich ist, repräsentieren die aktiven Gebiete 130 entsprechende aktive Gebiete von Bereichen zweier benachbarter RAM-Zellen, wozu beispielsweise die aktiven Gebiete 130A, 130B, 130C, 130D gehören, die Entwurfswerte entsprechender Breitenabmessungen, etwa 130W und 130X, repräsentieren, die für einen Durchlasstransistor und einen Herabzieh-Transistor und ähnlicher Breitenabmessung geeignet sind, wie sie jedoch dennoch geringfügig unterscheiden. Beispielsweise beträgt der Entwurfswert des aktiven Gebiets 130A ungefähr 75 nm, während der entsprechende Durchlassbereich des aktiven Gebiets 130D einen Entwurfswert von ungefähr 80 nm hat.
  • Des Weiteren besitzen die aktiven Gebiete 130B, 130C geeignete Breitenabmessungen derart, dass sie den Erfordernissen eines Hochzieh-Transistors genügen, beispielsweise eine Breite von 40 nm. Ferner werden entsprechende Zwischenräume, etwa 130S und 130U, so erhalten, dass eine verbesserte Packungsdichte erhalten wird. Auch in diesem Falle entspricht ein minimaler Abstand der Summe der Breitenabmessung 130Y und dem Zwischenraum 130S, die deutlich kleiner ist im Vergleich zu dem entsprechenden kleinsten Abstand konventionell verfügbarer RAM-Zellen. In dem gezeigten Beispiel beträgt der kleinste Abstand ungefähr 50 nm. Es ist jedoch zu beachten, dass diese Werte in einfacher Weise auf die grundlegende Bauteilgestaltung angepasst werden können, indem in geeigneter Weise die anfänglichen Entwurfswerte der Lackmaskenstrukturelemente 110 und die Parameter der nachfolgenden Abscheideprozesse, d. h., die entsprechend implementierten Schichtdickenwerte, während der weiteren Bearbeitung ausgewählt werden.
  • Mit Verweis auf 2A-2O, 3A-3L, 4A-4L und 5 werden nunmehr weitere Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1A und 1B verwiesen wird.
  • 2A zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 in einer frühen Fertigungsphase. Das Halbleiterbauelement 200 enthält ein erstes Bauteilgebiet 200A und ein zweites Bauteilgebiet 200B, wobei das erste Bauteilgebiet 200A in einer anschaulichen Ausführungsform einen Speicherbereich, etwa einen statischen RAM-Bereich, repräsentiert, in welchem mehreren Speicherzellen, beispielsweise auf Basis einer 6-Transistor-Logik, einzurichten sind. Andererseits repräsentiert das zweite Bauteilgebiet 200B einen Bereich, in welchem aufwendige Transistorelemente mit hoher Schallgeschwindigkeit und geeignetem Durchlassstrom herzustellen sind, die sie typischerweise in zeitkritischen Signalwegen, etwa in einem Logikschaltungsbereich, erforderlich sind.
  • Das Halbleiterbauelement 200 beinhaltet in dieser Fertigungsphase ein Substrat 201, etwa ein kristallines Siliziummaterial, das auf einem beliebigen geeigneten Trägermaterial ausgebildet ist, oder das das Trägermaterial repräsentiert, während in anderen Fällen andere geeignete Materialien, etwa Silizium/Germanium, Silizium/Kohlenstoff, Kohlenstoff, Germanium und dergleichen, verwendet werden. Ferner repräsentiert ein oberer Bereich des Substratmaterials 201 eine geeignete Halbleiterschicht 203, in und über den entsprechenden Schaltungselementen, etwa Feldeffekttransistoren, gebildet werden. Dazu hat die Halbleiterschicht 203 eine geeignete Materialzusammensetzung und eine Dicke gemäß den Bauteilanforderungen. Beispielsweise wird das Basishalbleitermaterial der Schicht 203 häufig in einigen Bereich modifiziert, beispielsweise in Bereichen, die den aktiven Gebieten von Transistoren mit unterschiedlicher Leitfähigkeitsart und dergleichen, entsprechen. Beispielsweise werden in den modifizierte Bereiche 203P in einer räumlich geeigneten Weise innerhalb der Halbleiterschicht 203 bereitgestellt. Beispielsweise repräsentieren die modifizierten Bereiche 203P ein Halbleitermaterial mit kristallinem Silizium/Germaniummaterial, das für ein besseres Leistungsverhalten von P-artigen Transistorelementen sorgt. In einigen anschaulichen Ausführungsformen hat die Halbleiterschicht 203 eine Anfangsdicke von 15 nm oder sogar weniger, wodurch die Herstellung vollständig verarmter Bereiche in entsprechenden Kanalgebieten von Transistorelementen ermöglicht wird, wie dies auch zuvor erläutert ist. In anderen Ausführungsformen hat die Halbleiterschicht eine andere gewünschte Zusammensetzung und Schichtdicke. Ferner wird in einigen anschaulichen Ausführungsformen eine vergrabene isolierende Schicht 202, beispielsweise mit Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid oder einem oder mehreren anderen geeigneten dielektrischen Materialien, zumindest in einigen Bereichen des Halbleiterbauelements 200 vorgesehen, wodurch eine SOI- (Silizium- oder Halbleiter-auf-Isolator-) Konfiguration in Verbindung mit der darüber liegenden Halbleiterschicht 203 geschaffen wird.
  • Es sollte beachtet werden, dass die Anwendung der Konzepte der vorliegenden Erfindung auf aufwendige ebene Transistoren, die auf der Grundlage eines äußerst dünnen anfänglichen Halbleitermaterials hergestellt werden, höchst vorteilhaft ist bei der Möglichkeit einer weiteren Skalierbarkeit bestehender aufwendiger Halbleiterbauelemente. Die hierin offenbarten Konzepte können jedoch in anderen anschaulichen Ausführungsformen auch auf Vollsubstrattransistorkonfigurationen, die auf einer ebenen Architektur mit und/oder ohne vollständig verarmte Bauteilkonfigurationen beruhen angewendet werden.
  • Ferner ist die Halbleiterschicht 203 gegebenenfalls von einer optionalen dünnen Schicht 204 abgedeckt, etwa einem Siliziumdioxidmaterial und dergleichen, woran sich weitere Materialschichten, etwa Schichten 205 und 206 anschließen, die aus Siliziumdioxid, Siliziumoxynitrid und dergleichen hergestellt sind. Beispielsweise wird die Schicht 205 in Form eines Siliziumnitridmaterials vorgesehen und die Schicht 206 wird aus einem Siliziumdioxidmaterial gebildet. Ferner ist eine Opfermaterialschicht 207, die zur Herstellung von Maskenstrukturelementen verwendet wird, über der Schicht 206 vorgesehen und enthält ein geeignetes Material, etwa polykristallines Silizium, amorphes Silizium, und dergleichen. Die Opfermaterialschicht 207 zeigt eine spezielle Ätzselektivität in Bezug auf die darunter liegende Schicht 206. Generell werden die Materialschichten, die über der Halbleiterschicht 203 ausgebildet sind, in einer beliebigen geeigneten Kombination derart, dass die entsprechende schützende Wirkung und die Ätzselektivität erreicht werden, wie dies während der weiteren Bearbeitung erforderlich ist, wobei viele geeignete Materialzusammensetzungen und Kombinationen im Stand der Technik bekannt sind.
  • Daraufhin wird ein Stapel aus Schichten so vorgesehen, dass das Anwenden eines anspruchsvollen Lithografieprozesses möglich ist. Beispielsweise wird eine entsprechende Einebnungsschicht 208A, beispielsweise mit einem Polymermaterial und dergleichen, auf die darunterliegende Materialschicht auf der Grundlage gut etablierter Vorgehensweise aufgeschleudert. Ferner werden die Schichten 208B und 208C, etwa als ein Siliziumdioxidmaterial, ein Siliziumoxynitridmaterial, amorphes Kohlenstoffmaterial und dergleichen, vorgesehen, woran sich eine untenliegende antireflektierende Beschichtung (ARC) 208C anschließt. Es wird des Weiteren ein Muster aus Lackstrukturelementen 209A so hergestellt, dass es einem gewünschten räumlichen Muster aus Maskenstrukturelementen entspricht, die später aus der Schicht 207 zu bilden sind. Andererseits wird das entsprechende Muster aus Lackstrukturelementen in spezieller Weise in dem zweiten Bauteilgebiet 200B derart gestaltet, dass es den speziellen räumlichen Anforderungen von Transistorelementen entspricht, die in einer späteren Fertigungsphase darin herzustellen sind. Der Einfachheit halber werden diese Lackstrukturelemente als 209B angegeben.
  • Das in 2A dargestellte Halbleiterbauelement 200 kann auf der Grundlage gut etablierter Prozessstrategien hergestellt werden, in denen die Halbleiterschicht und die entsprechenden modifizierten Bereiche 203P, etwa in Form von Si/Ge, wie dies zuvor erläutert ist, gemäß gut etablierten Strategien vorgesehen werden, beispielsweise durch Abtragungsprozesse, selektive epitaktische Aufwachstechniken und dergleichen. Anschließend werden die Schichten 203, 204 und 205, etwa durch gut etablierte Abscheidetechniken, hergestellt, wobei beliebige geeignete Materialien, etwa Siliziumdioxid, amorpher Kohlenstoff, Siliziumnitrid, und dergleichen, in Verbindung mit gut etablierten Abscheidetechniken verwendet werden. Danach wird die Opfermaterialschicht 207 abgeschieden, beispielsweise auf der Grundlage chemischer Dampfabscheide- (CVD-) Techniken, um Siliziummaterial in polykristallinem oder amorphem Zustand herzustellen. Anschließend werden die Schichten 208A, 208B, 208C vorgesehen, wobei gegebenenfalls gut etablierte Prozessstrategien eingesetzt werden. Nachfolgend wird ein Lithografieprozess angewendet, beispielsweise in einigen anschaulichen Ausführungsformen abhängig von dem erforderlichen Abstand für die Lackstrukturelemente 209A, 209B, in Form von Lithografietechniken mit Eintauchtechnik, beispielsweise auf Grundlage einer „Lichtquelle“ in Form eines ArF-Lasers. In anderen anschaulichen Ausführungsformen ist eine weniger aufwendige Lithografietechnik ausreichend, beispielsweise ohne die ’Anwendung einer Eintauchflüssigkeit, wenn der entsprechende anfängliche Abstand gut innerhalb des Leistungsvermögens einer entsprechenden Nicht-Eintauchtechnik liegt.
  • Folglich werden die Lackstrukturelemente 209A, 209B beim Belichten und Entwickeln der zuvor aufgetragenen Lackschicht gebildet und werden dann für einen nachfolgenden Ätzprozess zum Übertragen der Lackstrukturelemente 209A, 209B in die darunterliegenden Materialschichten verwendet, d. h., zuerst das Übertragen der Strukturelemente in das Hartmaskenmaterial 208B, Ätzen durch die Schicht 208A und Ätzen der Opferschicht 207.
  • 2B zeigt schematisch das Halbleiterbauelement 200 nach der Beendigung der zuvor beschriebenen Prozesssequenz. Das heißt, das Halbleiterbauelement enthält eine erste Mehrzahl aus ersten Maskenstrukturelementen 210 in dem ersten Bauteilgebiet 200A, die mehrere Maskenstrukturelemente 210A-210E enthalten mit Breitenabmessungen und Zwischenräumen, die den Bauteilerfordernissen genügen. Beispielsweise sind in der gezeigten Ausführungsform die diversen Maskenstrukturelemente 210A-210E mit im Wesentlichen den gleichen Entwurfswert für die entsprechende Breite 210W hergestellt, wie dies beispielsweise zuvor mit Verweis auf 1A erläutert ist, wenn auf die Maskenstrukturelemente 110 Bezug genommen wird. In ähnlicher Weise werden zwei unterschiedliche Werte für laterale Zwischenräume 210S, 210T eingerichtet, die beispielsweise Abmessungen haben, wie sie zuvor im Zusammenhang mit der 1A erläutert sind. Folglich werden die Breitenabmessung, etwa 210W, sowie die jeweiligen Zwischenräume 210S, 210T und somit die jeweiligen Abstände bzw. Gesamtabstände 210P, 210Q der ersten Maskenstrukturelemente 210A-210E auf der Grundlage eines einzigen Lithografieprozesses erhalten, der zur Herstellung der Maskenstrukturelemente 209A der 2A angewendet wird.
  • Andererseits werden in dem zweiten Bauteilgebiet 200B die ersten Maskenstrukturelemente 210 gemäß einer Breite und einem Zwischenraum hergestellt, wie sie für die Herstellung von Transistorelementen in diesem Bauteilgebiet erforderlich sind.
  • Es sollte beachtet werden, dass insbesondere die Strukturierung der Opferschicht 207 auf der Grundlage gut etablierter anisotroper Ätzrezepte erfolgen kann, wobei die darunterliegende Schicht 206 in effizienter Weise als ein Ätzstoppmaterial dient.
  • 2C zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Prozesssequenz so angewendet wird, dass zweite Maskenstrukturelemente auf der Grundlage der ersten Maskenstrukturelemente 210 erhalten werden. Dazu wird ein gut steuerbarer Abscheideprozess 212 so angewendet, dass eine Maskenschicht 211 gebildet wird, die aus einem beliebigen geeigneten Material gebildet ist, das eine deutliche Ätzselektivität in Bezug auf die ersten Maskenstrukturelemente 210 zeigt. Beispielsweise wird die Schicht 211 in Form eines Siliziumnitridmaterials vorgesehen, für welches gut steuerbare Abscheidetechniken im Stand der Technik verfügbar sind, so dass eine Schichtdicke 211T in präziser Weise steuerbar ist, wodurch die Herstellung einer sehr konformen Schicht möglich ist, die die durch die erste n Maskenstrukturelemente 210 erzeugte Oberflächentopografie abdeckt.
  • Insbesondere wird die Schichtdicke 211T so gewählt, dass eine gewünschte Grundbreite weiterer Maskenstrukturelemente erhalten wird, die erst noch zu bilden sind. Beispielsweise sind äußerst konforme Abscheidetechniken für eine Vielzahl von Materialien, etwa Siliziumnitrid, Siliziumdioxid, metallenthaltende Materialien, auf der Grundlage von CVD-Techniken, ALD-Techniken, und dergleichen verfügbar und ermöglichen eine beliebige gewünschte Auswahl der Schichtdicke 211T. Daher definieren die anfängliche Breite und der Zwischenraum der ersten Maskenstrukturelemente 210 in Verbindung mit der Schichtdicke 211T in selbstausrichtender Weise die Grundbreite der weiteren Maskenstrukturelemente, die noch herzustellen sind. Daraufhin wird eine entsprechende Ätzsequenz 213 angewendet und diese zeigt ein hoch richtungsabhängiges Abtragungsverhalten, wodurch die Schicht 211 mit hoher Spurgenauigkeit geätzt wird, d. h., im Wesentlichen ohne die Dicke vertikaler Schichtbereiche zu reduzieren, während horizontale Schichtbereiche effizient entfernt werden, wodurch entsprechende Abstandshalterelemente gebildet werden. Es sollte beachtet werden, dass entsprechende hoch richtungsabhängige Ätztechniken in Form gut bekannter Prozessstrategien verfügbar sind, wobei geeignete Prozessparameter in effizienter Weise auf der Grundlage von Experimenten und dergleichen bestimmt werden können. Es sollte beachtet werden, dass zusätzlich zu der Schicht 211 eine optionale Ätzstoppschicht, die beispielsweise Siliziumdioxid und dergleichen enthält, vor dem Abscheiden der Schicht 211 hergestellt werden kann. In diesem Falle muss die Dicke der optionalen Schicht (nicht gezeigt) berücksichtigt werden, wenn eine geeignete Schichtdicke 211T für die Schicht 211 ausgewählt wird.
  • 2D zeigt schematisch das Halbleiterbauelement 200 nach dem Ende der zuvor beschriebenen Prozesssequenz. Das heißt, nach dem Ende des Ätzprozesses 213 (siehe 2C) sind zweite Maskenstrukturelemente 220 in Form von Seitenwandabstandshaltern der ersten Maskenstrukturelemente 210A-210E in dem ersten Bauteilgebiet 200A bereitgestellt. In ähnlicher Weise haben in dem zweiten Bauteilgebiet 200B die ersten Halbleiterbauelemente 210 „Seitenwandabstandshalter“ in Form der zweiten Maskenstrukturelemente 220 erhalten.
  • 2E zeigt schematisch das Halbleiterbauelement 200, wenn es einer Einwirkung einer weiteren Ätzumgebung 214 ausgesetzt ist, in der die ersten Maskenstrukturelemente 210 (siehe 2D) selektiv in Bezug auf die zweiten Maskenstrukturelemente 220 entfernt werden. Dazu sind viele gut etablierte Ätzchemien verfügbar, beispielsweise auf der Grundlage von heißem Ammoniak und dergleichen. Die in 2E gezeigte Fertigungsphase, die nach dem Entfernen der ersten Maskenstrukturelemente 210 (siehe 2D) erreicht wird, entspricht im Wesentlichen der in 1A gezeigten Phase, in der die zweiten Maskenstrukturelemente 120 dargestellt sind. Auch in diesem Falle ist es ersichtlich, dass die Anzahl an zweiten Maskenstrukturelementen 220 größer ist, typischerweise um einen Faktor 2, im Vergleich zu der Anzahl der Maskenstrukturelemente 210, da die Strukturelemente 220 grundsätzlich entsprechende Seitenwandabstandshalterelemente repräsentieren.
  • 2F zeigt schematisch das Halbleiterbauelement 200 nach einem weiteren Abscheideprozess zur Herstellung einer weiteren Masken- oder Abstandshalterschicht 216, die beispielsweise ein beliebiges geeignetes Maskenmaterial enthält, etwa Siliziumnitrid, Siliziumoxynitrid und dergleichen. Ferner wird eine Ätzstoppschicht 215, beispielsweise mit Siliziumdioxid, vor dem Abscheiden der Schicht 216 hergestellt. In ähnlicher Weise, wie zuvor im Zusammenhang mit der Schicht 211 (siehe 2C) erläutert ist, wird eine Schichtdicke 216T so ausgewählt, dass eine gewünschte Entwurfsbreite für zumindest einige der zweiten Maskenstrukturelemente 220 geschaffen wird. Beispielsweise wird die reduzierte Schichtdicke kleiner im Vergleich zu der Dicke der Schicht 211 ausgewählt, wenn eine relativ moderate Modifizierung der Breite einiger Strukturelemente 220 erforderlich ist. Im Hinblick auf entsprechende konforme Abscheidetechniken gelten die gleichen Kriterien, wie sie zuvor im Zusammenhang mit der Schicht 211 erläutert sind. Da nicht alle Strukturelemente in der Breitenabmessung gegebenenfalls modifiziert werden müssen, können die entsprechenden Bereiche der Maskenstrukturelemente 220, die zu modifizieren sind, durch eine geeignete Ätzmaske abgedeckt werden, wenn die Schicht 216 strukturiert wird.
  • 2G zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der eine entsprechende Lackmaske 218 so vorgesehen wird, dass relevante Bereiche des Halbleiterbauelements 200 während eines nachfolgenden Ätzprozesses zum Entfernen entsprechender Bereiche der Abstandshalterschicht 216 abgedeckt werden. Dazu wird ein geeigneter Stapel aus Schichten, beispielsweise eine Einebnungsschicht 217A, beispielsweise in Form eines Polymermaterials, gefolgt von einer Hartmaskenschicht 217B, etwa in Form von Siliziumoxynitrid, in Verbindung mit einer ARC-Schicht 217C, vor dem Abscheiden einer geeigneten Lackschicht (nicht gezeigt) aufgebracht, die dann in die Lackmaske 218 auf der Grundlage von Lithografietechniken strukturiert werden. Es sollte beachtet werden, dass der auszuführende entsprechende Lithografieprozess, der zur Bereitstellung der Lackmaske 218 dient, als ein nicht-kritischer Lithografieprozess betrachtet wird, da dieser Prozess keinen wesentlichen Einfluss auf die schließlich erhaltenen Breitenabmessungen und Zwischenräume aktiver Gebiete, die später herzustellen sind, ausübt. Das heißt, diese Abmessungen werden durch die Maskenstrukturelemente 220 in Verbindung mit nicht entfernten Bereichen der Schicht 216 festgelegt. Anders ausgedrückt, die jeweiligen Strukturelemente der Lackmaske 218 werden so positioniert und dimensioniert, dass sie entsprechende Zwischensichtbereiche, die4 durch 216P bezeichnet sind, abdecken, während eine entsprechende räumliche Schwankung innerhalb einer Breitenabmessung eines einzelnen Maskenstrukturelements 220, das durch 220V angegeben ist, für die weitere Verarbeitung nicht wesentlich ist. Somit üben Überlagerungsungenauigkeiten des entsprechenden Lithografieprozesses, der zur Bereitstellung der Lackmaske 218 verwendet wird, keinen wesentlichen Einfluss auf die modifizierten Maskenstrukturelemente 220 und somit auf das schließlich erhaltene Muster aus aktiven Gebieten aus.
  • 2H zeigt schematisch das Halbleiterbauelement 200 in einer abschließenden Phase eines Ätzprozesses 219, der auf der Grundlage der Lackmaske 218 und der darunterliegenden Materialschichten (siehe 2G) ausgeführt wird. Der Einfachheit halber sind derartige entsprechende Maskenstrukturelemente in 2H nicht gezeigt. Wie ersichtlich ist, werden während des Ätzprozesses oder der Ätzprozesse 219 die zuvor bedeckten Bereiche 216P der Maskenschicht 216 (siehe 2G) bewahrt, wodurch weitere Seitenwandabstandshalter bereitgestellt werden und somit die Breite der entsprechenden Maskenstrukturelemente 220, die noch durch die Schichtbereiche 216P bedeckt sind, modifiziert wird. Es sollte beachtet werden, dass die Maskenstrukturelemente 220, die nicht mehr von der Schicht 216 bedeckt sind (siehe 2G), durch die Schicht 216 zumindest während der abschließenden Phase des Ätzprozesses 219 geschützt sind.
  • 21 zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Ätzprozesses 222, oder zumindest während einer gewissen Phase einer Ätzsequenz, während welcher horizontale Bereiche des Schichtbereichs 216P (siehe 2H) entfernt werden, wodurch die entsprechenden Seitenwandabstandshalter 216S im Wesentlichen beibehalten werden, die somit zu einem entsprechenden modifizierten Maskenstrukturelement 220M führen, da die ursprüngliche Breite der zweiten Maskenstrukturelemente 220 durch die zweifache Breite oder Schichtdicke der Schicht 216 (siehe 2F) in Form der jeweiligen Seitenwandabstandshalter 216S modifiziert wird.
  • 2J zeigt schematisch das Halbleiterbauelement während eines weiteren Ätzprozesses oder eines weiteren Teils der geplanten Ätzsequenz, wie dies durch 223 angegeben ist, während welcher die Schicht 206 auf der Grundlage der Maskenstrukturelemente 220, die die modifizierten Bereiche 220M miteinschließen, strukturiert wird. Der Prozess oder die Prozesssequenz 223 werden auf der Grundlage gut etablierter Ätzrezepte ausgeführt, wobei in einigen anschaulichen Ausführungsformen Prozessparameter so ausgewählt werden, dass ein zusätzlicher Freiheitsgrad zum Einstellen der abschließenden lateralen Abmessungen von aktiven Gebieten, die noch herzustellen sind, erreicht wird. Das heißt, durch die Einstellung des Seitenwandwinkels entsprechender Seitenwände 206S von Gräben, die während des Ätzprozesses 223 gebildet werden, werden die Breite und die Zwischenräume durch die maskierende Wirkung, die durch die Maskenstrukturelemente 220 geschaffen wird, zu einem gewissen Grade „moduliert“, wodurch die gesamte Prozessflexibilität verbessert wird. Beispielsweise wird durch das Einrichten eines gewissen Seitenwandwinkels die effektive Breite der Maskenstrukturelemente 220 variiert, beispielsweise vergrößert, indem die Seitenwände 206S so gebildet werden, dass sich ein schnellerer Graben bei zunehmender Tiefe ergibt, oder die Breite wird reduziert, indem beispielsweise ein gewisses Maß an „Überätzung“ vorgesehen wird, d. h., benachbarte Seitenwände 206S führen mit zunehmender Tiefe zu einem breiteren Graben. Es sollte beachtet werden, dass geeignete Prozessparameter in effizienter Weise auf der Grundlage von Experimenten und dergleichen ausgewählt werden können, so dass ein gewünschter Seitenwandwinkel für die Seitenwände 206S erhalten wird. Des Weiteren ist zu beachten, dass eine entsprechende Breitenänderung zwischen den Seitenwänden 206S einfach im Hinblick auf die gewünschten endgültigen Breitenabmessungen berücksichtigt werden kann, wenn die Maskenstrukturelemente 220 gebildet werden, indem beispielsweise die entsprechenden Schichtdickenwerte einer oder der beiden Schichten 211 (siehe 2C) und 216 (siehe 2F) angepasst werden.
  • 2K zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Ätzprozesses 224, der eine Weiterprozesssequenz eines der zuvor ausgeführten Ätzprozesse repräsentiert. Wie dargestellt, wird die Ätzchemie so ausgewählt, dass in effizienter Weise durch die Schicht 205 geätzt wird, was in effizienter Weise auf der Grundlage gut etablierter Ätzrezepte bewerkstelligt werden kann, wodurch die strukturierte Schicht 206 als eine effiziente Ätzmaske verwendet wird, während zunehmend die Maskenstrukturelemente 220 (siehe 2J) verbraucht werden. Wie zuvor erläutert ist, kann die konische Anordnung der Seitenwände 206S der strukturierten Schicht 206 somit in entsprechende laterale Abmessungen von Gräben, die in der Schicht 205 ausgebildet sind, überführt werden.
  • 2L zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, wenn ein weiterer Ätzprozess 226 oder ein weiterer Teil der zuvor ausgeführten Ätzsequenz so angewendet wird, dass durch die Halbleiterschicht 203 geätzt wird, wodurch aktive Gebiete 203A, 203B, 203C erzeugt werden, die in Bezug auf die laterale Breitenrichtung abgegrenzt sind, wodurch eine Breitenabmessung entsprechender ebener Transistorelemente angegeben wird, die auf der Grundlage der aktiven Gebiete 203A, 203B, 203C noch herzustellen sind. Wie zuvor erläutert ist, werden aufgrund der unterschiedlichen Breitenabmessungen und der Zwischenräume der modifizierten zweiten Maskenstrukturelemente 220 (siehe 2J) entsprechende laterale Abmessungen und Zwischenräume für die aktiven Gebiete 203A, 203B, 203C erhalten, wobei, wie zuvor erläutert ist, die sich verjüngende Anordnung der Seitenwände 206S (siehe 2J) vorteilhaft ausgenutzt werden kann, um die endgültigen Breitenabmessungen einzustellen. Es sollte beachtet werden, dass einige der aktiven Gebiete, etwa die aktiven Gebiete 203A, auf der Grundlage der Bereiche 203P (siehe 2A) hergestellt werden, während andere auf der Grundlage eines im Wesentlichen nicht modifizierten Halbleitermaterials 203 gebildet werden, etwa die aktiven Gebiete 203B. Ferner kann der Ätzprozess 226 in geeigneter Weise so modifiziert werden, dass durch die vergrabene isolierende Schicht 202 geätzt wird, wenn eine vergrabene Schicht vorhanden ist.
  • 2M zeigt schematisch das Halbleiterbauelement 200 in einer noch weiter fortgeschrittenen Fertigungsphase, in der ein weiterer Ätzprozess 227 angewendet wird, um moderat tiefe Isolationsgräben 201T in dem Substratmaterial 201 herzustellen, wenn dies für die geeignete laterale Isolierung entsprechende Substratgebiete erforderlich ist, die anspruchsvollen Anwendungen als ein weiteres leitendes Gebiet zur Steuerung des Transistorleistungsverhaltens vorgesehen werden.
  • Daher wird die laterale Strukturierung der aktiven Gebiete 203A, 203B, 203C in der Breitenrichtung auf der Grundlage der zuvor beschriebenen Prozesssequenz bewerkstelligt, wodurch auch die Gräben 201T bei Bedarf hergestellt werden, wobei im Hinblick auf die entsprechenden Abmessungen in der Breitenrichtung die gleichen Kriterien gelten, wie sie zuvor im Zusammenhang der 1A erläutert sind. Beispielsweise entsprechen die lateralen Abmessungen der aktiven Gebiete 203A, 203B den Kriterien, wie sie zuvor für die aktiven Gebiete 103A, 130B, 130C, 130D im untersten Teil der 1A erläutert sind. Somit werden Breitenabmessungen und Zwischenräume und somit entsprechende kleinste Abstände bzw. Gesamtabstände in selbst ausgerichteter Weise für die aktiven Gebiete 203A, 203B auf der Grundlage eines einzigen Lithografieprozesses erhalten, woran sich Abscheide- und Ätztechniken anschließen, um die entsprechende räumliche Gestaltung der aktiven Gebiete 203A, 203B entlang der Breitenrichtung zu erhalten.
  • 2N zeigt schematisch eine perspektivische Ansicht des Halbleiterbauelements 200, das einer Fertigungsphase entspricht, wie sie grundsätzlich in 2M dargestellt ist, d. h. nach dem Ende des entsprechenden Ätzprozesses 227 der 2M, wodurch die aktiven Gebiete 203A, 203B, die entlang der Breitenrichtung W getrennt sind, bereitgestellt werden, wobei aber noch eine Trennung entlang einer senkrechten Richtung, die als L angegeben ist, erforderlich ist.
  • Dazu werden anspruchsvolle Lithografietechniken beispielsweise auf Grundlage einer Lithografie mit Eintauchtechnik angewendet, wobei ArF-Lichtquellen oder andere geeignete Techniken angewendet werden, die die gewünschte Justiergenauigkeit und Retikelabmessung ermöglichen.
  • 2O zeigt schematisch das Halbleiterbauelement 200 in perspektivischer Ansicht nach dem Ausführen eines entsprechenden aufwändigen Lithografieprozesses in Verbindung mit einem entsprechenden Ätzschema, die gemeinsam als 228 angegeben sind, um entsprechende Isolationsgräben 203T, 203U zu bilden, die durch die strukturierte Schicht 204 und durch die jeweiligen darunterliegenden aktiven Gebiete 203A, 203B (siehe 2M) verlaufen. Während der entsprechenden Prozesssequenz 228 werden die Isolationsgräben 203U entsprechend den gesamten Entwurfskriterien erzeugt, beispielsweise werden diese Gräben so hergestellt, dass sie sich durch die vergrabene isolierende Schicht 202 erstrecken, wenn dies erforderlich ist. Andererseits erstrecken sich die Gräben 203T zumindest durch die entsprechenden aktiven Gebiete.
  • Folglich werden die aktiven Gebiete des Halbleiterbauelements 200 mit lateralen Abmessungen entlang der Breitenrichtung und mit entsprechenden Zwischenräumen und somit Gesamtabständen bereitgestellt, die durch einen einzigen Lithografieprozess festgelegt sind, woran sich Abscheide- und Ätzsequenzen anschließen, so dass eine verbesserte Gleichmäßigkeit und eine erhöhte Prozessflexibilität beim Erzeugen kritischer Abmessungen in der Breitenrichtung erreicht werden, so durch die Möglichkeit geschaffen wird, die Packungsdichte zu erhöhen und/oder die Gesamtfertigungskosten zu verringern.
  • 3A zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 300 in einer relativ frühen Fertigungsphase, die im Wesentlichen der Phase des Halbleiterbauelements 200 entspricht, die in 2A gezeigt ist. Ferner wird das Halbleiterbauelement 300 gemäß einem allgemeinen Prozessschema verarbeitet, wie es auch zuvor mit Verweis auf 1B erläutert ist.
  • In dieser Fertigungsphase enthält das Halbleiterbauelement 300 ein erstes Bauteilgebiet 300A und ein zweites Bauteilgebiet 300B, über welchem Lackmuster 309A, 309B entsprechend ausgebildet sind. Ferner enthält das Bauelement 300 Komponenten 301, 302, 303, 304, 305, 306, 307, 308A, 308B, 308C, die im Wesentlichen den gleichen Aufbau, wie die jeweiligen Komponenten haben, die im Zusammenhang mit dem Halbleiterbauelement 200 beschrieben sind. Es sollte beachtet werden, dass ähnliche oder äquivalente Komponenten des Halbleiterbauelements 300 im Vergleich zu dem Halbleiterbauelement 200 generell durch die gleichen Bezugszeichen bezeichnet sind, mit Ausnahme der führenden Ziffer, die eine „3“ anstatt einer „2“ ist. Daher gelten die gleichen Kriterien, wie sie zuvor mit Bezug auf das Halbleiterbauelement 200 erläutert sind, auch für beliebige Komponenten, die im Zusammenhang des Halbleiterbauelements 300 beschrieben sind.
  • Wie ferner im Zusammenhang mit der 1B erläutert ist, müssen ggf. weitere Maskenstrukturelemente hergestellt werden, um eine erhöhte Flexibilität bei der anfänglichen Festlegung von Breitenabmessungen und Abmessungen für Zwischenräume in der Breitenrichtung zu erhalten, in dem ein oder mehrere weitere Maskenstrukturelemente im Vergleich zu dem Konzept, dass im Zusammenhang mit der 1A erläutert ist, eingeführt werden. Folglich enthält die Lackmaske 309A ggf. weitere Maskenstrukturelemente im Vergleich zu der Lackmaske 209A in 2A, um die zusätzliche Flexibilität zu erreichen. Andererseits liegen, wie zuvor im Zusammenhang mit der 2A erläutert ist, die Abmessungen für die Breite und die Zwischenräume der Lackstrukturelemente der Struktur 309A und auch der Struktur 309B, die in dem zweiten Bauteilgebiet 300B gebildet ist, deutlich innerhalb der Möglichkeiten einer entsprechenden Lithografietechnik, wie dies zuvor erläutert ist.
  • 3B zeigt schematisch das Halbleiterbauelement 300 in einer weiter fortgeschrittenen Fertigungsphase, die dem Grundsatz der Fertigungsphase entspricht, wie sie schematisch im obersten Bereich der 1B gezeigt ist. Das heißt, auf der Grundlage der Lackmaske 309A werden die darunterliegenden Materialschichten gemäß einer geeigneten Prozesstechnik strukturiert, wie dies beispielsweise zuvor im Zusammenhang mit dem Halbleiterbauelement 200 erläutert ist, wodurch erste Maskenstrukturelemente 310 mit spezifizierten Breiten, Abmessungen und Zwischenräumen zwischen benachbarten Maskenstrukturelementen entsprechend zu der Lackmaske 309A der 3A erhalten werden. Im Hinblick auf die Breitenabmessung und die entsprechenden Zwischenräume und somit Abstände der entsprechenden Maskenstrukturelemente 310A-310F sei auch auf 1B verwiesen.
  • 3C zeigt schematisch das Bauelement 300 nach dem Abschalten in einer Maskenschicht oder Abstandshalterschicht 311 mit einer Dicke 311T, die den Erfordernissen zur Herstellung entsprechender zweiter Maskenstrukturelemente entspricht. Im Hinblick auf die Materialzusammensetzung und Abscheidetechniken für die Schicht 311 gelten die gleichen Kriterien, wie sie zuvor im Zusammenhang der Schicht 211 des Bauelements 200 erläutert sind. Das heißt, es wird ein Abscheideprozess 312 mit geeignet ausgewählten Prozessparametern angewendet, um ein hohes Maß an konformem Abscheideverhalten zu ermöglichen und um die gewünschte Schichtdicke 311T zu erreichen.
  • 3D zeigt schematisch das Bauelement 300, wenn es einem Ätzprozess 313 unterzogen wird, der so gestaltet ist, dass horizontale Bereiche der Schicht 311 entfernt werden (siehe 3C), wodurch Seitenwandabstandhalteelemente als zweite Maskenstrukturelemente 320 gebildet werden, die benachbart zu den Maskenstrukturelementen 310 angeordnet sind. Auch in diesem Fall gelten die gleichen Kriterien im Hinblick auf die Prozessparameter und dergleichen, wie sie auch im Zusammenhang mit dem Ätzprozess 213 erläutert sind (siehe 2C).
  • 3E zeigt schematisch das Halbleiterbauelement 300, wenn es einer weiteren Ätzumgebung 314 ausgesetzt ist, die in geeigneter Weise so eingerichtet wird, dass die Maskenstrukturelement 310 (siehe 3D) selektiv entfernt werden, wodurch die Maskenstrukturelemente 320 zurückbleiben, d. h., die entsprechenden Seiten werden Abstandelemente, die im Wesentlichen ähnliche Breitenabmessungen aufgrund der zuvor bereitgestellten im Wesentlichen konformen Schicht 311 (siehe 3C) haben.
  • 3F zeigt schematisch das Halbleiterbauelement 300 nach einem weiteren Abscheideprozess zur Herstellung einer weiteren Abstandshalter- oder Maskenschicht 316, die eine genau definierte Dicke 316T hat. Wie ebenfalls zuvor erläutert ist, wird die Schichtdicke 316T in Verbindung mit den vorhergehenden Maskenstrukturelementen 310 (siehe 3B) und der Schichtdicke 311T (siehe 3C) derart ausgewählt, dass ein minimal erforderlicher Zwischenraum zwischen benachbarten Maskenstrukturelementen mit genau definierter Breitenabmessung erhalten wird. Im Hinblick auf Materialien und Abscheidetechniken für die Schicht 316 gelten die gleichen Kriterien, wie sie zuvor im Zusammenhang mit der Schicht 216 des Halbleiterbauelements 200 erläutert sind. Das heißt, die Dicke der Schichten 311 und 316 wird im Hinblick auf Bauteilerfordernisse ausgewählt und liegt im Bereich von mehreren 10 nm.
  • 3G zeigt schematisch das Halbleiterbauelement 300 nach der Bereitstellung der Schicht 316 und nach dem Ausführen eines Lithografieprozesses auf der Grundlage von Materialschichten 317A, 317B, 317C, um eine Lackmaske 318 zu erhalten. Die Lackmaske 318 wird auf der Grundlage einer beliebigen geeigneten Lithografietechnik bereitgestellt, wobei, wie auch zuvor erläutert ist, insbesondere die Überlegungsgenauigkeit weniger kritisch ist, da die einzelnen Maskenstrukturelemente lediglich die jeweiligen Maskenstrukturelemente 320, etwa Maskenstrukturelemente 320B, 320C mit einem dazwischen definierten minimalen Zwischenraum, freizulegen haben, während für andere Maskenstrukturelemente 320 nur sicherzustellen ist, dass die Schicht 316 nicht zwischen benachbarten Strukturelementen 320 entfernt wird. Es sollte beachtet werden, dass die Schicht 316 zwischen benachbarten Maskenstrukturelementen 320, die während der nachfolgenden Verarbeitung ein einziges Maskenstrukturelement repräsentieren sollen, nicht vollständig ein Zwischenraum dazwischen füllen, wie es beispielsweise in 3G gezeigt ist, so dass in diesem Fall die Lackmaske 318 die erforderliche Zunahme oder Modifizierung der Breite der entsprechenden Maskenstrukturelemente 320 ermöglicht.
  • 3H zeigt schematisch das Halbleiterbauelement 300 während einer Endphase eines Ätzprozesses 319, der auf der Grundlage der Lackmaske 318 (siehe 3G) derart ausgeführt wird, dass die freigelegten horizontalen Bereiche der Schicht 316 (siehe 3G) entfernt werden. Folglich, und wie zuvor im Zusammenhang mit dem Halbleiterbauelement 200 erläutert ist, werden entsprechende modifizierte Maskenstrukturelemente 325 auf der Grundlage der zuvor hergestellten Maskenstrukturelemente 320 (siehe 3G) gebildet. Wiederum werden die Breitenabmessungen und die entsprechenden Zwischenräume zwischen benachbarten Maskenstrukturelementen 325 durch Abscheide- und Ätztechniken auf der Grundlage eines einzigen Lithografieprozesses festgelegt, während der zusätzliche Lithografieprozess, der zur Herstellung der Lackmaske 318 angewendet wird, einen wesentlichen Einfluss auf die erhaltenen Maskenstrukturelemente 325 ausübt. Folglich werden entsprechende Strukturelemente 325A, 325B, 325C, 325D, 325E, 325F, 325G und 325H mit genau definierten Breitenabmessungen erhalten, wobei eine minimale Breite und ein minimaler Zwischenraum zwischen entsprechenden Maskenstrukturelementen 325B, 325C vorgesehen werden, wodurch ebenfalls ein minimaler oder kleinster Bestand dieser Maskenelemente 325 festgelegt wird. Für entsprechende Details im Hinblick auf die Breitenabmessungen und Zwischenräume sei auch auf 1B im Zusammenhang mit den Maskenstrukturelementen 125 verwiesen.
  • 3I zeigt schematisch das Halbleiterbauelement 300 während eines Ätzprozesses 323 oder einer entsprechenden Sequenz, während welcher die Schicht 306 auf der Grundlage der zuvor gebildeten modifizierten Maskenstrukturelemente 325 strukturiert wird.
  • 3J zeigt schematisch das Halbleiterbauelement 300 in einer weiter fortgeschrittenen Phase der Ätzsequenz oder während eines weiteren Ätzprozesses 324 zum Ätzen durch die Schicht 305, während die zuvor strukturierte Schicht 306 als eine Ätzmaske verwendet wird.
  • Ferner dient in diesem Prozess die Beschichtung 304 ggf. als eine effiziente Ätzstoppschicht, falls dies erforderlich ist.
  • 3K zeigt schematisch das Halbleiterbauelement 300 während eines weiteren Teils der Ätzsequenz oder während eines separat eingestellten Ätzprozesses 326, während welchem die Halbleiterschicht 303 geätzt wird, wodurch entsprechende aktive Gebiete oder Streifen davon, die in Bezug auf die Breitenrichtung abgegrenzt sind, erhalten werden. Beispielsweise werden aktive Gebiete 303A, 303B, 303C, 303D für eine entsprechende RAM-Zelle erhalten, die Breitenabmessungen und entsprechende Zwischenräume hat, wie dies auch zuvor im Zusammenhang mit der 1B im unteren Teil davon erläutert und beschrieben ist.
  • 3L zeigt schematisch das Halbleiterbauelement 300 während eines weiteren Teils der Prozesssequenz, oder während eines speziell gestalteten Ätzprozesses 327, in welchem die Ätzfront in das Substratmaterial 301 eindringt, um damit entsprechend moderat tiefe Isolationsgräben 301T zu bilden.
  • Im Hinblick auf die Prozesse 323, 324, 326, 327 gelten die gleichen Kriterien, wie sie zuvor im Zusammenhang mit der entsprechenden Ätzsequenz oder den Prozessen erläutert sind, die auf das Halbleiterbauelement 200 angewendet werden. Wenn ferner ein SOI-Konfiguration bereitgestellt wird, indem beispielsweise die vergrabene isolierende Schicht 302 eingebaut wird, dann kann der Ätzprozess 326 auch durch die Schicht 302 Ätzen, wie in 3K gezeigt ist.
  • Nach der Herstellung der aktiven Gebiete 303A-303D mit geeigneten lateralen Abmessungen in der Breitenrichtung und mit geeigneten Zwischenräumen und somit Abständen, wie dies beispielsweise im Zusammenhang der 1B erläutert ist, geht die weitere Bearbeitung weiter, in dem die aktiven Gebiete in der senkrechten Richtung abgegrenzt werden, wie dies beispielsweise im Zusammenhang der 2N und 2O erläutert ist, wenn auf das Halbleiterbauelement 200 Bezug genommen wird. Somit können auch in diesem Fall geeignete Lithografietechniken eingesetzt werden, um entsprechende Isolationsgräben zu erzeugen.
  • In den Ausführungsformen, die mit Verweis auf die Halbleiterbauelemente 200 und 300 erläutert sind, wurden auf die unterschiedlichen Bauteilgebiete 200A, 200B und 300A, 300B gleiche Prozesse angewendet, so dass in diesen Fällen aktive Gebiete, die in den zweiten Bauteilgebieten 200B, 300B herzustellen sind, auf der Grundlage des anfänglichen Lithografieprozesses und den jeweiligen Abscheide- und Ätzschemata festgelegt sind, wies zuvor erläutert ist.
  • Mit Verweis auf 4A-4L werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, in denen die Strukturierung aktiver Gebiete in dem zweiten Bauteilgebiet mit einem gewissen Grad an Unabhängigkeit in Bezug auf die Strukturierung aktiver Gebiete in dem ersten Bauteilgebiet ausgeführt wird.
  • 4A zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 400 mit einem Substrat 401, einer Halbleiterschicht 403, möglicherweise in Verbindung mit einer vergrabenen isolierenden Schicht 402, einer Beschichtung 404 und Masken- oder Schutzschichten 405 und 406. Es sollte beachtet werden, dass Komponenten, die ähnlich oder identisch zu Komponenten sind, die zuvor im Zusammenhang der Halbleiterbauelemente 200 und 300 beschrieben sind, durch die gleichen Bezugszeichen bezeichnet sind, mit Ausnahme der führenden Ziffer, die eine „4“ anstelle einer „2“ oder „3“ für die Bauelemente 200 und 300 ist. Folglich werden Erläuterungen im Hinblick auf Materialzusammensetzung, Fertigungstechniken und Prozessstrategie, die zur Herstellung dieser Komponenten eingesetzt werden, weggelassen. Des Weiteren sollte beachtet werden, dass das Bauteilgebiet 400B die zweiten Bauteilgebiete oder ein anderes Bauteilgebiet in jeder der Prozessstrategien repräsentiert, die im Zusammenhang mit den Halbleiterbauelementen 200 und 300 erläutert sind.
  • Ferner und unterschiedlich zu den zuvor dargestellten Ausführungsformen enthält das Halbleiterbauelement 400 eine zusätzliche Blockierschicht 406B, die beispielsweise Siliziumnitrid, Siliziumoxynitrid und dergleichen enthält. Die Blockierschicht 406B wird vor dem Abscheiden eines Opfermaterials hergestellt, etwa der Schichten 207, 307 für die Halbleiterbauelemente 200, 300 (siehe 2A, 3A). Nach der Ausführung des entsprechenden Lithografieprozesses zur Festlegung lateraler Breitenabmessungen und Zwischenräume erster Maskenstrukturelemente, wie dies beispielsweise in 2A, 2B für das Bauelement 200 und in 3A, 3B für das Bauelement 300 gezeigt ist, schützt folglich die Blockierschicht 406B zuverlässig die darunterliegende Materialschicht 406, wenn ein Opfermaterial 407, das den Schichten 207, 307 entspricht, wie zuvor erläutert ist, entfernt wird. Folglich repräsentiert 4A eine Fertigungsphase, in der Maskenstrukturelemente, die aus der Opferschicht 407 gebildet sind, in anderen Bauteilgebieten vorhanden sind, während der Schichtbereich in dem Bauteilgebiet 400B vollständig entfernt worden ist, wodurch die Blockierschicht 406B freigelegt wird.
  • 4B zeigt schematisch das Bauelement 400 während eines Abscheideprozessors 412 zur Herstellung einer Masken- oder Abstandshalteschicht 411, die zur Herstellung von Seitenwandabstandselementen in anderen Bauteilgebieten verwendet wird, die noch die jeweiligen Opfermaskenstrukturelemente besitzen. Folglich entspricht der Status des Halbleiterbauelements 400 den Bauteil 200, wie es in 2C gezeigt ist, und dem Bauteil 300, wie es in 3C gezeigt ist.
  • Als nächstes wird die Schicht 411 so strukturiert, dass die Schicht 411 auf horizontalen Bauteilbereichen entfernt wird, während die Seitenwandabstandshalterelemente in anderen Gebieten erzeugt werden. Dies entspricht der Fertigungsphase der 2C, 2D für das Bauelement 200 und der Phase des Bauelements 300, wie es in 3D gezeigt ist.
  • 4D zeigt schematisch das Bauelement 400, wenn es der Einwirkung einer Ätzumgebung 414 unterliegt, die zum Entfernen von Opfermaskenstrukturelementen eingerichtet ist, wie beispielsweise in 2E und 3E für entsprechende Halbleiterbauelemente 200, 300 gezeigt ist.
  • 4E zeigt schematisch das Halbleiterbauelement 400 nach dem Abscheiden einer weiteren Abstandshalter- oder Maskenschicht 416, möglicherweise in Verbindung mit einer Ätzstoppschicht 415. Dies entspricht der in 2F und 3F der entsprechenden Halbleiterbauelemente 200, 300 gezeigten Fertigungsphase.
  • 4F zeigt schematisch das Bauelement 400 mit einer Lithografiemaske 418, die zusammen mit entsprechenden Lithografiemasken zu modifizieren zuvor hergestellten Maskenstrukturelemente in anderen Bauteilgebieten vorgesehen wird. Beispielsweise wird die Maske 418 zusammen mit der Maske 218 des Halbleiterbauelements 200, wie es in 2G gezeigt ist, oder zusammen mit der Maske 318 des Hableiterbauelements 300, wie es in 3G gezeigt ist, hergestellt. Folglich wird die Lithografiemaske 418 so gebildet, dass Breitenabmessungen und Zwischenräume aktiver Gebiete, die in dem Halbleitergebiet 400B herzustellen sind, festgelegt werden, wodurch weitere Flexibilität geschaffen wird, da entsprechende aktive Gebiete und somit Transistorelemente unabhängig von den Breitenabmessungen und Zwischenräumen in aktiven Gebieten in anderen Bauteilgebieten hergestellt werden können.
  • 4G zeigt schematisch das Halbleiterbauelement 400 während einer Endphase einer Ätzsequenz 419 zur Strukturierung darunterliegender Materialschichten auf der Grundlage der Lithografiemaske 418 (siehe 4E). Folglich werden die Schichten 416 und die Blockierschicht 406B gemäß der Lithografiemaske 418 (siehe 4E) strukturiert, wodurch entsprechende Maskenstrukturelemente zur Strukturierung aktiver Gebiete gebildet werden.
  • 4H zeigt schematisch das Halbleiterbauelement 400 nach dem Ende der zuvor beschriebenen Prozesssequenz, wodurch entsprechende Maskenstrukturelemente 420 geschaffen werden. Daraufhin wird der Prozess fortgesetzt, in dem ein weiterer Ätzprozess 422, der beispielsweise den Prozess 222 entspricht, wie er in 2I beschrieben ist, angewendet wird.
  • 4I zeigt das Halbleiterbauelement 400, wenn es der Einwirkung einer weiteren Ätzumgebung 423 zum Ätzen durch die Schicht 406 auf der Grundlage der Maskenstrukturelemente 420 ausgesetzt ist. Diese Fertigungsphase entspricht der in 2J für das Bauelement 200 gezeigten Phase und der Phase des Bauelements 300, wie es in 3I gezeigt ist.
  • 4J, 4K, 4L zeigen schematisch das Halbleiterbauelement 400 während weiterer Phasen des Strukturierungsprozesses für speziell gestaltete Ätzprozesse, etwa 424, 426, 427 (4J, 4K, 4L). Folglich werden entsprechende aktive Gebiete 403U, 403V bereitgestellt, wie in 4K gezeigt ist, wobei dies auf der Grundlage der Maskenstrukturelemente 420 (siehe 4H) erfolgt. Wie ferner in 4L gezeigt ist, wird der Strukturierungsprozess fortgesetzt, um entsprechende Isolationsgräben 401T zu erzeugen, die sich mit gewünschter Tiefe in das Substratmaterial 401 erstrecken.
  • Folglich wird die Prozesssequenz, die im Zusammenhang des Halbleiterbauelements 400 beschrieben ist, in geeigneter Weise mit einer beliebigen Prozesssequenz kombiniert, die im Zusammenhang mit den Halbleiterbauelementen 200 und 300 beschrieben sind, und insbesondere für die jeweiligen ersten Bauteilgebiete 200A, 300A, wodurch die Möglichkeit geschaffen wird, Breitenabmessungen und Zwischenräume entlang der Breitenrichtung entsprechender aktiver Gebiete unabhängig festzulegen.
  • 5 zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 500, wobei der Querschnitt entlang einer Linie V der 1A genommen ist, d. h. der Querschnitt ist entlang eines entsprechenden aktiven Gebiets 130A genommen, das einem Bereich für einen Transistor entspricht, der einen erhöhten Durchlassstrom in einer RAM-Zelle benötigt, etwa ein Durchlasstransistor oder ein Herabzieh-Transistor und dergleichen. Es sollte jedoch beachtet werden, dass der grundlegende Transistoraufbau in einem entsprechenden aktiven Gebiet gleich sein kann, unabhängig davon, ob die Transistorelemente für Logikschaltungen, analoge Schaltungsbereiche, Speicherschaltungsbereiche und dergleichen vorgesehen sind, die bereitzustellen sind.
  • Das Halbleiterbauelement 500 enthält somit ein Transistorelement 550, mit einem aktiven Gebiet 503A, das beispielsweise entsprechend den Kriterien hergestellt ist, die zuvor erläutert sind, und das auf einem geeigneten Halbleitermaterial, etwa einem kristallinen Siliziummaterial, einem kristallinen Silizium/Germaniummaterial, und dergleichen, beruht. Wie auch zuvor erläutert ist, hat ferner in einigen anschaulichen Ausführungsformen das aktive Gebiet 503A eine Dicke derart, dass eine vollständig verarmte Konfiguration zumindest in einem zentralen Bereich eines Kanalgebiets 551 ermöglicht wird. In anderen anschaulichen Ausführungsformen hat das aktive Gebiet 503A eine andere erforderliche Dicke, wobei dies von den gesamten Bauteilanforderungen abhängt. Ferner wird in der gezeigten Ausführungsform eine SOI-Konfiguration angewendet, wenn eine geeignete vergrabene isolierende Schicht 502 unter dem aktiven Gebiet 503A positioniert ist. Das aktive Gebiet 503A und somit ein Kanalgebiet 551, das darin ausgebildet ist, repräsentieren eine ebene Geometrie mit einer einzigen stromführenden Oberflächenschicht in der Nähe einer Gateelektrodenstruktur 555, d. h., in der Nähe oder benachbart zu einem dielektrischen Material 556 der Gateelektrodenstruktur 555. Ferner sind Source- und Draingebiete 552, 553 so vorgesehen, dass sie mit dem aktiven Gebiet 503A verbunden sind, was in anspruchsvollen Anwendungen erreicht wird, in dem ein erhabenes kristallines Halbleitermaterial mit darin in-situ dotierten Substanzen zur Bereitstellung einer erforderlichen hohen Leitfähigkeit vorgesehen wird. In anderen Fällen ist, wenn das aktive Gebiet 503A mit ausreichender Dicke hergestellt ist, eine erhabene Drain- und Source-Konfiguration nicht erforderlich. Ferner wird das aktive Gebiet 503A durch eine geeignete Isolationsstruktur abgegrenzt, die als 501T angegeben ist, und die auf der Grundlage von Isolationsgräben hergestellt wird, wie zuvor erläutert ist.
  • Generell wird das Transistorelement 550 auf der Grundlage gut etablierter Fertigungstechnik hergestellt, wobei die ebene Geometrie des aktiven Gebiets 503A genutzt wird. Das heißt, dass aktive Gebiet 503A wird gemäß den Strategien hergestellt, wie sie zuvor erläutert sind, wodurch seine Breitenabmessung festgelegt wird, d. h., die Abmessung senkrecht zu der Zeichenebene der 5, indem ein einziger Lithografieprozess und Abscheide- und Ätztechniken eingesetzt werden, wie dies zuvor erläutert ist. Andererseits erfolgt die Trennung entlang einer Längsrichtung, d. h. in 5, die horizontale Richtung, durch Lithografietechniken, wie dies im Zusammenhang der 2N und O mit Verweis auf das Halbleiterbauelement 200 erläutert ist. Als nächstes wird die Isolationsstruktur 501T mit einem oder mehreren geeigneten Materialien, beispielsweise durch Abscheide- und Einebnungstechniken, gefüllt.
  • Daraufhin wird die Gateelektrodenstruktur 555 auf der Grundlage aufwendiger Lithografietechniken zur Strukturierung eines zuvor hergestellten Schichtstapels, der ein oder mehrere geeignete dielektrische Materialien und Elektrodenmaterialien enthält, hergestellt, wobei in komplexen Anwendungen eine Länge der Gateelektrodenstruktur 555 30 nm oder sogar weniger betragen kann. Es sollte doch beachtet werden, dass das Konzept einer ebenen Transistorarchitektur in Verbindung mit einem aktiven Gebiet, das gemäß den hierin offenbarten Prinzipien strukturiert wird, auch auf andere Transistorgenerationen anwendbar ist. Nach der Herstellung der Gateelektrodenstruktur 555 werden die Drain- und Sourcegebiete 553, 552 hergestellt, beispielsweise durch epitaktische Aufwachstechniken, und dergleichen.
  • Folglich werden aktive Gebiete für ebene Transistorelemente entlang einer Breitenrichtung auf der Grundlage eines einzigen Lithografieprozesses strukturiert, woran sich Abscheide- und Ätzsequenzen anschließen, um die schließlich erforderlichen Breitenabmessungen und Zwischenräume und somit einen gewünschten kleinsten Abstand in gut steuerbarer selbstausrichtender Weise zu erhalten, wodurch im Wesentlichen prozessbezogene Schwankungen und somit Schwankungen im Leistungsverhalten deutlich reduziert werden. Das heißt, entsprechende Justierfehler, die mit aufwendigen Lithografietechniken im Zusammenhang stehen, können durch steuerbare Abscheide- und Ätzprozesse ersetzt werden, die typischerweise eine deutlich geringere Schwankungsbreite zeigen. Somit kann eine erhöhte Packungsdichte beispielsweise in einigen anschaulichen Ausführungsformen in RAM-Bereichen erreicht werden, wobei ein kleinster Abstand von ungefähr 50 nm und sogar weniger bewerkstelligt, wobei dennoch eine weitere Skalierbarkeit ermöglicht wird.
  • Daher werden mehrere Breitenabmessungen und mehrere Zwischenräume und damit Abstände mit geringeren Prozessschwankungen aufgrund des Vermeidens von Überlagerungsfehlern, die typischerweise mit konventionellen Lösungen einhergehen, erreicht, wenn die Breitenabmessungen und Zwischenräume aktiver Gebiete auf der Grundlage einer Sequenz aus aufwendigen Lithografieprozessen strukturiert werden.
  • Die speziellen offenbarten Ausführungsformen sind lediglich anschaulicher Natur, da die Erfindung auf unterschiedliche, aber äquivalente Weise modifiziert und umgesetzt werden kann, wie sich dies für den Fachmann im Besitze der vorliegenden Lehre ergibt. Beispielsweise können die hierin dargestellten Prozessschritte in unterschiedlicher Reihenfolge ausgeführt werden. Ferner sind keine Einschränkungen auf Details des Aufbaus oder der Gestaltung, wie sie hierin gezeigt sind, beabsichtigt, sofern dies nicht in den folgenden Ansprüchen entsprechend angegeben ist. Es ist daher ersichtlich, dass die speziellen offenbarten Ausführungsformen geändert oder modifiziert werden können und dass alle derartigen Änderungen als innerhalb des Schutzbereichs und des Grundgedankens der Erfindung liegend erachtet werden. Zu beachten ist ferner, dass die Benutzung von Begriffen, etwa „erster“, „zweiter“, „dritter“ oder „vierter“ zum Beschreiben diverser Prozesse oder Strukturen in dieser Beschreibung und in den angefügten Patentansprüchen lediglich als Verweis auf derartige Schritte/Strukturen verwendet werden und dass nicht notwendigerweise damit impliziert wird, dass Schritt/Strukturen in dieser geordneten Reihenfolge ausgeführt/gebildet werden. Selbstverständlich kann abhängig von der genauen Ausdrucksweise in den Ansprüchen eine geordnete Reihenfolge derartiger Prozesse gegebenenfalls notwendig sein. Daher ist der angestrebte Schutzbereich in den nachfolgenden Patentansprüchen angegeben.

Claims (20)

  1. Verfahren, mit: Bilden einer ersten Mehrzahl aus ersten Maskenstrukturelementen aus einer Opfermaterialschicht, die über einer Halbleiterschicht eines Halbleiterbauelements gebildet ist, wobei die erste Mehrzahl aus ersten Maskenstrukturelementen einen oder mehrere erste laterale Zwischenräume eines ersten Wertes entlang einer Breitenrichtung hat, und wobei der eine oder die mehreren ersten lateralen Zwischenräume durch einen Lithografieprozess festgelegt werden; Bilden einer zweiten Mehrzahl aus zweiten Maskenstrukturelementen, die der ersten Mehrzahl aus ersten Maskenstrukturelementen zugeordnet ist, indem ein Maskenmaterial unmittelbar benachbart zu der ersten Mehrzahl aus ersten Maskenstrukturelementen gebildet wird, wobei die zweite Mehrzahl aus zweiten Maskenstrukturelementen einen oder mehrere zweite laterale Zwischenräume eines zweiten Wertes haben, wobei der zweite Wert kleiner als der erste Wert ist; Modifizieren mindestens eines der einen oder mehreren zweiten lateralen Zwischenräume der zweiten Mehrzahl aus zweiten Maskenstrukturelementen durch Bilden eines Abstandshaltermaterials unmittelbar benachbart zu und zwischen zugehörigen Maskenstrukturelementen; und Bilden mehrerer aktiver Gebiete aus der Halbleiterschicht durch Verwenden der zweiten Mehrzahl aus zweiten Maskenstrukturelementen einschließlich des modifizierten mindestens einen zweiten lateralen Zwischenraums, wobei jedes der mehreren aktiven Gebiete eine Halbleiterbasisschicht zur Herstellung eines ebenen Feldeffekttransistors repräsentiert.
  2. Verfahren nach Anspruch 1, wobei Modifizieren des mindestens einen der einen oder mehreren zweiten lateralen Zwischenräume der zweiten Mehrzahl aus zweiten Maskenstrukturelementen umfasst: Bilden einer Ätzmaske über einem Bereich der zweiten Mehrzahl aus zweiten Maskenstrukturelementen derart, dass ein Teil des Abstandshaltermaterials abgedeckt wird, und Ausführen eines weiteren Ätzprozesses in Anwesenheit der Ätzmaske derart, dass ein nicht abgedeckter Teil des Abstandshaltermaterials selektiv zu den zweiten Maskenstrukturelementen, die von der Ätzmaske nicht abgedeckt werden, entfernt wird.
  3. Verfahren nach Anspruch 1, wobei der erste Wert des einen oder der mehreren ersten lateralen Zwischenräume ein kleinster Wert eines Zwischenraums aus den ersten Maskenstrukturelementen ist.
  4. Verfahren nach Anspruch 1, wobei Bilden der mehreren aktiven Gebiete umfasst: Ätzen durch die Halbleiterschicht und eine vergrabene isolierende Schicht, die unter der Halbleiterschicht ausgebildet ist, und Ätzen in ein Substratmaterial unter Anwendung der mehreren zweiten Maskenstrukturelemente als eine Ätzmaske.
  5. Verfahren nach Anspruch 4, das ferner umfasst: Ausführen einer Lithografie- und Ätzsequenz zur Bereitstellung einer Maske, die entsprechende Längsabmessungen der mehreren aktiven Gebiete festlegt, und Ätzen durch die mehreren aktiven Gebiete in Anwesenheit der Maske, um eine endgültige Länge jedes der mehreren aktiven Gebiete einzustellen.
  6. Verfahren nach Anspruch 1, wobei der Lithografieprozess ein Lithografieprozess mit Eintauchtechnik oder ein Lithografieprozess ohne Eintauchtechnik jeweils auf Grundlage einer ArF-Lichtquelle ist.
  7. Verfahren nach Anspruch 1, wobei der eine oder die mehreren ersten lateralen Zwischenräume mindestens zwei laterale Zwischenräume mit unterschiedlichen Werten enthalten.
  8. Verfahren nach Anspruch 7, wobei die ersten Maskenstrukturelemente der ersten Mehrzahl jeweils so hergestellt werden, dass sie im Wesentlichen eine gleiche Breite haben.
  9. Verfahren nach Anspruch 1, wobei der eine oder die mehreren ersten lateralen Zwischenräume mindestens drei laterale Zwischenräume mit unterschiedlichen Werten umfassen.
  10. Verfahren nach Anspruch 9, wobei die erste Mehrzahl aus ersten Maskenstrukturelementen so hergestellt wird, dass sie einen ersten Bereich an Maskenstrukturelementen mit einer ersten Breite und einen zweiten Bereich an Maskenstrukturelementen mit einer zweiten Breite, die sich von der ersten Breite unterscheidet, enthält.
  11. Verfahren nach Anspruch 1, wobei die mehreren aktiven Gebiete eine Gruppe aus aktiven Gebieten einer statischen RAM-Zelle enthalten.
  12. Verfahren nach Anspruch 2, das ferner umfasst, Bereitstellen eines ersten Bauteilgebiets und eines zweiten Bauteilgebiets und Bilden der ersten Mehrzahl aus ersten Maskenstrukturelementen selektiv in dem ersten Bauteilgebiet, während das zweite Bauteilgebiet durch eine Blockierschicht abgedeckt wird, die unter der Opfermaterialschicht gebildet ist.
  13. Verfahren nach Anspruch 12, das ferner umfasst: Bilden von Maskenstrukturelementen in dem zweiten Bauteilgebiet gleichzeitig mit der zweiten Mehrzahl aus zweiten Maskenstrukturelementen in dem ersten Bauteilgebiet unter Anwendung der Ätzmaske.
  14. Verfahren zur Herstellung aktiver Gebiete in einem Halbleiterbauelement, wobei das Verfahren umfasst: Bilden mehrerer erster Maskenstrukturelemente mit Breitenabmessungen und entsprechenden lateralen Abständen, die durch einen ersten Lithografieprozess erhalten werden; Bilden mehrerer zweiter Maskenstrukturelemente aus den mehreren ersten Maskenstrukturelementen durch Anwenden einer Sequenz mit mindestens einem ersten Abscheideprozess, einem nachfolgenden Ätzprozess und mindestens einem weiteren Abscheideprozess; Separieren mehrerer aktiver Gebiete entlang einer Breitenrichtung durch Ätzen durch eine Halbleiterschicht unter Anwendung der mehreren zweiten Maskenstrukturelemente als eine Ätzmaske; und Separieren der mehreren aktiven Gebiete entlang einer Längsrichtung auf der Grundlage eines zweiten Lithografieprozesses.
  15. Verfahren nach Anspruch 14, wobei die mehreren ersten Maskenstrukturelemente jeweils so hergestellt werden, dass sie eine im Wesentlichen gleiche Breite haben.
  16. Verfahren nach Anspruch 14, wobei die mehreren ersten Maskenstrukturelemente so hergestellt werden, dass zwei oder mehr unterschiedliche Breitenabmessungen geschaffen werden.
  17. Verfahren nach Anspruch 14, das ferner umfasst: Bilden eines Transistorelements von ebener Architektur auf mindestens einigen der mehreren aktiven Gebiete.
  18. Halbleiterbauelement, mit: einem Bauteilgebiet mit mehreren aktiven Gebieten, die darauf ausgebildete Transistorelemente von ebener Architektur haben, wobei ein kleinster Abstand der mehreren aktiven Gebiete entlang einer Breitenrichtung der Transistorelemente 70 nm oder weniger beträgt.
  19. Halbleiterbauelement nach Anspruch 18, wobei das Bauteilgebiet eine statische Direktzugriffsspeicherzelle repräsentiert.
  20. Halbleiterbauelement nach Anspruch 18, wobei die mehreren aktiven Gebiete eine Dicke von 15 nm oder weniger haben.
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