DE102019103235A1 - Steuereinrichtung - Google Patents

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resistor
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Shinnosuke Nakaguchi
Masayuki Kato
Shunichi SAWANO
Takeo Uchino
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Sumitomo Wiring Systems Ltd
AutoNetworks Technologies Ltd
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Wiring Systems Ltd
AutoNetworks Technologies Ltd
Sumitomo Electric Industries Ltd
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Abstract

Es wird eine Steuereinrichtung bereitgestellt, welche die Stromversorgung über einen ersten FET und einen zweiten FET beendet, wenn Source (oder Drain) und Gate des ersten FETs kurzgeschlossen sind. Bei der Steuereinrichtung erhöht eine Hochsetzschaltung 43 die Spannung eines auf der Seite der Hochsetzschaltung 43 liegenden Endes eines Widerstands 45 auf eine vorbestimmte Spannung, die höher ist als die Sourcespannung des ersten FETs 21. Eine UND-Schaltung 40 weist - wenn die UND-Schaltung 40 die Hochsetzschaltung 43 dazu anweist, die Spannung an dem auf der Seite der Hochsetzschaltung 43 liegenden Ende des Widerstands 45 zu erhöhen - die Entladeschaltung 44 dazu an, die Spannung an dem anderen Ende des Widerstands 45 zu verringern, wenn die Spannung an dem anderen Ende des Widerstands 45 kleiner als eine Schwellspannung ist. Die Schwellspannung ist kleiner als eine vorbestimmte Spannung. Die Schwellspannung übersteigt ferner die Spannung an dem einen Ende des Widerstands 45, wenn die Spannung an dem auf der Seite der Hochsetzschaltung 43 liegenden Ende des Widerstands 45 die vorbestimmte Spannung ist und wenn Source und Gate des ersten FETs 21 kurzgeschlossen sind.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Steuereinrichtung.
  • TECHNISCHER HINTERGRUND
  • Eine Steuereinrichtung, welche die Versorgung einer Last mit Strom aus einer Batterie steuert, ist in einem Fahrzeug eingebaut (siehe z. B. JP2007 - 82374A ). Die Steuereinrichtung weist einen ersten FET (Feldeffekttransistor) und einen zweiten FET auf. Der erste FET und der zweite FET sind n-Kanal-FETs. Der Drain des ersten FETs ist mit dem Drain des zweiten FETs verbunden. Die Source des ersten FETs ist mit der positiven Elektrode der Batterie verbunden. Die Source des zweiten FETs ist mit einem Ende der Last verbunden. Die negative Elektrode der Batterie ist mit dem anderen Ende der Last verbunden.
  • Für den ersten FET und den zweiten FET gilt: je höher die Spannung am Gate, desto kleiner ist der Widerstandswert zwischen Drain und Source. Wenn die jeweiligen Gatespannungen des ersten FETs und des zweiten FETs hoch sind, sind daher die Batterie und die Last elektrisch verbunden, sodass Strom von der Batterie über den ersten FET und den zweiten FET zur Last fließt und die Last mit Strom versorgt ist. Wenn die jeweiligen Gatespannungen des ersten FETs und des zweiten FETs niedrig sind, ist die elektrische Verbindung zwischen der Batterie und der Last unterbrochen, sodass kein Strom über den ersten FET und den zweiten FET fließt und die Stromversorgung der Last beendet ist. Die Versorgung der Last mit Strom aus der Batterie wird durch Anpassen der jeweiligen Gatespannungen des ersten FETs und des zweiten FETs gesteuert.
  • JP 2007-82374A ist ein Beispiel aus dem Stand der Technik.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Bei der in JP2007-82374A beschriebenen Steuereinrichtung werden die jeweiligen Gatespannungen des ersten FETs und des zweiten FETs auf eine Spannung angepasst, die höher als die Ausgangsspannung der Batterie ist, wenn die Last mit Strom versorgt wird. Wenn Source und Gate des ersten FETs kurzgeschlossen sind, ist daher die Gatespannung des ersten FETs gleich der Ausgangsspannung der Batterie, und ist somit niedrig.
  • Im ersten FET und im zweiten FET ist jeweils eine parasitäre Diode ausgebildet, deren Kathode mit dem Drain verbunden ist und deren Anode mit der Source verbunden ist. Wenn bei hoher Gatespannung des zweiten FETs Source und Gate des ersten FETs kurzgeschlossen sind, fließt, da der Widerstandswert zwischen Drain und Source des ersten FETs groß ist, Strom zuerst über die parasitäre Diode des ersten FETs und dann über den zweiten FET. Wenn Strom über die parasitäre Diode fließt, steigt die Temperatur des ersten FETs rasch an, was zum Ausfall des ersten FETs führen kann. Wenn Source und Gate des ersten FETs kurzgeschlossen sind, ist es daher notwendig, die Stromversorgung über den ersten FET und den zweiten FET zu beenden und somit den Stromfluss über die parasitäre Diode zu beenden.
  • Steuereinrichtungen, welche die Versorgung der Last mit Strom aus der Batterie steuern, umfassen eine Steuereinrichtung, bei welcher die Source des ersten FETs mit dem Drain des zweiten FETs verbunden ist. In diesem Fall ist der Drain des ersten FETs mit der positiven Elektrode der Batterie verbunden, die Source des zweiten FETs ist mit einem Ende der Last verbunden, und die negative Elektrode der Batterie ist mit dem anderen Ende der Last verbunden. In diesem Fall ist, selbst wenn Drain und Gate des ersten FETs kurzgeschlossen sind, die Gatespannung des ersten FETs gleich der Ausgangsspannung der Batterie, und ist somit niedrig. Die Gatespannung des ersten FETs ist dann jedoch nicht niedrig genug, um den Stromfluss über Drain und Gate des ersten FETs unterbrechen zu können.
  • Wenn bei hoher Gatespannung des zweiten FETs Drain und Gate des ersten FETs kurzgeschlossen sind, fließt daher Strom zuerst über den ersten FET und dann über den zweiten FET. Der Widerstandswert zwischen Drain und Source des ersten FETs ist dann jedoch nicht hinreichend klein; daher wird im ersten FET viel Wärme erzeugt und die Temperatur des ersten FETs steigt rasch an, was zum Ausfall des ersten FETs führen kann. Wenn bei einer Ausgestaltung, bei welcher die Source des ersten FETs mit dem Drain des zweiten FETs verbunden ist, Drain und Gate des ersten FETs kurzgeschlossen sind, ist es daher notwendig, die Stromversorgung über den ersten FET und den zweiten FET zu beenden und somit den Stromfluss über die parasitären Dioden zu beenden.
  • Die vorliegende Erfindung entstand angesichts derartiger Umstände, und der Erfindung liegt als Aufgabe zugrunde, eine Steuereinrichtung bereitzustellen, welche die Stromversorgung über den ersten FET und den zweiten FET beendet, wenn Source (oder Drain) und Gate des ersten FETs kurzgeschlossen sind.
  • Eine Steuereinrichtung gemäß einem Aspekt der vorliegenden Erfindung ist eine Steuereinrichtung mit: einem ersten FET mit n-Kanal; einem zweiten FET mit n-Kanal, dessen Drain mit einem Drain (oder einer Source) des ersten FETs verbunden ist; einem ersten Widerstand, der zwischen ein Gate des ersten FETs und ein Gate des zweiten FETs geschaltet ist; einem zweiten Widerstand, dessen eines Ende mit dem Gate des zweiten FETs verbunden ist; einer Hochsetzschaltung, die mit dem anderen Ende des zweiten Widerstands verbunden ist, wobei die Hochsetzschaltung dazu eingerichtet ist, eine Spannung an dem anderen Ende des zweiten Widerstands auf eine vorbestimmte Spannung zu erhöhen, die höher ist als eine Spannung der Source (oder des Drains) des ersten FETs; einer Tiefsetzschaltung, die dazu eingerichtet ist, eine Spannung an dem einen Ende des zweiten Widerstands zu verringern; und einer Anweiseeinheit, die dazu eingerichtet ist, die Hochsetzschaltung dazu anzuweisen, die Spannung an dem anderen Ende des zweiten Widerstands zu erhöhen, wobei die Anweiseeinheit dazu eingerichtet ist - wenn die Anweiseeinheit die Hochsetzschaltung dazu anweist, die Spannung an dem anderen Ende des zweiten Widerstands zu erhöhen - die Tiefsetzschaltung dazu anzuweisen, die Spannung an dem einen Ende des zweiten Widerstands zu verringern, wenn die Spannung an dem einen Ende des zweiten Widerstands kleiner ist als eine Schwellspannung, wobei die Schwellspannung kleiner als die vorbestimmte Spannung ist und die Schwellspannung die Spannung an dem einen Ende des zweiten Widerstands übersteigt, wenn die Spannung an dem anderen Ende des zweiten Widerstands die vorbestimmte Spannung ist und wenn die Source (oder der Drain) und das Gate des ersten FETs kurzgeschlossen sind.
  • Gemäß dem vorstehend beschriebenen Aspekt wird die Stromversorgung über den ersten FET und den zweiten FET beendet, wenn Source (oder Drain) und Gate des ersten FETs kurzgeschlossen sind.
  • Figurenliste
    • 1 ist ein Schaltbild eines Stromversorgungssystems gemäß Ausführungsform 1.
    • 2 ist ein Schaltbild eines Treibers.
    • 3 ist ein Zeitablaufdiagramm, das ein erstes Beispiel für einen Betrieb des Treibers zeigt.
    • 4 ist ein Zeitablaufdiagramm, das ein zweites Beispiel für einen Betrieb des Treibers zeigt.
    • 5 ist ein Zeitablaufdiagramm, das ein drittes Beispiel für einen Betrieb des Treibers zeigt.
    • 6 ist ein Schaltbild zwischen einer Hochsetzschaltung und einem Leiter, wenn kein Kurzschluss aufgetreten ist.
    • 7 ist ein Schaltbild zwischen der Hochsetzschaltung und dem Leiter, wenn ein Kurzschluss aufgetreten ist.
    • 8 ist ein Schaltbild eines Stromversorgungssystems gemäß Ausführungsform 2.
  • AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • Beschreibung von Ausführungsformen der vorliegenden Erfindung
  • Zunächst werden Aspekte der vorliegenden Erfindung aufgelistet und beschrieben. Mindestens ein Teil der nachstehend beschriebenen Aspekte kann beliebig kombiniert werden.
  • (1) Eine Steuereinrichtung gemäß einem Aspekt der vorliegenden Erfindung ist eine Steuereinrichtung mit: einem ersten FET mit n-Kanal; einem zweiten FET mit n-Kanal, dessen Drain mit einem Drain (oder einer Source) des ersten FETs verbunden ist; einem ersten Widerstand, der zwischen ein Gate des ersten FETs und ein Gate des zweiten FETs geschaltet ist; einem zweiten Widerstand, dessen eines Ende mit dem Gate des zweiten FETs verbunden ist; einer Hochsetzschaltung, die mit dem anderen Ende des zweiten Widerstands verbunden ist, wobei die Hochsetzschaltung dazu eingerichtet ist, eine Spannung an dem anderen Ende des zweiten Widerstands auf eine vorbestimmte Spannung zu erhöhen, die höher ist als eine Spannung der Source (oder des Drains) des ersten FETs; einer Tiefsetzschaltung (Spannungsverringerungsschaltung), die dazu eingerichtet ist, eine Spannung an dem einen Ende des zweiten Widerstands zu verringern; und einer Anweiseeinheit, die dazu eingerichtet ist, die Hochsetzschaltung dazu anzuweisen, die Spannung an dem anderen Ende des zweiten Widerstands zu erhöhen, wobei die Anweiseeinheit dazu eingerichtet ist - wenn die Anweiseeinheit die Hochsetzschaltung dazu anweist, die Spannung an dem anderen Ende des zweiten Widerstands zu erhöhen - die Tiefsetzschaltung dazu anzuweisen, die Spannung an dem einen Ende des zweiten Widerstands zu verringern, wenn die Spannung an dem einen Ende des zweiten Widerstands kleiner ist als eine Schwellspannung, wobei die Schwellspannung kleiner als die vorbestimmte Spannung ist und die Schwellspannung die Spannung an dem einen Ende des zweiten Widerstands übersteigt, wenn die Spannung an dem anderen Ende des zweiten Widerstands die vorbestimmte Spannung ist und wenn die Source (oder der Drain) und das Gate des ersten FETs kurzgeschlossen sind.
  • Wenn bei dem vorstehend beschriebenen Aspekt Source (oder Drain) und Gate des ersten FETs kurzgeschlossen sind und die Hochsetzschaltung dazu angewiesen wird, die Spannung an dem anderen Ende des zweiten Widerstands auf die vorbestimmte Spannung zu erhöhen, dann ist die Spannung an dem einen Ende des zweiten Widerstands kleiner als die Schwellspannung. Die Tiefsetzschaltung wird dann dazu angewiesen, die Spannung an dem einen Ende des zweiten Widerstands zu verringern. Infolgedessen nimmt die Gatespannung des zweiten FETs ab, und der Widerstandswert zwischen Drain und Source des zweiten FETs steigt. Als Ergebnis wird die Stromversorgung über den ersten FET und den zweiten FET beendet.
  • (2) Eine Steuereinrichtung gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Spannungserhaltungselement auf, das dazu eingerichtet ist, eine Spannung zwischen Source und Gate des ersten FETs auf einer zweiten vorbestimmten Spannung oder darunter zu halten.
  • Bei dem vorstehend beschriebenen Aspekt wird die Spannung zwischen dem Gate des ersten FETs und der Source durch die Funktion des Spannungserhaltungselements auf der zweiten vorbestimmten Spannung oder darunter gehalten.
  • (3) Eine Steuereinrichtung gemäß einem weiteren Aspekt der vorliegenden Erfindung weist einen Schalter auf, wobei das Spannungserhaltungselement eine Zenerdiode ist, eine Kathode des Spannungserhaltungselements mit der Source des ersten FETs verbunden ist und eine Anode des Spannungserhaltungselements über den Schalter mit dem Gate des ersten FETs verbunden ist.
  • In dem vorstehend beschriebenen Aspekt werden Source und Gate des ersten FETs beim Einschalten des Schalters kurzgeschlossen, und die Gatespannung des ersten FETs nimmt ab. Es wird angenommen, dass der Drain des ersten FETs mit dem Drain des zweiten FETs verbunden ist. In diesem Fall ist die Kathode der parasitären Diode des ersten FETs mit der Kathode der parasitären Diode des zweiten FETs verbunden. Bei dieser Ausgestaltung steigt beim Einschalten des Schalters der Widerstandswert zwischen Drain und Source des ersten FETs an, und es wird somit verhindert, dass Strom von der Source des zweiten FETs zur Source des ersten FETs fließt.
  • Da die Anode der Zenerdiode mit einem Ende des Schalters verbunden ist, kann verhindert werden, dass Strom von der Zenerdiode zum Schalter fließt.
  • (4) Eine Steuereinrichtung gemäß einem weiteren Aspekt der vorliegenden Erfindung weist einen Schalter auf, wobei das Spannungserhaltungselement eine Zenerdiode ist, eine Kathode des Spannungserhaltungselements mit der Source des ersten FETs verbunden ist und eine Anode des Spannungserhaltungselements über den Schalter mit dem Gate des ersten FETs verbunden ist.
  • In dem vorstehend beschriebenen Aspekt werden Source und Gate des ersten FETs beim Einschalten des Schalters kurzgeschlossen, und die Gatespannung des ersten FETs nimmt ab. Es wird angenommen, dass der Drain des ersten FETs mit dem Drain des zweiten FETs verbunden ist. In diesem Fall ist die Kathode der parasitären Diode des ersten FETs mit der Kathode der parasitären Diode des zweiten FETs verbunden. Bei dieser Ausgestaltung steigt beim Einschalten des Schalters der Widerstandswert zwischen Drain und Source des ersten FETs an, und es wird somit verhindert, dass Strom von der Source des zweiten FETs zur Source des ersten FETs fließt.
  • Da die Anode der Diode mit einem Ende des Schalters verbunden ist, kann verhindert werden, dass Strom von der Diode zum Schalter fließt.
  • (5) In einer Steuereinrichtung gemäß einem weiteren Aspekt der vorliegenden Erfindung ist die Anweiseeinheit dazu eingerichtet, - wenn die Anweiseeinheit die Hochsetzschaltung dazu anweist, die Spannung an dem anderen Ende des zweiten Widerstands zu erhöhen - die Tiefsetzschaltung dazu anzuweisen, die Spannung an dem einen Ende des zweiten Widerstands zu verringern, wenn ein Zeitraum, über den die Spannung an dem einen Ende des zweiten Widerstands kleiner ist als eine Schwellspannung, länger als oder gleich lang wie ein vorbestimmter Zeitraum ist.
  • Bei dem vorstehend beschriebenen Aspekt wird - wenn die Hochsetzschaltung dazu angewiesen wird, die Spannung am anderen Ende des zweiten Widerstands auf die vorbestimmte Spannung zu erhöhen - die Tiefsetzschaltung dazu angewiesen, die Spannung an dem einen Ende des zweiten Widerstands zu verringern, wenn der Zeitraum, über den die Spannung an dem einen Ende des zweiten Widerstands kleiner ist als die Schwellspannung, länger als oder gleich lang wie der vorbestimmte Zeitraum wird, d. h., wenn die Wahrscheinlichkeit hoch ist, dass ein Fehler vorliegt. Dementsprechend wird die Stromversorgung über den ersten FET und den zweiten FET beendet.
  • (6) Bei einer Steuereinrichtung gemäß einem weiteren Aspekt der vorliegenden Erfindung kann der erste Widerstand in einer Anzahl von zwei oder mehr vorgesehen sein (es können zwei oder mehr erste Widerstände vorgesehen sein).
  • Bei dem vorstehend beschriebenen Aspekt findet, selbst wenn der Stromfluss über einen der mehreren ersten Widerstände unterbrochen ist, Stromfluss über den anderen ersten Widerstand statt; der erste FET und der zweite FET funktionieren daher adäquat.
  • Einzelheiten zu Ausführungsformen der vorliegenden Erfindung
  • Spezifische Beispiele für Stromversorgungssysteme gemäß Ausführungsformen der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen beschrieben. Es sei darauf hingewiesen, dass die vorliegende Erfindung nicht auf diese Beispiele beschränkt ist, sondern alle Abwandlungen umfassen soll, die in den Schutzumfang der Ansprüche und die Bedeutung und den Umfang der Äquivalente davon fallen.
  • Ausführungsform 1
  • 1 ist ein Schaltbild eines Stromversorgungssystems 1 gemäß Ausführungsform 1. Das Stromversorgungssystem 1 kann zweckmäßigerweise in einem Fahrzeug eingebaut sein und eine Steuereinrichtung 10, eine Batterie 11, eine Last 12 und einen Leiter 13 aufweisen. Die Steuereinrichtung 10 ist mit einem positiven Elektrodenanschluss T1, an den die positive Elektrode der Batterie 11 angeschlossen ist, und mit einem Ende der Last 12 verbunden. Ein negativer Elektrodenanschluss T2, an den die negative Elektrode der Batterie 11 angeschlossen ist, und das andere Ende der Last 12 sind mit dem Leiter 13 verbunden. Die Steuereinrichtung 10 ist ferner mit dem Leiter 13 und einer externen Einrichtung G1 verbunden. Der Leiter 13 kann zum Beispiel die Karosserie eines Fahrzeugs sein. Die Verbindung mit dem Leiter 13 entspricht einer sogenannten Erdung.
  • Wenn die positive Elektrode der Batterie 11 mit dem positiven Elektrodenanschluss T1 verbunden ist und ihre negative Elektrode mit dem negativen Elektrodenanschluss T2 verbunden ist, ist die Batterie 11 normal angeschlossen (der Anschluss der Batterie 11 ist ein normaler Anschluss). Wenn die negative Elektrode der Batterie 11 mit dem positiven Elektrodenanschluss T1 verbunden ist und ihre positive Elektrode mit dem negativen Elektrodenanschluss T2 verbunden ist, ist die Batterie 11 verkehrt angeschlossen.
  • Wenn die Batterie 11 normal angeschlossen ist, versorgt die Batterie 11 die Last 12 über die Steuereinrichtung 10 mit Strom. Es fließt dann Strom erst über den positiven Elektrodenanschluss T1, dann die Steuereinrichtung 10, dann die Last 12, dann den Leiter 13 und schließlich den negativen Elektrodenanschluss T2. Die Last 12 ist eine elektrische Einrichtung, die in dem Fahrzeug eingebaut ist. Die Last 12 ist aktiviert, wenn die Last 12 mit Strom aus der Batterie 11 versorgt wird. Die Last 12 ist deaktiviert, wenn die Stromversorgung der Last 12 aus der Batterie 11 beendet ist.
  • Ein Steuersignal wird von der externen Einrichtung G1 an die Steuereinrichtung 10 eingegeben. Das Steuersignal besteht aus einer High-Pegel-Spannung und einer Low-Pegel-Spannung.
  • Bei normal angeschlossener Batterie 11 verbindet die Steuereinrichtung 10 den positiven Elektrodenanschluss T1 und die Last 12, wenn die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt. Infolgedessen wird die Last 12 mit Strom aus der Batterie 11 versorgt und somit aktiviert.
  • Bei normal angeschlossener Batterie 11 unterbricht die Steuereinrichtung 10 die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12, wenn die Spannung des Steuersignals von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt. Infolgedessen endet die Versorgung der Last 12 mit Strom aus der Batterie 11, und die Last 12 wird somit deaktiviert.
  • Bei verkehrt angeschlossener Batterie 11 unterbricht die Steuereinrichtung 10 die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 ungeachtet der Spannung des Steuersignals. Bei verkehrt angeschlossener Batterie 11 wird die Last 12 daher nicht mit Strom versorgt.
  • Die Steuereinrichtung 10 weist einen ersten FET 21, einen zweiten FET 22, einen Treiber 23, Widerstände 24, 25a, 25b, 26, 27 und 28, Dioden 29a, 29b und 30, Zenerdioden 31a und 31b und einen Schalter 32 auf. Der erste FET 21 und der zweite FET 22 sind n-Kanal-FETs. Der Schalter 32 ist ein npn-Bipolartransistor.
  • Bei der Herstellung des ersten FETs 21 werden parasitäre Kapazitäten Cs1 und Cd1 und eine parasitäre Diode Dp1 ausgebildet. Die parasitäre Kapazität Cs1 ist mit der Source und dem Gate des ersten FETs 21 verbunden. Die parasitäre Kapazität Cd1 ist zwischen Drain und Gate des ersten FETs 21 geschaltet. Die Kathode der parasitären Diode Dp1 ist mit dem Drain des ersten FETs 21 verbunden, ihre Anode mit seiner Source.
  • Bei der Herstellung des zweiten FETs 22 werden ebenso parasitäre Kapazitäten Cs2 und Cd2 und eine parasitäre Diode Dp2 ausgebildet. Die parasitäre Kapazität Cs2 ist zwischen Source und Gate des zweiten FETs 22 geschaltet. Die parasitäre Kapazität Cd2 ist zwischen Drain und Gate des zweiten FETs 22 geschaltet. Die Kathode der parasitären Diode Dp2 ist mit dem Drain des zweiten FETs 22 verbunden, ihre Anode mit seiner Source.
  • Die Source des ersten FETs 21 ist mit dem positiven Elektrodenanschluss T1 verbunden. Der Drain des ersten FETs 21 ist mit dem Drain des zweiten FETs 22 verbunden. Die Source des zweiten FETs 22 ist mit einem Ende der Last 12 verbunden. Der Widerstand 24 ist zwischen Source und Gate des ersten FETs 21 geschaltet. Ein Ende jedes der Widerstände 25a und 25b ist mit dem Gate des ersten FETs 21 verbunden. Das andere Ende des Widerstands 25a ist mit der Kathode der Diode 29a verbunden, das andere Ende des Widerstands 25b mit der Kathode der Diode 29b. Der Treiber 23 und die Anoden der Dioden 29a und 29b sind über den Widerstand 26 mit dem Gate des zweiten FETs 22 verbunden.
  • Die Widerstände 25a und 25b sind demgemäß zwischen das Gate des ersten FETs 21 und das Gate des zweiten FETs 22 geschaltet. Beide Widerstände 25a und 25b dienen als erster Widerstand.
  • Der Treiber 23 ist separat mit dem Leiter 13 und mit der externen Einrichtung G1 verbunden. Die Kathode der Zenerdiode 31a ist ferner mit der Source des ersten FETs 21 verbunden. Die Anode der Zenerdiode 31b ist mit der Anode der Zenerdiode 31a verbunden. Die Kathode der Zenerdiode 31b ist mit dem Gate des ersten FETs 21 verbunden. Der Emitter des Schalters 32 ist ferner mit der Anode der Zenerdiode 31a verbunden. Der Kollektor des Schalters 32 ist mit dem Gate des ersten FETs 21 verbunden. Demgemäß ist die Anode der Zenerdiode 31a über den Schalter 32 mit dem Gate des ersten FETs 21 verbunden.
  • Der Widerstand 27 ist zwischen Emitter und Basis des Schalters 32 geschaltet. Ein Ende des Widerstands 28 ist ferner mit der Basis des Schalters 32 verbunden. Das andere Ende des Widerstands 28 ist mit der Kathode der Diode 30 verbunden. Die Anode der Diode 30 ist mit dem Leiter 13 verbunden.
  • Für den ersten FET 21 und den zweiten FET 22 gilt: Der Widerstandswert zwischen Drain und Source nimmt ab, wenn die Gatespannung bezogen auf das Sourcepotenzial zunimmt. Bei normal angeschlossener Batterie 11 fließt Strom erst über den positiven Elektrodenanschluss T1, dann den ersten FET 21, dann den zweiten FET 22, dann die Last 12, dann den Leiter 13 und schließlich den negativen Elektrodenanschluss T2, wenn der Widerstandswert zwischen Drain und Source des ersten FETs 21 und der Widerstandswert zwischen Drain und Source des zweiten FETs 22 klein sind. Es wird dann Strom von dem positiven Elektrodenanschluss T1 an die Source des ersten FETs 21 eingegeben und Strom von dem Drain des ersten FETs 21 ausgegeben. Der Strom wird von dem Drain des ersten FETs 21 an den Drain des zweiten FETs 22 eingegeben. Der Strom wird von der Source des zweiten FETs 22 an die Last 12 ausgegeben.
  • Die externe Einrichtung G1 gibt ein Steuersignal an den Treiber 23 aus. Wenn die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, erhöht der Treiber 23 die Spannung, bezogen auf das Potenzial am Leiter 13, an einem auf der Seite des Treibers 23 liegenden Ende des Widerstands 26. Diese Spannung wird über die Diode 29a und den Widerstand 25a oder über die Diode 29b und den Widerstand 25b an das Gate des ersten FETs 21 angelegt und wird außerdem über den Widerstand 26 an das Gate des zweiten FETs 22 angelegt. Im Folgenden wird die Spannung an dem auf der Seite des Treibers 23 liegenden einen Ende des Widerstands 26 als „Ausgabeende-Spannung“ bezeichnet. Die Ausgabeende-Spannung wird als Ve bezeichnet.
  • Im Folgenden wird angenommen, dass die Batterie 11 normal angeschlossen ist. Bei normal angeschlossener Batterie 11 ist der Schalter 32, wie nachstehend beschrieben wird, ausgeschaltet, und es fließt kein Strom zwischen Kollektor und Emitter des Schalters 32.
  • Wenn der Treiber 23 die Ausgabeende-Spannung Ve erhöht hat, fließt Strom wie folgt: Strom fließt über die Diode 29a und den Widerstand 25a oder über die Diode 29b und den Widerstand 25b und dann über die parasitären Kapazitäten Cs1 und Cd1 des ersten FETs 21. Strom fließt ferner über den Widerstand 26 und dann über die parasitären Kapazitäten Cs2 und Cd2. Infolgedessen werden die parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 geladen. Wenn die parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 geladen sind, ist im ersten FET 21 und im zweiten FET 22 die Gatespannung bezogen auf das Sourcepotenzial erhöht, und der Widerstandswert zwischen Drain und Source ist verringert. Als Ergebnis sind der positive Elektrodenanschluss T1 und die Last 12 elektrisch verbunden, und die Batterie 11 versorgt die Last 12 über den ersten FET 21 und den zweiten FET 22 mit Strom.
  • Wenn im ersten FET 21 und im zweiten FET 22 der Widerstandswert zwischen Drain und Source klein ist, stimmen die Sourcespannungen des ersten FETs 21 und des zweiten FETs 22 im Wesentlichen mit der Ausgangsspannung der Batterie 11 überein. Demgemäß ist die Ausgabeende-Spannung Ve höher als die Ausgangsspannung der Batterie 11.
  • Der Treiber 23 senkt die Ausgabeende-Spannung Ve, indem er die parasitären Kapazitäten Cs2 und Cd2 dazu veranlasst, sich zu entladen, wenn die Spannung des Steuersignals von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt. Es fließt dann Strom von einem gateseitigen Ende des zweiten FETs 22 erst über den Widerstand 26 und dann den Treiber 23. Während die parasitären Kapazitäten Cs2 und Cd2 entladen werden, werden die parasitären Kapazitäten Cs1 und Cd1 entladen. Bei beiden parasitären Kapazitäten Cs1 und Cd1 fließt nun Strom von einem gateseitigen Ende des ersten FETs 21 über den Widerstand 24. Wenn die parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 entladen sind, ist im ersten FET 21 und im zweiten FET 22 die Gatespannung bezogen auf das Sourcepotenzial verringert, und der Widerstandswert zwischen Drain und Source ist erhöht. Als Ergebnis ist die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 unterbrochen, und die Stromversorgung der Last 12 wird beendet.
  • Die Dioden 29a und 29b verhindern, dass die Batterie 11 über die Widerstände 24 und 26 eine Spannung an das Gate des zweiten FETs 22 anlegt. Wenn die Dioden 29a und 29b nicht vorhanden wären und die Batterie 11 eine Spannung an das Gate des zweiten FETs 22 anlegen würde, würde im zweiten FET 22 der Wert der Gatespannung bezogen auf das Sourcepotenzial ein nicht adäquater Wert werden.
  • In diesem Fall wäre im zweiten FET 22 der Widerstandswert zwischen Drain und Source nicht hinreichend groß, und es würde daher Strom erst über die parasitäre Diode Dp1 und dann den zweiten FET 22 fließen. Weiterhin wäre im zweiten FET 22 der Widerstandswert zwischen Drain und Source nicht hinreichend klein, und daher würde zu viel Wärme im zweiten FET 22 erzeugt, was zum Ausfall des zweiten FETs 22 führen könnte. Beim ersten FET 21 und zweiten FET 22 wird das Vorliegen eines inadäquaten Wertes der Gatespannung bezogen auf das Sourcepotenzial als „halb eingeschaltet“ bezeichnet.
  • Bei beiden Zenerdioden 31a und 31b fließt kein Strom von der Kathode zur Anode, wenn die Kathodenspannung bezogen auf das Anodenpotenzial kleiner als die Durchbruchspannung ist. Wenn die Kathodenspannung bezogen auf das Anodenpotenzial größer als oder gleich groß wie die Durchbruchspannung ist, fließt Strom von der Kathode zur Anode und die Spannung zwischen Kathode und Anode wird auf der Durchbruchspannung gehalten. Die Durchbruchspannung der Zenerdioden 31a und 31b ist eine konstante Spannung.
  • Wenn die Spannung ignoriert wird, die beim Stromfluss durch die Anode und dann die Kathode erzeugt wird, dann gilt für beide Zenerdioden 31a und 31b: Die Zenerdiode 31a hält die Sourcespannung des ersten FETs 21 bezogen auf das Gatepotential kleiner oder gleich der Durchbruchspannung. Die Zenerdiode 31b hält die Gatespannung des ersten FETs 21 bezogen auf das Sourcepotenzial kleiner oder gleich der Durchbruchspannung. Die Zenerdiode 31a dient als Spannungserhaltungselement, und die Durchbruchspannung der Zenerdiode 31a entspricht einer zweiten vorbestimmten Spannung.
  • Es sei darauf hingewiesen, dass die Durchbruchspannungen der Zenerdioden 31a und 31b gleich sein können oder verschieden sein können.
  • Beim Schalter 32 kann Strom zwischen Kollektor und Emitter fließen, wenn die Basisspannung bezogen auf das Emitterpotenzial größer als oder gleich groß wie eine konstante positive Spannung ist. Der Schalter 32 ist dann eingeschaltet. Beim Schalter 32 fließt kein Strom zwischen Kollektor und Emitter, wenn die Basisspannung bezogen auf das Emitterpotenzial kleiner als die konstante positive Spannung ist. Der Schalter 32 ist dann ausgeschaltet.
  • Bei normal angeschlossener Batterie 11 fließt aufgrund der Funktion der Diode 30 kein Strom über den Widerstand 27. Im Schalter 32 beträgt dann die Basisspannung bezogen auf das Emitterpotenzial null V, was weniger ist als die vorstehend beschriebene konstante Spannung. Der Schalter 32 ist daher ausgeschaltet.
  • Bei verkehrt angeschlossener Batterie 11 fließt Strom erst über den negativen Elektrodenanschluss T2, dann den Leiter 13, dann die Diode 30, dann den Widerstand 28 und den Widerstand 27, dann die Zenerdiode 31a und schließlich den positiven Elektrodenanschluss T1. Infolgedessen fällt im Widerstand 27 Spannung ab, und im Schalter 32 wird die Basisspannung bezogen auf das Emitterpotenzial daher größer als oder gleich groß wie die konstante Spannung, und der Schalter 32 wird eingeschaltet.
  • Wenn der Schalter 32 eingeschaltet wird, werden Source und Gate des ersten FETs 21 kurzgeschlossen, und die Gatespannung bezogen auf das Sourcepotenzial sinkt ungeachtet der Ausgabeende-Spannung Ve auf im Wesentlichen null V. Infolgedessen nimmt im ersten FET 21 der Widerstandswert zwischen Drain und Source auf einen hinreichend großen Wert zu, und es wird somit verhindert, dass Strom von der Source des zweiten FETs 22 zur Source des ersten FETs 21 fließt.
  • Im ersten FET 21 nimmt die Gatespannung bezogen auf das Sourcepotenzial wie vorstehend beschrieben zu, wenn die Ausgabeende-Spannung Ve bei ausgeschaltetem Schalter 32 zunimmt.
  • Bei normal angeschlossener Batterie 11 verhindert die Zenerdiode 31a, dass Strom erst über den Widerstand 27, dann die Basis des Schalters 32 und schließlich den Kollektor des Schalters 32 fließt. Bei einem Bipolartransistor sollte eigentlich kein Strom in dieser Richtung über Basis und Kollektor fließen. Das Fließen von Strom in dieser Richtung über Basis und Kollektor des Schalters 32 kann daher zum Ausfall des Schalters 32 führen. Dieser Ausfall wird durch die Funktion der Zenerdiode 31a verhindert.
  • Wie vorstehend beschrieben ist, ist bei verkehrt angeschlossener Batterie 11 der Schalter 32 eingeschaltet, und die Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 ist ungeachtet der Ausgabeende-Spannung Ve bzw. der Spannung des Steuersignals unterbrochen. Bei normal angeschlossener Batterie 11 verbindet der Treiber 23 durch Anpassen der Ausgabeende-Spannung Ve den positiven Elektrodenanschluss T1 mit der Last 12 bzw. trennt diese Verbindung.
  • Als Nächstes wird die Ausgestaltung des Treibers 23 beschrieben. Die Beschreibung des Treibers 23 basiert auf der Annahme, dass die Batterie 11 normal angeschlossen ist.
  • 2 ist ein Schaltbild des Treibers 23. Der Treiber 23 weist eine UND-Schaltung 40, Negatoren 41 und 42, eine Hochsetzschaltung (Spannungserhöhungsschaltung) 43, eine Entladeschaltung 44, einen Widerstand 45, einen Komparator 46, eine Gleichstromquelle 47, eine ODER-Schaltung 48 und eine Filterschaltung 49 auf. Die UND-Schaltung 40 und die ODER-Schaltung 48 weisen jeweils zwei Eingangsenden und ein Ausgangsende auf. Die Negatoren 41 und 42 weisen jeweils ein Eingangsende und ein Ausgangsende auf. Der Komparator 46 weist ein positives Ende, ein negatives Ende und ein Ausgangsende auf.
  • Die externe Einrichtung G1 ist mit einem der Eingangsenden der UND-Schaltung 40 und dem Eingangsende des Negators 41 verbunden. Das Ausgangsende der UND-Schaltung 40 ist mit dem Eingangsende des Negators 42 und der Hochsetzschaltung 43 verbunden. Das Ausgangsende des Negators 42 ist mit der Entladeschaltung 44 verbunden. Die Hochsetzschaltung 43 ist ferner mit einem Ende des Widerstands 45 verbunden. Das andere Ende des Widerstands 45 ist über den Widerstand 26 mit dem Gate des zweiten FETs 22 verbunden. Die Entladeschaltung 44 ist ferner mit dem Leiter 13 und dem anderen Ende des Widerstands 45 verbunden. Der Widerstand 45 dient als zweiter Widerstand.
  • Das positive Ende des Komparators 46 ist mit dem anderen Ende des Widerstands 45 verbunden, sein negatives Ende ist mit der positiven Elektrode der Gleichstromquelle 47 verbunden, und sein Ausgangsende ist mit einem der Eingangsenden der ODER-Schaltung 48 verbunden.
  • Die negative Elektrode der Gleichstromquelle 47 ist mit dem Leiter 13 verbunden. Das Ausgangsende des Negators 41 ist mit dem anderen Eingangsende der ODER-Schaltung 48 verbunden. Das Ausgangsende der ODER-Schaltung 48 ist mit der Filterschaltung 49 verbunden. Die Filterschaltung 49 ist ferner mit dem anderen Eingangsende der UND-Schaltung 40 verbunden.
  • Es sei darauf hingewiesen, dass die Hochsetzschaltung 43 ferner mit dem Leiter 13 verbunden ist. Auf die Veranschaulichung dieser Verbindung wurde in 2 verzichtet.
  • Die externe Einrichtung G1 gibt ein Steuersignal an die UND-Schaltung 40 aus. Wie zuvor beschrieben, liegt das Steuersignal auf einer High-Pegel-Spannung oder einer Low-Pegel-Spannung. Die Filterschaltung 49 gibt eine High-Pegel-Spannung oder eine Low-Pegel-Spannung an die UND-Schaltung 40 aus.
  • Im Fall, dass die Filterschaltung 49 eine High-Pegel-Spannung ausgibt, und wenn das Steuersignal auf einer High-Pegel-Spannung liegt, gibt die UND-Schaltung 40 eine High-Pegel-Spannung an den Negator 42 und die Hochsetzschaltung 43 aus. Im gleichen Fall gibt die UND-Schaltung 40 eine Low-Pegel-Spannung an den Negator 42 und die Hochsetzschaltung 43 aus, wenn das Steuersignal auf einer Low-Pegel-Spannung liegt. Wenn die Filterschaltung 49 eine High-Pegel-Spannung ausgibt, gibt die UND-Schaltung 40 also die Spannung des Steuersignals aus. Wenn die Filterschaltung 49 hingegen eine Low-Pegel-Spannung ausgibt, gibt die UND-Schaltung 40 ungeachtet der Spannung des Steuersignals eine Low-Pegel-Spannung an den Negator 42 und die Hochsetzschaltung 43 aus.
  • Wenn die von der UND-Schaltung 40 eingegebene Spannung von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, erhöht die Hochsetzschaltung 43 die Spannung, bezogen auf das Potenzial des Leiters 13, an dem einen Ende des Widerstands 45 auf eine vorbestimmte Spannung, die höher ist als die Spannung des positiven Elektrodenanschlusses T1 bzw. der Source des ersten FETs 21. Infolgedessen steigt die Ausgabeende-Spannung Ve, bei welcher es sich um die Spannung am anderen Ende des Widerstands 45 handelt, und im ersten FET 21 und im zweiten FET 22 sinkt der Widerstandswert zwischen Drain und Source. Wenn die von der UND-Schaltung 40 eingegebene Spannung von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt, beendet die Hochsetzschaltung 43 das Anlegen der Spannung an das eine Ende des Widerstands 45. Es fließt dann kein Strom über den Widerstand 45, und die Spannungen an beiden Enden des Widerstands 45 stimmen im Wesentlichen mit der Ausgabeende-Spannung Ve überein.
  • Die Hochsetzschaltung 43 erhöht zum Beispiel die Spannung des positiven Elektrodenanschlusses T1 bezogen auf das Potenzial des Leiters 13, und sie legt die erhöhte Spannung an das eine Ende des Widerstands 45 an. Infolgedessen nimmt die Spannung an dem einen Ende des Widerstands 45 zu. Bei einer Ausgestaltung, bei welcher die Spannung des positiven Elektrodenanschlusses T1 erhöht wird, beendet die Hochsetzschaltung 43 das Anlegen der Spannung an das eine Ende des Widerstands 45, indem sie aufhört, die Spannung zu erhöhen.
  • Wie vorstehend beschrieben ist, weist die UND-Schaltung 40 die Hochsetzschaltung 43 durch Ausgeben einer High-Pegel-Spannung dazu an, die Spannung an dem einen Ende des Widerstands 45 zu erhöhen, und sie weist die Hochsetzschaltung 43 durch Ausgeben einer Low-Pegel-Spannung dazu an, das Anlegen der Spannung an das eine Ende des Widerstands 45 zu beenden. Die UND-Schaltung 40 dient als Anweiseeinheit.
  • Wenn von der UND-Schaltung 40 eine High-Pegel-Spannung eingegeben wird, gibt der Negator 42 eine Low-Pegel-Spannung an die Entladeschaltung 44 aus. Wenn von der UND-Schaltung 40 eine Low-Pegel-Spannung eingegeben wird, gibt der Negator 42 eine High-Pegel-Spannung an die Entladeschaltung 44 aus.
  • Wenn die von dem Negator 42 eingegebene Spannung von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, verbindet die Entladeschaltung 44 das auf der Seite des Widerstands 45 liegende eine Ende des Widerstands 26 elektrisch mit dem Leiter 13. Infolgedessen werden die parasitären Kapazitäten Cs2 und Cd2 des zweiten FETs 22 entladen, und die Ausgabeende-Spannung Ve nimmt ab. Es fließt dann Strom von einem jeweils auf der Seite des Widerstands 26 liegenden Ende der parasitären Kapazitäten Cs2 und Cd2 erst über den Widerstand 26, dann die Entladeschaltung 44 und schließlich den Leiter 13. Wenn die von dem Negator 42 eingegebene Spannung von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt, unterbricht die Entladeschaltung 44 die elektrische Verbindung zwischen dem Leiter 13 und dem Widerstand 26. Infolgedessen endet das Entladen der parasitären Kapazitäten Cs2 und Cd2.
  • Die Entladeschaltung 44 weist zum Beispiel einen Entladeschalter auf, der zwischen den Leiter 13 und den Widerstand 26 geschaltet ist. In diesem Fall verbindet die Entladeschaltung 44 durch Einschalten des Entladeschalters den Leiter 13 mit dem Widerstand 26, und sie unterbricht durch Ausschalten des Entladeschalters die elektrische Verbindung zwischen dem Leiter 13 und dem Widerstand 26.
  • Wie vorstehend beschrieben ist, weist die UND-Schaltung 40 die Entladeschaltung 44 durch Ausgeben einer Low-Pegel-Spannung dazu an, die Ausgabeende-Spannung Ve zu verringern, und sie weist die Entladeschaltung 44 durch Ausgeben einer High-Pegel-Spannung dazu an, das Verringern der Ausgabeende-Spannung Ve zu beenden. Die Entladeschaltung 44 dient als Tiefsetzschaltung.
  • Die Hochsetzschaltung 43 erhöht die Spannung eines Endes des Widerstands 45 in einem Zustand, in welchem die Entladeschaltung 44 die elektrische Verbindung zwischen dem Leiter 13 und dem Widerstand 26 unterbricht. Die Entladeschaltung 44 verbindet den Leiter 13 und den Widerstand 26 elektrisch in einem Zustand, in welchem die Hochsetzschaltung 43 die Spannung an dem einen Ende des Widerstands 45 verringert. Anders ausgedrückt weist die UND-Schaltung 40 die Hochsetzschaltung 43 dazu an, die Spannung an dem einen Ende des Widerstands 45 zu erhöhen, während die UND-Schaltung 40 die Entladeschaltung 44 dazu anweist, das Verringern der Ausgabeende-Spannung Ve zu beenden; und sie weist die Entladeschaltung 44 dazu an, die Ausgabeende-Spannung Ve zu verringern, während die UND-Schaltung 40 die Hochsetzschaltung 43 dazu anweist, das Anlegen der Spannung an das eine Ende des Widerstands 45 zu beenden.
  • Die externe Einrichtung G1 gibt außerdem ein Steuersignal an den Negator 41 aus. Wenn das Steuersignal auf einer High-Pegel-Spannung liegt, gibt der Negator 41 eine Low-Pegel-Spannung an die ODER-Schaltung 48 aus. Wenn das Steuersignal auf einer Low-Pegel-Spannung liegt, gibt der Negator 41 eine High-Pegel-Spannung an die ODER-Schaltung 48 aus.
  • Wenn die Ausgabeende-Spannung Ve größer als oder gleich groß wie die Spannung über der Gleichstromquelle 47 ist, gibt der Komparator 46 eine High-Pegel-Spannung an die ODER-Schaltung 48 aus. Wenn die Ausgabeende-Spannung Ve kleiner als die Spannung über der Gleichstromquelle 47 ist, gibt der Komparator 46 eine Low-Pegel-Spannung an die ODER-Schaltung 48 aus. Die Spannung über der Gleichstromquelle 47 ist im Wesentlichen konstant.
  • Im Folgenden wird die Spannung über der Gleichstromquelle 47 als „Schwellspannung“ bezeichnet. Die Schwellspannung wird als Vth bezeichnet (siehe 3 bis 5).
  • Wenn der Negator 41 und/oder der Komparator 46 eine High-Pegel-Spannung ausgibt, gibt die ODER-Schaltung 48 eine High-Pegel-Spannung an die Filterschaltung 49 aus. Wenn sowohl der Negator 41 als auch der Komparator 46 eine Low-Pegel-Spannung ausgeben, gibt die ODER-Schaltung 48 eine Low-Pegel-Spannung an die Filterschaltung 49 aus.
  • Anders ausgedrückt gibt die ODER-Schaltung 48 eine High-Pegel-Spannung an die Filterschaltung 49 aus, wenn das Steuersignal auf einer Low-Pegel-Spannung liegt oder wenn die Ausgabeende-Spannung Ve größer als oder gleich groß wie eine Schwellspannung Vth ist. Wenn die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth ist, gibt die ODER-Schaltung 48 eine Low-Pegel-Spannung an die Filterschaltung 49 aus, selbst wenn das Steuersignal auf einer High-Pegel-Spannung liegt.
  • Wenn die ODER-Schaltung 48 eine High-Pegel-Spannung ausgibt oder wenn der Zeitraum, über den die ODER-Schaltung 48 fortdauernd eine Low-Pegel-Spannung ausgegeben hat, kürzer als ein vorbestimmter Zeitraum ist, dann gibt die Filterschaltung 49 eine High-Pegel-Spannung an die UND-Schaltung 40 aus. Wenn die ODER-Schaltung 48 über den vorbestimmten Zeitraum fortdauernd eine Low-Pegel-Spannung ausgegeben hat, gibt die Filterschaltung 49 eine Low-Pegel-Spannung an die UND-Schaltung 40 aus.
  • Wenn der Zeitraum, während dessen die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth ist, so lange wie der vorbestimmte Zeitraum angedauert hat, dann gibt die Filterschaltung 49 eine Low-Pegel-Spannung an die UND-Schaltung 40 aus, selbst wenn das Steuersignal auf einer High-Pegel-Spannung liegt.
  • Wie vorstehend beschrieben ist, gibt die UND-Schaltung 40 ungeachtet der Spannung des Steuersignals eine Low-Pegel-Spannung aus, wenn die Filterschaltung 49 eine Low-Pegel-Spannung an die UND-Schaltung 40 ausgibt. In diesem Fall beendet die Hochsetzschaltung 43 das Anlegen der Spannung an das eine Ende des Widerstands 45, und die Entladeschaltung 44 veranlasst das Entladen der parasitären Kapazitäten Cs2 und Cd2. Wie vorstehend beschrieben ist, werden die parasitären Kapazitäten Cs1 und Cd1 entladen, während die parasitären Kapazitäten Cs2 und Cd2 entladen werden. Durch das Entladen der parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 sinken die Gatespannungen des ersten FETs 21 und des zweiten FETs 22, und die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 wird unterbrochen.
  • 3 ist ein Zeitablaufdiagramm, das ein erstes Beispiel für einen Betrieb des Treibers 23 zeigt. Hier wird der Betrieb des Treibers 23 für den fehlerfreien Fall beschrieben. 3 zeigt den Verlauf der Spannung des Steuersignals, der Ausgabeende-Spannung Ve und der jeweils von dem Komparator 46, dem Negator 41, der ODER-Schaltung 48 bzw. der Filterschaltung 49 ausgegebenen Spannung. Die waagrechte Achse stellt die Zeit dar. „H“ bezeichnet eine High-Pegel-Spannung, „L“ eine Low-Pegel-Spannung.
  • Wenn das Steuersignal auf einer Low-Pegel-Spannung liegt, gibt die UND-Schaltung 40 eine Low-Pegel-Spannung aus, und die Entladeschaltung 44 veranlasst das Entladen der parasitären Kapazitäten Cs2 und Cd2, während die Entladeschaltung 43 das Anlegen der Spannung an das eine Ende des Widerstands 45 beendet. Daher beträgt die Ausgabeende-Spannung Ve null V, was weniger ist als die Schwellspannung Vth. Der Komparator 46 gibt dementsprechend eine Low-Pegel-Spannung aus.
  • Wenn das Steuersignal auf einer Low-Pegel-Spannung liegt, geben der Negator 41, die ODER-Schaltung 48 und die Filterschaltung 49 eine High-Pegel-Spannung aus.
  • Wenn die Ausgabeende-Spannung Ve null V beträgt, sind die jeweiligen Gatespannungen des ersten FETs 21 und des zweiten FETs 22 niedrig bzw. auf Low-Pegel, und die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 ist unterbrochen.
  • Wenn die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, schaltet der Negator 41 die an die ODER-Schaltung 48 ausgegebene Spannung auf eine Low-Pegel-Spannung um. Außerdem schaltet die UND-Schaltung 40 die an den Negator 42 und die Hochsetzschaltung 43 ausgegebene Spannung auf eine High-Pegel-Spannung um; die Entladeschaltung 44 unterbricht daher die elektrische Verbindung zwischen dem Leiter 13 und dem Widerstand 26, und die Hochsetzschaltung 43 erhöht die Spannung an dem einen Ende des Widerstands 45 auf die vorbestimmte Spannung. Infolgedessen wird auch die Ausgabeende-Spannung Ve erhöht, und die parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 werden geladen, wodurch die Gatespannungen des ersten FETs 21 und des zweiten FETs 22 steigen.
  • Zu dem Zeitpunkt, zu dem die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, ist die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth. Wenn die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, schaltet die ODER-Schaltung 48 daher die an die Filterschaltung 49 ausgegebene Spannung auf eine Low-Pegel-Spannung um.
  • Wenn die Ausgabeende-Spannung Ve größer als oder gleich groß wie die Schwellspannung Vth wird, wechselt die von dem Komparator 46 an die ODER-Schaltung 48 ausgegebene Spannung auf eine High-Pegel-Spannung. Die ODER-Schaltung 48 schaltet demgemäß die an die Filterschaltung 49 ausgegebene Spannung auf eine High-Pegel-Spannung um. Im fehlerfreien Fall ist der Zeitraum, in dem die Ausgabeende-Spannung Ve von null V ausgehend die Schwellspannung Vth erreicht, kürzer als der vorbestimmte Zeitraum, der zuvor in der Beschreibung der Filterschaltung 49 diskutiert wurde. Die Filterschaltung 49 gibt daher über den Zeitraum, in dem die Ausgabeende-Spannung Ve von null V ausgehend die Schwellspannung Vth erreicht, fortdauernd eine High-Pegel-Spannung an die UND-Schaltung 40 aus.
  • Nachdem die Spannung an dem einen Ende des Widerstands 45 die vorbestimmte Spannung erreicht hat, hält die Hochsetzschaltung 43 die Spannung an dem einen Ende des Widerstands 45 auf der vorbestimmten Spannung. Solange die Spannung an dem einen Ende des Widerstands 45 auf der vorbestimmten Spannung gehalten wird, ist auch die Ausgabeende-Spannung Ve konstant. Im ersten FET 21 und im zweiten FET 22 ist dann die Gatespannung bezogen auf das Sourcepotenzial hoch; die Last 12 wird somit mit Strom aus der Batterie 11 versorgt und aktiviert.
  • Wenn die Spannung des Steuersignals von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt, gibt die UND-Schaltung 40, wie zuvor beschrieben wurde, eine Low-Pegel-Spannung aus. Die Hochsetzschaltung 43 beendet somit das Anlegen der Spannung an das eine Ende des Widerstands 45, und die Entladeschaltung 44 verbindet den Widerstand 26 elektrisch mit dem Leiter 13 und veranlasst somit das Entladen der parasitären Kapazitäten Cs2 und Cd2. Die parasitären Kapazitäten Cs1 und Cd1 werden dann, wie zuvor beschrieben wurde, über den Widerstand 24 entladen. Durch das Entladen der parasitären Kapazitäten Cs2 und Cd2 nimmt die Ausgabeende-Spannung Ve ab.
  • Wenn die Spannung des Steuersignals von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt, wechselt die von dem Negator 41 an die ODER-Schaltung 48 ausgegebene Spannung auf eine High-Pegel-Spannung.
  • Wenn die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth wird, schaltet der Komparator 46 die an die ODER-Schaltung 48 ausgegebene Spannung auf eine Low-Pegel-Spannung um. Der Negator 41 gibt dann eine High-Pegel-Spannung aus und die ODER-Schaltung 48 hält daher die an die Filterschaltung 49 ausgegebene Spannung auf einer High-Pegel-Spannung, ohne die Spannung auf eine Low-Pegel-Spannung umzuschalten. Solange die ODER-Schaltung 48 eine High-Pegel-Schaltung ausgibt, gibt die Filterschaltung 49 eine High-Pegel-Spannung aus.
  • Nachdem die Ausgabeende-Spannung Ve null V erreicht hat, wird null V gehalten, bis die Spannung des Steuersignals auf eine High-Pegel-Spannung wechselt.
  • Durch das Entladen der parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 nimmt im ersten FET 21 und im zweiten FET 22 jeweils die Gatespannung bezogen auf das Sourcepotenzial ab. Infolgedessen sinkt im ersten FET 21 und im zweiten FET 22 jeweils der Widerstandswert zwischen Drain und Source, und die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 wird unterbrochen und die Last 12 somit deaktiviert.
  • Wie vorstehend beschrieben ist, gibt die Filterschaltung 49, wenn kein Fehler aufgetreten ist, fortdauernd eine High-Pegel-Spannung an die UND-Schaltung 40 aus, und die UND-Schaltung 40 schaltet die an den Negator 42 und die Hochsetzschaltung 43 ausgegebene Schaltung nicht auf eine Low-Pegel-Spannung um. Demgemäß wird die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 ungeachtet der Spannung des Steuersignals nicht zwangsweise unterbrochen.
  • Die Source des ersten FETs 21 und die Source des zweiten FETs 22 sind elektrisch verbunden, wenn das Steuersignal auf einer High-Pegel-Spannung liegt, und die elektrische Verbindung zwischen der Source des ersten FETs 21 und der Source des zweiten FETs 22 ist unterbrochen, wenn das Steuersignal auf einer Low-Pegel-Spannung liegt.
  • Demgemäß entspricht das Steuersignal mit einer High-Pegel-Spannung dem Steuersignal, das die elektrische Verbindung zwischen der Source des ersten FETs 21 und der Source des zweiten FETs 22 anweist. Und das Steuersignal mit einer Low-Pegel-Spannung entspricht dem Steuersignal, welches das Unterbrechen der elektrischen Verbindung zwischen der Source des ersten FETs 21 und der Source des zweiten FETs 22 anweist.
  • 4 ist ein Zeitablaufdiagramm, das ein zweites Beispiel für einen Betrieb des Treibers 23 zeigt. Hier wird der Betrieb des Treibers 23 für den Fall beschrieben, bei dem die Hochsetzschaltung 43 aufgrund des Vorliegens eines Fehlers in der Hochsetzschaltung 43 die Spannung an dem einen Ende des Widerstands 45 nicht auf die vorbestimmte Spannung erhöhen kann und die Ausgabeende-Spannung Ve nicht größer als oder gleich groß wie die Schwellspannung Vth wird. 4 zeigt außerdem den Verlauf der Spannung des Steuersignals, der Ausgabeende-Spannung Ve und der jeweils von dem Komparator 46, dem Negator 41, der ODER-Schaltung 48 und der Filterschaltung 49 ausgegebenen Spannung. Die waagrechte Achse stellt die Zeit dar. „H“ bezeichnet eine High-Pegel-Spannung, „L“ eine Low-Pegel-Spannung.
  • Wie zuvor beschrieben wurde, gibt die UND-Schaltung 40, wenn das Steuersignal auf einer Low-Pegel-Spannung liegt, eine Low-Pegel-Spannung aus und die Ausgabeende-Spannung Ve beträgt null V, was weniger als die Schwellspannung Vth ist. Der Komparator 46 gibt dementsprechend eine Low-Pegel-Spannung aus. Wenn das Steuersignal auf einer Low-Pegel-Spannung liegt, geben der Negator 41, die ODER-Schaltung 48 und die Filterschaltung 49 eine High-Pegel-Spannung aus. Wenn die Ausgabeende-Spannung Ve null V beträgt, ist die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 unterbrochen.
  • Wenn die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, schaltet der Negator 41 die an die ODER-Schaltung 48 ausgegebene Spannung auf eine Low-Pegel-Spannung um. Außerdem schaltet die UND-Schaltung 40 die an den Negator 42 und die Hochsetzschaltung 43 ausgegebene Spannung auf eine High-Pegel-Spannung um; die Entladeschaltung 44 unterbricht daher die elektrische Verbindung zwischen dem Leiter 13 und dem Widerstand 26, und die Hochsetzschaltung 43 erhöht die Spannung an dem einen Ende des Widerstands 45. Infolgedessen wird auch die Ausgabeende-Spannung Ve erhöht, und die parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 werden geladen, wodurch im ersten FET 21 und im zweiten FET 22 die Gatespannung bezogen auf das Sourcepotenzial steigt.
  • Wie zuvor beschrieben wurde, kann die Hochsetzschaltung 43 die Spannung an dem einen Ende des Widerstands 45 nicht auf die vorbestimmte Spannung erhöhen, und die Ausgabeende-Spannung Ve wird nicht größer als oder gleich groß wie die Schwellspannung Vth. Dementsprechend wird die Ausgabeende-Spannung Ve auf einem Wert unterhalb der Schwellspannung Vth gehalten. Hier können, wie in 4 gezeigt ist, der erste FET 21 und der zweite FET 22 den Zustand „halb eingeschaltet“ einnehmen, wenn die Ausgabeende-Spannung Ve einen inadäquaten Wert aufweist. In diesem Fall fließt, wie zuvor beschrieben wurde, Strom über den ersten FET 21 und den zweiten FET 22, und die Temperatur des ersten FETs 21 und des zweiten FETs 22 steigt an, was zum Ausfall des ersten FETs 21 und/oder des zweiten FETs 22 führen kann.
  • Zu dem Zeitpunkt, zu dem die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, ist die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth. Wenn die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, schaltet die ODER-Schaltung 48 daher die an die Filterschaltung 49 ausgegebene Spannung auf eine Low-Pegel-Spannung um. Außerdem ist die Ausgabeende-Spannung Ve nicht größer als oder gleich groß wie die Schwellspannung Vth; der Komparator 46 gibt daher weiterhin eine Low-Pegel-Spannung aus. Als Ergebnis schaltet die Filterschaltung 49 die an die UND-Schaltung 40 ausgegebene Spannung auf eine Low-Pegel-Spannung um, wenn der Zeitraum, über den die ODER-Schaltung 48 eine Low-Pegel-Spannung ausgibt, bzw. der Zeitraum, während dessen die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth ist, obwohl das Steuersignal eine High-Pegel-Spannung aufweist, länger als oder gleich lang wie der vorbestimmte Zeitraum wird.
  • Die UND-Schaltung 40 schaltet dann die an den Negator 42 und die Hochsetzschaltung 43 ausgegebene Spannung ungeachtet der Spannung des Steuersignals auf eine Low-Pegel-Spannung um. Die Hochsetzschaltung 43 beendet somit das Anlegen der Spannung an das eine Ende des Widerstands 45, und die Entladeschaltung 44 verbindet den Widerstand 26 elektrisch mit dem Leiter 13 und veranlasst somit das Entladen der parasitären Kapazitäten Cs2 und Cd2. Als Ergebnis sinkt die Ausgabeende-Spannung Ve auf null V. Wie zuvor beschrieben ist, werden die parasitären Kapazitäten Cs1 und Cd1 über den Widerstand 24 entladen, während die parasitären Kapazitäten Cs2 und Cd2 entladen werden. Durch das Entladen der parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 wird die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 zwangsweise unterbrochen, und somit wird die Last 12 deaktiviert.
  • Danach schaltet der Negator 41, wenn die Spannung des Steuersignals von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt, die an die ODER-Schaltung 48 ausgegebene Spannung auf eine High-Pegel-Spannung um, und die ODER-Schaltung 48 schaltet die an die Filterschaltung 49 ausgegebene Schaltung auf eine High-Pegel-Spannung um. Die Filterschaltung 49 schaltet die an die UND-Schaltung 40 ausgegebene Spannung somit auf eine High-Pegel-Spannung um. Als Ergebnis gibt die UND-Schaltung 40 die Spannung des Steuersignals aus, und die zwangsweise Unterbrechung wird aufgehoben.
  • Man beachte: Wenn ein Fehler auftritt, während die Hochsetzschaltung 43 die Spannung eines Endes des Widerstands 45 auf der vorbestimmten Spannung hält und die Spannung an dem einen Ende des Widerstands 45 von der vorbestimmten Spannung ausgehend verringert wird, dann wechselt die von der ODER-Schaltung 48 an die Filterschaltung 49 ausgegebene Spannung auf eine Low-Pegel-Spannung, wenn die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth wird. Wenn dann der Zeitraum, über den die ODER-Schaltung 48 eine Low-Pegel-Spannung ausgibt, länger als oder gleich lang wie der vorbestimmte Zeitraum wird, sinkt die Ausgabeende-Spannung Ve auf null V, wodurch die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 zwangsweise unterbrochen wird. Die zwangsweise Unterbrechung wird wie zuvor beschrieben aufgehoben, wenn die Spannung des Steuersignals auf eine Low-Pegel-Spannung wechselt.
  • 5 ist ein Zeitablaufdiagramm, das ein drittes Beispiel für einen Betrieb des Treibers 23 zeigt. Hier wird der Betrieb des Treibers 23 für den Fall beschrieben, dass Source und Gate des ersten FETs 21 kurzgeschlossen werden, während die Hochsetzschaltung 43 die Spannung an dem einen Ende des Widerstands 45 auf der vorbestimmten Spannung hält. 5 zeigt außerdem den Verlauf der Spannung des Steuersignals, der Ausgabeende-Spannung Ve und der von dem Komparator 46, dem Negator 41, der ODER-Schaltung 48 bzw. der Filterschaltung 49 jeweils ausgegebenen Spannung. Die waagrechte Achse stellt die Zeit dar. „H“ bezeichnet eine High-Pegel-Spannung, „L“ eine Low-Pegel-Spannung.
  • Wie zuvor beschrieben wurde, gibt die UND-Schaltung 40, wenn das Steuersignal auf einer Low-Pegel-Spannung liegt, eine Low-Pegel-Spannung aus und die Ausgabeende-Spannung Ve beträgt null V, was weniger als die Schwellspannung Vth ist. Der Komparator 46 gibt dementsprechend eine Low-Pegel-Spannung aus. Wenn das Steuersignal auf einer Low-Pegel-Spannung liegt, geben der Negator 41, die ODER-Schaltung 48 und die Filterschaltung 49 eine High-Pegel-Spannung aus. Wenn die Ausgabeende-Spannung Ve null V beträgt, ist die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 unterbrochen.
  • Wie zuvor beschrieben wurde, schaltet der Negator 41 die an die ODER-Schaltung 48 ausgegebene Spannung auf eine Low-Pegel-Spannung um, wenn die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt. Außerdem wechselt die von der UND-Schaltung 40 ausgegebene Spannung auf eine High-Pegel-Spannung; die Entladeschaltung 44 unterbricht daher die elektrische Verbindung zwischen dem Leiter 13 und dem Widerstand 26, und die Hochsetzschaltung 43 erhöht die Spannung an dem einen Ende des Widerstands 45 auf die vorbestimmte Spannung. Infolgedessen steigt die Ausgabeende-Spannung Ve, und im ersten FET 21 und im zweiten FET 22 steigt jeweils die Gatespannung bezogen auf das Sourcepotenzial.
  • Wenn die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, schaltet die ODER-Schaltung 48 die an die Filterschaltung 49 ausgegebene Spannung auf eine Low-Pegel-Spannung um. Die Ausgabeende-Spannung Ve wird vor Verstreichen eines vorbestimmten Zeitraums nach dem Wechseln der Spannung des Steuersignals auf eine High-Pegel-Spannung größer als oder gleich groß wie die Schwellspannung Vth, und die ODER-Schaltung 48 schaltet die an die Filterschaltung 49 ausgegebene Spannung auf eine High-Pegel-Spannung um. Die Filterschaltung 49 gibt weiterhin eine High-Pegel-Spannung aus.
  • Nachdem die Spannung an dem einen Ende des Widerstands 45 die vorbestimmte Spannung erreicht hat, hält die Hochsetzschaltung 43 die Spannung an dem einen Ende des Widerstands 45 auf der vorbestimmten Spannung. Solange die Spannung an dem einem Ende des Widerstands 45 auf der vorbestimmten Spannung gehalten wird, ist auch die Ausgabeende-Spannung Ve konstant. Im ersten FET 21 und im zweiten FET 22 ist dann die Gatespannung bezogen auf das Sourcepotenzial hoch; die Last 12 wird somit mit Strom aus der Batterie 11 versorgt und aktiviert.
  • Wenn Source und Gate des ersten FETs 21 kurzgeschlossen werden, sinkt die Ausgabeende-Spannung Ve aufgrund eines Spannungsteilungsverhältnisses, das nachstehend beschrieben wird. Hierbei ist der Wert der Schwellspannung Vth so gewählt, dass er kleiner als die vorbestimmte Spannung ist, aber die durch den Kurzschluss verringerte Ausgabeende-Spannung Ve übersteigt. Wenn Source und Gate des ersten FETs 21 kurzgeschlossen sind, ist daher die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth.
  • Wenn die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth wird, schaltet der Komparator 46 die an die ODER-Schaltung 48 ausgegebene Spannung auf eine Low-Pegel-Spannung um, wobei der Negator 41 eine Low-Pegel-Spannung ausgibt. Die ODER-Schaltung 48 schaltet die an die Filterschaltung 49 ausgegebene Spannung somit auf eine Low-Pegel-Spannung um.
  • Wenn der Zeitraum, über den die ODER-Schaltung 48 eine Low-Pegel-Spannung ausgibt und die UND-Schaltung 40 eine High-Pegel-Spannung ausgibt, d. h. der Zeitraum, während dessen die Ausgabeende-Spannung Ve kleiner ist als die Schwellspannung Vth, obwohl das Steuersignal auf einer High-Pegel-Spannung liegt, länger als oder gleich lang wie ein vorbestimmter Zeitraum wird, dann schaltet die Filterschaltung 49 die an die UND-Schaltung 40 ausgegebene Spannung auf eine Low-Pegel-Spannung um. Die UND-Schaltung 40 schaltet dann die an den Negator 42 und die Hochsetzschaltung 43 ausgegebene Spannung ungeachtet der Spannung des Steuersignals auf eine Low-Pegel-Spannung um. Die Hochsetzschaltung 43 beendet somit das Anlegen der Spannung an das eine Ende des Widerstands 45, und die Entladeschaltung 44 verbindet den Widerstand 26 elektrisch mit dem Leiter 13 und veranlasst somit das Entladen der parasitären Kapazitäten Cs2 und Cd2. Als Ergebnis sinkt die Ausgabeende-Spannung Ve auf null V. Wie zuvor beschrieben ist, werden die parasitären Kapazitäten Cs1 und Cd1 über den Widerstand 24 entladen, während die parasitären Kapazitäten Cs2 und Cd2 entladen werden. Durch das Entladen der parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 wird die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 zwangsweise unterbrochen, und somit wird die Last 12 deaktiviert.
  • Wenn die Spannung des Steuersignals auf eine Low-Pegel-Spannung wechselt, nachdem die Entladeschaltung 44 den Widerstand 26 und den Leiter 13 elektrisch verbunden hat, wird die zwangsweise Unterbrechung wie zuvor beschrieben aufgehoben.
  • Es sei darauf hingewiesen, dass die Ausgabeende-Spannung Ve die Schwellspannung Vth nicht erreicht, wenn die Spannung des Steuersignals auf eine High-Pegel-Spannung wechselt, während Source und Gate des ersten FETs 21 kurzgeschlossen sind. In diesem Fall schaltet die Filterschaltung 49, wie in 4 gezeigt wurde, die an die UND-Schaltung 40 ausgegebene Spannung auf eine High-Pegel-Spannung um, wenn seit dem Wechsel der Spannung des Steuersignals auf eine High-Pegel-Spannung der vorbestimmte Zeitraum verstreicht. Die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und dem Leiter 13 wird somit zwangsweise unterbrochen. Die zwangsweise Unterbrechung wird wie zuvor beschrieben aufgehoben, wenn die Spannung des Steuersignals auf eine Low-Pegel-Spannung wechselt.
  • Als Nächstes wird der Grund für das Sinken der Ausgabeende-Spannung Ve beschrieben, wenn Source und Gate des ersten FETs 21 kurzgeschlossen werden, während die Hochsetzschaltung 43 die Spannung eines Endes des Widerstands 45 auf der vorbestimmten Spannung hält.
  • Im Folgenden wird die Spannung über der Batterie 11 als „Batteriespannung“ bezeichnet. Die vorbestimmte Spannung wird als Vs bezeichnet, die Batteriespannung als Vb. Außerdem werden Spannungsabfälle ignoriert, die bei den Dioden 29a und 29b beim Stromfluss in Durchlassrichtung auftreten. Ferner werden die Widerstandswerte der Widerstände 24 und 45 als r24 bzw. r45 bezeichnet und der Gesamtwiderstand der Parallelschaltung der Widerstände 25a und 25b als r25.
  • 6 ist ein Schaltbild zwischen der Hochsetzschaltung 43 und dem Leiter 13, wenn kein Kurzschluss aufgetreten ist. Wenn Source und Gate des ersten FETs 21 kurzgeschlossen sind, ist die Ausgabeende-Spannung Ve eine Spannung, die durch Spannungsteilung an dem Widerstand 45 und einem Gesamtwiderstand erhalten wird, der die Widerstände 24, 25a und 25b umfasst. Die Ausgabeende-Spannung Ve für den Fall, dass die Spannung an dem einen Ende des Widerstands 45 die vorbestimmte Spannung Vs ist und Source und Gate des ersten FETs 21 nicht kurzgeschlossen sind (im Folgenden als „Nichtkurzschlussspannung Ve1“ bezeichnet), kann durch die folgende Gleichung (1) ausgedrückt werden („•“ bezeichnet eine Multiplikation): Ve1 = ( Vs − Vb ) · ( ( r24 + r25 ) / ( r24 + r25 + r45 ) ) + Vb
    Figure DE102019103235A1_0001
  • Die vorbestimmte Spannung Vs ist höher als die Batteriespannung Vb. Demgemäß ist die Nichtkurzschlussspannung Ve1 eine positive Spannung. Die vorbestimmte Spannung Vs kann zum Beispiel 25 V betragen. Die Batteriespannung Vb kann zum Beispiel 12 V betragen. Der Widerstandswert r24 ist größer als die einzelnen Widerstandswerte der Widerstände 25a und 25b. Der Widerstandswert r24 ist daher größer als der Gesamtwiderstandswert r25 der Widerstände 25a und 25b. Die Nichtkurzschlussspannung Ve1 ist demgemäß vergleichsweise hoch und kann zum Beispiel 18 V betragen.
  • 7 ist ein Schaltbild zwischen der Hochsetzschaltung 43 und dem Leiter 13, wenn ein Kurzschluss aufgetreten ist. Wenn Source und Gate des ersten FETs 21 kurzgeschlossen sind, ist die Ausgabeende-Spannung Ve eine Spannung, die durch Spannungsteilung an dem Widerstand 45 und einem Gesamtwiderstand erhalten wird, der die Widerstände 25a und 25b umfasst. Die Ausgabeende-Spannung Ve für den Fall, dass die Spannung an dem einen Ende des Widerstands 45 die vorbestimmte Spannung Vs ist und Source und Gate des ersten FETs 21 kurzgeschlossen sind (im Folgenden als „Kurzschlussspannung Ve2“ bezeichnet), kann durch die folgende Gleichung (2) ausgedrückt werden: Ve2 = ( Vs − Vb ) · ( r25 / ( r25 + r45 ) ) + Vb
    Figure DE102019103235A1_0002
  • Gleichung (2) kann durch Einsetzen von null für r24 in Gleichung (1) abgeleitet werden. Wie zuvor beschrieben wurde, ist die vorbestimmte Spannung Vs höher als die Batteriespannung Vb, und daher ist die Kurzschlussspannung Ve2 auch eine positive Spannung.
  • Ein Differenzwert wird durch Subtrahieren der Kurzschlussspannung Ve2 von der Nichtkurzschlussspannung Ve1 abgeleitet. Der Differenzwert kann durch (Vs-Vb) • r24 • r45/((r25+r45) • (r24+r25+r45)) ausgedrückt werden. Hier ist die vorbestimmte Spannung Vs höher als die Batteriespannung Vb, und die beiden Widerstandswerte r24 und r45 sowie der Gesamtwiderstandswert r25 sind jeweils positive Werte. Daher ist der Differenzwert ein positiver Wert. Als Ergebnis ist die Nichtkurzschlussspannung Ve1 höher als die Kurzschlussspannung Ve2.
  • Aus dem Vorstehenden ist ersichtlich, dass die Ausgabeende-Spannung Ve sinkt, wenn Source und Gate des ersten FETs 21 kurzgeschlossen werden. Der Wert der Schwellspannung Vth ist so gewählt, dass er kleiner als oder gleich groß wie die Nichtkurzschlussspannung Ve1 ist und die Kurzschlussspannung Ve2 übersteigt. Die Nichtkurzschlussspannung Ve1 ist kleiner als die vorbestimmte Spannung Vs.
  • Wenn die UND-Schaltung 40 die Hochsetzschaltung 43 durch Ausgabe einer High-Pegel-Spannung dazu anweist, die Spannung an dem einen Ende des Widerstands 45 auf die vorbestimmte Spannung Vs zu erhöhen, dann ist bei der Steuereinrichtung 10 die Ausgabeende-Spannung Ve, wie vorstehend beschrieben, bei einem Kurzschluss zwischen Source und Gate des ersten FETs 21 kleiner als die Schwellspannung Vth. Die UND-Schaltung 40 gibt dann eine Low-Pegel-Spannung aus, die Hochsetzschaltung 43 beendet das Anlegen der Spannung an ein Ende des Widerstands 45, und die Entladeschaltung 44 verringert die Spannung an dem einen Ende des Widerstands 45. Infolgedessen sinkt die Gatespannung des zweiten FETs 22, und der Widerstandswert zwischen Drain und Source des zweiten FETs 22 steigt. Als Ergebnis wird die Versorgung der Last 12 mit Strom aus der Batterie 11 über den ersten FET 21 und den zweiten FET 22 beendet.
  • Wenn bei der Steuereinrichtung 10 die UND-Schaltung 40 eine High-Pegel-Spannung ausgibt und der Zeitraum, über den die Ausgabeende-Spannung Ve kleiner ist als die Schwellspannung Vth, länger als oder gleich lang wie ein vorbestimmter Zeitraum wird, d. h., wenn die Wahrscheinlichkeit hoch ist, dass ein Fehler vorliegt, dann gibt die UND-Schaltung 40 eine Low-Pegel-Spannung aus. Infolgedessen sinkt die Ausgabeende-Spannung Ve, und die Stromversorgung über den ersten FET 21 und den zweiten FET 22 wird beendet.
  • Die Reihenschaltung aus dem Widerstand 25a und der Diode 29a ist parallel zur Reihenschaltung aus dem Widerstand 25b und der Diode 29b geschaltet. Selbst wenn der Stromfluss über einen der Widerstände 25a und 25b unterbrochen ist, findet Stromfluss über den anderen Widerstand statt; der erste FET und der zweite FET funktionieren daher adäquat.
  • Wenn der Stromfluss über einen der Widerstände 25a und 25b unterbrochen ist, steigen die Nichtkurzschlussspannung Ve1 und die Kurzschlussspannung Ve2. Selbst wenn der Stromfluss über einen der Widerstände 25a und 25b unterbrochen ist, ist der Wert der Schwellspannung Vth daher so gewählt, dass er kleiner als oder gleich groß wie die Nichtkurzschlussspannung Ve1 ist und die Kurzschlussspannung Ve2 übersteigt.
  • Konkret ist der Wert der Schwellspannung Vth so gewählt, dass er bei Stromfluss über beide Widerstände 25a und 25b kleiner als oder gleich groß wie die Nichtkurzschlussspannung Ve1 ist und bei Stromfluss nur über denjenigen der beiden Widerstände 25a und 25b mit dem größeren Widerstandswert die Kurzschlussspannung Ve2 übersteigt.
  • Es sei angemerkt, dass es nicht notwendig ist, beide Enden des Schalters 32 über die Zenerdiode 31b zu verbinden, wenn nur eine geringe Wahrscheinlichkeit besteht, dass eine große Spannung zwischen Source und Gate des ersten FETs 21 anliegt - anstelle der Zenerdiode 31a kann dann eine übliche Diode verwendet werden. In diesem Fall ist die Diode genauso verbunden wie die Zenerdiode. Die Kathode der Diode ist demgemäß mit dem Drain des ersten FETs 21 verbunden, ihre Anode mit seinem Gate. Auch bei dieser Ausgestaltung werden, wenn der Schalter 32 eingeschaltet wird, Source und Gate des ersten FETs 21 kurzgeschlossen, und die Gatespannung bezogen auf das Sourcepotenzial sinkt ungeachtet der Ausgabeende-Spannung Ve auf im Wesentlichen null V. Dies verhindert, dass Strom von der Source des zweiten FETs 22 zur Source des ersten FETs 21 fließt. Die Diode verhindert ferner, dass Strom erst über den Widerstand 27, dann die Basis des Schalters 32 und schließlich den Kollektor des Schalters 32 fließt.
  • Der Schalter 32 ist außerdem nicht auf einen npn-Bipolartransistor beschränkt, sondern kann zum Beispiel ein n-Kanal-FET sein.
  • Ausführungsform 2
  • 8 ist ein Schaltbild eines Stromversorgungssystems 1 gemäß Ausführungsform 2.
  • Nachfolgend werden Aspekte beschrieben, bei welchen sich Ausführungsform 2 von Ausführungsform 1 unterscheidet. Nachstehend nicht beschriebene Komponenten der Ausführungsform 2 sind die gleichen wie in Ausführungsform 1. Gleiche Komponenten wie in Ausführungsform 1 tragen daher gleiche Bezugszeichen wie in Ausführungsform 1, und auf ihre Beschreibung wird verzichtet.
  • Das Stromversorgungssystem 1 aus Ausführungsform 2 weist wie in Ausführungsform 1 eine Steuereinrichtung 10, eine Batterie 11, eine Last 12 und einen Leiter 13 auf. Diese Komponenten sind auf gleiche Weise wie in Ausführungsform 1 verbunden. Die Steuereinrichtung 10 aus Ausführungsform 2 wird unter der Annahme betrieben, dass die positive Elektrode der Batterie 11 mit einem positiven Elektrodenanschluss T1 verbunden ist und ihre negative Elektrode mit einem negativen Elektrodenanschluss T2 verbunden ist. Die Steuereinrichtung 10 aus Ausführungsform 2 funktioniert auf gleiche Weise wie in Ausführungsform 1. Demgemäß verbindet die Steuereinrichtung 10 den positiven Elektrodenanschluss T1 und die Last 12 elektrisch, wenn die Spannung des Steuersignals von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt. Die Steuereinrichtung 10 unterbricht die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12, wenn die Spannung des Steuersignals von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt. Die Steuereinrichtung 10 steuert somit die Versorgung der Last 12 mit Strom aus der Batterie 11.
  • Die Steuereinrichtung 10 aus Ausführungsform 2 weist wie in Ausführungsform 1 einen ersten FET 21, einen zweiten FET 22, einen Treiber 23 und Widerstände 24, 25a und 25b auf. Mit Ausnahme der Verbindung des ersten FETs 21 und der Verbindung der jeweiligen anderen Enden der Widerstände 25a und 25b sind diese Komponenten auf gleiche Weise wie in Ausführungsform 1 verbunden. Der Drain des ersten FETs 21 ist mit dem positiven Elektrodenanschluss T1 verbunden. Die Source des ersten FETs 21 ist mit dem Drain des zweiten FETs 22 verbunden. Ein Ende jedes der Widerstände 25a und 25b ist mit dem Gate des ersten FETs 21 verbunden. Der Treiber 23 und das andere Ende jedes der Widerstände 25a und 25b sind über den Widerstand 26 mit dem Gate des zweiten FETs 22 verbunden.
  • Die Widerstände 25a und 25b sind demgemäß jeweils zwischen das Gate des ersten FETs 21 und das Gate des zweiten FETs 22 geschaltet. Der Widerstand 24 ist wie in Ausführungsform 1 zwischen Source und Gate des ersten FETs 21 geschaltet.
  • Der Treiber 23 ist auf gleiche Weise wie in Ausführungsform 1 eingerichtet. Das andere Ende des Widerstands 45 ist demgemäß über den Widerstand 26 mit dem Gate des zweiten FETs 22 verbunden. Die Entladeschaltung 44 ist ferner mit dem Leiter 13 und dem anderen Ende des Widerstands 45 verbunden.
  • Die Komponenten des Treibers 23 werden auf gleiche Weise wie in Ausführungsform 1 betrieben.
  • Wenn die von der UND-Schaltung 40 eingegebene Spannung von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, erhöht die Hochsetzschaltung 43 die Spannung, bezogen auf das Potenzial des Leiters 13, an einem Ende des Widerstands 45 auf eine vorbestimmte Spannung, die höher ist als die Spannung des positiven Elektrodenanschlusses T1, d. h. des Drains des ersten FETs 21. Infolgedessen steigt die Ausgabeende-Spannung Ve, bei welcher es sich um die Spannung am anderen Ende des Widerstands 45 handelt, so dass Strom über den Widerstand 25a oder den Widerstand 25b durch die parasitären Kapazitäten Cd1 und Cs1 fließt und Strom über den Widerstand 26 durch die parasitären Kapazitäten Cd2 und Cs2 fließt. Infolgedessen werden die parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 geladen, im ersten FET 21 und im zweiten FET 22 steigt die Gatespannung bezogen auf das Sourcepotenzial, und der Widerstandswert zwischen Drain und Source sinkt. Als Ergebnis sind der positive Elektrodenanschluss T1 und die Last 12 elektrisch verbunden, und die Batterie 11 versorgt die Last 12 über den ersten FET 21 und den zweiten FET 22 mit Strom.
  • Wenn die von der UND-Schaltung 40 eingegebene Spannung von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt, beendet die Hochsetzschaltung 43 das Anlegen der Spannung an ein Ende des Widerstands 45. Es fließt dann kein Strom über den Widerstand 45, und die Spannungen an beiden Enden des Widerstands 45 stimmen im Wesentlichen mit der Ausgabeende-Spannung Ve überein.
  • Wenn die von dem Negator 42 eingegebene Spannung von einer Low-Pegel-Spannung zu einer High-Pegel-Spannung wechselt, verbindet die Entladeschaltung 44 ein auf der Seite des Widerstands 45 liegendes Ende des Widerstands 26 elektrisch mit dem Leiter 13. Infolgedessen werden die parasitären Kapazitäten Cs1, Cd1, Cs2 und Cd2 des ersten FETs 21 und zweiten FETs 22 entladen, und die Ausgabeende-Spannung Ve sinkt. Es fließt dann Strom von einem auf der Seite des Widerstands 24 liegenden Ende jeder der parasitären Kapazitäten Cs1 und Cd1 erst über den Widerstand 25a bzw. den Widerstand 25b, dann die Entladeschaltung 44 und schließlich den Leiter 13. Ferner fließt Strom von einem auf der Seite des Widerstands 26 liegenden Ende jeder der parasitären Kapazitäten Cs2 und Cd2 erst über den Widerstand 26, dann die Entladeschaltung 44 und schließlich den Leiter 13. Außerdem fließt Strom von dem auf der Gateseite des ersten FETs 21 liegenden einen Ende der parasitären Kapazität Cs1 über den Widerstand 24. Infolgedessen sinkt im ersten FET 21 und im zweiten FET 22 die Gatespannung bezogen auf das Sourcepotenzial, und der Widerstandswert zwischen Drain und Source steigt. Als Ergebnis ist die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 unterbrochen, und die Stromversorgung der Last 12 wird beendet.
  • Wenn die von dem Negator 42 eingegebene Spannung von einer High-Pegel-Spannung zu einer Low-Pegel-Spannung wechselt, unterbricht die Entladeschaltung 44 die elektrische Verbindung zwischen dem Leiter 13 und dem Widerstand 26. Infolgedessen endet das Entladen der parasitären Kapazitäten Cs2 und Cd2.
  • Durch Ausgeben einer High-Pegel-Spannung weist die UND-Schaltung 40 die Hochsetzschaltung 43 dazu an, die Spannung an dem einen Ende des Widerstands 45 zu erhöhen, und sie weist die Entladeschaltung 44 dazu an, das Senken der Ausgabeende-Spannung Ve zu beenden. Durch Ausgeben einer Low-Pegel-Spannung weist die UND-Schaltung 40 die Hochsetzschaltung 43 außerdem dazu an, das Anlegen der Spannung an das eine Ende des Widerstands 45 zu beenden, und sie weist die Entladeschaltung 44 dazu an, die Ausgabeende-Spannung Ve zu senken.
  • Wenn zum Beispiel im ersten FET 21 oder im zweiten FET 22 Drain und Source kurzgeschlossen werden, beendet die Steuereinrichtung 10 die Versorgung der Last 12 mit Strom aus der Batterie 11 durch Ausschalten des anderen FETs, bei dem Drain und Source nicht kurzgeschlossen sind.
  • In Ausführungsform 2 wird die Ausgabeende-Spannung Ve für den Fall, dass die Spannung an dem einen Ende des Widerstands 45 eine vorbestimmte Spannung Vs ist und Drain und Gate des ersten FETs 21 nicht kurzgeschlossen sind, als „Nichtkurzschlussspannung Ve1“ bezeichnet. Die Ausgabeende-Spannung Ve für den Fall, dass die Spannung an dem einen Ende des Widerstands 45 die vorbestimmte Spannung Vs ist und Drain und Gate des ersten FETs 21 kurzgeschlossen sind, wird als „Kurzschlussspannung Ve2“ bezeichnet. In Ausführungsform 2 ist die Nichtkurzschlussspannung Ve1 die vorbestimmte Spannung Vs, und die Kurzschlussspannung Ve2 ist die Batteriespannung Vb. Der Wert der Schwellspannung Vth ist so gewählt, dass er kleiner als die Nichtkurzschlussspannung Ve1, d. h. kleiner als die vorbestimmte Spannung Vs, ist und die Kurzschlussspannung Ve2 übersteigt.
  • Die Funktion der Steuereinrichtung 10 in Ausführungsform 2 ist die gleiche Funktion wie in Ausführungsform 1, die in 3 bis 5 gezeigt ist, und die Steuereinrichtung 10 aus Ausführungsform 2 erzielt wie in Ausführungsform 1 die folgenden Effekte.
  • Erstens, wenn die UND-Schaltung 40 die Hochsetzschaltung 43 durch Ausgabe einer High-Pegel-Spannung dazu anweist, die Spannung an dem einen Ende des Widerstands 45 auf die vorbestimmte Spannung Vs zu erhöhen, dann ist bei der Steuereinrichtung 10 die Ausgabeende-Spannung Ve kleiner als die Schwellspannung Vth, wenn Drain und Gate des ersten FETs 21 kurzgeschlossen sind. Die UND-Schaltung 40 gibt dann eine Low-Pegel-Spannung aus, die Hochsetzschaltung 43 beendet das Anlegen der Spannung an das eine Ende des Widerstands 45, und die Entladeschaltung 44 verringert die Spannung an dem einen Ende des Widerstands 45. Infolgedessen sinkt die Gatespannung des zweiten FETs 22, und der Widerstandswert zwischen Drain und Source des zweiten FETs 22 steigt. Als Ergebnis wird die Versorgung der Last 12 mit Strom aus der Batterie 11 über den ersten FET 21 und den zweiten FET 22 beendet.
  • Wenn bei der Steuereinrichtung 10 die UND-Schaltung 40 eine High-Pegel-Spannung ausgibt und ein Zeitraum, über den die Ausgabeende-Spannung Ve kleiner ist als die Schwellspannung Vth, länger als oder gleich lang wie ein vorbestimmter Zeitraum wird, d. h., wenn die Wahrscheinlichkeit hoch ist, dass ein Fehler vorliegt, dann gibt die UND-Schaltung 40 eine Low-Pegel-Spannung aus. Infolgedessen sinkt die Ausgabeende-Spannung Ve, und die Stromversorgung über den ersten FET 21 und den zweiten FET 22 wird beendet.
  • Ferner sind die Widerstände 25a und 25b parallel geschaltet. Selbst wenn der Stromfluss über einen der Widerstände 25a und 25b unterbrochen ist, findet Stromfluss über den anderen Widerstand statt; der erste FET und der zweite FET funktionieren daher adäquat.
  • Bei der Steuereinrichtung 10 aus Ausführungsform 2 wird die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 wie in Ausführungsform 1 zwangsweise unterbrochen, wenn die Hochsetzschaltung 43 aufgrund des Vorliegens eines Fehlers in der Hochsetzschaltung 43 die Spannung an dem einen Ende des Widerstands 45 nicht auf die vorbestimmte Spannung erhöhen kann und die Ausgabeende-Spannung Ve nicht größer als oder gleich groß wie die Schwellspannung Vth wird.
  • Es sei darauf hingewiesen, dass in Ausführungsform 1 und 2 die Filterschaltung 49 anstatt mit der UND-Schaltung 40 mit einer Latch-Schaltung verbunden sein kann und die Latch-Schaltung mit dem anderen Eingangsende der UND-Schaltung 40 verbunden sein kann. In diesem Fall gibt die Filterschaltung 49 eine High-Pegel-Spannung oder eine Low-Pegel-Spannung an die Latch-Schaltung aus. Wenn die Filterschaltung 49 eine High-Pegel-Spannung ausgibt, gibt die Latch-Schaltung eine High-Pegel-Spannung an die UND-Schaltung 40 aus. Wenn die von der Filterschaltung 49 an die Latch-Schaltung ausgegebene Spannung zu einer Low-Pegel-Spannung wechselt, schaltet die Latch-Schaltung die an die UND-Schaltung 40 ausgegebene Spannung auf eine Low-Pegel-Spannung um. Infolgedessen wird die elektrische Verbindung zwischen dem positiven Elektrodenanschluss T1 und der Last 12 zwangsweise unterbrochen. Nach dem Wechsel der an die UND-Schaltung 40 ausgegebenen Spannung zu einer Low-Pegel-Spannung hält die Latch-Schaltung die an die UND-Schaltung 40 ausgegebene Spannung ungeachtet der von der Filterschaltung 49 ausgegebenen Spannung auf einer Low-Pegel-Spannung. In diesem Fall wird die zwangsweise Unterbrechung selbst dann nicht aufgehoben, wenn die Spannung des Steuersignals auf eine Low-Pegel-Spannung wechselt.
  • In Ausführungsform 1 ist die Anzahl von Reihenschaltungen, die zwischen das Gate des ersten FETs 21 und das Gate des zweiten FETs 22 geschaltet sind und Widerstände und Dioden umfassen, nicht auf zwei beschränkt, sondern kann eins, drei oder mehr betragen. Ebenso ist in Ausführungsform 2 die Anzahl von Widerständen, die zwischen das Gate des ersten FETs 21 und das Gate des zweiten FETs 22 geschaltet sind, nicht auf zwei beschränkt, sondern kann eins, drei oder mehr betragen.
  • Es versteht sich, dass die vorliegend offenbarten Ausführungsformen in jeglicher Hinsicht als veranschaulichend und nicht als einschränkend zu betrachten sind. Der Schutzumfang der vorliegenden Erfindung wird von den Ansprüchen festgelegt und nicht von der vorstehenden Beschreibung der Ausführungsformen, und er ist so zu verstehen, dass alle Abwandlungen, die in den Schutzumfang der Ansprüche und die Bedeutung und den Umfang der Äquivalente davon fallen, als eingeschlossen gelten.
  • Bezugszeichenliste
    • 1:
    Stromversorgungssystem
    10:
    Steuereinrichtung
    11:
    Batterie
    12:
    Last
    13:
    Leiter
    21:
    erster FET
    22:
    zweiter FET
    23:
    Treiber
    24:
    Widerstand
    25a, 25b:
    Widerstand (erster Widerstand)
    26, 27, 28:
    Widerstand
    29a, 29b, 30:
    Diode
    31a:
    Zenerdiode (Spannungserhaltungselement)
    31b:
    Zenerdiode
    32:
    Schalter
    40:
    UND-Schaltung (Anweiseeinheit)
    41, 42:
    Negator
    43:
    Hochsetzschaltung
    44:
    Entladeschaltung (Tiefsetzschaltung)
    45:
    Widerstand (zweiter Widerstand)
    46:
    Komparator
    47:
    Gleichstromquelle
    48:
    ODER-Schaltung
    49:
    Filterschaltung
    Cd1, Cd2, Cs1, Cs2:
    parasitäre Kapazität
    Dp1, Dp2:
    parasitäre Diode
    G1:
    externe Einrichtung
    T1:
    positiver Elektrodenanschluss
    T2:
    negativer Elektrodenanschluss
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2007 [0002]
    • JP 82374 A [0002]
    • JP 2007082374 A [0004, 0005]

Claims (6)

  1. Steuereinrichtung (10) mit: einem ersten FET (21) mit n-Kanal; einem zweiten FET (22) mit n-Kanal, dessen Drain mit einem Drain oder einer Source des ersten FETs (21) verbunden ist; einem ersten Widerstand (25a, 25b), der zwischen ein Gate des ersten FETs (21) und ein Gate des zweiten FETs (22) geschaltet ist; einem zweiten Widerstand (45), dessen eines Ende mit dem Gate des zweiten FETs (22) verbunden ist; einer Hochsetzschaltung (43), die mit dem anderen Ende des zweiten Widerstands (45) verbunden ist, wobei die Hochsetzschaltung (43) dazu eingerichtet ist, eine Spannung an dem anderen Ende des zweiten Widerstands (45) auf eine vorbestimmte Spannung zu erhöhen, die höher ist als eine Spannung der Source bzw. des Drains des ersten FETs (21); einer Tiefsetzschaltung (44), die dazu eingerichtet ist, eine Spannung an dem einen Ende des zweiten Widerstands (45) zu verringern; und einer Anweiseeinheit (40), die dazu eingerichtet ist, die Hochsetzschaltung (43) dazu anzuweisen, die Spannung an dem anderen Ende des zweiten Widerstands (45) zu erhöhen, wobei die Anweiseeinheit (40) dazu eingerichtet ist - wenn die Anweiseeinheit (40) die Hochsetzschaltung (43) dazu anweist, die Spannung an dem anderen Ende des zweiten Widerstands (45) zu erhöhen - die Tiefsetzschaltung (44) dazu anzuweisen, die Spannung an dem einen Ende des zweiten Widerstands (45) zu verringern, wenn die Spannung an dem einen Ende des zweiten Widerstands (45) kleiner ist als eine Schwellspannung, wobei die Schwellspannung kleiner ist als die vorbestimmte Spannung und die Schwellspannung die Spannung an dem einen Ende des zweiten Widerstands (45) übersteigt, wenn die Spannung an dem anderen Ende des zweiten Widerstands (45) die vorbestimmte Spannung ist und wenn die Source bzw. der Drain und das Gate des ersten FETs (21) kurzgeschlossen sind.
  2. Steuereinrichtung (10) nach Anspruch 1 mit: einem Spannungserhaltungselement (31a), das dazu eingerichtet ist, eine Spannung zwischen der Source und dem Gate des ersten FETs (21) auf einer zweiten vorbestimmten Spannung oder darunter zu halten.
  3. Steuereinrichtung (10) nach Anspruch 2 mit einem Schalter (32), wobei das Spannungserhaltungselement (31a) eine Zenerdiode ist, eine Kathode des Spannungserhaltungselements (31a) mit der Source des ersten FETs (21) verbunden ist und eine Anode des Spannungserhaltungselements (31a) über den Schalter (32) mit dem Gate des ersten FETs (21) verbunden ist.
  4. Steuereinrichtung (10) nach Anspruch 1 mit: einem Schalter (32); und einer Diode (31a), deren Kathode mit der Source des ersten FETs (21) verbunden ist und deren Anode über den Schalter (32) mit dem Gate des ersten FETs (21) verbunden ist.
  5. Steuereinrichtung (10) nach einem der Ansprüche 1 bis 4, wobei die Anweiseeinheit (40) dazu eingerichtet ist - wenn die Anweiseeinheit (40) die Hochsetzschaltung (43) dazu anweist, die Spannung an dem anderen Ende des zweiten Widerstands (45) zu erhöhen - die Tiefsetzschaltung (44) dazu anzuweisen, die Spannung an dem einen Ende des zweiten Widerstands (45) zu verringern, wenn ein Zeitraum, über den die Spannung an dem einen Ende des zweiten Widerstands (45) kleiner ist als die Schwellspannung, länger als oder gleich lang wie ein vorbestimmter Zeitraum ist.
  6. Steuereinrichtung (10) nach einem der Ansprüche 1 bis 5, wobei der erste Widerstand (25a, 25b) in einer Anzahl von zwei oder mehr vorgesehen ist.
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