DE102017009587B4

DE102017009587B4 - Phasendifferenzschätzungsvorrichtung und Kommunikationsvorrichtung mit der Phasendifferenzschätzungsvorrichtung

Info

Publication number: DE102017009587B4
Application number: DE102017009587.6A
Authority: DE
Inventors: Tomomasa NAKAMA
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 2016-10-20
Filing date: 2017-10-16
Publication date: 2019-03-28
Anticipated expiration: 2037-10-17
Also published as: US20180115411A1; JP6312772B1; CN107968704A; DE102017009587A1; US10110371B2; JP2018067824A; CN107968704B

Abstract

Phasendifferenzschätzungsvorrichtung, umfassend:
eine Rückgewinnungseinheit (211) zum Trennen von Rückgewinnungsdaten und
eines Rückgewinnungstaktes von eingegebenen Kommunikationsdaten und Ausgeben der Rückgewinnungsdaten und des Rückgewinnungstaktes;
eine Phasendifferenznulldetektionseinheit (212) zum Detektieren eines Zeitpunktes, zu dem eine Phasendifferenz zwischen einem erzeugten Prozesstakt und dem Rückgewinnungstakt gleich 0 ist;
eine Synchronisierungscodedetektionseinheit (214) zum Detektieren eines Synchronisierungscodes, der in den Rückgewinnungsdaten beinhaltet ist, unter Verwendung des Rückgewinnungstaktes; und
eine Phasendifferenzberechnungseinheit (217) zum Berechnen einer Phasendifferenz zwischen dem Synchronisierungscode und dem Prozesstakt unter Verwendung eines Verhältnisses zwischen einer ersten Anzahl von Takterzeugungszeiten des Prozesstaktes in einer Zeitspanne von einem ersten Zeitpunkt, zu dem die von der Phasendifferenznulldetektionseinheit detektierte Phasendifferenz gleich 0 ist, zu einem zweiten Zeitpunkt, zu dem die Phasendifferenz anschließend gleich 0 ist, und einer zweiten Anzahl von Takterzeugungszeiten des Prozesstaktes in einer Zeitspanne von dem ersten Zeitpunkt zu einem dritten Zeitpunkt, zu dem der Synchronisierungscode von der Synchronisierungscodedetektionseinheit detektiert wird.

Description

Hintergrund der Erfindung
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Phasendifferenzschätzungsvorrichtung, die eine Phasendifferenz zwischen einem Synchronisierungscode, der in eingegebenen Kommunikationsdaten beinhaltet ist, und einem Prozesstakt ermittelt, sowie eine Kommunikationsvorrichtung mit der Phasendifferenzschätzungsvorrichtung.
Stand der Technik
Vorgeschlagen worden ist bereits ein Verfahren zum Synchronisieren einer Master-Vorrichtung und einer Slave-Vorrichtung. Zwischen Kommunikationsdaten, die eine Slave-Vorrichtung von einer Master-Vorrichtung empfängt, und einem Prozesstakt der Slave-Vorrichtung tritt jedoch eine Phasendifferenz auf, wobei diese Phasendifferenz ein Synchronisierungsfehler zwischen der Master-Vorrichtung und der Slave-Vorrichtung ist. Als Technik zum Beheben des aus der Phasendifferenz resultierenden Synchronisierungsfehlers zwischen der Master-Vorrichtung und der Slave-Vorrichtung wird beispielsweise in Patentdruckschrift 1 ein System offenbart, das eine Zeitsynchronisierung zwischen Kommunikationsvorrichtungen vornimmt. Insbesondere sendet dieses System Kommunikationsdaten zur Zeitsynchronisierung von einer Master-Vorrichtung über eine Kommunikationsleitung an eine Slave-Vorrichtung. Die Slave-Vorrichtung misst eine Phasendifferenz zwischen der Phase der Kommunikationsdaten und der Phase eines Taktsignals einer Zielortstaktdomäne durch eine Taktdatenrückgewinnung (Clock Data Recovery CDR), wenn die Kommunikationsdaten zur Zeitsynchronisierung eine Taktdomänengrenze in der Slave-Vorrichtung überschreiten. Hierdurch kann die Slave-Vorrichtung unter Verwendung der gemessenen Phasendifferenz die Zeit der Slave-Vorrichtung korrigieren.
Als Technik im Zusammenhang mit der vorliegenden Erfindung ist in Patentdruckschrift 2 eine Zeitmessschaltung offenbart. Insbesondere erzeugen zwei Oszillatoren 10 und 20 Taktsignale CLK1 und CLK2 mit einer Zyklusdifferenz ΔT, wobei ein Sendepuls SP entsprechend dem Taktsignal CLK1 ausgegeben wird. Es wird eine Reflexionswelle entsprechend dem Sendepuls SP empfangen, und es wird ein Empfangspuls RP ausgegeben. Ein Phasenvergleicher 30 vergleicht die Phasen der Taktsignale CLK1 und CLK2 und gibt ein In-Phase-Signal P1 aus. Zudem vergleicht ein Phasenvergleicher 40 die Phasen des Empfangspulses RP und des Taktsignals CLK2 und gibt ein In-Phase-Signal P2 aus. Eine Zählerschaltung 50 zählt das Taktsignal CLK1 in einer Zeitspanne, in der das In-Phase-Signal P2 ausgegeben wird, nachdem das In-Phase-Signal P1 ausgegeben wird, und misst eine Zeitdifferenz T zwischen dem Sendepuls SP und dem Empfangspuls RP auf Grundlage einer Zyklusdifferenz ΔT zwischen dem Zählwert N und den Taktsignalen CLK1 und CLK2.
US 2010/0232558 A1 offenbart eine CDR (code data recovery) Schaltung zur Rückgewinnung eines Taktes anhand der empfangenen Daten. Hierzu werden ein oder zwei spannungsgesteuerte Oszillatoren zum Erzeugen eines synchronen Taktsignals verwendet.

Patentdruckschrift 1: ungeprüfte japanische Patentanmeldung mit der Veröffentlichungsnummer JP 2016-119548 A
Patentdruckschrift 2: ungeprüfte japanische Patentanmeldung mit der Veröffentlichungsnummer JP 2002-196087 A

Zusammenfassung der Erfindung
Patentdruckschrift 1 offenbart, dass Phasendifferenzinformation aus der CDR (Taktdatenrückgewinnung) ermittelt wird (siehe beispielsweise CDR 27 in 8 von Patentdruckschrift 1). Wird eine anwendungsspezifische integrierte Schaltung (ASIC) zur Kommunikation und Synchronisierung einer Einheit hergestellt, so wird die CDR als IPKern eines ASIC-Lieferanten bereitgestellt. Der Umstand, ob Phasendifferenzinformation ermittelt wird oder nicht, hängt von der CDR ab. Darüber hinaus kann sogar dann, wenn Phasendifferenzinformation aus einer bestimmten CDR ermittelt wird, die CDR zum Problem werden. Es kann nicht davon ausgegangen werden, dass die gleiche ASIC mittels anderer Technologien oder von anderen ASIC-Lieferanten hergestellt wird, sodass die Portabilität niedrig ist. Auch wenn Verfahren zum Ermitteln einer Phasendifferenzinformation unter Verwendung einer Analogschaltung, so beispielsweise einer Delayed-Locked-Schleife (DLL), als weitere Mittel Berücksichtigung finden können, ist die Portabilität dennoch niedrig.
In Patentdruckschrift 2 wird die Phasendifferenz zwischen dem Empfangspuls und dem Taktsignal CLK1 lediglich unter Verwendung einer Digitalschaltung ermittelt. Da der Empfangspuls jedoch bei jedem Takt empfangen wird, kann diese Technik, obwohl eine Ermittlung der Phasendifferenz möglich ist, nicht bei Synchronisierungskommunikationsdaten, die nicht bei jedem Takt auftreten, angewandt werden.
Eine Aufgabe der vorliegenden Erfindung besteht daher in der Bereitstellung einer Kommunikationsvorrichtung mit einer Phasendifferenzschätzungsvorrichtung, die eine Phasendifferenz zwischen Synchronisierungsdaten von Empfangsdaten und einem Prozesstakt unter Verwendung einer Digitalschaltung berechnen kann.
Eine Phasendifferenzschätzungsschaltung entsprechend einem ersten Aspekt der vorliegenden Erfindung beinhaltet: eine Rückgewinnungseinheit zum Trennen von Rückgewinnungsdaten und eines Rückgewinnungstaktes von eingegebenen Kommunikationsdaten und Ausgeben der Rückgewinnungsdaten und des Rückgewinnungstaktes; eine Phasendifferenznulldetektionseinheit zum Detektieren eines Zeitpunktes, zu dem eine Phasendifferenz zwischen einem erzeugten Prozesstakt und dem Rückgewinnungstakt gleich 0 ist; eine Synchronisierungscodedetektionseinheit zum Detektieren eines Synchronisierungscodes, der in den Rückgewinnungsdaten beinhaltet ist, unter Verwendung des Rückgewinnungstaktes; und eine Phasendifferenzberechnungseinheit zum Berechnen einer Phasendifferenz zwischen dem Synchronisierungscode und dem Prozesstakt unter Verwendung eines Verhältnisses zwischen einer ersten Anzahl von Takterzeugungszeiten des Prozesstaktes in einer Zeitspanne von einem ersten Zeitpunkt, zu dem die von der Phasendifferenznulldetektionseinheit detektierte Phasendifferenz gleich 0 ist, zu einem zweiten Zeitpunkt, zu dem die Phasendifferenz anschließend gleich 0 ist, und einer zweiten Anzahl von Takterzeugungszeiten des Prozesstaktes in einer Zeitspanne von dem ersten Zeitpunkt zu einem dritten Zeitpunkt, zu dem der Synchronisierungscode von der Synchronisierungscodedetektionseinheit detektiert wird.
Entsprechend einem zweiten Aspekt der vorliegenden Erfindung wird bei der Phasendifferenzschätzungsvorrichtung aus der Beschreibung beim ersten Aspekt bevorzugt, wenn die Phasendifferenzschätzungsvorrichtung beinhaltet: einen Zähler zum Zählen der Anzahl von steigenden oder fallenden Flanken des Prozesstaktes von dem ersten Zeitpunkt ab; eine erste Selbsthalteschaltung (latch circuit) zum Ausgeben eines Zählwertes des Zählers von dem ersten Zeitpunkt zu dem dritten Zeitpunkt auf Grundlage eines Synchronisierungscodedetektionssignals von der Synchronisierungscodedetektionseinheit; und eine zweite Selbsthalteschaltung zum Ausgeben eines Zählwertes des Zählers von dem ersten Zeitpunkt zu dem zweiten Zeitpunkt, wobei die zweite Anzahl von Takterzeugungszeiten dem von der ersten Selbsthalteschaltung ausgegebenen Zählwert entspricht und die erste Anzahl von Takterzeugungszeiten dem von der zweiten Selbsthalteschaltung ausgegebenen Zählwert entspricht.
Entsprechend einem dritten Aspekt der vorliegenden Erfindung wird bei der Phasendifferenzschätzungsvorrichtung aus der Beschreibung beim zweiten Aspekt bevorzugt, wenn die Phasendifferenzberechnungseinheit die Phasendifferenz zwischen dem Synchronisierungscode und dem Prozesstakt dadurch berechnet, dass ein Ausgabewert der ersten Selbsthalteschaltung durch einen Ausgabewert der zweiten Selbsthalteschaltung dividiert wird, wenn die Frequenz des Prozesstaktes höher als die Frequenz des Rückgewinnungstaktes ist.
Entsprechend einem vierten Aspekt der vorliegenden Erfindung wird bei der Phasendifferenzschätzungsvorrichtung aus der Beschreibung beim zweiten Aspekt bevorzugt, wenn die Phasendifferenzberechnungseinheit die Phasendifferenz zwischen dem Synchronisierungscode und dem Prozesstakt dadurch berechnet, dass ein Wert, der durch Dividieren eines Ausgabewertes der ersten Selbsthalteschaltung durch einen Ausgabewert der zweiten Selbsthalteschaltung ermittelt wird, von 1 subtrahiert wird, wenn die Frequenz des Prozesstaktes niedriger als die Frequenz des Rückgewinnungstaktes ist.
Entsprechend einem fünften Aspekt der vorliegenden Erfindung wird bei der Phasendifferenzschätzungsvorrichtung entsprechend einem der zweiten bis vierten Aspekte bevorzugt, wenn ein Filter zum Bilden eines Durchschnittswertes von Intervallen zwischen Zeitpunkten, zu denen die Phasendifferenz gleich 0 ist, zwischen der zweiten Selbsthalteschaltung und der Phasendifferenzberechnungseinheit vorgesehen ist.
Eine Kommunikationsvorrichtung entsprechend einem sechsten Aspekt der vorliegenden Erfindung beinhaltet: die Phasendifferenzschätzungsvorrichtung nach einem der ersten bis fünften Aspekte; einen ersten Oszillator zum Erzeugen des Prozesstaktes; und einen zweiten Oszillator zum Erzeugen eines Taktes mit einer Frequenz, die gegen die Frequenz des ersten Oszillators in einem bestimmten Ausmaß verschoben ist, wobei die Kommunikationsvorrichtung Sendekommunikationsdaten unter Verwendung des Taktes des zweiten Oszillators verarbeitet.
Entsprechend der vorliegenden Erfindung ist die Berechnung einer Phasendifferenz zwischen Synchronisierungsdaten von Empfangsdaten und einem Prozesstakt unter Verwendung einer Digitalschaltung möglich.
Figurenliste

1 ist ein Blockdiagramm zur Darstellung eines Kommunikationssystems, das einen Master und eine Mehrzahl von Slaves beinhaltet.
2 ist ein Diagramm zur Darstellung einer Phasendifferenz zwischen Kommunikationsdaten, die von einem Master empfangen werden, und Kommunikationsdaten, die mit den Takten, mit denen eine Verarbeitungseinheit eines Slaves die Verarbeitung durchführt, synchronisiert sind.
3 ist ein Blockdiagramm zur Darstellung einer Ausgestaltung einer Phasendifferenzschätzungsschaltung, die als Phasendifferenzschätzungsvorrichtung einer ersten Ausführungsform der vorliegenden Erfindung dient.
4 ist ein Zeitdiagramm zur Darstellung des Betriebs der Phasendifferenzschätzungsschaltung.
5 ist ein Blockdiagramm zur Darstellung einer Ausgestaltung einer Phasendifferenznulldetektionsschaltung und ist ein Zeitdiagramm, in dem der Prozesstakt Sclk eine niedrigere Frequenz als ein Rückgewinnungstakt Rclk aufweist.
6 ist ein Zeitdiagramm, in dem der Prozesstakt Sclk eine höhere Frequenz als der Rückgewinnungstakt Rclk aufweist.
7 ist ein Blockdiagramm zur Darstellung einer Ausgestaltung einer Synchronisierungscodedetektionsschaltung.
8 ist ein Zeitdiagramm zur Beschreibung einer Berechnungsformel, in der ein Prozesstakt in einer Phasendifferenzberechnungseinheit eine höhere Frequenz als ein Rückgewinnungstakt aufweist.
9 ist ein Zeitdiagramm zur Beschreibung einer Berechnungsformel, in der ein Prozesstakt in einer Phasendifferenzberechnungseinheit eine niedrigere Frequenz als ein Rückgewinnungstakt aufweist.
10 ist ein Blockdiagramm zur Darstellung einer Ausgestaltung einer Phasendifferenzschätzungsschaltung, die als Phasendifferenzschätzungsvorrichtung einer zweiten Ausführungsform der vorliegenden Erfindung dient.
11 ist ein Blockdiagramm zur Darstellung einer Ausgestaltung einer Phasendifferenzschätzungsschaltung, die als dritte Ausführungsform der vorliegenden Erfindung dient.

Detailbeschreibung der Erfindung
Nachstehend werden Ausführungsformen der vorliegenden Erfindung anhand der Zeichnung beschrieben. Zunächst wird eine Ausgestaltung eines Kommunikationssystems, das einen Master und eine Mehrzahl von Slaves als Kommunikationsvorrichtungen beinhaltet, beschrieben. 1 ist ein Blockdiagramm zur Darstellung eines Kommunikationssystems, das einen Master und eine Mehrzahl von Slaves beinhaltet. Das in 1 dargestellte Kommunikationssystem beinhaltet einen Master 11 und n Slaves 21 bis 2n (n ist eine positive ganze Zahl). In 1 ist die Anzahl der Slaves größer oder gleich 4 (n > 3).
Der Master 11 sendet ein Kommunikationsverzögerungsmesssignal A an einen benachbarten Slave 21. Beim Empfangen des Signals A sendet der Slave 21 ein Signal B an den Master 11. Der Master 11 berechnet einen Wert, der ermittelt wird durch Subtrahieren einer Zeitspanne, die vergangen ist, bis das Signal B gesendet wird, nachdem der Slave 21 das Signal A empfängt, von einer Zeitspanne, die vergangen ist, bis das Signal B empfangen wird, nachdem das Signal A gesendet ist. Der Master 11 verwendet einen Wert, der durch durch 2 erfolgendes Dividieren des berechneten Wertes ermittelt wird, als Kommunikationsverzögerung td zwischen dem Master 11 und dem Slave 21. Der Master 11 sendet die Kommunikationsverzögerung td sowie Daten zur Angabe des Sendezeitpunktes T1 an den Slave 21. Der Slave 21 verwendet einen Wert, der durch Addieren der Kommunikationsverzögerung td zu dem empfangenen Zeitpunkt T1 des Masters 11 ermittelt wird, als aktuellen Zeitpunkt T2 (= T1 +td). Auf diese Weise wird eine Synchronisierung zwischen dem Master 11 und dem Slave 21 verwirklicht.
Die Synchronisierung zwischen den Slaves 21 und 22 wird auf ähnliche Weise wie die Synchronisierung zwischen dem Master 11 und dem Slave 21 durchgeführt. Auf diese Weise arbeitet der Slave 21 auf ähnliche Weise wie der Master 11. Die Synchronisierung zwischen den Slaves 23 bis 2n wird ebenfalls auf ähnliche Weise wie die Synchronisierung zwischen dem Master 11 und dem Slave 21 durchgeführt. Wie in 2 dargestellt ist, ist eine Phasendifferenz α zwischen den Kommunikationsdaten, die ein Empfänger des Slaves 21 von dem Master 11 empfängt, und den Kommunikationsdaten, die mit dem Prozesstakt verarbeitet werden, vorhanden, wobei die Phasendifferenz α ein Synchronisierungsfehler zwischen dem Master 11 und dem Slave 21 ist. Die Phasendifferenz α ist höchstens ein Prozesstakt. Auf ähnliche Weise ist, wenn die Slaves 21 bis 2n synchronisiert werden, ein Synchronisierungsfehler zwischen dem Master 11 und dem Slave 2n höchstens gleich n x (ein Prozesstakt). Daher ist eine Schaltung, die eine Phasendifferenz schätzt, zur Behebung des Synchronisierungsfehlers notwendig.
Nachstehend wird eine Phasendifferenzschätzungsvorrichtung beschrieben, die eine Phasendifferenz zwischen dem Takt von Empfangsdaten und dem Prozesstakt eines Slaves unter Verwendung einer Digitalschaltung berechnet.
Erste Ausführungsform
3 ist ein Blockdiagramm zur Darstellung einer Ausgestaltung einer Phasendifferenzschätzungsschaltung, die als Phasendifferenzschätzungsvorrichtung einer ersten Ausführungsform der vorliegenden Erfindung dient. 4 ist ein Zeitdiagramm zur Darstellung des Betriebes der Phasendifferenzschätzungsschaltung. 3 zeigt die Ausgestaltung des Masters 11 und des Slaves 21, die in 1 dargestellt sind. Der Slave 21 beinhaltet eine Phasendifferenzschätzungsschaltung 21-2 und einen Kristalloszillator 21-1. Die Phasendifferenzschätzungsschaltung 21-2 ist eine anwendungsspezifische integrierte Schaltung (ASIC). Der Master 11 beinhaltet einen Kristalloszillator 11-1 und eine Sendeschaltung 111. Wie in 3 dargestellt ist, beinhaltet die Phasendifferenzschätzungsschaltung 21-2 der vorliegenden Ausführungsform eine Taktdatenrückgewinnung (CDR) 211, die als Rückgewinnungseinheit dient, eine Phasendifferenznulldetektionsschaltung 212, die als Phasendifferenznulldetektionseinheit dient, einen Zähler 213, eine Synchronisierungscodedetektionsschaltung 214, die als Synchronisierungscodedetektionseinheit dient, zwei Selbsthalteschaltungen (latch circuits) 215 und 216 sowie eine Phasendifferenzberechnungseinheit 217. Darüber hinaus beinhaltet die Phasendifferenzschätzungsschaltung 21-2 eine Sendeschaltung 218, die Kommunikationsdaten an den Slave 22 unter Verwendung eines von dem Kristalloszillator 21-1 erzeugten Prozesstaktes Sclk sendet.
Die CDR 211 ist eine Schaltung, die Rückgewinnungsdaten Rdata, wie in 4 dargestellt ist, und einen Rückgewinnungstakt Rclk ausgibt, um die Rückgewinnungsdaten Rdata aus den Kommunikationsdaten, die von dem Master 11 gesendet werden, derart zu verwenden, dass die Kommunikationsdaten von der Phasendifferenzschätzungsschaltung 21-2, die eine ASIC ist, verwendet werden können. Die CDR 211 ist als IPKern (IP core) eines ASIC-Lieferanten hergestellt. Der Rückgewinnungstakt und die Rückgewinnungsdaten sind grundlegende Elemente der CDR, wobei jede CDR einen Rückgewinnungstakt und Rückgewinnungsdaten ausgibt.
Die Phasendifferenznulldetektionsschaltung 212 gibt einen Puls Pzero als Phasendifferenznullsignal an den Zähler 213 und die Selbsthalteschaltung 216 aus, wenn die Phasendifferenz zwischen dem Rückgewinnungstakt Rclk, der von der CDR 211 ausgegeben wird, und dem Prozesstakt Sclk, der von dem Kristalloszillator 21-1 ausgegeben wird, gleich 0 ist. Ein Signal, das angibt, welcher der beiden Takte Rclk und Sclk früher ist, wird an die Phasendifferenzberechnungseinheit 217 als Phasendifferenzrichtungssignal ausgegeben. Der genaue Inhalt der Verarbeitung der Phasendifferenznulldetektionsschaltung 212 wird nachstehend beschrieben.
Wie in 4 dargestellt ist, gibt die Synchronisierungscodedetektionsschaltung 214 einen Puls Sync an einen Selbsthalteanschluss (latch terminal) der Selbsthalteschaltung 215 aus, wenn ein Synchronisierungscode in den Rückgewinnungsdaten Rdata detektiert wird. Der Synchronisierungscode ist zwischen Objekten von Normaldaten in den Rückgewinnungsdaten Rdata eingefügt.
Wird der Puls Pzero in einen Clear-Anschluss (clr terminal) eingegeben, so stellt der Zähler 213 seine Ausgabe D1 auf „0“ und addiert „+1“ zur Ausgabe D1 bei jeder steigenden Signalflanke eines Taktanschlusses (clk terminal). Die Ausgabe D1 wird an die Datenanschlüsse (data terminal) der Selbsthalteschaltungen 215 und 216 ausgegeben. Der Zähler 213 zählt die Anzahl der steigenden Signalflanken des Prozesstaktes Sclk von dem Zeitpunkt ab, zu dem die Phasendifferenz gleich 0 ist. Der Zähler 213 kann die Anzahl von fallenden Signalflanken des Prozesstaktes Sclk zählen.
Die Selbsthalteschaltungen 215 und 216 halten den Zählwert der Ausgabe D1, die in den Datenanschluss (data terminal) eingegeben wird, und geben die Ausgaben D3 und D2 an die Phasendifferenzberechnungseinheit 217 aus, wenn der Signalpegel, der in den Selbsthalteanschluss (latch terminal) eingegeben wird, gleich „1“ ist.
Die Phasendifferenzberechnungseinheit 217 ist eine Schaltung, die die Phasendifferenz zwischen dem Prozesstakt Sclk und dem Synchronisierungscode berechnet. Der genaue Inhalt der Verarbeitung der Phasendifferenzberechnungseinheit 217 wird später beschrieben.
5 zeigt ein Blockdiagramm zur Darstellung einer Ausgestaltung der Phasendifferenznulldetektionsschaltung und zeigt ein Zeitdiagramm, in dem der Prozesstakt Sclk eine niedrigere Frequenz als der Rückgewinnungstakt Rclk aufweist. 6 zeigt ein Zeitdiagramm, in dem der Prozesstakt Sclk eine höhere Frequenz als der Rückgewinnungstakt Rclk aufweist. Die Phasendifferenznulldetektionsschaltung 212 beinhaltet einen Zähler 2121, eine Phasendifferenzverarbeitungseinheit 2122, eine ODER-Schaltung 2123 und eine Phasendifferenzrichtungsdetektionseinheit 2124.
Zunächst wird der Zähler 2121 beschrieben. Der Rückgewinnungstakt Rclk ist zu dem Prozesstakt des Masters 11, der Kommunikationsdaten zur Eingabe in die CDR 211 sendet, im Wesentlichen identisch. Die Frequenz des Rückgewinnungstaktes Rclk wird gleich der Frequenz des Prozesstaktes Sclk des Slaves 21 eingestellt. Infolge eines Unterschiedes bzw. einer Differenz zwischen den einzelnen Kristalloszillatoren ist die Frequenz des Rückgewinnungstaktes Rclk jedoch eigentlich von der Frequenz des Prozesstaktes Sclk des Slaves 21 geringfügig verschieden, weshalb sich die Phase des Rückgewinnungstaktes Rclk mit der Zeit gegem doe Phase des Prozesstaktes Sclk verschiebt. Im Allgemeinen ist, wenn der Zähler 2121 die Anzahl der steigenden Flanken des Rückgewinnungstaktes Rclk unter Verwendung des Prozesstaktes Sclk zählt, die Anzahl der steigenden Flanken des Rückgewinnungstaktes Rclk in einem Zyklus des Prozesstaktes gleich 1. Zu dem Zeitpunkt, zu dem die Phasendifferenz gleich 0 ist, ist jedoch, wenn der Zähler 2121 die Anzahl der steigenden Flanken des Rückgewinnungstaktes Rclk unter Verwendung des Prozesstaktes Sclk zählt, die Anzahl der steigenden Flanken des Rückgewinnungstaktes Rclk in einem Zyklus des Prozesstaktes gleich 0 oder 2.
Wie in dem Zeitdiagramm von 5 dargestellt ist, ist, wenn der Prozesstakt Sclk eine niedrigere Frequenz als der Rückgewinnungstakt Rclk aufweist und die Anzahl der steigenden Flanken des Rückgewinnungstaktes Rclk unter Verwendung des Prozesstaktes Sclk gezählt wird, die Anzahl der steigenden Flanken des Rückgewinnungstaktes Rclk in einem Zyklus des Prozesstaktes gleich 2. Demgegenüber ist, wie in dem Zeitdiagramm von 6 dargestellt ist, wenn der Prozesstakt Sclk eine höhere Frequenz als der Rückgewinnungstakt Rclk aufweist und der Zähler 2121 die Anzahl der steigenden Flanken des Rückgewinnungstaktes Rclk unter Verwendung des Prozesstaktes Sclk zählt, die Anzahl der steigenden Flanken des Rückgewinnungstaktes Rclk in einem Zyklus des Prozesstaktes gleich 0.
Auf diese Weise ist es, da die Ausgabe des Zählers 2121 zum Zeitpunkt der Phasendifferenznull gleich 0 oder 2 ist und die Ausgabe des Zählers 2121 zu anderen Zeitpunkten gleich 1 ist, möglich, den Zeitpunkt der Phasendifferenznull zu detektieren. Die Ausgabe des Zählers 2121 wird an die Phasendifferenzverarbeitungseinheit 2122 ausgegeben.
Die Phasendifferenzverarbeitungseinheit 2122 gibt das Signal mit dem Signalpegel „1“ an einen Eingabeanschluss der ODER-Schaltung 2123 und den Anschluss a der Phasendifferenzrichtungsdetektionseinheit 2124 aus, wenn der von dem Zähler 2121 eingegebene Zählwert gleich 0 ist. Die Phasendifferenzverarbeitungseinheit 2122 gibt ein Signal mit dem Signalpegel „1“ an den anderen Eingabeanschluss der ODER-Schaltung 2123 und den Anschluss b der Phasendifferenzrichtungsdetektionseinheit 2124 aus, wenn der Zählwert gleich 2 ist. Bei diesem Beispiel kann, obwohl der Zähler 2121 der Phasendifferenznulldetektionsschaltung 212 die Anzahl der steigenden Flanken des Rückgewinnungstaktes Rclk unter Verwendung des Prozesstaktes Sclk zählt, die Anzahl der fallenden Flanken des Rückgewinnungstaktes Rclk unter Verwendung des Prozesstaktes Sclk gezählt werden.
Die ODER-Schaltung 2123 gibt einen Signalpegel „1“ aus, wenn der Zählwert gleich 0 oder 2 ist. Die Phasendifferenzrichtungsdetektionseinheit 2124 gibt ein Signal mit dem Signalpegel „0“ aus, wenn ein Signal mit dem Signalpegel „1“ in den Anschluss a eingegeben wird, gibt ein Signal mit dem Signalpegel „1“ aus, wenn ein Signal mit dem Signalpegel „1“ in den Anschluss b eingegeben wird, und nimmt ein Selbsthalten (latching) vor, wenn kein Signal mit dem Signalpegel „1“ in den Anschluss a oder b eingegeben wird. Die Ausgabe der Phasendifferenzrichtungsdetektionseinheit 2124 gibt die Richtung an, in der sich die Phase des Prozesstaktes Sclk verschiebt. Gibt die Phasendifferenzrichtungsdetektionseinheit 2124 ein Signal mit dem Signalpegel „0“ aus (wenn der Zählwert gleich 0 ist), so weist der Prozesstakt Sclk eine höhere Frequenz als der Rückgewinnungstakt Rclk auf. Gibt die Phasendifferenzrichtungsdetektionseinheit 2124 demgegenüber ein Signal mit dem Signalpegel „1“ aus (wenn der Zählwert gleich 2 ist), so weist der Prozesstakt Sclk eine niedrigere Frequenz als der Rückgewinnungstakt Rclk auf
Als Nächstes wird die Synchronisierungscodedetektionsschaltung anhand 7 beschrieben. 7 ist ein Blockdiagramm zur Darstellung einer Ausgestaltung der Synchronisierungscodedetektionsschaltung. Codedaten, die nicht in den allgemeinen Kommunikationsdaten ausgegeben werden, werden als Synchronisierungscode verwendet. Ist der Synchronisierungscode beispielsweise ein 8-Bit-Synchronisierungscode, so beinhaltet die Synchronisierungscodedetektionsschaltung 214 acht Flipflops 2141 bis 2148 und schlägt bzw. verwertet (beats) die Rückgewinnungsdaten Rdata achtmal. Sind die Daten, die vorab in einer Vergleicherschaltung 2149 registriert werden, mit der Ausgabe aus jedem der Flipflops 2141 bis 2148 identisch, so gibt die Synchronisierungscodedetektionsschaltung 214 ein Signal mit dem Signalpegel „1“ an die Ausgabe Sync unter der Annahme, dass der Synchronisierungscode ausgegeben wird, aus.
Als Letztes wird nun die Phasendifferenzberechnungseinheit 217 anhand 3 beschrieben. Wie vorstehend beschrieben worden ist, werden die Ausgabe D3 der Selbsthalteschaltung 215, die Ausgabe D2 der Selbsthalteschaltung 216 und die Phasendifferenzrichtungsausgabe der Phasendifferenzrichtungsdetektionseinheit 2124 in die Phasendifferenzberechnungseinheit 217 eingegeben. Hierbei gibt die Ausgabe D3 der Selbsthalteschaltung 215 die Anzahl der steigenden Flanken des Prozesstaktes Sclk in einer Zeitspanne an, bis der Synchronisierungscode detektiert ist, nachdem die Phasendifferenz zwischen dem Prozesstakt Sclk und dem Rückgewinnungstakt Rclk gleich 0 ist. Auf ähnliche Weise gibt die Ausgabe D2 der Selbsthalteschaltung 216 die Anzahl der steigenden Flanken des Prozesstaktes Sclk in einer Zeitspanne an, bis die Phasendifferenz zwischen dem nächsten Prozesstakt Sclk und dem nächsten Rückgewinnungstakt Rclk gleich 0 ist, nachdem die Phasendifferenz zwischen dem Prozesstakt Sclk und dem Rückgewinnungstakt Rclk gleich 0 ist. Darüber hinaus ist das Phasendifferenzrichtungssignal der Ausgabe der Phasendifferenzrichtungsdetektionseinheit 2124 Information, die angibt, welche von der Frequenz des Prozesstaktes Sclk und der Frequenz des Rückgewinnungstaktes Rclk höher ist.
Die Anzahl der steigenden Flanken der Ausgabe D2 der Selbsthalteschaltung 216 entspricht der Anzahl der Takterzeugungszeiten (erste Anzahl der Takterzeugungszeiten) des Prozesstaktes Sclk in einer Zeitspanne von einem Zeitpunkt (erster Zeitpunkt), zu dem die Phasendifferenz zwischen dem Prozesstakt Sclk und dem Rückgewinnungstakt Rclk gleich 0 ist, was von der Phasendifferenznulldetektionsschaltung 212 detektiert wird, zu einem Zeitpunkt (zweiter Zeitpunkt), zu dem die Phasendifferenz zwischen dem nächsten Prozesstakt Sclk und dem nächsten Rückgewinnungstakt Rclk gleich 0 ist. Die Anzahl der steigenden Flanken der Ausgabe D3 der Selbsthalteschaltung 215 entspricht der Anzahl der Takterzeugungszeiten (zweite Anzahl der Takterzeugungszeiten) des Prozesstaktes Sclk in einer Zeitspanne von einem Zeitpunkt (erster Zeitpunkt), zu dem die Phasendifferenz zwischen dem Prozesstakt Sclk und dem Rückgewinnungstakt Rclk gleich 0 ist, was von der Phasendifferenznulldetektionsschaltung 212 detektiert wird, zu einem Zeitpunkt (dritter Zeitpunkt), zu dem der Synchronisierungscode von der Synchronisierungscodedetektionsschaltung 214 detektiert wird. Bei der vorliegenden Ausführungsform können die ersten und zweiten Anzahlen der Takterzeugungszeiten unter Verwendung des Zählers 213 und der Selbsthalteschaltungen 215 und 216 ermittelt werden, wobei die Anzahl der Takterzeugungszeiten auch durch andere Schaltungsausgestaltungen ermittelt werden kann.
Die Phasendifferenzberechnungseinheit 217 berechnet die Phasendifferenz zwischen dem Synchronisierungscode und dem Prozesstakt auf Grundlage der Ausgabe D3 der Selbsthalteschaltung 215, der Ausgabe D2 der Selbsthalteschaltung 216 und der Phasendifferenzrichtungsausgabe der Phasendifferenznulldetektionsschaltung 212 auf nachfolgende Weise. Eine Phasenverzögerung β des Synchronisierungscodes relativ zu dem Prozesstakt Sclk wird mittels Gleichung 1 berechnet (bei Math 1 angegeben), wenn die Frequenz des Prozesstaktes Sclk höher als die Frequenz des Rückgewinnungstaktes Rclk ist, und wird mittels Gleichung 2 berechnet (bei Math 2 angegeben), wenn die Frequenz des Prozesstaktes Sclk niedriger als die Frequenz des Rückgewinnungstaktes Rclk ist.
[Math. 1] $\begin{matrix} (Ausgabewert der Selbsthalteschaltung 215) \\ / \\ (Ausgabewert der Selbsthalteschaltung 216) \end{matrix}$
[Math. 2] $\begin{matrix} 1 - (Ausgabewert der Selbsthalteschaltung 215) \\ / \\ (Ausgabewert der Selbsthalteschaltung 216) \end{matrix}$
Gleichungen 1 und 2 werden im Folgenden anhand 8 und 9 beschrieben. 8 ist ein Zeitdiagramm, in dem die Frequenz des Prozesstaktes höher als die Frequenz des Rückgewinnungstaktes ist. 9 ist ein Zeitdiagramm, in dem die Frequenz des Rückgewinnungstaktes niedriger als die Frequenz des Prozesstaktes ist.
Ist die Frequenz des Prozesstaktes Sclk höher als die Frequenz des Rückgewinnungstaktes Rclk, wie im Zeitdiagramm von 8 dargestellt ist, so ist, da der Rückgewinnungstakt Rclk um einen Prozesstakt später als der Prozesstakt Sclk bei der Anzahl von Ausgaben des Prozesstaktes Sclk der Selbsthalteschaltung 216 ist, der Rückgewinnungstakt Rclk später als der Prozesstakt Sclk, und zwar um 1 / (Anzahl der Ausgaben m der Selbsthalteschaltung 216) bei jedem 1 clk des Prozesstaktes Sclk. Da die Ausgabe der Selbsthalteschaltung 215 die Anzahl der steigenden Flanken des Prozesstaktes Sclk in einer Zeitspanne angibt, bis der Synchronisierungscode detektiert ist, nachdem die Phasendifferenz zwischen dem Prozesstakt Sclk und dem Rückgewinnungstakt Rclk gleich 0 ist, kann die Phasenverzögerung β des Synchronisierungscodes relativ zu dem Prozesstakt Sclk mittels Gleichung 1 berechnet werden.
Im Gegensatz hierzu kann, wenn die Frequenz des Prozesstaktes Sclk niedriger als die Frequenz des Prozesstaktes Rclk ist, wie im Zeitdiagramm von 9 dargestellt ist, da der Rückgewinnungstakt um 1/m bei jedem 1 clk des Prozesstaktes Sclk früher als der Prozesstakt ist, die Phasenverzögerung β des Synchronisierungscodes relativ zu dem Prozesstakt Sclk mittels Gleichung 2 berechnet werden.
Wie vorstehend beschrieben worden ist, ist es bei der vorliegenden Ausführungsform möglich, die Phasendifferenz zwischen dem Takt der Empfangsdaten und dem Prozesstakt des Slaves unter Verwendung einer Digitalschaltung zu berechnen. Im Ergebnis ist es möglich, eine ASIC mit hoher Portabilität und hoher Synchronisierungsleistung herzustellen.
Zweite Ausführungsform
10 ist ein Blockdiagramm zur Darstellung einer Ausgestaltung einer Phasendifferenzschätzungsschaltung, die als Phasendifferenzschätzungsvorrichtung einer zweiten Ausführungsform der vorliegenden Erfindung dient. 10 zeigt eine Ausgestaltung eines Slaves 21, der in 1 dargestellt ist. Der Slave 21 beinhaltet eine Phasendifferenzschätzungsschaltung 21-3 und einen Kristalloszillator 21-1. Die Phasendifferenzschätzungsschaltung 21-3 ist eine ASIC. Die Kommunikationsdaten werden von dem in 1 dargestellten Master 11 gesendet. In der in 10 dargestellten Phasendifferenzschätzungsschaltung 21-3 sind die gleichen konstituierenden Elemente wie diejenigen der in 3 dargestellten Phasendifferenzschätzungsschaltung 21-2 mit denselben Bezugszeichen wie bei der Phasendifferenzschätzungsschaltung 21-2 bezeichnet, wobei eine Beschreibung hiervon unterbleibt.
Die Phasendifferenzschätzungsschaltung 21-3 der in 10 dargestellten zweiten Ausführungsform und die Phasendifferenzschätzungsschaltung 21-2 der in 3 dargestellten ersten Ausführungsform unterscheiden sich dahingehend, dass ein Filter 219, so beispielsweise ein IIR-Filter (Infinite Impulse Response IIR) zwischen der Selbsthalteschaltung 216 und der Phasendifferenzberechnungseinheit 217 eingefügt ist, um einen Durchschnitt der Intervalle der Phasendifferenznull zu ermitteln. Die Selbsthalteschaltung 216 berechnet die Anzahl der steigenden Flanken des Prozesstaktes Sclk in einer Zeitspanne, bis die Phasendifferenz des nächsten Prozesstaktes Sclk und des nächsten Rückgewinnungstaktes Rclk gleich 0 ist, nachdem die Phasendifferenz zwischen dem Prozesstakt Sclk und dem Rückgewinnungstakt Rclk gleich 0 ist. Die Oszillationsfrequenzen der Kristalloszillatoren 11-1 und 21-1 können jedoch variieren, und es kann das Intervall der Phasendifferenznull variieren.
Bei der vorliegenden Ausführungsform bildet das Filter 219 den Durchschnitt der Intervalle der Phasendifferenznull, und es berechnet die Phasendifferenzberechnungseinheit 217 die Phasendifferenz. Hierdurch wird es möglich, dem Einfluss von Schwankungen im Intervall der Phasendifferenznull entgegenzuwirken.
Dritte Ausführungsform
11 ist ein Blockdiagramm zur Darstellung einer Ausgestaltung einer Phasendifferenzschätzungsschaltung, die als Phasendifferenzschätzungsvorrichtung einer dritten Ausführungsform der vorliegenden Erfindung dient. 11 zeigt eine Ausgestaltung des Masters 11 und des Slaves 21, die in 1 dargestellt sind. Der Slave 21 beinhaltet eine Phasendifferenzschätzungsschaltung 21-4, einen Kristalloszillator 21-1 und einen Kristalloszillator 21-5. Die Phasendifferenzschätzungsschaltung 21-4 ist eine ASIC. Die Kommunikationsdaten werden von dem Master 11 gesendet. Bei der in 11 dargestellten Phasendifferenzschätzungsschaltung 21-4 sind dieselben konstituierenden Elemente wie diejenigen der in 3 dargestellten Phasendifferenzschätzungsschaltung 21-2 mit denselben Bezugszeichen wie bei der Phasendifferenzschätzungsschaltung 21-2 bezeichnet, wobei eine Beschreibung hiervon unterbleibt.
Bei der Phasendifferenzschätzungsschaltung der ersten Ausführungsform erfährt, wenn eine Frequenzabweichung zwischen dem Kristalloszillator 11-1 des Masters 11 und dem Kristalloszillator 21-1 des Slaves 21 sehr klein ist, der Zähler 213 einen Overflow, und die Phasendifferenz bleibt unbekannt. Verwendet der Slave 21 den Kristalloszillator 21-1 beispielsweise mit einer Frequenz von 100 MHz ± 100 ppm, so ist die tatsächliche Frequenz zwischen 99,99 MHz und 100,01 MHz. Ist der Kristalloszillator 11-2 mit einer Frequenz von 99,96 MHz ± 100 ppm als Kristalloszillator zum Betreiben der Sendeschaltung 111 des Masters 11 vorgesehen, so liegt diese Frequenz annähernd zwischen 99,95 MHz und 99,97 MHz und überlappt nicht mit der Frequenz des Kristalloszillators 21-1.
In dem Master 11 ist der Kristalloszillator 11-2 separat von dem Kristalloszillator 11-1 vorgesehen und wird in der Sendeschaltung 111 verwendet. Sogar dann, wenn dieselbe Frequenz wie bei dem Kristalloszillator 11-1 des Masters 11 als Frequenz des Kristalloszillators 21-2, der den Prozesstakt des Slaves 21 erzeugt, verwendet wird, ist es möglich, einen Overflow des Zählers des Slaves 21, der als Zielort und zur Berechnung der Phasendifferenz dient, zuverlässig zu verhindern. Auf ähnliche Weise ist es sogar dann, wenn ein Kristalloszillator mit einer Frequenz von 100 MHz ± 100 ppm als Kristalloszillator für den Prozesstakt in dem Slave 22 verwendet wird, wenn der Kristalloszillator 21-5 mit einer Frequenz von 99,96 MHz ± 100 ppm als Kristalloszillator zum Betreiben der Sendeschaltung 218 in dem Slave 21 verwendet wird, möglich, einen Overflow des Zählers des Slaves 22, der als Zielort und zur Berechnung der Phasendifferenz dient, zuverlässig zu verhindern.
Bei den vorbeschriebenen Ausführungsformen ist die Phasendifferenzschätzungsschaltung als anwendungsspezifische integrierte Schaltung (ASIC) ausgestaltet. Die Phasendifferenzschätzungsschaltung kann jedoch auch in Form anderer integrierter Schaltungen (ICs) ausgestaltet sein, so beispielsweise als anwendungsspezifisches Standardprodukt (ASSP) oder feldprogrammierbares Gate Array (FPGA). Alle oder auch nur einige der Funktionen der Phasendifferenzschätzungsschaltung können durch Hardware, Software oder eine Kombination aus beidem verwirklicht sein. Funktionen, die durch Software verwirklicht sind, bezeichnen hierbei Funktionen, die durch einen Computer verwirklicht sind, der ein Programm liest und ausführt.
Obwohl vorstehend repräsentative Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, kann die vorliegende Erfindung auch in verschiedenen anderen Formen implementiert sein, ohne vom Wesen oder den wesentlichen Eigenschaften der Erfindung, die in den Ansprüchen der vorliegenden Anmeldung definiert sind, abzugehen. Daher sind die vorbeschriebenen Ausführungsformen lediglich exemplarisch, und die vorliegende Erfindung soll nicht beschränkend gedeutet werden. Der Umfang der vorliegenden Erfindung ist durch die Ansprüche und nicht durch die Beschreibung oder die Zusammenfassung beschränkt. Zusätzlich entsprechen alle äquivalenten Abwandlungen und Abänderungen innerhalb der Ansprüche ebenfalls dem Umfang der vorliegenden Erfindung.
Bezugszeichenliste

11: Master
21 bis 2n: Slave
11-1, 21-1: Kristalloszillator
111,218: Sendeschaltung
211: CDR
212: Phasendifferenznulldetektionsschaltung
213: Zähler
214: Synchronisierungscodedetektionsschaltung
215, 216: Selbsthalteschaltung
217: Phasendifferenzberechnungseinheit

Claims

Phasendifferenzschätzungsvorrichtung, umfassend: eine Rückgewinnungseinheit (211) zum Trennen von Rückgewinnungsdaten und eines Rückgewinnungstaktes von eingegebenen Kommunikationsdaten und Ausgeben der Rückgewinnungsdaten und des Rückgewinnungstaktes; eine Phasendifferenznulldetektionseinheit (212) zum Detektieren eines Zeitpunktes, zu dem eine Phasendifferenz zwischen einem erzeugten Prozesstakt und dem Rückgewinnungstakt gleich 0 ist; eine Synchronisierungscodedetektionseinheit (214) zum Detektieren eines Synchronisierungscodes, der in den Rückgewinnungsdaten beinhaltet ist, unter Verwendung des Rückgewinnungstaktes; und eine Phasendifferenzberechnungseinheit (217) zum Berechnen einer Phasendifferenz zwischen dem Synchronisierungscode und dem Prozesstakt unter Verwendung eines Verhältnisses zwischen einer ersten Anzahl von Takterzeugungszeiten des Prozesstaktes in einer Zeitspanne von einem ersten Zeitpunkt, zu dem die von der Phasendifferenznulldetektionseinheit detektierte Phasendifferenz gleich 0 ist, zu einem zweiten Zeitpunkt, zu dem die Phasendifferenz anschließend gleich 0 ist, und einer zweiten Anzahl von Takterzeugungszeiten des Prozesstaktes in einer Zeitspanne von dem ersten Zeitpunkt zu einem dritten Zeitpunkt, zu dem der Synchronisierungscode von der Synchronisierungscodedetektionseinheit detektiert wird.
Phasendifferenzschätzungsvorrichtung nach Anspruch 1, des Weiteren umfassend: einen Zähler (213) zum Zählen der Anzahl von steigenden oder fallenden Flanken des Prozesstaktes von dem ersten Zeitpunkt ab; eine erste Selbsthalteschaltung (215) zum Ausgeben eines Zählwertes des Zählers von dem ersten Zeitpunkt zu dem dritten Zeitpunkt auf Grundlage eines Synchronisierungscodedetektionssignals von der Synchronisierungscodedetektionseinheit; und eine zweite Selbsthalteschaltung (216) zum Ausgeben eines Zählwertes des Zählers von dem ersten Zeitpunkt zu dem zweiten Zeitpunkt, wobei die zweite Anzahl von Takterzeugungszeiten dem von der ersten Selbsthalteschaltung ausgegebenen Zählwert entspricht und die erste Anzahl von Takterzeugungszeiten dem von der zweiten Selbsthalteschaltung ausgegebenen Zählwert entspricht.
Phasendifferenzschätzungsvorrichtung nach Anspruch 2, wobei die Phasendifferenzberechnungseinheit (217) die Phasendifferenz zwischen dem Synchronisierungscode und dem Prozesstakt dadurch berechnet, dass ein Ausgabewert der ersten Selbsthalteschaltung durch einen Ausgabewert der zweiten Selbsthalteschaltung dividiert wird, wenn die Frequenz des Prozesstaktes höher als die Frequenz des Rückgewinnungstaktes ist.
Phasendifferenzschätzungsvorrichtung nach Anspruch 2, wobei die Phasendifferenzberechnungseinheit (217) die Phasendifferenz zwischen dem Synchronisierungscode und dem Prozesstakt dadurch berechnet, dass ein Wert, der durch Dividieren eines Ausgabewertes der ersten Selbsthalteschaltung durch einen Ausgabewert der zweiten Selbsthalteschaltung ermittelt wird, von 1 subtrahiert wird, wenn die Frequenz des Prozesstaktes niedriger als die Frequenz des Rückgewinnungstaktes ist.
Phasendifferenzschätzungsvorrichtung nach einem der Ansprüche 2 bis 4, wobei ein Filter (219) zum Bilden eines Durchschnittswertes von Intervallen zwischen Zeitpunkten, zu denen die Phasendifferenz gleich 0 ist, zwischen der zweiten Selbsthalteschaltung und der Phasendifferenzberechnungseinheit (217) vorgesehen ist.
Kommunikationsvorrichtung, umfassend: die Phasendifferenzschätzungsvorrichtung nach einem der Ansprüche 1 bis 5; einen ersten Oszillator (21-1) zum Erzeugen des Prozesstaktes; und einen zweiten Oszillator (21-5) zum Erzeugen eines Taktes mit einer Frequenz, die gegen die Frequenz des ersten Oszillators in einem bestimmten Ausmaß verschoben ist, wobei die Kommunikationsvorrichtung Sendekommunikationsdaten unter Verwendung des Taktes des zweiten Oszillators verarbeitet.