CN107968704B - 相位差推定装置以及具有该相位差推定装置的通信设备 - Google Patents
相位差推定装置以及具有该相位差推定装置的通信设备 Download PDFInfo
- Publication number
- CN107968704B CN107968704B CN201710970972.7A CN201710970972A CN107968704B CN 107968704 B CN107968704 B CN 107968704B CN 201710970972 A CN201710970972 A CN 201710970972A CN 107968704 B CN107968704 B CN 107968704B
- Authority
- CN
- China
- Prior art keywords
- phase difference
- clock
- processing
- synchronous code
- moment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004891 communication Methods 0.000 title claims abstract description 42
- 238000012545 processing Methods 0.000 claims abstract description 84
- 230000001360 synchronised effect Effects 0.000 claims abstract description 54
- 238000012360 testing method Methods 0.000 claims abstract description 16
- 238000011084 recovery Methods 0.000 claims abstract description 13
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 abstract description 22
- 238000010586 diagram Methods 0.000 description 23
- 239000013078 crystal Substances 0.000 description 21
- 238000000034 method Methods 0.000 description 5
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明提供一种相位差推定装置以及具有该相位差推定装置的通信设备。相位差推定装置具有：恢复部，其从所输入的通信数据中分离并输出恢复数据和恢复时钟；相位差零检测部，其检测所生成的处理时钟与恢复时钟的相位差为零的时刻；同步码检测部，其使用恢复时钟来检测恢复数据所包含的同步码；相位差计算部，其使用第二时钟产生次数相对于第一时钟产生次数之比，求出同步码与处理时钟的相位差，其中，第一时钟产生次数是从由相位差零检测部检测出的相位差为零的第一时刻起到下一相位差为零的第二时刻为止的处理时钟的产生次数，第二时钟产生次数是从第一时刻起到由同步码检测部检测同步码的第三时刻为止的处理时钟的产生次数。
Description
技术领域
本发明涉及求出所输入的通信数据所包含的同步码与处理时钟的相位差的相位差推定装置以及通信设备。
背景技术
以往，提出了取得主设备与从属设备的同步的方法。但是，在从属设备从主设备接收到的通信数据与从属设备的处理时钟之间存在相位差，该相位差成为主设备与从属设备的同步误差。
作为消除相位差造成的主设备与从属设备的同步误差的技术，例如在专利文献1中公开了进行通信设备间的时刻同步这样的系统。具体来说，该系统从主设备经由通信线路向从属设备发送用于时刻同步的通信数据。从属设备在用于该时刻同步的通信数据通过从属设备内的时钟域边界时，通过CDR(Clock Data Recovery：时钟数据恢复)测定通信数据的相位与移动目的地时钟域的时钟信号的相位之相位差。通过这样设定，从属设备可以通过测定出的相位差来进行从属设备的时刻校正。
作为与本发明相关联的技术，在专利文献2中公开了时间测定电路。具体来说，通过两个振荡器10和20生成周期差△T的时钟信号CLK1和CLK2，根据该时钟信号CLK1输出发送脉冲SP。接收与发送脉冲SP对应的反射波，输出接收脉冲RP。然后，相位比较器30将时钟信号CLK1与CLK2的相位进行比较，输出同相信号P1，相位比较器40将接收脉冲RP与时钟信号CLK2的相位进行比较，输出同相信号P2。计数器电路50输出同相信号P1之后，对输出同相信号P2期间的时钟信号CLK1进行计数，根据其计数值N与时钟信号CLK1和CLK2的周期差△T来测定发送脉冲SP与接收脉冲RP的时间差τ。
现有技术文献
专利文献1：日本特开2016-119548号公报
专利文献2：日本特开2002-196087号公报
在专利文献1中记载有从CDR(clock data recovery)取得相位差信息这样的内容(参照专利文献1图8的CDR27等)。在制作单元的通信和同步等用的ASIC(ApplicationSpecific Integrated Circuit：专用集成电路)时，准备CDR作为ASIC供应商的IP核，能否取得相位差信息取决于CDR。此外，有时即使从某个CDR取得了相位差信息该CDR也成为瓶颈，未必能通过其他技术或其他ASIC供应商制作相同的ASIC使得移植性低。
作为其他方法，考虑使用DLL(delay-locked loop：延迟锁定环)等模拟电路获得相位差信息，但是同样地移植性低。
此外，在专利文献2中，只通过数字电路来求接收脉冲与CLK1的相位差，由于是每个时钟接收的脉冲，因此虽然能够求出相位差，但是无法将其应用于不是每个时钟出现的同步用的通信数据。
发明内容
因此，本发明的目的在于提供一种具有相位差推定装置的通信设备，其能够通过数字电路求出接收数据的同步数据与处理时钟的相位差。
(1)本发明涉及的相位差推定装置具有：恢复部，其从所输入的通信数据中分离并输出恢复数据和恢复时钟；相位差零检测部，其检测所生成的处理时钟与所述恢复时钟的相位差为零的时刻；同步码检测部，其使用所述恢复时钟来检测所述恢复数据所包含的同步码；以及相位差计算部，其使用第二时钟产生次数相对于第一时钟产生次数之比，求出所述同步码与所述处理时钟的相位差，其中，所述第一时钟产生次数是从由所述相位差零检测部检测出的相位差为零的第一时刻起到下一相位差为零的第二时刻为止的所述处理时钟的产生次数，所述第二时钟产生次数是从所述第一时刻起到由所述同步码检测部检测同步码的第三时刻为止的所述处理时钟的产生次数。
(2)在上述(1)的相位差推定装置中，优选的是，所述相位差推定装置具有：计数器，其从所述第一时刻起对所述处理时钟的上升次数或者下降次数进行计数；第一闩锁电路，其根据来自所述同步码检测部的同步码检测信号，输出从所述第一时刻起到所述第三时刻为止的所述计数器的计数值；以及第二闩锁电路，其输出从所述第一时刻起到所述第二时刻为止的所述计数器的计数值，
所述第二时钟产生次数与从所述第一闩锁电路输出的计数值对应，所述第一时钟产生次数与从所述第二闩锁电路输出的计数值对应。
(3)在上述(2)的相位差推定装置中，优选的是，所述相位差计算部在所述处理时钟的频率比所述恢复时钟的频率高时，通过将所述第一闩锁电路的输出值除以所述第二闩锁电路的输出值来求出所述同步码与所述处理时钟的相位差。
(4)在上述(2)的相位差推定装置中，优选的是，所述相位差计算部在所述处理时钟的频率比所述恢复时钟的频率低时，通过从1减去所述第一闩锁电路的输出值除以所述第二闩锁电路的输出值而得的值来求出所述同步码与所述处理时钟的相位差。
(5)在上述(2)～(4)中任一项的相位差推定装置中，优选的是，在所述第二闩锁电路与所述相位差计算部之间设置滤波器，该滤波器用于取得所述相位差为零的时刻的间隔的平均值。
(6)本发明涉及的通信设备具有：上述(1)～(5)中任一项所述的相位差推定装置；生成所述处理时钟的第一振荡器；以及第二振荡器，其生成与所述第一振荡器的频率错开了一定宽度频率而得的频率的时钟，
所述通信设备使用所述第二振荡器的时钟对发送用通信数据进行信号处理。
根据本发明，能够通过数字电路求出接收数据的同步数据与处理时钟的相位差。
附图说明
图1是表示具有主设备和多个从属设备的通信系统的结构图。
图2是表示从主设备接收到的通信数据与在从属设备的处理部进行处理的时钟而同步的通信数据的相位差的图。
图3是表示成为本发明第一实施方式的相位差推定装置的相位差推定电路的结构的框图。
图4是表示相位差推定电路的动作的时序图。
图5是表示相位差0检测电路的结构的框图、以及处理时钟Sclk的频率比恢复时钟Rclk低时的时序图。
图6是表示处理时钟Sclk的频率比恢复时钟Rclk高时的时序图。
图7是表示同步码检测电路的结构的框图。
图8是表示用于对相位差计算部中的处理时钟的频率比恢复时钟高时的计算式进行说明的时序图。
图9是表示用于对相位差计算部中的处理时钟的频率比恢复时钟低时的计算式进行说明的时序图。
图10是表示成为本发明第二实施方式的相位差推定装置的相位差推定电路的结构的框图。
图11是表示成为本发明第三实施方式的相位差推定装置的相位差推定电路的结构的框图。
符号说明
11 主设备
21～2n 从属设备
11-1、21-1 晶体振荡器
111、218 发送电路
211 CDR
212 相位差0检测电路
213 计数器
214 同步码检测电路
215、216 闩锁电路
217 相位差计算部
具体实施方式
以下，使用附图对本发明的实施方式进行说明。
首先，对作为通信设备而具有主设备和多个从属设备的通信系统的结构进行说明。
图1是表示具有主设备和多个从属设备的通信系统的结构图。图1的通信系统具有主设备11和n个(n是正整数)从属设备21～2n。在图1中示出了从属设备的数量是4个以上(n＞3)。
主设备11向相邻的从属设备21发送通信延迟时间测定信号A。从属设备21在接收信号A时将信号B发送给主设备11。主设备11求出从接收信号A起到接收信号B为止的时间减去自从属设备21接收信号A起到发送信号B为止的时间而得的值。主设备11将求出的值除以2而得的值作为主设备11与从属设备21之间的通信延迟时间td。然后，主设备11将该通信延迟时间td与发送时的时刻T1的数据发送给从属设备21，从属设备21将对接收到的主设备11的时刻T1加上通信延迟时间td而得的值作为当前的时刻T2(＝T1+td)。这样，主设备11与从属设备21之间的同步完成。
从属设备21与从属设备22的同步和主设备11与从属设备21的同步同样地进行。此时，从属设备21与主设备11同样地进行动作。自从属设备23至从属设备2n的从属设备间的同步也和主设备11与从属设备21的同步同样地进行。
如图2所示，在从属设备21的接收部从主设备11接收到的通信数据与由处理时钟处理的通信数据之间存在相位差α，相位差α成为主设备11与从属设备21的同步误差。相位差α最大为1个处理时钟。同样地，当在从属设备21至从属设备2n的从属设备间取得同步时，主设备11与从属设备2n之间的同步误差最大为n×(1个处理时钟)。因此，为了消除该同步误差，要求推定相位差的电路。
以下，对通过数字电路求出接收数据的时钟与从属设备的处理时钟之相位差的相位差推定装置进行说明。
(第一实施方式)
图3表示成为本发明第一实施方式的相位差推定装置的相位差推定电路的结构的框图。图4是表示相位差推定电路的动作的时序图。图3示出了图1所示的主设备11与从属设备21的结构。从属设备21具有相位差推定电路21-2和晶体振荡器21-1。相位差推定电路21-2是ASIC(application specific integrated circuit)。主设备11具有晶体振荡器11-1和发送电路111。
本实施方式的相位差推定电路21-2如图3所示，具有：作为恢复部的CDR(clockdata recovery)211、作为相位差零检测部的相位差0检测电路212、计数器213、作为同步码检测部的同步码检测电路214、两个闩锁电路215、216、以及相位差计算部217。此外，相位差推定电路21-2具有：发送电路218，其使用由晶体振荡器21-1生成的处理时钟Sclk向从属设备22发送通信数据。
CDR211是如下电路：基于从主设备11输送来的通信数据，输出图4所示的恢复数据Rdata和使用其的恢复时钟Rclk，以便能够供ASIC即相位差推定电路21-2使用。准备CDR211作为ASIC供应商的IP核。恢复时钟和恢复数据是CDR的基本要素，无论怎样的CDR都输出恢复时钟和恢复数据。
相位差0检测电路212在从CDR211输出的恢复时钟Rclk与从晶体振荡器21-2输出的处理时钟Sclk的相位差为0时，作为相位差0信号将脉冲Pzero输出给计数器213和闩锁电路216。此外，将两个时钟Rclk、Sclk中哪一个较快作为相位差方向信号输出给相位差计算部217。相位差0检测电路212的具体处理内容在后面进行叙述。
同步码检测电路214如图4所示当在恢复数据Rdata中检测同步码时，将脉冲Sync输出给闩锁电路215的闩锁端子(latch端子)。同步码被插入到恢复数据Rdata中的通常数据之间。
计数器213在脉冲Pzero输入到清零端子(clr端子)时，使输出D1为“0”，每当时钟端子(clk端子)的信号上升时，向输出D1加上“+1”。输出D1被输出至闩锁电路215、216的数据端子(data端子)。计数器213从相位差为0的时刻起，对处理时钟Sclk的信号上升次数进行计数。计数器213也可以对处理时钟Sclk的信号下降次数进行计数。
闩锁电路215、216分别在输入到闩锁端子(latch端子)的信号电平为“1”时，保持输入到数据端子(data端子)的输出D1的计数值，将输出D3、D2输出至相位差计算部217。
相位差计算部217是计算处理时钟Sclk与同步码的相位差的电路。相位差计算部217的具体处理内容在后面进行叙述。
图5是表示相位差0检测电路的结构的框图，以及表示处理时钟Sclk的频率比恢复时钟Rclk低时的时序图。图6表示处理时钟Sclk的频率比恢复时钟Rclk高时的时序图。
相位差0检测电路212具有：计数器2121、相位差处理部2122、或电路2123以及相位差方向检测部2124。
首先，对计数器2121进行说明。
恢复时钟Rclk与主设备11的处理时钟大致一致，该主设备11发送输入到CDR211的通信数据。设定成恢复时钟Rclk的频率与从属设备21的处理时钟Sclk的频率相同。但是，实际上因晶体振荡器的个体差异造成恢复时钟Rclk的频率与从属设备21的处理时钟Sclk的频率略微不同，随着时间经过恢复时钟Rclk的相位与处理时钟Sclk的相位偏差。
通常情况下，若计数器2121通过处理时钟Sclk对恢复时钟Rclk的上升次数进行计数，则在处理时钟前进1的期间，恢复时钟Rclk的上升次数为1。但是，在相位差为0的时刻，若计数器2121通过处理时钟Sclk来对恢复时钟Rclk的上升次数进行计数，则在处理时钟前进1的期间，恢复时钟Rclk的上述次数为0或2。
如图5的时序图所示在处理时钟Sclk的频率比恢复时钟Rclk低时，若通过处理时钟Sclk来对恢复时钟Rclk的上升次数进行计数，则在处理时钟前进1的期间，恢复时钟Rclk的上升次数为2。
另一方面，如图6的时序图所示，在处理时钟Sclk的频率比恢复时钟Rclk高时，若计数器2121通过处理时钟Sclk对恢复时钟Rclk的上升次数进行计数，则在处理时钟前进1的期间，恢复时钟Rclk的上升次数为0。
这样，在相位差0的时刻计数器2121的输出为0或2，在此外的时刻由于计数器2121的输出为1，因此知晓相位差0的时刻。计数器2121的输出被输出到相位差处理部2122。
相位差处理部2122在从计数器2121输入的计数值为0时，将信号电平“1”的信号输出到或电路2123的一个输入端子以及相位差方向检测部2124的端子a，在计数值为2时，将信号电平“1”的信号输出到或电路2123的另一个输入端子以及相位差方向检测部2124的端子b。
另外，这里相位差0检测电路212的计数器2121通过处理时钟Sclk来对恢复时钟Rclk的上升次数进行计数，也可以通过处理时钟Sclk来对恢复时钟Rclk的下降次数进行计数。
或电路2123在计数值为0或2时输出信号电平“1”。相位差方向检测部2124在信号电平“1”的信号输入到端子a时输出信号电平“0”的信号，在信号电平“1”的信号输入到端子b时输出信号电平“1”的信号，在信号电平“1”的信号没有输入到端子a、端子b时锁定。通过相位差方向检测部2124的输出可以明确处理时钟Sclk的相位向哪个方向偏离。相位差方向检测部2124在输出信号电平“0”的信号时(计数值为0时)，处理时钟Sclk的频率比恢复时钟Rclk高。而当相位差方向检测部2124输出信号电平“1”的信号时(计数值为2时)，处理时钟Sclk的频率比恢复时钟Rclk低。
接下来，一边参照图7一边对同步码检测电路进行说明。图7是表示同步码检测电路的结构的框图。作为同步码使用通常通信数据中没有输出的码数据。同步码检测电路214例如如果同步码是8位(bit)同步码，则具有8个触发器(flip-flop)2141～2148，敲击恢复数据Rdata八次。并且，同步码检测电路214在预先登记于比较电路2149的数据与分别来自触发器2141～2148的输出一致时，作为检测出同步码的信号，将信号电平“1”的信号作为输出Sync输出。
最后，一边参照图3一边对相位差计算部217进行说明。
如上所述，闩锁电路215的输出D3、闩锁电路216的输出D2、以及相位差方向检测部2124的相位差方向输出被输入到相位差计算部217。
这里，闩锁电路215的输出D3表示处理时钟Sclk与恢复时钟Rclk的相位差为0时起到检测同步码时为止的处理时钟Sclk的上升次数。同样地，闩锁电路216的输出D2表示处理时钟Sclk与恢复时钟Rclk的相位差为0时起到下一次理时钟Sclk与恢复时钟Rclk的相位差为0时为止的处理时钟Sclk的上升次数。此外，相位差方向检测部2124输出的相位差方向信号是表示处理时钟Sclk的频率与恢复时钟Rclk的频率哪个高的信息。
闩锁电路216的输出D2的上升次数与相位差0检测电路212检测出的、处理时钟Sclk与恢复时钟Rclk的相位差为0的时刻(成为第一时刻)起到下一处理时钟Sclk与恢复时钟Rclk的相位差为0的时刻(成为第二时刻)为止的、处理时钟Sclk的时钟产生次数(成为第一时钟产生次数)对应。
闩锁电路215的输出D3的上升次数与相位差0检测电路212检测出的、处理时钟Sclk与恢复时钟Rclk的相位差为0的时刻(成为第一时刻)起到由同步码检测电路214检测同步码的时刻(成为第三时刻)为止的、处理时钟Sclk的时钟产生次数(成为第二时钟产生次数)对应。
在本实施方式中，使用计数器213、闩锁电路215、216求出第一以及第二时钟产生次数，也可以通过其他电路结构求出。
相位差计算部217根据闩锁电路215的输出D3、闩锁电路216的输出D2、和相位差0检测电路212的相位差方向输出，以如下方式计算同步码与处理时钟的相位差。
同步码相对于处理时钟Sclk的相位延迟β，在处理时钟Sclk的频率比恢复时钟Rclk的频率高时，通过公式1(表示为数学式1)求出，在处理时钟Sclk的频率比恢复时钟Rclk的频率低时，通过公式2(表示为数学式2)求出。
【数学式1】
(闩锁电路215的输出值)/(闩锁电路216的输出值)··(公式1)
【数学式2】
1-(闩锁电路215的输出值)/(闩锁电路216的输出值)··(公式2)
使用图8、图9对数学式1、数学式2进行说明。图8是处理时钟的频率比恢复时钟的频率高时的时序图。图9是处理时钟的频率比恢复时钟的频率低时的时序图。
在处理时钟Sclk的频率比恢复时钟Rclk的频率高时，如图8的时序图所示，在处理时钟Sclk的闩锁电路216的输出次数中，恢复时钟Rclk比处理时钟Sclk延迟1个处理时钟，因此，恢复时钟Rclk按每个处理时钟Sclk的lclk比处理时钟Sclk延迟1/(闩锁电路216的输出次数m)的量。闩锁电路215的输出是处理时钟Sclk与恢复时钟Rclk的相位差为0时起到检测同步码时为止的处理时钟Sclk的上升次数，因此，可以通过数学式1求出同步码相对于处理时钟Sclk的相位延迟β。
反之，当处理时钟Sclk的周期比恢复时钟Rclk的频率低时，如图9的时序图所示，按每个处理时钟Sclk的lclk比处理时钟提早1/m的量，因此可以通过数学式2求出同步码相对于处理时钟Sclk的相位延迟β。
如上所述，在本实施方式中，可以通过数字电路求出接收数据的时钟与从属设备的处理时钟的相位差，由此，能够制作移植性高且同步性能高的ASIC。
(第二实施方式)
图10是表示成为本发明第二实施方式的相位差推定装置的相位差推定电路的结构的框图。图10示出了从属设备21的结构。从属设备21具有相位差推定电路21-3和晶体振荡器21-1。相位差推定电路21-3是ASIC。从图1的主设备11发送通信数据。在图10的相位差推定电路21-3中，对与图3的相位差推定电路21-2相同结构部件标注相同符号而省略说明。
图10所示的本第二实施方式的相位差推定电路21-3与图3所示的第一实施方式的相位差推定电路21-2的不同在于：在闩锁电路216与相位差计算部217之间放入IIR(Infinite Impulse Response，无限脉冲响应)滤波器等滤波器219，取得相位差0的间隔平均值。在闩锁电路216中，求出处理时钟Sclk与恢复时钟Rclk的相位差为0时起到下一处理时钟Sclk与恢复时钟Rclk的相位差为0时为止的处理时钟Sclk的上升次数，但是有时晶体振荡器11-1、21-1的振荡频率变动，使得相位差0的间隔也变动。
在本实施方式中，滤波器219取得相位差0的间隔平均值，相位差计算部217进行相位差的计算，由此，可以抑制相位差0的间隔的变动造成的影响。
(第三实施方式)
图11是表示成为本发明第三实施方式的相位差推定装置的相位差推定电路的结构的框图。图11示出了图1所示的主设备11与从属设备21的结构。从属设备21具有相位差推定电路21-4、晶体振荡器21-1以及晶体振荡器21-5。相位差推定电路21-4是ASIC。从主设备11发送通信数据。在图11的相位差推定电路21-4中，对与图3的相位差推定电路21-2相同结构部件标注相同符号而省略说明。
在第一实施方式的相位差推定电路中，当主设备11的晶体振荡器11-1与从属设备21的晶体振荡器21-1的频率偏差微小时，计数器213溢出(overflow)，导致无法知晓相位差。
在从属设备21中，例如在使用了100MHz±100ppm的晶体振荡器21-1时，实际的频率为99.99MHz～100.01MHz的频率。当作为主设备11的发送电路111的驱动用而准备了99.96MHz±100ppm的频率的晶体振荡器11-2时，该频率大约为99.95MHz～99.97MHz，因此，与晶体振荡器21-1的频率不重叠。
在主设备11中，准备了与晶体振荡器11-1不同的晶体振荡器11-2用于发送电路111。作为产生从属设备21的处理时钟的晶体振荡器21-1即使使用与主设备11的晶体振荡器11-1相同发送频率的振荡器，也能可靠地防止作为发送目的地的从属设备21的计数器的溢出而求出相位差。
同样地，在从属设备22中即使100MHz±100ppm的晶体振荡器被用作处理时钟用，从属设备21中若将99.96MHz±100ppm的频率的晶体振荡器21-5用作发送电路218的驱动用，则能可靠地防止作为发送目的地的从属设备22的计数器的溢出而求出相位差。
在以上所说明的各实施方式中，相位差推定电路由ASIC(Application SpecificIntegrated Circuit，专用集成电路)构成，但是也可以由ASSP(Application SpecificStandard Product，专用标准产品)、FPGA(Field Programmable Gate Array，现场可编程门阵列)等其他集成电路(IC)构成。也可以通过硬件、软件或者它们的组合来实现相位差推定电路的全部功能或者部分功能。这里，所谓通过软件实现是由计算机读入程序来执行来实现。
以上，对本发明的代表性实施方式进行了说明，但是本发只要不脱离由本申请的权利要求所规定的其精神或者主要特征，可以通过其他各种方式来实施。因此，上述的各实施方式只是简单的示例，并非限定性解释。本发明的范围是由权利要求书表示的范围，并非局限于说明书或摘要。并且，属于权利要求书等同范围的变形和变更全部是本发明范围内的内容。
Claims (6)
1.一种相位差推定装置，其特征在于，具有：
恢复部，其从所输入的通信数据中分离并输出恢复数据和恢复时钟；
相位差零检测部，其检测所生成的处理时钟与所述恢复时钟的相位差为零的时刻；
同步码检测部，其使用所述恢复时钟来检测所述恢复数据所包含的同步码；以及
相位差计算部，其使用第二时钟产生次数相对于第一时钟产生次数之比，求出所述同步码与所述处理时钟的相位差，其中，所述第一时钟产生次数是从由所述相位差零检测部检测出的相位差为零的第一时刻起到下一相位差为零的第二时刻为止的所述处理时钟的产生次数，所述第二时钟产生次数是从所述第一时刻起到由所述同步码检测部检测同步码的第三时刻为止的所述处理时钟的产生次数。
2.根据权利要求1所述的相位差推定装置，其特征在于，
所述相位差推定装置还具有：
计数器，其从所述第一时刻起对所述处理时钟的上升次数或者下降次数进行计数；
第一闩锁电路，其根据来自所述同步码检测部的同步码检测信号，输出从所述第一时刻起到所述第三时刻为止的所述计数器的计数值；以及
第二闩锁电路，其输出从所述第一时刻起到所述第二时刻为止的所述计数器的计数值，
所述第二时钟产生次数与从所述第一闩锁电路输出的计数值对应，所述第一时钟产生次数与从所述第二闩锁电路输出的计数值对应。
3.根据权利要求2所述的相位差推定装置，其特征在于，
所述相位差计算部在所述处理时钟的频率比所述恢复时钟的频率高时，通过将所述第一闩锁电路的输出值除以所述第二闩锁电路的输出值来求出所述同步码与所述处理时钟的相位差。
4.根据权利要求2所述的相位差推定装置，其特征在于，
所述相位差计算部在所述处理时钟的频率比所述恢复时钟的频率低时，通过从1减去将所述第一闩锁电路的输出值除以所述第二闩锁电路的输出值而得的值来求出所述同步码与所述处理时钟的相位差。
5.根据权利要求2～4中任一项所述的相位差推定装置，其特征在于，
在所述第二闩锁电路与所述相位差计算部之间设置滤波器，该滤波器用于取得所述相位差为零的时刻的间隔的平均值。
6.一种通信设备，其特征在于，具有：
权利要求1～5中任一项所述的相位差推定装置；
生成所述处理时钟的第一振荡器；以及
第二振荡器，其生成与所述第一振荡器的频率错开了一定宽度频率而得的频率的时钟，
所述通信设备使用所述第二振荡器的时钟对发送用通信数据进行信号处理。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016-205744 | 2016-10-20 | ||
| JP2016205744A JP6312772B1 (ja) | 2016-10-20 | 2016-10-20 | 位相差推定装置及びその位相差推定装置を備えた通信機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107968704A CN107968704A (zh) | 2018-04-27 |
| CN107968704B true CN107968704B (zh) | 2019-03-01 |
Family
ID=61866158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710970972.7A Active CN107968704B (zh) | 2016-10-20 | 2017-10-18 | 相位差推定装置以及具有该相位差推定装置的通信设备 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10110371B2 (zh) |
| JP (1) | JP6312772B1 (zh) |
| CN (1) | CN107968704B (zh) |
| DE (1) | DE102017009587B4 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113206665A (zh) * | 2021-03-15 | 2021-08-03 | 新华三技术有限公司 | 一种信号采样方法及装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3594362B2 (ja) * | 1995-06-15 | 2004-11-24 | 松下電器産業株式会社 | クロック再生装置 |
| JP2002196087A (ja) | 2000-12-26 | 2002-07-10 | Gakuho Go | 時間測定回路 |
| JP3721158B2 (ja) * | 2002-11-15 | 2005-11-30 | 埼玉日本電気株式会社 | 移動端末機 |
| JP4335586B2 (ja) * | 2003-06-11 | 2009-09-30 | Ｎｅｃエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
| US8705680B2 (en) | 2006-06-29 | 2014-04-22 | Nippon Telegraph And Telephone Corporation | CDR circuit |
| WO2008152755A1 (ja) * | 2007-06-11 | 2008-12-18 | Panasonic Corporation | タイミングリカバリ回路、通信ノード、ネットワークシステム、及び電子機器 |
| EP2518629A4 (en) * | 2009-12-25 | 2013-08-07 | Fujitsu Ltd | SIGNAL RECEPTION SWITCHING, MEMORY CONTROL, PROCESSOR, COMPUTER AND PHASE CONTROL METHOD |
| JP2014171014A (ja) * | 2013-03-01 | 2014-09-18 | Nec Saitama Ltd | 移動体無線基地局装置、同期制御方法および同期制御プログラム |
| US9521636B2 (en) * | 2014-04-22 | 2016-12-13 | Nxp Usa, Inc. | Synchronization circuitry, common public radio interface enable device, and a method of synchronizing a synchronized clock signal of a second transceiver to a clock of a first transceiver |
| JP6312588B2 (ja) * | 2014-12-19 | 2018-04-18 | ファナック株式会社 | 通信機器の時刻同期システム |
| WO2016134524A1 (en) * | 2015-02-27 | 2016-09-01 | Lattice Semiconductor Corporation | Phase tracking for clock and data recovery |
-
2016
- 2016-10-20 JP JP2016205744A patent/JP6312772B1/ja active Active
-
2017
- 2017-10-16 DE DE102017009587.6A patent/DE102017009587B4/de active Active
- 2017-10-17 US US15/785,594 patent/US10110371B2/en active Active
- 2017-10-18 CN CN201710970972.7A patent/CN107968704B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018067824A (ja) | 2018-04-26 |
| DE102017009587A1 (de) | 2018-04-26 |
| US20180115411A1 (en) | 2018-04-26 |
| US10110371B2 (en) | 2018-10-23 |
| JP6312772B1 (ja) | 2018-04-18 |
| DE102017009587B4 (de) | 2019-03-28 |
| CN107968704A (zh) | 2018-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7734002B2 (en) | Phase difference detector having concurrent fine and coarse capabilities | |
| US20130142238A1 (en) | High resolution symbol timing tracking | |
| US9071234B2 (en) | High-resolution link-path delay estimator and method for estimating a signal-path delay | |
| CN108881718B (zh) | 多组tdi cmos成像系统的同步控制方法 | |
| CN110932815A (zh) | 一种时间同步方法、装置、网络设备及存储介质 | |
| EP2871494B1 (en) | Phase-alignment between clock signals | |
| CN109254941B (zh) | 基于fpga的串行信号时钟同步方法、串转并方法及装置 | |
| US9031182B2 (en) | Method and circuit for clock recovery of a data stream description | |
| US7613263B2 (en) | Clock and data recovery method and apparatus | |
| US8433000B2 (en) | Method and circuit for receiving data | |
| CN107306178A (zh) | 时脉数据回复装置与方法 | |
| US9077328B1 (en) | Method and apparatus for reference-less repeater with digital control | |
| CN109217852A (zh) | 用于脉宽调制时钟信号的解调器 | |
| KR101733660B1 (ko) | 10gbase―t 시스템에서 데이터 보조 타이밍 복원을 위한 방법 및 장치 | |
| CN107968704B (zh) | 相位差推定装置以及具有该相位差推定装置的通信设备 | |
| US8294501B1 (en) | Multiphase clock generation and calibration | |
| US9490968B2 (en) | CDR voter with improved frequency offset tolerance | |
| CN101719858B (zh) | Can控制器的位时序的同步处理方法 | |
| US7386042B1 (en) | Jitter measurement | |
| JP6965772B2 (ja) | 信号受信装置、パラメータ推定方法及びプログラム | |
| US10033523B1 (en) | Circuit for and method of measuring latency in an integrated circuit | |
| CN103905137B (zh) | 基于fpga的同步脉冲抖动抑制方法及系统 | |
| TWI445379B (zh) | 時序恢復控制器及其操作方法 | |
| CN110784213A (zh) | 失锁检测器 | |
| JP4593993B2 (ja) | 周波数安定度測定装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |