DE102016119111A1 - Verfahren zum herstellen von halbleiterwafern und verfahren zum herstellen einer halbleitervorrichtung - Google Patents

Verfahren zum herstellen von halbleiterwafern und verfahren zum herstellen einer halbleitervorrichtung Download PDF

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Johannes Freund
Helmut Öfner
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Abstract

Eine Ausführungsform eines Verfahrens zum Herstellen von Halbleiterwafern umfasst ein Bestimmen zumindest einer Materialeigenschaft für zumindest zwei Positionen eines Halbleiteringots (S100). Eine Notch oder eine Flat wird in einem Halbleiteringot entlang einer axialen Richtung verlaufend ausgebildet (S110). Eine Vielzahl von Markierungen wird im Halbleiteringot gebildet. Zumindest einige der Vielzahl von Markierungen an verschiedenen Positionen entlang der axialen Richtung sind durch ein charakteristisches Merkmal, das in Abhängigkeit von der zumindest einen Materialeigenschaft festgelegt wurde, voneinander unterscheidbar (S120). Der Halbleiteringot wird dann in Halbleiterwafer zerschnitten (S130).

Description

  • HINTERGRUND
  • Halbleiterdotierungsprozesse sind wesentlich in einer Frontend-of-Line-(FEOL-)Bearbeitung zum Herstellen von Halbleiterzonen unterschiedlichen Leitfähigkeitstyps, zum Beispiel pdotierter und n-dotierter Halbleiterzonen. Eine präzise und kostengünstige Dotierung eines Halbleiterkörpers, zum Beispiel eine Hintergrunddotierung eines Halbleiterwafers, ist wünschenswert, um Anforderungen an bestimmte Vorrichtungseigenschaften zu erfüllen, zum Beispiel Anforderungen an eine Durchbruchspannung, Durchbruchfestigkeit oder Weichheit. Diese Anforderungen zu erfüllen wird noch anspruchsvoller, wenn man zu größeren Ingotlängen und größeren Waferdurchmessern übergeht.
  • ZUSAMMENFASSUNG
  • Die Aufgabe wird gelöst durch die Lehre der unabhängigen Patentansprüche. Weiterbildungen sind Gegenstand der abhängigen Patentansprüche.
  • Die vorliegende Offenbarung bezieht sich auf ein Verfahren zum Herstellen von Halbleiterwafern. Das Verfahren umfasst ein Bestimmen zumindest einer Materialeigenschaft für zumindest zwei Positionen eines Halbleiteringots. Das Verfahren umfasst ferner ein Ausbilden einer Kerbe bzw. Notch oder einer Flat bzw. geraden Kante im Halbleiteringot, die sich entlang einer axialen Richtung erstreckt. Das Verfahren umfasst weiter ein Ausbilden einer Vielzahl von Markierungen im Umfang des Halbleiteringots. Zumindest einige der Vielzahl von Markierungen an verschiedenen Positionen entlang der axialen Richtung sind durch ein charakteristisches Merkmal voneinander unterscheidbar, das in Abhängigkeit von zumindest einer Materialeigenschaft festgelegt ist. Das Verfahren umfasst ferner ein Zerschneiden des Halbleiteringots in Halbleiterwafer.
  • Die vorliegende Offenbarung bezieht sich auch auf ein Verfahren zum Herstellen einer Halbleitervorrichtung. Das Verfahren umfasst ein Bestimmen einer Materialeigenschaft eines Halbleiterwafers durch Analysieren einer Markierung an einem Umfang des Halbleiterwafers, wobei die Markierung von einer Flat verschieden ist. Das Verfahren umfasst weiter ein Einstellen zumindest eines von Protonenbestrahlungs- und Ausheilparametern basierend auf der Materialeigenschaft. Das Verfahren umfasst ferner ein Bestrahlen des Halbleiterwafers mit Protonen und danach ein Ausheilen des Halbleiterwafers basierend auf dem zumindest einen der eingestellten Protonenbestrahlungs- und Ausheilparameter.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in die Offenbarung einbezogen und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien der Erfindung. Andere Ausführungsbeispiele und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
  • 1 ist ein schematisches Flussdiagramm zum Veranschaulichen eines Verfahrens zum Herstellen von Halbleiterwafern, die eine Notch oder eine Flat und eine Vielzahl von Markierungen in Umfang der Halbleiterwafer aufweisen, gemäß einer Ausführungsform.
  • 2 ist eine schematische Draufsicht eines Halbleiterwafers mit einer Markierung in einer Winkeldistanz θ von der Notch gemäß einer Ausführungsform.
  • 3 stellt schematische Ansichten von Markierungen, die sich in der Form von einer ersten charakteristischen Form zu einer zweiten charakteristischen Form ändern, gemäß einer Ausführungsform dar.
  • 4 ist eine schematische Draufsicht eines Halbleiterwafers mit einer Vielzahl von Markierungen, die entlang dem Umfang des Halbleiterwafers angeordnet sind, wobei die Vielzahl von Markierungen einen digitalen Code repräsentiert, gemäß einer Ausführungsform.
  • 5 ist eine schematische Seitenansicht und eine schematische Schnittansicht eines Halbleiterwafers mit einer Vielzahl von Markierungen, die entlang einer axialen Richtung im Umfang des Halbleiterwafers angeordnet sind, wobei die Vielzahl von Markierungen einen digitalen Code repräsentiert, gemäß einer Ausführungsform.
  • 6 ist eine schematische Draufsicht eines Halbleiterwafers zum Veranschaulichen von Markierungen, die verschiedene radiale Ausdehnungen d1, d2 in Richtung auf eine Mitte des Halbleiterwafers aufweisen, gemäß einer Ausführungsform.
  • 7 ist eine schematische Draufsicht eines Halbleiterwafers zum Veranschaulichen von Markierungen mit verschiedenen Winkelausdehnungen Δθ1, Δθ2 gemäß einer Ausführungsform.
  • 8A bis 8E stellen schematische Ansichten von Einkristallingots zum Veranschaulichen von Markierungen zusätzlich zu einer Notch gemäß einer Ausführungsform dar.
  • 9 ist eine schematische Ansicht eines Einkristallingots zum Veranschaulichen einer Notch, die eine Kristallorientierung und axiale Position angibt, gemäß einer Ausführungsform.
  • 10A und 10B sind schematische Ansichten zum Veranschaulichen von Prozessmerkmalen eines Verfahrens zum Herstellen einer Halbleitervorrichtung.
  • 11A bis 11C sind Querschnittsansichten eines Halbleiterkörpers zum Veranschaulichen von Halbleitervorrichtungen, die durch Einbeziehen der in 10A und 10B veranschaulichten Prozesse ausgebildet wurden.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgestaltet werden kann. Es ist zu verstehen, dass andere Ausführungsbeispiele verwendet und strukturelle oder logische Änderungen gemacht werden können, ohne von der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für ein Ausführungsbeispiel veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu noch einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen einschließt. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Bereich der beigefügten Patentansprüche begrenzend aufgefasst werden soll. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente durch entsprechende Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe "haben", "enthalten", "umfassen", "aufweisen" und ähnliche Begriffe sind offene Begriffe, und diese Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von "–" oder "+" nächst zu dem Dotierungskonzentration "n" oder "p". Beispielsweise bedeutet "n–" eine Dotierungskonzentration, die niedriger als die Dotierungskon- zentration eines "n"-Dotierungsbereiches ist, während ein "n+"-Dotierungsbereich eine höhere Dotierungskonzentration hat als ein "n"-Dotierungsbereich. Dotierungsbereiche der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene "n"-Dotierungsbereiche die gleichen oder verschiedene absolute Dotierungskonzentrationen haben.
  • Die Begriffe "Wafer", "Substrat", "Halbleiterkörper" oder "Halbleiterwafer", die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium (Si), Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten von Silizium, getragen durch eine Basishalbleiterunterlage, und andere Halbleiterstrukturen einschließen. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter könnte ebenso Silizium-Germanium (SiGe), Germanium (Ge) oder Galliumarsenid (GaAs) sein. Gemäß anderen Ausführungsbeispielen können Siliziumcarbid (SiC) oder Galliumnitrid (GaN) das Halbleitersubstratmaterial oder Halbleiter mit großer Bandlücke wie Saphir bilden.
  • Der Begriff "horizontal", wie dieser in der vorliegenden Beschreibung verwendet ist, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche des Wafers oder eines Halbleiterdie bzw. -chips sein.
  • Der Begriff "vertikal", wie dieser in der vorliegenden Beschreibung verwendet ist, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers angeordnet ist.
  • In dieser Beschreibung wird eine zweite Oberfläche eines Halbleitersubstrates oder Halbleiterkörpers als durch die niedrigere oder Rückseitenoberfläche gebildet angesehen, während die erste Oberfläche als durch die obere, Vorder- bzw. Frontseite oder Hauptoberfläche des Halbeitersubstrates gebildet betrachtet wird. Die Ausdrücke "oberhalb" und "unterhalb", wie diese in der vorliegenden Beschreibung verwendet sind, sollen daher eine relative Lage eines strukturellen Merkmales zu einem anderen beschreiben.
  • Ein Vereinzelungsprozess kann verwendet werden, um den Wafer in einzelne Chips zu teilen. Irgendeine Technik zum Vereinzeln kann angewandt werden, beispielsweise Messer-Zerteilen (Sägen), Laser-Zerteilen, Ätzen und so weiter. Der Halbleiterkörper, zum Beispiel ein Halbleiterwafer, kann zerteilt werden, indem der Halbleiterwafer auf ein Band, insbesondere ein Vereinzelungsband, aufgebracht wird, das Vereinzelungsmuster, insbesondere ein rechtwinkeliges Muster, dem Halbleiterwafer aufgeprägt wird, z.B. gemäß einer oder mehreren der oben erwähnten Techniken, und das Band, z.B. entlang vier orthogonalen Richtungen in der Ebene des Bandes, gezogen wird. Durch Ziehen des Bandes wird der Halbleiterwafer in eine Vielzahl von Halbleiterdies(-chips) geteilt.
  • 1 ist ein schematisches Flussdiagramm zum Veranschaulichen eines Verfahrens 100 zum Herstellen von Halbleiterwafern.
  • Man wird würdigen bzw. verstehen, dass, obgleich das Verfahren 100 im Folgenden als eine Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben ist, die veranschaulichte Reihenfolge derartiger Handlungen oder Ereignisse nicht in einem beschränkenden Sinn interpretiert werden soll. Beispielsweise können einige Handlungen in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen stattfinden, neben jenen, die hierin veranschaulicht und/oder beschrieben sind. Außerdem mögen nicht alle veranschaulichten Handlungen erforderlich sein, um einen oder mehrere Aspekte von Ausführungsformen der Offenbarung hierin zu verwirklichen. Eine oder mehrere der hierin dargestellten Handlungen können auch in einer oder mehreren separaten Handlungen und/oder Phasen ausgeführt werden.
  • Prozessmerkmal S100 umfasst ein Bestimmen zumindest einer Materialeigenschaft für zumindest zwei Positionen eines Halbleiteringots. Die Materialeigenschaft kann bestimmt werden durch eine oder mehrere elektrischer Charakterisierungstechniken, optischer Charakterisierungstechniken und physikalischer/chemischer Charakterisierungstechniken. Elektrische Charakterisierungstechniken können genutzt werden, um die Materialeigenschaft zu bestimmen, die beispielsweise einem Widerstand, einer Trägerkonzentration, Mobilität, Trägerlebensdauern und Verunreinigungen in tiefen Schichten (engl. deep level) entspricht oder mit diesen zusammenhängt. Beispiele elektrischer Charakterisierungstechniken zum Bestimmen der Materialeigenschaft sind zum Beispiel eine Zweipunkt-Sondenanalyse, eine Vierpunkt-Sondenanalyse, ein differentieller Hall-Effekt, eine Kapazität-Spannung-Profilerstellung, eine Deep-Level-Transient-Spektroskopie (DLTS). Beispiele optischer Charakterisierungstechniken sind beispielsweise Mikroskopie, Ellipsometrie, Fotolumineszenz, Transmissionsspektroskopie, Absorptionsspektroskopie, Ramanspektroskopie, Reflexionsgradmodulation und Kathodenlumineszenz. Infrarotabsorptionsspektroskopie kann genutzt werden, um Verunreinigungskonzentrationen zu bestimmen, zum Beispiel Sauerstoffverunreinigungen, die infolge einer Schwingungsabsorption im Infrarotbereich beobachtet werden. Trägerkonzentrationen können ebenfalls bestimmt werden durch eine physikalische/chemische Charakterisierung, zum Beispiel eine Sekundärionenmassenspektroskopie (SIMS). Die Materialeigenschaft kann an gegenüberliegenden Endflächen des Halbleiteringots und/oder an einem Umfang des Halbleiteringots bestimmt werden. Der Halbleiteringot kann einem beliebigen Halbleiterblock entsprechen, der in eine Vielzahl von Wafern geteilt werden kann.
  • Prozessmerkmal S110 umfasst ein Ausbilden einer Notch oder einer Flat im Halbleiteringot, die sich entlang einer axialen Richtung erstreckt. In einigen Ausführungsformen ist der Halbleiteringot ein Siliziumingot, der nach einem Czochralski-(CZ-)Verfahren gebildet wurde, zum Beispiel nach dem standardmäßigen CZ-Verfahren oder nach dem magnetischen CZ-(MCZ-)Verfahren oder nach dem kontinuierlichen CZ-(CCZ-)Verfahren. In einigen anderen Ausführungsformen ist der Halbleiteringot ein Siliziumingot, der durch einen Float-Zone-(FZ-)Kristallwachstumsprozess gebildet wurde. Die Notch, welche typischerweise für größere Waferdurchmesser, zum Beispiel Waferdurchmesser von 200 mm oder größer, genutzt wird, oder die Flat, welche typischerweise für kleinere Waferdurchmesser, zum Beispiel Waferdurchmesser kleiner als 200 mm, genutzt wird, kann durch einen mechanischen Bearbeitungsprozess gebildet werden, zum Beispiel durch einen Schleifprozess unter Verwendung eines geeigneten Schleifgeräts, beispielsweise eines Schleifrades. Die Notch wird zu Positionier- und Orientierungszwecken maschinell hergestellt bzw. bearbeitet. Desgleichen wird die Flat zum Anzeigen von Typ und Orientierung des Kristalls maschinell bearbeitet. Eine sogenannte primäre Flat befindet sich im Umfang des Wafers. Die primäre Flat weist eine spezifische Kristallorientierung in Bezug auf die Waferoberfläche auf. Eine sogenannte sekundäre Flat zeigt die Dotierungskonzentration des Wafers an. Die Lage dieser Flat ändert sich.
  • Prozessmerkmal S120 umfasst ein Ausbilden einer Vielzahl von Markierungen im Umfang des Halbleiteringots, wobei zumindest einige der Vielzahl von Markierungen an verschiedenen Positionen entlang der axialen Richtung durch ein charakteristisches Merkmal, das in Abhängigkeit von der zumindest einen Materialeigenschaft festgelegt wurde, voneinander unterscheidbar sind. Jede der Vielzahl von Markierungen dient zu einem anderen Zweck als die Flat oder Notch. Die Vielzahl von Markierungen ermöglicht eine Rückverfolgbarkeit bzw. Nachvollziehbarkeit einer axialen Waferposition im Ingot während FEOL-Prozessen und liefert beispielsweise weitere Information über Materialeigenschaft(en) des jeweiligen Wafers. Im Hinblick auf Variationen bzw. Änderungen von Eigenschaften entlang der axialen Richtung eines Ingots, zum Beispiel Variationen eines spezifischen Widerstands aufgrund von Segregationseffekten während eines CZ-Ingotwachstums oder Variationen von Verunreinigungen, zum Beispiel Kohlenstoff (C) oder Sauerstoff (O), ermöglicht eine Nachvollziehbarkeit der axialen Waferposition und Materialeigenschaft(en), die aus der jeweiligen Markierung ableitbar sind, eine kostengünstige FEOL-Verarbeitung, zum Beispiel eine FEOL-Verarbeitung, die an durch einen Herstellungsprozess des Ingots hervorgerufene Variationen von Eigenschaften entlang der axialen Richtung des Ingots angepasst wird. Beispielsweise können Ionenimplantationsdosen, zum Beispiel Protonenbestrahlungsdosen zum Einstellen einer Hintergrunddotierungskonzentration im Wafer, eingestellt werden, wenn eine Information über die jeweilige Materialeigenschaft oder axiale Position des zu bearbeitenden Wafers von der Markierung zur Verfügung steht, ohne die Materialeigenschaft Wafer für Wafer bestimmen zu müssen. Basierend auf der Bestimmung der zumindest einen Materialeigenschaft an den zumindest zwei Positionen des Halbleiteringots kann die zumindest eine Materialeigenschaft bezüglich einer axialen Position berechnet und an der jeweiligen axialen Position durch Ausbildung der Markierung fixiert werden, die in Abhängigkeit von der zumindest einen Materialeigenschaft festgelegt ist. Dadurch kann ein Charakterisierungsaufwand in einer späteren FEOL-Bearbeitung reduziert werden, da eine weitere Messung der zumindest einen Materialeigenschaft überflüssig wird.
  • Danach wird Prozessmerkmal S130 ausgeführt. Das Prozessmerkmal S130 umfasst ein Zerschneiden (engl. slicing) des Halbleiteringots in Halbleiterwafer. Beispielsweise kann, nachdem Enden des Ingots abgeschnitten sind, der Ingot in kürzere Sektionen geschnitten werden, um den Slicing- bzw. Zerschneidungsvorgang zu optimieren, der später folgen wird. Siliziumwafer werden typischerweise unter Verwendung von Sägen sowohl eines Innendurchmesser-(ID) als auch eines Draht-Typs vom Ingot geschnitten. Nach einem Zerschneiden werden die so geschnittenen bzw. "as-cut"-Wafer gereinigt, zum Beispiel in einer Reihe chemischer Bäder, um etwaigen restlichen Schmutz zu entfernen. Von hier aus können die Wafer in eine Reihe von Veredelungsschritten weitergehen, um sie stärker und flacher zu machen.
  • In einigen Ausführungsformen sind zumindest einige der Vielzahl von Markierungen an verschiedenen Positionen entlang der axialen Richtung durch eine Winkelposition in Bezug auf die Notch oder Flat voneinander unterscheidbar.
  • In einigen Ausführungsformen wird die Vielzahl von Markierungen im Halbleiteringot ausgebildet, indem der Halbleiteringot zwischen 0° und 360° um die axiale Richtung gedreht wird, während eine Markierungsposition entlang der axialen Richtung von einer ersten axialen Position zu einer zweiten axialen Position bewegt, wodurch eine Winkelposition der Markierungen mit zunehmender Distanz von der ersten axialen Position zunimmt. Ein Drehen des Halbleiteringots zwischen 0° und 360° kann angewendet werden, falls zum Beispiel eine Vorderseite und eine Rückseite des Halbleiterwafers unterschieden werden können. Falls die Vorderseite und die Rückseite des Halbleiterwafers nicht unterschieden werden können, kann der Ingot zwischen 0° und 180° um die axiale Richtung gedreht werden, während die Markierungsposition entlang der axialen Richtung bewegt wird. Bezug nehmend auf die schematische Draufsicht 200 eines Halbleiterwafers 205 von 2 können eine Nachvollziehbarkeit des Halbleiterwafers 205 und eine Identifizierung der zumindest einen Materialeigenschaft durch das charakteristische Merkmal einer Winkelposition θ einer Markierung 207 in Bezug auf eine Notch 210 erreicht werden.
  • In einigen Ausführungsformen sind die zumindest einige der Vielzahl von Markierungen an verschiedenen Positionen entlang der axialen Richtung durch eine Markierungsform voneinander unterscheidbar. Eine Information über die axiale Position und eine Identifizierung der zumindest einen Materialeigenschaft können über eine Änderung einer Geometrie der Markierung abgebildet werden, zum Beispiel eine Änderung zwischen verschiedenen Geometrien wie etwa eine Änderung zwischen kreisförmigen und ellipsenförmigen Geometrien, eine Änderung zwischen kreisförmigen und viereckigen bzw. quadratischen Geometrien, eine Änderung zwischen viereckigen und rechtwinkligen Geometrien. Eine beispielhafte Veranschaulichung einer Geometrieänderung der Markierung 207 ist in der Ansicht 300 von 3 schematisch dargestellt. Die Ansicht 300 ist beispielsweise in Richtung auf den Umfang des Halbleiterwafers 205 entlang einer radialen Richtung genommen.
  • In einigen Ausführungsformen ist das charakteristische Merkmal, das die axiale Waferposition und die zumindest eine Materialeigenschaft repräsentiert, ein digitaler Code im Umfang des Halbleiterwafers. Digitale Codes, zum Beispiel binäre Zahlen, können realisiert werden durch das Vorhandensein oder Fehlen einer Markierung entlang einer Sequenz möglicher Markierungspositionen. Die die Binärzahl repräsentierenden Markierungen können nacheinander entlang dem Umfang des Halbleiterwafers angeordnet sein. Eine beispielhafte Veranschaulichung von Markierungen 207, die nacheinander entlang dem Umfang des Halbleiterwafers 205 angeordnet sind, ist in der schematischen Draufsicht 400 von 4 gegeben. Die eine Binärzahl 208 repräsentierenden Markierungen können nacheinander entlang einer axialen Richtung y zwischen gegenüberliegenden Hauptoberflächen des Halbleiterwafers 205 angeordnet sein. Eine beispielhafte Veranschaulichung von Markierungen 207, die nacheinander entlang der axialen Richtung y zwischen den gegenüberliegenden Hauptoberflächen des Halbleiterwafers 205 angeordnet sind, ist in der schematischen Seitenansicht 500 und der schematischen Schnittansicht 501 von 5 gegeben. In einigen anderen Ausführungsformen kann eine Kombination einer Anordnung der in 4 und 5 veranschaulichten Markierungen 207 verwendet werden.
  • In einigen Ausführungsformen sind die zumindest einige der Vielzahl von Markierungen an verschiedenen Positionen entlang der axialen Richtung durch eine radiale Ausdehnung in Richtung auf eine Mitte des Halbleiterwafers voneinander unterscheidbar. Eine beispielhafte Veranschaulichung von Markierungen 207 mit verschiedenen radialen Ausdehnungen d1, d2 in Richtung auf eine Mitte des Halbleiterwafers 205 ist in der schematischen Draufsicht 600 von 6 gegeben.
  • In einigen Ausführungsformen sind die zumindest einige der Vielzahl von Markierungen an verschiedenen Positionen entlang der axialen Richtung durch eine Winkelausdehnung voneinander unterscheidbar. Eine beispielhafte Veranschaulichung von Markierungen 207 mit verschiedenen Winkelausdehnungen Δθ1, Δθ2 ist in der schematischen Draufsicht 700 von 7 gegeben, wobei Δθ1 > Δθ2 gilt.
  • In einigen Ausführungsformen wird die Vielzahl von Markierungen durch zumindest eine einer Lasermarkierung und einer maschinellen Bearbeitung geschaffen. Ein Beispiel einer Lasermarkierung ist Lasergravieren. Der Punkt, an welchem der Laser den Umfang des Halbleiterwafers berührt, kann in der Brennebene des optischen Systems des Lasers liegen. Die Fläche innerhalb des Brennpunktes wird signifikant beeinflusst, wenn der Laserstrahl über den Umfang des Halbleiterwafers gelangt. Die durch den Laser abgegebene Energie verändert die Oberfläche des Halbleiterwafers unter dem Brennpunkt. Sie kann die Oberfläche aufheizen und anschließend das Halbleitermaterial verdampfen. Ein Beispiel einer maschinellen Bearbeitung ist Schleifen, zum Beispiel eine abrasive Schleiftechnologie durch ein Schleifrad wie etwa ein Diamantschleifrad. Eine Tiefe der Markierung kann eine Tiefe übertreffen, bis zu welcher eine nach einem Wafersägen auftretende Abrundung des Waferrands Material entlang dem Waferrand entfernt. Die Tiefe der Markierung liegt typischerweise in einem Bereich zwischen 10 µm und 500 µm oder zwischen 20 µm und 300 µm oder zwischen 20 µm und 200 µm.
  • In einigen Ausführungsformen werden die Notch oder Flat und die Vielzahl von Markierungen im gleichen Prozessgerät ausgebildet.
  • In einigen Ausführungsformen wird die Markierungsposition entlang der axialen Richtung bewegt, indem der Halbleiteringot in Bezug auf ein Markierungsprozessgerät bewegt wird oder indem das Markierungsprozessgerät in Bezug auf den Siliziumingot bewegt wird.
  • In einigen Ausführungsformen werden zumindest zwei der Vielzahl von Markierungen an verschiedenen Winkelpositionen bezüglich zumindest einer axialen Position gebildet. Ein Beispiel ist ein digitaler Code, der durch eine Binärzahl mit mehr als zwei Ziffern repräsentiert wird.
  • In einigen Ausführungsformen weist ein Halbleiterwafer eine Notch oder eine Flat auf. Der Halbleiterwafer umfasst ferner eine Markierung im Umfang des Halbleiterwafers, wobei eine Winkelausdehnung der Markierung kleiner als 10° oder kleiner als 5° oder gar kleiner als 1° ist. Beispielsweise ist jede einzelne der Winkelausdehnungen Δθ1, Δθ2 der Markierungen 207 kleiner als 10°. Folglich ist jede einzelne der Markierungen 207 von einer Flat verschieden, die typischerweise genutzt wird, um eine Kristallorientierung und Dotierung des Wafers in der Form einer primären Flat und einer sekundären Flat anzuzeigen.
  • Die mit Verweis auf die obigen Figuren beschriebenen Ausführungsformen beziehen sich auf charakteristische Merkmale der Markierungen im Umfang des Halbleiterwafers und ermöglichen eine Identifizierung der zumindest einen Materialeigenschaft. Diese Ausführungsformen können kombiniert werden. Mit anderen Worten können verschiedene charakteristische Merkmale wie oben beschrieben zu einem neuen charakteristischen Merkmal zur Identifizierung der zumindest einen Materialeigenschaft kombiniert werden.
  • Einige Ausführungsformen beziehen sich auf einen Einkristallingot. Der Einkristallingot umfasst eine Notch oder eine Flat, die sich entlang einer axialen Richtung erstreckt. Der Einkristallingot umfasst ferner eine Vielzahl von Markierungen im Umfang des Einkristallingots. Zumindest einige der Vielzahl von Markierungen an verschiedenen Positionen entlang der axialen Richtung sind durch ein charakteristisches Merkmal, das in Abhängigkeit von der zumindest einen Materialeigenschaft festgelegt wurde, voneinander unterscheidbar. In einigen Ausführungsformen ist der Einkristallingot ein Halbleiteringot, zum Beispiel ein CZ-Siliziumingot.
  • Beispiele der mit Bezug auf 2 bis 7 beschriebenen charakteristischen Merkmale können auf den Einkristallingot einzeln oder in einer beliebigen Kombination angewendet werden.
  • Bezug nehmend auf die schematische Ansicht 801 von 8A umfasst ein Einkristallingot 250, zum Beispiel ein CZ-Siliziumingot, eine Notch 210. Der Einkristallingot 250 umfasst ferner eine Vielzahl von Markierungen im Umfang des Einkristallingots 250. Zumindest einige der Vielzahl von Markierungen 207 an verschiedenen Positionen entlang der axialen Richtung y sind durch ein charakteristisches Merkmal voneinander unterscheidbar. In der in 8A veranschaulichten Ausführungsform ist das charakteristische Merkmal zum Unterscheiden von Teilen, zum Beispiel Wafer, die vom Einkristallingot 250 geschnitten werden sollen, bezüglich der zumindest einen Materialeigenschaft eine Winkelposition der Markierung bezüglich der Winkelposition der Notch 210. Eine Winkeldistanz zwischen den Markierungen 207 und der Notch 210 nimmt mit zunehmender Distanz von einem ersten Ende 252 des Einkristallingots 250 in Richtung auf ein zweites Ende 253 des Einkristallingots 250 zu. Die Markierungen 207 können gebildet werden, indem der Einkristallingot um die axiale Richtung gedreht wird, während eine Markierungsposition entlang der axialen Richtung vom ersten Ende 252 zum zweiten Ende 253 bewegt wird, wodurch eine Winkeldistanz zwischen den Markierungen 207 und der Notch 210 vergrößert wird. In der in 8A veranschaulichten Ausführungsform reicht die Winkeldistanz von 0° bis 180°, was für Halbleiterwafer geeignet ist, die zwischen ihrer Vorder- und Rückseite nicht unterschieden werden können. Falls der Halbleiterwafer zwischen der Vorderseite und der Rückseite unterschieden werden kann, kann die axiale Distanz zum Beispiel von 0° bis 360° reichen.
  • Bezug nehmend auf die schematische Ansicht 802 von 8B umfasst der Einkristallingot 250, zum Beispiel ein CZ-Siliziumingot, eine Notch 210 und umfasst Gruppen von Markierungen 2071, 2072, 2073. Die Markierungen der Gruppen unterscheiden sich voneinander durch die Winkeldistanz von der Notch 210. Eine Ausdehnung jeder Gruppe entlang der axialen Richtung y kann größer als eine Dicke eines Wafers sein, der vom Einkristallingot 250 geschnitten werden soll. Folglich kann jede der Gruppen einer Sektion des Einkristallingots 250 entsprechen, wo eine Vielzahl von Wafern geschnitten werden soll. In diesen Fall können einige der Wafer Markierungen aufweisen, die nicht voneinander unterschieden werden können. Markierungsgruppen von Wafern, die von dem Einkristallingot 250 geschnitten werden sollen, können erwünscht sein, falls beispielsweise Variationen der zumindest einen Materialeigenschaft entlang der axialen Richtung des Einkristallingots bezüglich der zu einer Gruppe gehörenden Halbleiterwafer akzeptabel sind. Alternativ dazu kann eine Ausdehnung jeder Gruppe entlang der axialen Richtung y kleiner als eine Dicke eines vom Einkristallingot 250 zu schneidenden Wafers, zum Beispiel kleiner als 70% oder kleiner als 50% oder gar kleiner als 30% sein.
  • Bezug nehmend auf die schematische Ansicht 803 von 8C, die den Einkristallingot 250 veranschaulicht, sind zumindest zwei der Vielzahl von Markierungen 207 an verschiedenen Winkelpositionen bezüglich einer gleichen axialen Position entlang der axialen Richtung y ausgebildet. Ein Ausbilden einer Vielzahl von Markierungen 207 an der gleichen axialen Position, das heißt bezüglich eines einzelnen Wafers, der vom Einkristallingot 250 geschnitten werden soll, ermöglicht ein Stempeln eines Wafers mit einem digitalen Code wie etwa einer Binärzahl. Beispiele von Halbleiterwafern, die vom in 8C veranschaulichten Halbleiteringot geschnitten wurden, sind mit Verweis auf 4 und 5 beschrieben.
  • Bezug nehmend auf die schematische Ansicht 804 von 8D, die den Einkristallingot 250 veranschaulicht, verlaufen die Markierungen 207 bei einer gleichen Winkeldistanz von der Notch 210 vom ersten Ende 252 zum zweiten Ende 253 des Einkristallingots 250. Eine Winkeldimension der Markierungen 207 nimmt von einem Wert Δθ4 am ersten Ende 252 auf einen Wert Δθ5 am zweiten Ende 253 zu. Die Winkeldimension Δθ repräsentiert das charakteristische Merkmal, das dafür eingerichtet ist, einen vom Einkristallingot 250 geschnittenen Wafer bezüglich dessen axialer Position vor einem Zerschneiden zu identifizieren.
  • Bezug nehmend auf die schematische Ansicht 805 von 8E, die den Einkristallingot 250 veranschaulicht, verlaufen die Markierungen 207 entlang einer gleichen Winkeldistanz von der Notch 210 vom ersten Ende 252 zum zweiten Ende 253 des Einkristallingots 250. Eine Form der Markierungen 207 ändert sich von einer ersten Form am ersten Ende 252, zum Beispiel einer halbkreisförmigen Markierung 2074, zu einer zweiten Form am zweiten Ende 253, zum Beispiel einer V-Rillenmarkierung 2075. In der in 8E veranschaulichten Ausführungsform repräsentiert die Form der Markierungen das charakteristische Merkmal, das dafür eingerichtet ist, einen vom Einkristallingot 250 geschnittenen Wafer bezüglich dessen axialer Position vor einen Zerschneiden zu identifizieren. Abgesehen von V-Rillen- und halbkreisförmigen Markierungen kann jede beliebige andere Form verwendet werden.
  • Bezug nehmend auf die schematische Ansicht 900 von 9, die ein Beispiel eines Einkristallingots 258 veranschaulicht, umfasst der Einkristallingot 258 eine in einem Umfang des Einkristallingots 258 gelegene Notch 259, die sich entlang einer axialen Richtung y bei einer konstanten Winkelposition erstreckt. Die Notch 259 an einer ersten axialen Position ist von der Notch 252 an einer zweiten axialen Position durch ein charakteristisches Merkmal unterscheidbar. Es ermöglicht beispielsweise eine Identifizierung einer Materialeigenschaft des jeweiligen Wafers oder eine Nachvollziehbarkeit einer axialen Position eines vom Einkristallingot 258 geschnittenen Wafers. Folglich kann eine einzige Notch eine Kristallorientierung und weitere Materialeigenschaften oder eine axiale Ingotposition von vom Ingot geschnittenen Wafern angeben.
  • In einigen Ausführungsformen ist das charakteristische Merkmal eine Form oder Geometrie der Notch 259. Durch Ändern einer Geometrie von einer ersten Geometrie, zum Beispiel einer V-Rille (siehe Notch-Geometrie 2591), zu einer zweiten Geometrie, zum Beispiel einer halbkreisförmigen Rille (siehe Notch-Geometrie 2592), kann die Notch eines vom Einkristallingot 258 geschnittenen Wafers eine Kristallorientierung und eine axiale Position im Einkristallingot 258 vor einem Zerteilen angeben.
  • In einigen anderen Ausführungsformen ist das charakteristische Merkmal eine Winkelausdehnung der Notch 259. Durch Ändern einer Winkelausdehnung entlang der axialen Richtung y der Notch 259, zum Beispiel zwischen Winkelausdehnungen Δθ6, Δθ7, kann die Notch eines vom Einkristallingot 258 geschnittenen Wafers eine Kristallorientierung und eine Winkelposition im Einkristallingot 258 vor einem Zerteilen angeben.
  • In einigen anderen Ausführungsformen ist das charakteristische Merkmal eine radiale Ausdehnung der Notch 259. Durch Ändern der radialen Ausdehnung entlang der axialen Richtung y der Notch 259, zum Beispiel zwischen radialen Ausdehnungen d3 und d4, kann die Notch eines vom Einkristallingot 258 geschnittenen Wafers eine Kristallorientierung und eine axiale Position im Einkristallingot 258 vor einem Zerteilen angeben.
  • Eine Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung wird im Folgenden beschrieben.
  • Das Verfahren umfasst ein Bestimmen einer Materialeigenschaft eines Halbleiterwafers durch Analysieren einer Markierung an einem Umfang des Halbleiterwafers, wobei die Markierung von einer Flat verschieden ist. Die Markierung kann eine beliebige Markierung wie oben mit Verweis auf 1 bis 8E beschrieben sein.
  • Das Verfahren umfasst ferner basierend auf der bestimmten Materialeigenschaft ein Einstellen eines von Protonenbestrahlungs- und Ausheilparametern. Die Protonenbestrahlungs- und Ausheilparameter können unter Berücksichtigung einer Differenz zwischen einem Zielwert der Materialeigenschaft, zum Beispiel einem Widerstand, und der bestimmten Materialeigenschaft eingestellt werden. Der Zielwert kann zum Beispiel einer Hintergrunddotierung des Halbleiterwafers entsprechen, die eine Basis- oder Driftzone einer herzustellenden Halbleitervorrichtung bildet.
  • Bezug nehmend auf die in 10A veranschaulichte schematische Ansicht umfasst das Verfahren ferner ein Bestrahlen des Halbleiterwafers 205 mit Protonen. Eine Protonenbestrahlung ist durch Pfeile 270 angezeigt. Die Protonenbestrahlung kann von einer der oder beiden Oberflächen des Halbleiterwafers 205 aus, das heißt von einer Vorder- und/oder einer Rückseite des Halbleiterwafers 205 aus, ausgeführt werden. In einigen Ausführungsformen wird eine Implantationsdosis in einem Bereich von 1 × 1013 cm–2 bis 4 × 1014 cm–2 genutzt. In einigen Ausführungsformen liegt eine Implantationsenergie in einem Bereich von 200 keV bis 6 MeV. Eine Protonenbestrahlung in Kombination mit dem Ausheilprozess zielt auf eine gut definierte Erzeugung von Donatoren in der Driftzone oder in der Feldstoppzone von Leistungsvorrichtungen. Für eine vorderseitige Bestrahlung liegt die Implantationsenergie zum Beispiel in einem Bereich zwischen 1,5 und 5,5 MeV, wodurch zum Beispiel eine Driftzonendotierung vom n-Typ eines IGBT oder einer Diode realisiert werden kann. Wenn eine rückseitige Dotierung angewendet wird, liegt die Implantationsenergie zum Beispiel in einem Bereich zwischen 200 keV und 2 MeV, wodurch z.B. eine Feldstoppzone realisiert werden kann.
  • Danach, und unter Bezugnahme auf die in 10B veranschaulichte schematische Ansicht, umfasst das Verfahren ferner ein Ausheilen des Halbleiterwafers 205 basierend auf dem zumindest einen der eingestellten Protonenbestrahlungs- und Ausheilparameter. Gemäß einer Ausführungsform wird ein Ausheilen unter einer inerten Atmosphäre oder Luft in einem Annealing- bzw. Ausheilgerät 272 wie etwa einer Kammer oder einem Ofen ausgeführt. In einigen Ausführungsformen umfassen die Ausheilparameter einen Temperaturbereich von 350°C bis 550°C oder einen Temperaturbereich von 470°C bis 530°C. In einigen Ausführungsformen wird ein Ausheilen für eine Dauer zwischen 30 Minuten und 10 Stunden oder zwischen 3 Stunden und 20 Stunden ausgeführt.
  • In einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden von Halbleitervorrichtungselementen im Halbleiterwafer. Die Vorrichtungselemente können halbleitende Bereiche, zum Beispiel p- und/oder n-dotierte Bereiche, dotierte Bereiche, isolierende Bereiche, zum Beispiel Gate- und/oder Felddielektrikum(-a) und/oder Zwischenniveau-Dielektrikum(a) (engl. inter-level dielectric) und leitende Schichten wie etwa Metallschicht(en) für Kontakte und/oder Verdrahtungen umfassen. Die Halbleiterbereiche, zum Beispiel ein dotierter Drainbereich, ein dotierter Sourcebereich, ein dotierter Bodybereich, ein dotierter Anodenbereich, ein dotierter Kathodenbereich, können beispielsweise an der ersten Oberfläche durch Ionenimplantation und/oder Diffusion von einer Diffusionsquelle ausgebildet werden. Eine planare Gatestruktur, die ein Gatedielektrikum und eine Gateelektrode umfasst, oder eine Gatestruktur, die ein Gatedielektrikum und eine Gateelektrode in einem Graben umfasst, kann durch thermische Oxidation und/oder Schichtabscheidung des Gatedielektrikums und einer Schichtabscheidung eines hochdotierten Halbleiters, zum Beispiel einer polykristallinen Silizium- und/oder Metallschicht(en) gebildet werden.
  • In einigen Ausführungsformen ergibt das Verfahren eine vertikale Halbleitervorrichtung wie in der schematischen Querschnittsansicht 1101 von 11A veranschaulicht. Die vertikale Halbleitervorrichtung umfasst einen Halbleiterkörper 401, der vom Halbleiterwafer 205 geschnitten wurde. Die vertikale Halbleitervorrichtung umfasst eine erste Lastanschlussstruktur 420 an einer ersten Oberfläche 404, zum Beispiel einer Vorderseite des Halbleiterkörpers 401. Die erste Lastanschlussstruktur 420 umfasst einen dotierten Halbleiterbereich(e). Der (Die) dotierte(n) Halbleiterbereich(e) kann (können) durch Dotierungsprozesse des Halbleiterkörpers 401 an der ersten Oberfläche 404 zum Beispiel durch Diffusions- und/oder Ionenimplantationsprozesse gebildet werden. Der (Die) dotierte(n) Halbleiterbereich(e) im Halbleiterkörper 401 der ersten Lastanschlussstruktur 420 kann (können) beispielsweise dotierte Source- und Bodybereiche eines vertikalen Leistungs-IGFET, zum Beispiel eines Superjunction-FET, oder einen Kollektor eines IGBT oder einen Anoden- oder Kathodenbereich einer vertikalen Leistungs-Halbleiterdiode oder eines Thyristors umfassen. Im Verlauf einer Bearbeitung des Halbleiterkörpers 401 an der ersten Oberfläche 404 können in Abhängigkeit von der im Halbleiterkörper auszubildenden Leistungs-Halbleitervorrichtung eine Steueranschlussstruktur wie etwa eine planare Gatestruktur und/oder eine Graben-Gatestruktur, die ein Gatedielektrikum(a) und Gateelektrode(n) umfasst, ausgebildet werden. Diese Prozesse können nach den mit Verweis auf 10A und 10B beschriebenen Prozessen ausgeführt werden.
  • Die vertikale Halbleitervorrichtung umfasst ferner eine zweite Lastanschlussstruktur 425 an einer zweiten Oberfläche 405, zum Beispiel einer Rückseite des Halbleiterkörpers 401, die der ersten Oberfläche 404 gegenüberliegt. Die zweite Lastanschlussstruktur 425 umfasst einen dotierten Halbleiterbereich(e). Der (Die) dotierte(n) Halbleiterbereich(e) kann (können) durch Dotierungsprozesse des Halbleiterkörpers 401 an der zweiten Oberfläche 405 zum Beispiel durch Diffusions- und/oder Ionenimplantationsprozesse ausgebildet werden. Der (Die) dotierte(n) Halbleiterbereich(e) im Halbleiterkörper 401 der zweiten Lastanschlussstruktur 425 kann (können) beispielsweise einen dotierten Feldstoppbereich(e), dotierte Drainbereiche eines vertikalen Leistungs-FET oder einen Emitter eines IGBT oder einen Anoden- oder Kathodenbereich einer vertikalen Leistungs-Halbleiterdiode umfassen.
  • Ein erster elektrischer Lastanschlusskontakt L1 zur ersten Lastanschlussstruktur 420 und ein elektrischer Steueranschlusskontakt C zu einer Steueranschlussstruktur, falls in der vertikalen Leistungs-Halbleitervorrichtung vorhanden, sind Teil(e) einer Verdrahtungsfläche über der ersten Oberfläche 404. Ein zweiter elektrischer Lastanschlusskontakt L2 zur zweiten Lastanschlussstruktur 425 ist an der zweiten Oberfläche 405 vorgesehen. Die elektrischen Lastkontakte L1, L2 und der elektrische Steueranschlusskontakt C können aus einer oder einer Vielzahl strukturierter leitfähiger Schichten wie etwa Metallisierungsschichten geschaffen sein, die durch dazwischen sandwichartig angeordnete Zwischenniveau-Dielektrikumsschicht(en) elektrisch isoliert sind. Kontaktöffnungen in der (den) dielektrischen Zwischenniveau-Schicht(en) können mit einem leitfähigen Material(ien) gefüllt sein, um beispielsweise einen elektrischen Kontakt zwischen der einen oder der Vielzahl strukturierter leitfähiger Schichten und/oder einem aktiven Gebiet(e) im Halbleiterkörper wie etwa der ersten Lastanschlussstruktur 420 vorzusehen. Die strukturierte leitfähige Schicht(en) und die dielektrische Zwischenniveau-Schicht(en) können beispielsweise die Verdrahtungsfläche über dem Halbleiterkörper 401 an der ersten Oberfläche 404 bilden. Eine leitfähige Schicht, zum Beispiel eine Metallisierungsschicht oder ein Metallisierungsschichtstapel, kann beispielsweise an der zweiten Oberfläche 405 vorgesehen sein.
  • In der in 11A veranschaulichten vertikalen Halbleitervorrichtung ist eine Stromflussrichtung zwischen den ersten und zweiten Lastanschlusskontakten L1, L2 entlang einer vertikalen Richtung zwischen den gegenüberliegenden ersten und zweiten Oberflächen 404, 405.
  • In der in 11A veranschaulichten Ausführungsform kann ein Sperrspannungsvermögen der vertikalen Halbleitervorrichtung durch eine geeignete Distanz d1 einer Drift- oder Basiszone 426 zwischen den ersten und zweiten Lastanschlussstrukturen 420, 425, zum Beispiel zwischen einem Bodybereich und einem Drainkontaktbereich oder einer Feldstoppzone eines FET, eingestellt werden.
  • In der schematischen Querschnittsansicht 1102 von 11B ist die Halbleitervorrichtung, die basierend auf den in 10A und 10B veranschaulichten Prozessen hergestellt wurde, ein planarer Gatetransistor mit einem p-dotierten Bodybereich 430, einem p+-dotierten Bodykontaktbereich 431 und einem n+-dotierten Sourcebereich 432. Ein Gatedielektrikum 433 isoliert eine Gateelektrode 434 elektrisch von der Drift- oder Basiszone 426. Die Gateelektrode 434 ist mit dem Steueranschlusskontakt C elektrisch verbunden. In einigen Ausführungsformen entspricht die Gateelektrode 434 dem Steueranschlusskontakt C. Der erste Lastanschlusskontakt L1, zum Beispiel ein Emitteranschlusskontakt, ist mit dem p-dotierten Bodybereich 430 und mit dem n+-dotierten Sourcebereich 432 elektrisch verbunden. Ein hochdotierter Bereich 438, zum Beispiel ein p+-dotierter bipolarer Injektionsbereich eines IGBT oder ein n+-dotierter Drainkontaktbereich eines IGFET, an der zweiten Oberfläche 405 ist mit dem zweiten Lastanschlusskontakt L2, zum Beispiel einem Kollektoranschlusskontakt eines IGBT, elektrisch verbunden.
  • In der schematischen Querschnittsansicht 1103 von 11C ist die basierend auf den in 10A und 10B veranschaulichten Prozessen hergestellte Halbleitervorrichtung ein Graben-Gatetransistor mit einem p-dotierten Bodybereich 450, einem p+-dotierten Bodykontaktbereich 451 und einem n+-dotierten Sourcebereich 452. Ein Gatedielektrikum 453 in einem Graben 456 isoliert eine Gateelektrode 454 elektrisch von der Drift- oder Basiszone 426. Die Gateelektrode 454 ist mit dem Steueranschlusskontakt C elektrisch verbunden. In einigen Ausführungsformen entspricht die Gateelektrode 454 dem Steueranschlusskontakt C. Der erste Lastanschlusskontakt L1, zum Beispiel ein Sourceanschlusskontakt, ist mit dem p-dotierten Bodybereich 450 und mit dem n+-dotierten Sourcebereich 452 elektrisch verbunden. Der hochdotierte Bereich 438, zum Beispiel ein p+-dotierter bipolarer Injektionsbereich eines IGBT oder ein n+-dotierter Drainkontaktbereich eines IGFET, an der zweiten Oberfläche 405, ist mit dem zweiten Lastanschlusskontakt L2 zum Beispiel einem Kollektoranschlusskontakt, elektrisch verbunden. Zusätzlich zu dem Gatedielektrikum 453 und der Gateelektrode 454 können ein Felddielektrikum und eine Feldelektrode oder mehrere Felddielektrika und Feldelektroden im Graben 456, zum Beispiel zwischen der Gateelektrode 454 und einer Unterseite des Grabens, angeordnet sein.
  • Obwohl spezifische Ausführungsbeispiele hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsbeispiele herangezogen werden kann, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsbeispiele abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (23)

  1. Verfahren zum Herstellen von Halbleiterwafern, wobei das Verfahren umfasst: Bestimmen zumindest einer Materialeigenschaft für zumindest zwei Positionen eines Halbleiteringots (250); Ausbilden einer Notch (210) oder einer Flat im Halbleiteringot (250), die sich entlang einer axialen Richtung (y) erstreckt; Ausbilden einer Vielzahl von Markierungen (207) in einem Umfang des Halbleiteringots (250), wobei zumindest einige der Vielzahl von Markierungen (207) an verschiedenen Positionen entlang der axialen Richtung (y) durch ein charakteristisches Merkmal, das in Abhängigkeit von der zumindest einen Materialeigenschaft festgelegt wurde, voneinander unterscheidbar sind; und danach Zerschneiden des Halbleiteringots (250) in Halbleiterwafer.
  2. Verfahren nach Anspruch 1, wobei die zumindest einige der Vielzahl von Markierungen (207) an verschiedenen Positionen entlang der axialen Richtung (y) durch eine Winkelposition in Bezug auf die Notch (210) oder Flat voneinander unterscheidbar sind.
  3. Verfahren nach einem der vorangehenden Ansprüche, wobei die zumindest einige der Vielzahl von Markierungen (207) an verschiedenen Positionen entlang der axialen Richtung (y) durch eine Markierungsform voneinander unterscheidbar sind.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei die zumindest einige der Vielzahl von Markierungen (207) an verschiedenen Positionen entlang der axialen Richtung (y) durch eine radiale Ausdehnung in Richtung auf eine Mitte des Halbleiteringots (250) voneinander unterscheidbar sind.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei die zumindest einige der Vielzahl von Markierungen (207 an verschiedenen Positionen entlang der axialen Richtung (y) durch eine Winkelausdehnung voneinander unterscheidbar sind.
  6. Verfahren nach Anspruch 5, wobei die zumindest einige der Vielzahl von Markierungen (207) an verschiedenen Positionen entlang der axialen Richtung (y) bei einer gleichen Winkelposition positioniert sind.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei die Vielzahl von Markierungen durch zumindest eine einer Lasermarkierung und einer maschinellen Bearbeitung ausgebildet wird.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei die Notch (210) oder Flat und die Vielzahl von Markierungen (207) in einem gleichen Prozessgerät ausgebildet werden.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei die Vielzahl von Markierungen (207) im Halbleiteringot (250) gebildet wird, indem der Halbleiteringot (250) zwischen 0° und 360° um die axiale Richtung (y) gedreht wird, während eine Markierungsposition entlang der axialen Richtung (y) von einer ersten axialen Position zu einer zweiten axialen Position bewegt wird, wodurch eine Winkeldistanz der Markierungen mit zunehmender Distanz von der ersten axialen Position zunimmt.
  10. Verfahren nach Anspruch 9, wobei die Markierungsposition entlang der axialen Richtung (y) bewegt wird, indem der Halbleiteringot (250) in Bezug auf ein Markierungsprozessgerät bewegt wird oder indem das Markierungsprozessgerät in Bezug auf den Siliziumingot (250) bewegt wird.
  11. Verfahren nach einem der Ansprüche 1 bis 8, wobei der Halbleiteringot zwischen 0° und 180° um die axiale Richtung (y) gedreht wird, während die Markierungsposition entlang der axialen Richtung bewegt wird.
  12. Verfahren nach einem der vorangehenden Ansprüche, wobei zumindest zwei der Vielzahl von Markierungen (207) an verschiedenen Winkelpositionen bezüglich zumindest einer axialen Position ausgebildet werden.
  13. Verfahren nach einem der vorangehenden Ansprüche, wobei die zumindest eine Materialeigenschaft eine oder mehrere eines Widerstands, einer Sauerstoffkonzentration und eines Kohlenstoffkonzentrationsniveaus ist.
  14. Verfahren nach einem der vorangehenden Ansprüche, wobei die zumindest eine Materialeigenschaft an gegenüberliegenden Enden des Halbleiteringots (250) bestimmt wird.
  15. Verfahren nach einem der Ansprüche 1 bis 13, wobei die zumindest eine Materialeigenschaft am Umfang des Halbleiteringots (250) bestimmt wird.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bestimmen einer Materialeigenschaft eines Halbleiterwafers, indem eine Markierung an einem Umfang des Halbleiterwafers analysiert wird, wobei die Markierung von einer Flat verschieden ist; Einstellen zumindest eines von Protonenbestrahlungs- und Ausheilparametern basierend auf der Materialeigenschaft; Bestrahlen des Halbleiterwafers mit Protonen; und danach Ausheilen des Halbleiterwafers basierend auf dem zumindest einen der eingestellten Protonenbestrahlungs- und Ausheilparameter.
  17. Verfahren nach Anspruch 16, wobei die Markierung analysiert wird, indem eine oder mehrere einer Winkelposition der Markierung in Bezug auf eine Flat, einer Form der Markierung, einer radialen Ausdehnung in Richtung auf eine Mitte des Halbleiterwafers und einer Winkelausdehnung der Markierung gemessen werden.
  18. Verfahren nach Anspruch 16 oder 17, wobei der Halbleiterwafer in einem Temperaturbereich von 350°C bis 550°C für eine Dauer zwischen 30 Minuten und 10 Stunden ausgeheilt wird.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei der Halbleiterwafer mit den Protonen in einem Implantationsdosis bereich von 1 × 1013 cm–2 bis 4 × 1014 cm–2 bestrahlt wird.
  20. Verfahren nach einem der Ansprüche 16 bis 19, ferner umfassend, nach einer Protonenbestrahlung und einem Ausheilen, ein Ausbilden von Halbleitervorrichtungselementen im Halbleiterwafer.
  21. Verfahren nach einem der Ansprüche 16 bis 20, wobei der Halbleiterwafer mit den Protonen in einem Implantationsenergiebereich von 200 keV bis 6 MeV bestrahlt wird.
  22. Verfahren nach einem der Ansprüche 16 bis 21, wobei der Halbleiterwafer mit den Protonen in einem Implantationsenergiebereich von 1,5 MeV bis 5,5 MeV bestrahlt wird, wodurch eine Driftzone geschaffen wird.
  23. Verfahren nach einem der Ansprüche 16 bis 22, wobei der Halbleiterwafer mit den Protonen in einem Implantationsenergiebereich von 200 keV bis 2 MeV bestrahlt wird, wodurch eine Feldstoppzone gebildet wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015025674A1 (ja) * 2013-08-20 2015-02-26 独立行政法人産業技術総合研究所 結晶方位マーク付き処理基板、結晶方位検出方法及び結晶方位マーク読出装置
CN108417479A (zh) * 2018-03-16 2018-08-17 邢台晶龙电子材料有限公司 一种激光打码判别硅片分类的方法
CN112720885B (zh) * 2020-12-15 2023-02-03 西安奕斯伟材料科技有限公司 一种晶棒的开槽方法及晶棒开槽装置
CN114750308B (zh) * 2022-01-05 2023-09-05 上海中欣晶圆半导体科技有限公司 适用于8英寸硅片电阻率两山分布过程控制方法
CN115107179B (zh) * 2022-08-29 2022-12-09 江苏京创先进电子科技有限公司 晶圆定位缺口切割方法及系统
CN117276111B (zh) * 2023-11-17 2024-03-08 杭州中为光电技术有限公司 一种硅棒检测系统及检测方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02130850A (ja) * 1988-11-10 1990-05-18 Hitachi Cable Ltd 半導体ウエーハのマーキング方法
JPH0750328A (ja) * 1993-08-04 1995-02-21 Hitachi Cable Ltd 半導体デバイスの製造方法、その製造装置及び半導体デバイス製造用ウェハ
JP3213563B2 (ja) * 1997-03-11 2001-10-02 株式会社スーパーシリコン研究所 ノッチレスウェーハの製造方法
KR20020070687A (ko) * 2001-03-02 2002-09-11 삼성전자 주식회사 천공된 웨이퍼 식별 정보를 구비하는 반도체 웨이퍼
US8389099B1 (en) * 2007-06-01 2013-03-05 Rubicon Technology, Inc. Asymmetrical wafer configurations and method for creating the same
US7745238B2 (en) * 2008-02-26 2010-06-29 Texas Instruments Incorporated Monitoring of temperature variation across wafers during processing
JP2010034303A (ja) * 2008-07-29 2010-02-12 Sumco Corp 半導体ウェーハの製造方法
TW201036189A (en) * 2009-03-30 2010-10-01 Eversol Corp Quality control method for solar polysilicon recycling
DE102013216195B4 (de) * 2013-08-14 2015-10-29 Infineon Technologies Ag Verfahren zur Nachdotierung einer Halbleiterscheibe
US10199330B2 (en) * 2013-12-23 2019-02-05 Infineon Technologies Ag Alignment mark arrangement, semiconductor workpiece, and method for aligning a wafer

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