DE102016115684B4 - Verfahren zum Herstellen einer Halbleitervorrichtung mit einem vergrabenen leitfähigen Element, Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor und Halbleitervorrichtung mit einem Transistor - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung mit einem vergrabenen leitfähigen Element, Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor und Halbleitervorrichtung mit einem Transistor Download PDF

Info

Publication number
DE102016115684B4
DE102016115684B4 DE102016115684.1A DE102016115684A DE102016115684B4 DE 102016115684 B4 DE102016115684 B4 DE 102016115684B4 DE 102016115684 A DE102016115684 A DE 102016115684A DE 102016115684 B4 DE102016115684 B4 DE 102016115684B4
Authority
DE
Germany
Prior art keywords
conductive material
trenches
contact trench
gate trenches
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102016115684.1A
Other languages
English (en)
Other versions
DE102016115684A1 (de
Inventor
Marko Lemke
Frank Hoffmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Dresden GmbH and Co KG
Original Assignee
Infineon Technologies Dresden GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Dresden GmbH and Co KG filed Critical Infineon Technologies Dresden GmbH and Co KG
Priority to DE102016115684.1A priority Critical patent/DE102016115684B4/de
Publication of DE102016115684A1 publication Critical patent/DE102016115684A1/de
Application granted granted Critical
Publication of DE102016115684B4 publication Critical patent/DE102016115684B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor umfasst ein Ausbilden einer Vielzahl von Gategräben in einem Halbleitersubstrat, wobei Längsachsen der Gategräben in einer ersten Richtung verlaufen, und ein Ausbilden eines Kontaktgrabens im Halbleitersubstrat, wobei eine Längsachse des Kontaktgrabens in einer von der ersten Richtung verschiedenen zweiten Richtung verläuft. Ferner umfasst das Verfahren ein Füllen eines leitfähigen Materials in die Gategräben und in den Kontaktgraben, ein Durchführen eines ersten Ätzprozesses zum selektiven Ätzen eines Bereichs des leitfähigen Materials über dem Kontaktgraben, um eine erste Öffnung auszubilden, und ein Ausbilden eines Deckmaterials in der ersten Öffnung, wobei das Deckmaterial den Kontaktgraben bedeckt, während horizontale Bereiche des leitfähigen Materials über den Gategräben unbedeckt gelassen werden. Das Verfahren umfasst danach ein Durchführen eines zweiten Ätzprozesses zum Ätzen des leitfähigen Materials in den Gategräben.

Description

  • HINTERGRUND
  • Leistungstransistoren, die gewöhnlich in der Kraftfahrzeug- und Industrieelektronik verwendet werden, erfordern einen niedrigen Einschaltwiderstand (Ron × A), während ein hohes Spannungssperrvermögen sichergestellt wird. Beispielsweise sollte ein MOS-(”Metall-Oxid-Halbleiter”-)Leistungstransistor je nach Anwendungsanforderungen imstande sein, Drain-Source-Spannungen Vds von einigen zehn bis einige hundert oder tausend Volt zu sperren. MOS-Leistungstransistoren leiten typischerweise sehr große Ströme, welche bei typischen Gate-Source-Spannungen von etwa 2 bis 20 V bis zu einige hundert Ampere betragen können.
  • Einige Vorrichtungen weisen vergrabene leitfähige Elemente auf. Zum Beispiel können Gateelektroden von Leistungstransistoren im Halbleitersubstrat vergraben sein. Verbesserte Verfahren zum Ausbilden und Kontaktieren vergrabener leitfähiger Strukturen sind gesucht.
  • Weitere Halbleitervorrichtungen sind aus der US 9 349 812 B2 und der US 2016/0 181 426 A1 bekannt.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zum Herstellen einer Halbleitervorrichtung zu schaffen.
  • Gemäß der vorliegenden Erfindung wird die obige Aufgabe durch den beanspruchten Gegenstand gemäß den unabhängigen Ansprüchen gelöst. Weiterentwicklungen sind in den abhängigen Ansprüchen definiert.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor ein Ausbilden einer Vielzahl von Gategräben in einem Halbleitersubstrat, wobei Längsachsen der Gategräben in einer ersten Richtung verlaufen, ein Ausbilden eines Kontaktgrabens im Halbleitersubstrat, wobei eine Längsachse des Kontaktgrabens in einer zweiten Richtung verläuft, die von der ersten Richtung verschieden ist. Das Verfahren umfasst ferner ein Füllen eines leitfähigen Materials in die Gategräben und in den Kontaktgraben, ein Durchführen eines ersten Ätzprozesses zum selektiven Ätzen eines Bereichs des leitfähigen Materials über dem Kontaktgraben, um eine erste Öffnung auszubilden, und ein Ausbilden eines Deckmaterials in der ersten Öffnung, wobei das Deckmaterial den Kontaktgraben bedeckt, während horizontale Bereiche des leitfähigen Materials über den Gategräben unbedeckt gelassen werden. Das Verfahren umfasst ferner ein Durchführen eines zweiten Ätzprozesses zum Ätzen des leitfähigen Materials in den Gategräben.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem vergrabenen leitfähigen Element ein Ausbilden einer Vielzahl erster Gräben in einer Hauptoberfläche eines Halbleitersubstrats, wobei Längsachsen der ersten Gräben in einer ersten Richtung verlaufen, ein Ausbilden eines zweiten Grabens, wobei eine Längsachse des Kontaktgrabens in einer zweiten Richtung verläuft, die von der ersten Richtung verschieden ist, und ein Füllen eines leitfähigen Materials in die ersten Gräben und in den zweiten Graben. Das Verfahren umfasst ferner ein Durchführen eines ersten Ätzprozesses zum selektiven Ätzen eines Bereichs des leitfähigen Materials über dem zweiten Graben, um eine erste Öffnung zu bilden, ein Ausbilden einer Deckschicht in der ersten Öffnung, während horizontale Bereiche des leitfähigen Materials über den ersten Gräben unbedeckt gelassen werden, und ein Durchführen eines zweiten Ätzprozesses zum Ätzen des leitfähigen Materials in den ersten Gräben. Eine Position der ersten Gräben und des zweiten Grabens werden so gewählt, dass das leitfähige Material in den ersten Gräben mit dem leitfähigen Material im zweiten Graben elektrisch verbunden ist.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung einen Transistor in einem Halbleitersubstrat auf. Der Transistor umfasst eine Vielzahl von Gategräben im Halbleitersubstrat, wobei Längsachsen der Gategräben in einer ersten Richtung verlaufen, einen Kontaktgraben im Halbleitersubstrat, wobei eine Längsachse des Kontaktgrabens in einer von der ersten Richtung verschiedenen zweiten Richtung verläuft. Der Transistor weist ferner ein leitfähiges Material in der Vielzahl von Gategräben und im Kontaktgraben auf, wobei das leitfähige Material in den Gategräben eine Gateelektrode implementiert, wobei eine obere Oberfläche der Gateelektrode unterhalb einer ersten Hauptoberfläche des Halbleitersubstrats angeordnet ist. Das leitfähige Material im Kontaktgraben ist mit dem leitfähigen Material in den Gategräben elektrisch verbunden, und eine obere Oberfläche des leitfähigen Materials im Kontaktgraben erstreckt sich zur ersten Hauptoberfläche des Halbleitersubstrats.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis von Ausführungsformen der Erfindung zu liefern, und sie sind in diese Offenbarung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien. Andere Ausführungsformen der Erfindung und viele der beabsichtigten Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu relativ zueinander. Gleiche Bezugszeichen geben entsprechend ähnliche Teile an.
  • 1A zeigt eine schematische perspektivische Ansicht von Elementen einer Halbleitervorrichtung.
  • 1B zeigt eine horizontale Querschnittsansicht eines Bereichs einer Halbleitervorrichtung, die durch das Verfahren gemäß einer Ausführungsform hergestellt werden kann.
  • 2A bis 2I zeigen vertikale Querschnittsansichten eines Werkstücks, wenn das Verfahren gemäß einer Ausführungsform durchgeführt wird.
  • 3 zeigt ein Ersatzschaltbild einer Halbleitervorrichtung, die durch das Verfahren gemäß einer Ausführungsform hergestellt werden kann.
  • 4A fasst ein Verfahren gemäß einer Ausführungsform zusammen.
  • 4B fasst ein weiteres Verfahren gemäß einer Ausführungsform zusammen.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In diesem Zusammenhang wird eine Richtungsterminologie, wie ”Oberseite”, ”Boden”, ”Vorderseite”, ”Rückseite”, ”vorne”, ”hinten” usw. in Bezug auf die Orientierung der gerade beschriebenen Figuren verwendet. Da Komponenten von Ausführungsformen der Erfindung in einer Anzahl von verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie für Zwecke der Darstellung verwendet und ist in keiner Weise begrenzend. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem durch die Patentansprüche definierten Umfang abzuweichen.
  • Die Beschreibung der Ausführungsformen ist nicht begrenzend. Insbesondere können Elemente der im Folgenden beschriebenen Ausführungsformen mit Elementen von verschiedenen Ausführungsformen kombiniert werden.
  • Wie hierin verwendet, sind die Begriffe ”haben”, ”enthalten”, ”umfassen”, ”aufweisen” und ähnliche Begriffe offene Begriffe, und diese Begriffe geben das Vorhandensein der festgestellten Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • In dieser Beschreibung bedeuten die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” nicht notwendigerweise, dass die Elemente direkt miteinander gekoppelt sein müssen – zwischenliegende Elemente können zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorgesehen sein. Der Ausdruck „elektrisch verbunden” beabsichtigt die Beschreibung einer niederohmigen elektrischen Verbindung zwischen den elektrisch miteinander verbundenen Elementen.
  • Die Begriffe ”Wafer”, ”Substrat” oder ”Halbleitersubstrat”, die in der folgenden Beschreibung verwendet sind, können jegliche auf einem Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium, Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten von Silizium, getragen durch eine Basishalbleiterunterlage, und andere Halbleiterstrukturen einschließen. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter könnte ebenso Silizium-Germanium, Germanium oder Galliumarsenid sein. Gemäß anderen Ausführungsformen können Siliziumcarbid (SiC) oder Galliumnitrid (GaN) das Halbleitersubstratmaterial bilden.
  • Die Begriffe ”lateral” und ”horizontal”, wie diese in dieser Beschreibung verwendet werden, sollen eine Orientierung im Wesentlichen parallel zu einer ersten Oberfläche eines Halbleitersubstrats oder Halbleiterkörpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafers oder eines Die bzw. Chips sein.
  • Der Begriff ”vertikal”, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers angeordnet ist.
  • Die Figuren und die Beschreibung veranschaulichen relative Dotierungskonzentrationen durch Angabe von ”–” oder ”+” neben dem Dotierungstyp ”n” oder ”p”. Beispielsweise bedeutet ”n–” eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines ”n”-Dotierungsgebiets ist, während ein ”n+”-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein ”n”-Dotierungsgebiet. Dotierungsgebiete der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene ”n”-Dotierungsgebiete die gleichen oder verschiedene absolute Dotierungskonzentrationen haben. In den Figuren und der Beschreibung werden des besseren Verständnisses wegen die dotierten Bereiche häufig mit ”p” oder ”n”-dotiert bezeichnet. Wie sich offensichtlich versteht, ist diese Bezeichnung keineswegs beschränkend zu verstehen. Der Dotierungstyp kann beliebig sein, solange die beschriebene Funktionalität erzielt wird. Auch können in allen Ausführungsformen die Dotierungstypen vertauscht sein.
  • 1A zeigt eine schematische perspektivische Ansicht einer Halbleitervorrichtung 1. Die Halbleitervorrichtung ist in einem Halbleitersubstrat 100 mit einer Hauptoberfläche 110 ausgebildet. Die Halbleitervorrichtung 1 kann als ein Leistungstransistor 11 mit einer Vielzahl von Transistorzellen 10 realisiert sein, die miteinander parallel verbunden sein können. Eine Vielzahl dünner Lamellen oder Grate 271, 275 ist in der ersten Hauptoberfläche 110 des Halbleitersubstrats strukturiert. Anders ausgedrückt ist eine Vielzahl erster Gräben 212 in der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 angeordnet. Die ersten Gräben 212 verlaufen in einer ersten Richtung, z. B. der x-Richtung. Gemäß einer Ausführungsform können die ersten Gräben 212 durch Ätzen gebildet werden, wodurch die Lamellen oder Grate 271, 275 geschaffen werden. Gemäß weiteren Ausführungsformen können die Lamellen oder Grate 271, 275 durch epitaktisches Wachstum über einer temporären Oberfläche eines Halbleiterwerkstücks gebildet werden. Beispielsweise können die Grate 271, 275 oder ein der ersten Hauptoberfläche der Grate 271, 275 benachbarter Bereich geeignet dotiert werden, um Sourcegebiete 201 und Draingebiete 205 zu bilden.
  • Beispielsweise können die Grate erste Grate 271 und zweite Grate 275 umfassen. Das Sourcegebiet 201 kann in den ersten Graten 271 angeordnet sein. Gemäß Ausführungsformen können die Draingebiete 205 bei einem oberen Bereich der zweiten Grate 275 der ersten Hauptoberfläche 110 benachbart ausgebildet sein. Ferner können Driftzonen 260 unterhalb der Draingebiete 205 auf einer von der ersten Hauptoberfläche 110 entfernten Seite angeordnet sein.
  • Das Sourcegebiet und das Draingebiet 205 können mit Dotierstoffen des ersten Leitfähigkeitstyps, z. B. p-Leitfähigkeitstyp, dotiert sein. Die Driftzone kann mit Dotierstoffen des ersten Leitfähigkeitstyps bei einer niedrigeren Dotierungskonzentration als das Source- oder das Draingebiet dotiert sein. Eine Gateelektrode 210 kann in einem unteren Bereich der ersten Gräben 212 angeordnet sein. Beispielsweise kann eine Gate-Dielektrikumsschicht 211 zwischen der Gateelektrode 210 und dem benachbarten Halbleitermaterial 220 angeordnet sein. Die Gateelektrode 210 kann zum Beispiel hochdotiertes Polysilizium oder Metall umfassen. Wie in 1A gezeigt ist, ist eine obere Oberfläche der Gateelektrode 210 unterhalb der ersten Hauptoberfläche 110 angeordnet. Die Gateelektrode 210 bildet eine sogenannte ”vergrabene” Gateelektrode. Insbesondere ist eine obere Oberfläche einer vergrabenen Gateelektrode 210 unterhalb einer ersten Hauptoberfläche 110 des Halbleitersubstrats angeordnet. Ein unterer Substratbereich kann mit Dotierstoffen des zweiten Leitfähigkeitstyps dotiert sein, um ein Bodygebiet 220 zu bilden.
  • Gemäß einer alternativen Interpretation ist das Bodygebiet 220 Seitenwänden der Gateelektrode 210 benachbart angeordnet. Wenn der Transistor eingeschaltet wird, z. B. indem eine entsprechende Gatespannung an die Gateelektrode 210 angelegt wird, wird im Bodygebiet 220 der Gate-Dielektrikumsschicht 211 benachbart eine leitende Inversionsschicht 215 gebildet. Die leitende Inversionsschicht (leitender Kanal) 215 wird an der Grenzfläche zwischen dem Bodygebiet 220 und der Gate-Dielektrikumsschicht 211 gebildet. Dementsprechend kann der Transistor 11 von dem Sourcegebiet 201 über den leitenden Kanal 215 über die Driftzone 260 zum Draingebiet 205 in einem leitenden Zustand sein. Wenn der Transistor ausgeschaltet wird, z. B. indem eine entsprechende Spannung oder keine Spannung an die Gateelektrode 210 angelegt wird, wird im Bodygebiet 220 keine leitende Inversionsschicht gebildet, und ein Stromfluss ist gesperrt. Aufgrund des Vorhandenseins der Driftzone 260 kann das Sperrvermögen des Transistors weiter verbessert werden.
  • Wie in 1A veranschaulicht ist, können einem ersten Grat 271, in dem das Sourcegebiet 201 ausgebildet ist, zwei zweite Grate 275 folgen, in denen Draingebiete 205 angeordnet sind. Dementsprechend können zwei benachbarte Transistorzellen 10 sich ein gemeinsames Sourcegebiet 201 teilen. Wie oben erläutert wurde, kann das Sourcegebiet geschaffen werden, indem das Halbleitermaterial des ersten Grats 271 geeignet dotiert wird. Gemäß weiteren Ausführungsformen können Sourcegebiete 201 durch ein Metallmaterial realisiert werden, das in die ersten Grate 271 strukturiert werden kann.
  • Die Sourcegebiete 201 mehrerer Transistorzellen 10 sind mit einem gemeinsamen Sourceanschluss 281 elektrisch verbunden. Ferner sind die Draingebiete 205 einer Vielzahl paralleler Transistorzellen 10 mit einem gemeinsamen Drainanschluss 282 elektrisch verbunden. Außerdem sind die Gateelektroden 210 einer Vielzahl paralleler Transistorzellen 10 mit einem gemeinsamen Gateanschluss 280 elektrisch verbunden.
  • Allgemein kann eine Breite d der Gategräben 212, gemessen entlang der zweiten Richtung, z. B. der y-Richtung, annähernd 100 bis 300 nm, z. B. 130 bis 180 nm, betragen. Ferner kann eine Tiefe der Gategräben annähernd mehr als 800 nm, z. B. mehr als 1 μm, z. B. 1 bis 3 μm, beispielsweise 1,5 μm, betragen. Eine vertikale Länge der Driftzone kann annähernd 1000 nm bis 1500 nm betragen. Eine Gatelänge, d. h. eine Länge einer Grenzfläche zwischen dem Bodygebiet 220 und der Gate-Dielektrikumsschicht 211 in Kontakt mit der Gateelektrode 210, kann annähernd 250 bis 350 nm betragen. Eine Distanz zwischen einer oberen Oberfläche der Gateelektrode 210 und der ersten Hauptoberfläche 110 des Halbleitersubstrats 100 kann mehr als 700 nm und weniger als 3 μm, z. B. 1 bis 2,97 μm, betragen.
  • Wie ohne weiteres erkannt wird, ist eine obere Oberfläche der Gateelektrode tief in das Halbleitersubstrat vergraben. Um die Vielzahl vergrabener Gateelektroden mit einem gemeinsamen Anschluss elektrisch zu verbinden, kann das leitfähige Material in den Gategräben 212 mit einem Kontaktgraben elektrisch verbunden werden, der sich in einer zweiten lateralen Richtung erstrecken kann, die die erste Richtung kreuzt.
  • 1B zeigt ein Beispiel einer horizontalen Querschnittsansicht einer Halbleitervorrichtung, die ein Layout von Kontaktgräben 252 und Gategräben 212 veranschaulicht. Wie dargestellt ist, haben die Kontaktgräben 252 eine größere Breite als die Breite der Gategräben 212. Die Gategräben 212 erstrecken sich in der ersten Richtung, z. B. der x-Richtung. Die Kontaktgräben 252 erstrecken sich in der y-Richtung. Gategräben, erste und zweite Grate 271, 275 können auf gegenüberliegenden Seiten des Kontaktgrabens 252 angeordnet sein. Zum Beispiel können mehr als 20, z. B. mehr als 200, Gategräben 212 mit einem einzigen Kontaktgraben 252 physikalisch und elektrisch verbunden sein.
  • 2A zeigt eine Querschnittsansicht eines Werkstücks, wenn das hierin im Folgenden beschriebene Verfahren durchgeführt wird. Die Querschnittsansichten von 2A bis 2I sind wie in 1B veranschaulicht zwischen A und B und C und D genommen. Dementsprechend zeigen diese Querschnittsansichten separate Abschnitte, die sich entlang zwei verschiedenen Richtungen erstrecken.
  • Im Folgenden wird ein Verfahren zum elektrischen Kontaktieren der Gateelektroden 210 in den Gategräben 212 über ein leitfähiges Material 250 in einem Kontaktgraben 252 detaillierter erläutert. Eine Vielzahl von Gategräben 212 wird in einem Halbleitersubstrat 100 definiert. Längsachsen der Gategräben verlaufen in einer ersten Richtung, z. B. der x-Richtung. Ein Kontaktgraben 252 wird im Halbleitersubstrat gebildet. Eine Längsachse des Kontaktgrabens 252 verläuft in einer zweiten Richtung, die von der ersten Richtung verschieden ist. Gategräben 212 und ein Kontaktgraben 252 werden so gebildet, dass sie physikalisch und/oder strukturell verbunden sind.
  • Gemäß einer Ausführungsform können Gategräben und der Kontaktgraben 252 durch gemeinsame Ätzprozesse geschaffen werden. Zum Beispiel kann eine Breite des Kontaktgrabens 252 größer als eine Breite der Gategräben 212 sein. Als Folge kann eine Tiefe des Kontaktgrabens 252 größer als eine Tiefe der Gategräben 212 sein. Eine dielektrische Schicht 231 kann auf den Seitenwänden und der Bodenseite der Gräben ausgebildet werden. Die dielektrische Schicht 231 bildet eine Gate-Dielektrikumsschicht 211 in den Gategräben 212 und die Kontakt-Dielektrikumsschicht 251 im Kontaktgraben 252. Beispielsweise kann eine Dicke der Gate-Dielektrikumsschicht 211 annähernd 20 bis 100 nm, z. B. 40 bis 60 nm, z. B. 50 nm, betragen. Ein leitfähiges Material wird dann in die Gategräben 212 und in den Kontaktgraben 252 gefüllt. Die leitfähige Schicht 230 kann ein Metall oder hochdotiertes Polysilizium aufweisen. Die leitfähige Schicht 230 wird als eine einzige Schicht ausgebildet, um den Kontaktgraben 252 und die Gategräben 212 zu füllen. Der Kontaktgraben 252 und die Gategräben 212 werden so angeordnet, dass sie verbunden sind. Als Konsequenz ist das leitfähige Material 230 in den Gategräben 212 mit dem leitfähigen Material 230 in den Kontaktgräben elektrisch verbunden. Ein Bereich der leitfähigen Schicht 230 ist über der ersten Hauptoberfläche 110 angeordnet. 2A zeigt ein Beispiel einer resultierenden Struktur.
  • Danach wird ein erster Ätzprozess durchgeführt, um einen Bereich des leitfähigen Materials 230 über dem Kontaktgraben 252 selektiv zu ätzen, um eine erste Öffnung 135 auszubilden. Dies kann beispielsweise bewerkstelligt werden, indem eine Fotoresistschicht 130 über der leitfähigen Schicht 230 gebildet und eine Öffnung 136 in der Fotoresistschicht 130 fotolithografisch definiert wird. Ein Ausbilden der Öffnung 136 in der Fotoresistschicht 130 kann so durchgeführt werden, dass diese Öffnung 136 eine größere Breite als eine Breite des Kontaktgrabens 252 aufweist, um ein Landen der Öffnung in der leitfähigen Schicht 230 über dem Kontaktgraben 252 sicherzustellen.
  • 2B zeigt ein Beispiel einer resultierenden Struktur. Wie dargestellt ist, ist eine Öffnung 136 in der Fotoresistschicht 130 ausgebildet, welche über der leitfähigen Schicht 230 geschaffen ist.
  • Danach wird ein anisotroper Ätzprozess durchgeführt. Beispielsweise kann ein Ätzen unter Verwendung eines Plasmaätzverfahrens durchgeführt werden, während die Zusammensetzung des Plasmas analysiert wird. Sobald eine obere Oberfläche 250a des leitfähigen Materials 250 im Kontaktgraben 252 erreicht wird, ändert sich ein Zusammensetzungsverhältnis des Plasmas, da nun damit begonnen wird, Gate-Dielektrikumsmaterial 231 zu ätzen. An diesem Punkt einer Verarbeitung kann der Ätzprozess gestoppt werden. Als Folge ist eine erste Öffnung 135 in der leitfähigen Schicht 230 ausgebildet, während eine obere Oberfläche 250a der leitfähigen Schicht 250 näherungsweise nicht geätzt ist. 2C zeigt ein Beispiel einer resultierenden Struktur.
  • Danach werden verbleibende Bereiche der Fotoresistschicht 130 entfernt. 2D zeigt ein Beispiel einer resultierenden Struktur. Wie dargestellt ist, ist eine erste Öffnung 135 in der leitfähigen Schicht 230 ausgebildet.
  • Anschließend wird ein Deck- oder Resistmaterial 236 in der ersten Öffnung 135 gebildet, um die Oberfläche des leitfähigen Materials 250 im Kontaktgraben zu bedecken. Dies kann beispielsweise bewerkstelligt werden, indem eine zweite Fotoresistschicht 235 über der leitfähigen Schicht 230 gebildet wird. Gemäß weiteren Ausführungsformen kann ein beliebiges Deckmaterial verwendet werden, welches nicht geätzt werden wird, wenn die leitfähige Schicht geätzt wird, und welches in Bezug auf die leitfähige Schicht selektiv geätzt werden kann. 2E zeigt ein Beispiel einer resultierenden Struktur.
  • Danach wird ein Ätzprozess durchgeführt, um die horizontalen Bereiche der Resistschicht 235 über der leitfähigen Schicht 230 zu ätzen. Zum Beispiel kann dieser Ätzprozess überwacht werden, um zu stoppen, sobald das Resistmaterial 235 von den horizontalen Bereichen der leitfähigen Schicht 230 entfernt worden ist. Beispielsweise ändert sich die Zusammensetzung des Ätzplasmas, sobald die Resistschicht 235 von den horizontalen Bereichen der leitfähigen Schicht 230 entfernt worden ist. 2F zeigt ein Beispiel einer resultierenden Struktur. Als Folge ist in der ersten Öffnung 135 ein verbleibender Teil 236 eines Resist- oder Deckmaterials ausgebildet.
  • Danach wird ein weiterer Ätzprozess zum Ätzen der leitfähigen Schicht 230 durchgeführt. Dies kann beispielsweise ein isotroper Plasmaätzprozess sein, welcher in große Tiefen ätzt. Zum Beispiel ein SF6-Plasma zum Durchführen dieses Ätzprozesses verwendet werden. Während dieses Ätzprozesses ist das leitfähige Material 250 im Kontaktgraben 252 durch den verbleibenden Bereich 236 des Resistmaterials geschützt. Nach einer vorbestimmten Zeitspanne kann der Ätzprozess gestoppt werden. 2G zeigt ein Beispiel einer resultierenden Struktur.
  • Das Resist- oder Deckmaterial 236 über dem leitfähigen Material 250 im Kontaktgraben 252 wird dann entfernt. 2H zeigt ein Beispiel einer resultierenden Struktur.
  • Danach können zum Beispiel Dotierungsprozesse durchgeführt werden, um das Sourcegebiet 201 und das Draingebiet 205 auszubilden. Ferner kann die Driftzone 260 definiert werden. Überdies kann noch ein isolierendes Material 138 über der resultierenden Oberfläche ausgebildet werden, um den oberen Bereich der Gategräben 212 zu füllen. Ein Sourcekontakt 139, welcher das leitfähige Material 250 im Kontaktgraben 252 kontaktiert, kann weiterhin gebildet werden. Der Sourcekontakt 139 kann über der ersten Hauptoberfläche 110 ausgebildet werden. 2I zeigt ein Beispiel einer resultierenden Struktur.
  • Das hierin oben beschriebene Verfahren beschreibt ein Verfahren, in welchem das leitfähige Material in einer Vielzahl von Gategräben 212 oder ersten Gräben durch gemeinsame Verarbeitungsschritte mit einem Ausbilden eines leitfähigen Materials 250 in einem Kontaktgraben 252 oder einem zweiten Graben gebildet werden kann. Da die jeweiligen leitfähigen Elemente durch einen gemeinsamen Prozess geschaffen werden, können Grenzflächen zwischen den verschiedenen leitfähigen Elementen vermieden werden. Zum Beispiel kann die Ausbildung einer Oxidgrenzfläche auf einer Seitenwand oder einer Oberfläche unterdrückt werden. Aufgrund dieses Verarbeitungsverfahrens kann das leitfähige Material 250 im Kontaktgraben 252 gebildet werden, um einen Oberflächenkontakt auszubilden. Ferner kann, wie dem in 1B veranschaulichten schematischen Layout entnommen werden kann, das leitfähige Material in den Gategräben 212 mit dem leitfähigen Material 250 im Kontaktgraben 252 elektrisch verbunden werden.
  • Das oben beschriebene Verfahren kann verwendet werden, um z. B. einen elektronischen Leistungsschalter oder ein Schaltnetzteil (SMPS) zu bilden. Diese Schalter werden gewöhnlich in Siliziummaterial ausgebildet und müssen oft Spannungsdifferenzen in einem Bereich größer als einige 10 V bewältigen. In einigen Fällen müssen Spannungsdifferenzen bewältigt werden, die sogar größer als mehrere hundert Volt sind. Gemäß dem vergrabenen FINFET-Design kann ein Basisschaltelement von 20 V verwendet werden. Durch Verwenden von Kaskaden dieser Basiselemente kann eine beliebige Spannungsklasse realisiert werden, indem einfach n-stufige Kaskaden in Reihe geschaltet werden. Zum Beispiel kann eine 600 V-Vorrichtung realisiert werden, indem 30 Basiselemente von je 20 V in Reihe geschaltet werden. Somit kann eine beliebige Spannungsklasse einfach durch eine Layouteinstellung innerhalb der gleichen Technologien realisiert werden.
  • Wie oben beschrieben worden ist, weist das vergrabene FINFET-Design eine vertikale Driftzone auf, welche sich in den zweiten Graten 275 erstreckt. Die Driftzone kann in einem Wafermaterial mit einem niedrigen Dotierungspegel ausgebildet sein. Dadurch kann eine Größe des Transistors reduziert werden, und in einem Aus-Zustand können 20 V gesperrt werden. Zum Beispiel kann die Driftzone eine vertikale Länge von annähernd 1000 nm bis 1500 nm haben.
  • Das Transistorarray, das beispielhaft in 1A dargestellt ist, kann auf einen ADZFET (”Feldeffekttransistor mit aktiver Driftzone”) angewendet werden. 3 zeigt ein Ersatzschaltbild einer Halbleitervorrichtung 200 mit einem ADZFET. Die Halbleitervorrichtung 300 umfasst einen ersten Transistor 301 und eine Vielzahl zweiter Transistoren 303 1 bis 303 n. Der Transistor 301 weist ein Sourcegebiet S, ein Draingebiet D und eine Gateelektrode G auf. Wenn eine geeignete Spannung an die Gateelektrode angelegt wird, ist der erste Transistor 301 in einem AN-Zustand. Ferner ist eine Vielzahl zweiter Transistoren 303 1 bis 303 n miteinander und mit dem ersten Transistor 301 in Reihe verbunden. Gemäß einer Interpretation fungiert die Reihe zweiter Transistoren 303 1 bis 303 n als eine Driftzone 302 des ersten Transistors. Gemäß dieser Interpretation dient der Anschluss 31 als Drainanschluss der resultierenden Leistungshalbleitervorrichtung.
  • Zum Beispiel kann das Sourcegebiet S mit einer Erdung elektrisch verbunden sein. Die Ausgabe des ersten Transistors 301 am Anschluss 32 wird als Gatespannung Vgs1 an den Transistor 303 2 angelegt. Außerdem wird auch die Sourcespannung als die Gatespannung an den Transistor 303 1 angelegt. Die Gateelektrode von jedem der zweiten Transistoren 303 1 ... 303 n ist mit dem Drainanschluss eines anderen der zweiten Transistoren 303 1, 303 n oder mit dem Source- oder dem Drainanschluss des ersten Transistors 301 verbunden. Wie in 3 veranschaulicht ist, bestimmt demgemäß die Ausgabe jedes Transistors in der Transistorreihe die Gatespannung, welche an einen Transistor an einer späteren bzw. nachgeschalteten Position innerhalb der Reihe angelegt wird. Daher kann je nach Ausgabe am Draingebiet D der Gesamtwiderstand der Reihe der zweiten Transistoren 303 1 bis 303 n bestimmt werden. Die Halbleitervorrichtung bildet somit einen sogenannten ADZFET.
  • 4A veranschaulicht schematisch ein Verfahren gemäß einer Ausführungsform. Ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor umfasst ein Ausbilden einer Vielzahl von Gategräben in einem Halbleitersubstrat, wobei Längsachsen der Gategräben in einer ersten Richtung verlaufen, ein Ausbilden eines Kontaktgrabens im Halbleitersubstrat, wobei eine Längsachse des Kontaktgrabens in einer von der ersten Richtung verschiedenen zweiten Richtung verläuft, und ein Füllen eines leitfähigen Materials in die Gategräben und in den Kontaktgraben. Das Verfahren umfasst ferner ein Durchführen eines ersten Ätzprozesses zum selektiven Ätzen eines Bereichs des leitfähigen Materials über dem Kontaktgraben, um eine erste Öffnung auszubilden, ein Ausbilden eines Deckmaterials in der ersten Öffnung, wobei das Deckmaterial den Kontaktgraben bedeckt, während horizontale Bereiche des leitfähigen Materials über den Gategräben unbedeckt gelassen werden (S140), und ein Durchführen eines zweiten Ätzprozesses zum Ätzen des leitfähigen Materials in den Gategräben (S150).
  • Das hierin oben beschriebene Verfahren kann auf jede beliebige Halbleitervorrichtung mit Elementen angewendet werden, welche von umgebendem Material isoliert sind. Zum Beispiel können die Elemente leitfähige Elemente sein. Gemäß weiteren Ausführungsformen können die Elemente eine Signalleitung, z. B. eine Wortleitung, z. B. eine vergrabene Wortleitung, oder eine Bitleitung, z. B. eine vergrabene Bitleitung, sein. Gemäß weiteren Ausführungsformen können sie auch eine passive Komponente wie etwa ein vergrabener Widerstand oder Kondensator sein.
  • 4B beschreibt ein allgemeines Verfahren gemäß einer Ausführungsform. Ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem vergrabenen leitfähigen Element umfasst ein Ausbilden einer Vielzahl erster Gräben in einer Hauptoberfläche eines Halbleitersubstrats, wobei Längsachsen der ersten Gräben in einer ersten Richtung verlaufen, ein Ausbilden eines zweiten Grabens, wobei eine Längsachse des zweiten Grabens in einer von der ersten Richtung verschiedenen zweiten Richtung verläuft, und ein Füllen eines leitfähigen Materials in die ersten Gräben und in den zweiten Graben, ein Durchführen eines ersten Ätzprozesses zum selektiven Ätzen eines Bereichs des leitfähigen Materials über dem zweiten Graben, um eine erste Öffnung zu bilden, und ein Ausbilden einer Deckschicht in der ersten Öffnung, während horizontale Bereiche des leitfähigen Materials über den ersten Gräben unbedeckt gelassen werden. Das Verfahren umfasst danach ein Durchführen eines zweiten Ätzprozesses zum Ätzen des leitfähigen Materials in den ersten Gräben, wobei eine Position der ersten Gräben und der zweiten Gräben so ausgewählt werden, dass das leitfähige Material in den ersten Gräben mit dem leitfähigen Material in dem zweiten Graben elektrisch verbunden ist.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor, wobei das Verfahren umfasst: Ausbilden einer Vielzahl von Gategräben in einem Halbleitersubstrat, wobei Längsachsen der Gategräben in einer ersten Richtung verlaufen (S100); Ausbilden eines Kontaktgrabens im Halbleitersubstrat, wobei eine Längsachse des Kontaktgrabens in einer von der ersten Richtung verschiedenen Richtung zweiten Richtung verläuft (S110); Füllen eines leitfähigen Materials in die Gategräben und in den Kontaktgraben (S120); Durchführen eines ersten Ätzprozesses zum selektiven Ätzen eines Bereichs des leitfähigen Materials über dem Kontaktgraben, um eine erste Öffnung auszubilden (S130); Ausbilden eines Deckmaterials in der ersten Öffnung, wobei das Deckmaterial den Kontaktgraben bedeckt, während horizontale Bereiche des leitfähigen Materials über den Gategräben unbedeckt gelassen werden (S140); und Durchführen eines zweiten Ätzprozesses zum Ätzen des leitfähigen Materials in den Gategräben (S150).
  2. Verfahren nach Anspruch 1, ferner umfassend ein Ausbilden einer ersten Resistschicht über dem leitfähigen Material und ein Strukturieren der ersten Resistschicht, um einen Bereich des leitfähigen Materials über dem Kontaktgraben freizulegen (S125), bevor der erste Ätzprozess durchgeführt wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei der erste Ätzprozess stoppt, wenn der Ätzprozess ein Ätzen des leitfähigen Materials im Kontaktgraben beginnt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Ausbilden des Resistmaterials ein Ausbilden einer zweiten Resistschicht über dem leitfähigen Material und ein Entfernen des Resistmaterials von horizontalen Bereichen der leitfähigen Schicht umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Ausbilden eines isolierenden Materials über dem leitfähigen Material in den Gategräben (S160).
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Ausbilden eines leitfähigen Bereichs über einer ersten Hauptoberfläche, um mit dem leitfähigen Material im Kontaktgraben zu kontaktieren (S170).
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Kontaktgraben so ausgebildet wird, dass er mit einer Vielzahl von Gategräben verbunden ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach einem Durchführen des zweiten Ätzprozesses das leitfähige Material in den Gategräben mit dem leitfähigen Material im Kontaktgraben elektrisch verbunden ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Gategräben eine Tiefe von mehr als 800 nm aufweisen.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Distanz zwischen einer oberen Oberfläche des leitfähigen Materials in den Gategräben und einer ersten Hauptoberfläche des Halbleitermaterials mehr als 700 nm beträgt.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Gategräben eine geringere Tiefe als der Kontaktgraben aufweisen.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Gategräben eine kleinere Breite als der Kontaktgraben aufweisen, wobei die Breite der Gategräben in einer Richtung senkrecht zur ersten Richtung gemessen wird, wobei die Breite des Kontaktgrabens in einer Richtung senkrecht zur zweiten Richtung gemessen wird.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung mit einem vergrabenen leitfähigen Element, wobei das Verfahren umfasst: Ausbilden einer Vielzahl erster Gräben in einer Hauptoberfläche eines Halbleitersubstrats, wobei Längsachsen der ersten Gräben in einer ersten Richtung verlaufen (S200); Ausbilden eines zweiten Grabens, wobei eine Längsachse des zweiten Grabens in einer von der ersten Richtung verschiedenen zweiten Richtung verläuft (S210); Füllen eines leitfähigen Materials in die ersten Gräben und in den zweiten Graben (S220); Durchführen eines ersten Ätzprozesses zum selektiven Ätzen eines Bereichs des leitfähigen Materials über dem zweiten Graben, um eine erste Öffnung zu bilden (S230); Ausbilden einer Deckschicht in der ersten Öffnung, während horizontale Bereiche des leitfähigen Materials über den ersten Gräben unbedeckt gelassen werden (S240); Durchführen eines zweiten Ätzprozesses zum Ätzen des leitfähigen Materials in den ersten Gräben (S250), wobei eine Position der ersten Gräben und des zweiten Grabens so ausgewählt werden, dass das leitfähige Material in den ersten Gräben mit dem leitfähigen Material im zweiten Graben elektrisch verbunden ist.
  14. Verfahren nach Anspruch 13, wobei der zweite Graben so gebildet wird, dass er mit einer Vielzahl erster Gräben physisch verbunden ist.
  15. Verfahren nach Anspruch 13 oder 14, wobei die ersten Gräben eine Tiefe von mehr als 800 nm aufweisen.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei eine Distanz zwischen einer oberen Oberfläche des leitfähigen Materials in den ersten Gräben und einer ersten Hauptoberfläche des Halbleitersubstrats mehr als 700 nm beträgt.
  17. Verfahren zum Herstellen eines Schaltnetzteils, umfassend das Verfahren nach einem der Ansprüche 1 bis 16.
  18. Halbleitervorrichtung (1) mit einem Transistor (11) in einem Halbleitersubstrat, wobei der Transistor (11) umfasst: eine Vielzahl von Gategräben (212) im Halbleitersubstrat (100), wobei Längsachsen der Gategräben (212) in einer ersten Richtung verlaufen; einen Kontaktgraben (252) im Halbleitersubstrat (100), wobei eine Längsachse des Kontaktgrabens (252) in einer von der ersten Richtung verschiedenen zweiten Richtung verläuft; ein leitfähiges Material (230) in der Vielzahl von Gategräben (212) und in dem Kontaktgraben (252), wobei das leitfähige Material (230) in den Gategräben (212) eine Gateelektrode (210) realisiert, wobei eine obere Oberfläche der Gateelektrode (210) unterhalb einer ersten Hauptoberfläche (110) des Halbleitersubstrats (100) angeordnet ist, wobei das leitfähige Material (230) in dem Kontaktgraben (252) mit dem leitfähigen Material (230) in den Gategräben (212) elektrisch verbunden ist, wobei eine obere Oberfläche des leitfähigen Materials (230) in dem Kontaktgraben (252) sich zur ersten Hauptoberfläche (110) des Halbleitersubstrats (100) erstreckt.
  19. Halbleitervorrichtung (1) nach Anspruch 18, wobei eine Distanz zwischen einer oberen Oberfläche des leitfähigen Materials (230) in den Gategräben (212) und der ersten Hauptoberfläche (110) des Halbleitersubstrats (100) mehr als 700 nm beträgt.
  20. Halbleitervorrichtung (1) nach Anspruch 18 oder 19, ferner umfassend ein isolierendes Material (138) in den Gategräben (212) über der Gateelektrode (210).
DE102016115684.1A 2016-08-24 2016-08-24 Verfahren zum Herstellen einer Halbleitervorrichtung mit einem vergrabenen leitfähigen Element, Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor und Halbleitervorrichtung mit einem Transistor Active DE102016115684B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102016115684.1A DE102016115684B4 (de) 2016-08-24 2016-08-24 Verfahren zum Herstellen einer Halbleitervorrichtung mit einem vergrabenen leitfähigen Element, Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor und Halbleitervorrichtung mit einem Transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102016115684.1A DE102016115684B4 (de) 2016-08-24 2016-08-24 Verfahren zum Herstellen einer Halbleitervorrichtung mit einem vergrabenen leitfähigen Element, Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor und Halbleitervorrichtung mit einem Transistor

Publications (2)

Publication Number Publication Date
DE102016115684A1 DE102016115684A1 (de) 2018-03-01
DE102016115684B4 true DE102016115684B4 (de) 2018-03-29

Family

ID=61166898

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016115684.1A Active DE102016115684B4 (de) 2016-08-24 2016-08-24 Verfahren zum Herstellen einer Halbleitervorrichtung mit einem vergrabenen leitfähigen Element, Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Transistor und Halbleitervorrichtung mit einem Transistor

Country Status (1)

Country Link
DE (1) DE102016115684B4 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349812B2 (en) 2013-05-27 2016-05-24 United Microelectronics Corp. Semiconductor device with self-aligned contact and method of manufacturing the same
US20160181426A1 (en) 2014-05-01 2016-06-23 Globalfoundries Inc. Methods of forming epi semiconductor material in a trench formed above a semiconductor device and the resulting devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349812B2 (en) 2013-05-27 2016-05-24 United Microelectronics Corp. Semiconductor device with self-aligned contact and method of manufacturing the same
US20160181426A1 (en) 2014-05-01 2016-06-23 Globalfoundries Inc. Methods of forming epi semiconductor material in a trench formed above a semiconductor device and the resulting devices

Also Published As

Publication number Publication date
DE102016115684A1 (de) 2018-03-01

Similar Documents

Publication Publication Date Title
DE102013110180B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016102493B3 (de) Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor
DE102013113284B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102013114842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102016104189A1 (de) Halbleitervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014109846B4 (de) Leistungs-MOSFET und Verfahren zum Herstellen eines Leistungs-MOSFET
DE102016101676B3 (de) Elektrische schaltung, die eine halbleitervorrichtung mit einem ersten transistor und einem zweiten transistor und eine steuerschaltung enthält
DE102016101679B4 (de) Halbleitervorrichtung mit einem lateralen Transistor
DE102016107714B4 (de) Halbleitervorrichtung mit einer Transistorzelle, die einen Sourcekontakt in einem Graben umfasst, Verfahren zum Herstellen der Halbleitervorrichtung und integrierte Schaltung
DE102014114832B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102015112427B4 (de) Halbleitervorrichtung mit einer allmählich zunehmenden Felddielektrikumsschicht und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102015106683B4 (de) Halbleitervorrichtung mit einem feldeffekttransistor und verfahren zum herstellen der halbleitervorrichtung
DE102014107295B4 (de) Halbleitervorrichtung, verfahren zum herstellen einer halbleitervorrichtung und integrierte schaltung
DE102015105679B4 (de) Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
DE102014113087B4 (de) Halbleitervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102013113286A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014114836A1 (de) Halbleitervorrichtung
DE102015119771A1 (de) Halbleitervorrichtung mit einem ersten Transistor und einem zweiten Transistor
DE102014110450A1 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE102016113393A1 (de) Halbleitervorrichtung, die ein Transistor-Array und ein Abschlussgebiet enthält, und Verfahren zum Herstellen solch einer Halbleitervorrichtung
DE102016106848A1 (de) Halbleitervorrichtung mit einem Transistor
DE102016106872A1 (de) Verfahren zum herstellen einer integrierten schaltung einschliesslich eines lateralen graben-transistors und eines logikschaltungselements
DE102016110645A1 (de) Halbleitervorrichtung mit einem eine erste feldplatte und eine zweite feldplatte aufweisenden transistor
DE102014106747A1 (de) Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen einer halbleitervorrichtung
DE102014114184A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative