DE102015226404A1 - Verfahren und Vorrichtung zur Zeitmessung - Google Patents

Abstract

Bei einem Verfahren zur Messung eines Zeitraums (T) erfolgen die Schritte: Bereitstellen von mehreren Verzögerungseinrichtungen (21–2N) mit jeweiligen Verzögerungszeiten (D1–DN) in einem Signalpfad (SP) zwischen einem Eingangsknoten (5) und einem Ausgangsknoten (6), wobei Ausgangssignale (A1–AN) an den Verzögerungseinrichtungen (21–2N) abgreifbar sind; Einkoppeln eines Pegelwechsels (SW) an den Eingangsknoten (5) zum Erzeugen einer durch den Signalpfad (SP) in Richtung zu dem Ausgangsknoten (6) propagierenden Signalflanke (SF) zu einem Startzeitpunkt (TS); Erfassen der Signalpegel der Ausgangssignale (A1–AN) an jedem Ausgang (41–4N) zu einem Erfassungszeitpunkt (TS); Zuordnen eines Bitwertes (BW1–BWN) zu jedem erfassten Signalpegel zum Erzeugen eines Bitmusters (BM); Zuordnen eines Zeitwertes (ZW) für den Zeitraum (T) zwischen dem Startzeitpunkt (TS) und dem Erfassungszeitpunkt (TA) zu jedem Bitmuster (BM). Der Zeitwert berücksichtigt einen zuvor ermittelten Zeitkorrekturwert (K1–KN), der aus einer Häufigkeitsverteilung von Testbitmustern (TBMi) ermittelt wurde. Eine Vorrichtung zur Messung eines Zeitraums (T) mit Hilfe des Verfahrens umfasst mehrere Verzögerungseinrichtungen (21–2N) als Verzögerungskette. Die statistische Auswertung von Testzeiträumen und Bitmustern ermöglicht eine einfache Eichung der Vorrichtung.

Description

• Die vorliegende Erfindung betrifft Verfahren und Vorrichtungen zur Zeitmessung. Insbesondere werden Verfahren zur Messung von Zeiträumen und entsprechende Vorrichtungen vorgeschlagen. Ferner werden Eich-, Abgleichs- und Korrekturverfahren für von Zeitmessvorrichtungen ausgegebene Zeitwerte vorgeschlagen.
• Die präzise Vermessung von Zeit oder Zeiträumen bzw. Abständen zwischen vorgegebenen Zeitpunkten wird zum Beispiel mit Hilfe von logischen Gattern durchgeführt. Es wurde vorgeschlagen, Verzögerungsketten zu bilden und die Gatterdurchlaufzeiten von in Halbleitertechnik implementierten Logikfunktionen zu nutzen, um dann die Zeitpunkte von Signalwechseln zu erkennen. Grundsätzlich lassen sich insbesondere mit Hilfe von ASICs oder FPGAs Zeitmessungen erstellen. Die Ungenauigkeit einer derartigen Zeitmessung ist häufig den unterschiedlichen Signallaufzeiten und physikalisch ungleich implementierten Bauelementen geschuldet. Insofern entstehen Messfehler, die aufgrund der Unterschiede von Signaldurchlaufzeiten entstehen. Solche Schwankungen können designspezifisch sein, beispielsweise durch das Routing oder die Implementierung der einzelnen Bauelemente. Sie können auch chipindividuell sein, beispielsweise durch Schwankungen in der Dotierung oder durch Fehler im Kristallaufbau. Es ist wünschenswert, beide Arten von unterschiedlichen Gatterdurchlaufzeiten bei der Zeitmessung berücksichtigen zu können.
• Insofern besteht eine Aufgabe der vorliegenden Erfindung darin, verbesserte Verfahren und Vorrichtungen zur Messung von Zeiträumen oder Zeitabständen bereitzustellen.
• Demgemäß wird ein Verfahren zur Messung eines Zeitraums vorgeschlagen, welches die folgenden Schritte umfasst:
  Bereitstellen von mehreren Verzögerungseinrichtungen mit jeweils einem Eingang und einem Ausgang derart, dass ein Signalpfad zwischen einem Eingangsknoten und einem Ausgangsknoten die Verzögerungseinrichtungen durchläuft. Dabei ist an jedem Ausgang ein jeweiliges Ausgangssignal abgreifbar, und jede Verzögerungseinrichtung hat eine Verzögerungszeit.
• Einkoppeln eines Pegelwechsels an den Eingangsknoten zum Erzeugen einer durch den Signalpfad in Richtung zu dem Ausgangsknoten propagierenden Signalflanke zu einem Startzeitpunkt.
• Erfassung der Signalpegel der Ausgangssignale an jedem Ausgang zu einem Erfassungszeitpunkt.
• Zuordnen eines Bitwertes zu jedem erfassten Signalpegel zum Erzeugen eines Bitmusters.
• Zuordnen eines Zeitwertes für den Zeitraum zwischen dem Startzeitpunkt und dem Erfassungszeitpunkt zu jedem Bitmuster.
• Dabei wird jedem Bitmuster ein nomineller Zeitwert und ein zuvor ermittelter Zeitkorrekturwert zugewiesen. Der Zeitwert für den Zeitraum entspricht dem um den jeweiligen Zeitkorrekturwert korrigierten nominellen Zeitwert.
• Die Zeitkorrekturwerte werden aus einer Häufigkeitsverteilung von Testbitmustern ermittelt, wobei die Testbitmuster mit Hilfe mehrerer zu jeweiligen Teststartzeitpunkten an den Eingangsknoten eingekoppelter Pegelwechsel und zu jeweiligen Testerfassungszeitpunkten erfasster Signalpegel der Ausgangssignale erzeugt werden.
• Eine Vorrichtung, welche sich zur Durchführung des Verfahrens eignet, umfasst:
  mehrere Verzögerungseinrichtungen mit jeweils einem Eingang und einem Ausgang, welche derart verschaltet sind, dass ein Signalpfad zwischen einem Eingangsknoten und einem Ausgangsknoten der Vorrichtung die Verzögerungseinrichtungen durchläuft;
  eine an die Ausgänge der Verzögerungseinrichtungen gekoppelte Erfassungseinrichtung zum Erfassen der Signalpegel von an den Ausgängen abgreifbaren Ausgangssignalen und zum Zuordnen eines jeweiligen Bitwertes zu jedem erfassten Signalpegel zum Erzeugen eines Bitmusters;
  eine Speichereinrichtung, welche für jedes Bitmuster einen Zeitwert und/oder einen Zeitkorrekturwert abgespeichert vorhält, welcher gemäß eines zuvor oder im Folgenden erläuterten Verfahrens zum Messen von Zeiträumen bestimmt ist.
• Es kann ferner eine Steuereinrichtung vorgesehen werden, welche eingerichtet ist, ein zuvor oder im Folgenden beschriebenes Verfahren zum Messen von Zeiträumen durchzuführen.
• Bei dem vorgeschlagenen Verfahren wird einerseits ausgenutzt, dass die Verzögerungseinrichtungen eine jeweilige Verzögerungszeit haben. Die Verzögerungszeiten können dabei insbesondere aufgrund von Fertigungsschwankungen oder anderen Einflüssen, beispielsweise wegen der Verdrahtung oder Verschaltung der Verzögerungseinrichtungen, unterschiedlich sein.
• Bei dem Verfahren werden nominelle Zeitwerte, die in der Regel schwankende Verzögerungszeiten nicht berücksichtigen, um Korrekturwerte oder Korrekturfaktoren korrigiert. Dadurch erhält man eine besonders präzise Messung für einen jeweiligen Zeitraum. Es kann insbesondere in einem dem Messverfahren vorgelagerten Schritt eine Ermittlung der Zeitkorrekturwerte, beispielsweise in der Art einer Eichkurve, vorgenommen werden.
• Es wird hier vorgeschlagen, aus einer Statistik bzw. einer Verteilung von Bitmustern die entsprechenden Zeitkorrekturwerte abzuleiten. Die beispielsweise in einem Speicher abgespeicherten Zeitkorrekturwerte können chipindividuell ermittelt werden, so dass bei einem späteren Betrieb der jeweiligen Vorrichtung zur Messung eines Zeitraums durch das Einkoppeln von Pegelwechseln als Zeitmarkierungen, dem Erfassen der Signalpegel und der Zuordnung der Bitwerte ein entsprechender Zeitwert abgeleitet werden kann.
• Man kann sagen, mit Hilfe des Verfahrens zur Messung eines Zeitraums wird eine Eichung einer Verzögerungskette, insbesondere aus digitalen Gattern, vorgenommen.
• Die Verzögerungseinrichtungen können beispielsweise Inverter umfassen, die verkettet verschaltet sind. Denkbar ist auch, dass andere Verzögerungsglieder in dem Signalpfad vorgesehen werden.
• Durch das Erfassen der Signalpegel wird im Wesentlichen die Position der propagierenden Signalflanke in der Kette von Verzögerungseinrichtungen erfasst. Dies kann durch ein entsprechendes Bitmuster codiert werden. Beispielsweise wird einem jeweiligen erfassten Signalpegel ein logischer H- oder logischer L-Pegel zugeordnet. Dies kann in einer Vorrichtung durch entsprechende Erfassungsmittel, wie Abtast- und Halteglieder oder flankengesteuerte Flip-Flops bzw. Zwischenspeicherelemente erfolgen.
• In Ausführungsformen des Verfahrens werden die Teststartzeitpunkte und die Testerfassungszeitpunkte derart vorzugsweise zufällig gewählt, dass sich ergebende Testzeiträume über einen Messzeitraum gleich verteilt sind. Der Messzeitraum entspricht dabei einer Gesamtverzögerungszeit für eine Signalflanke zwischen dem Eingangsknoten und dem Ausgangsknoten. Ein Testzeitraum ist jeweils durch den Teststartzeitpunkt und den Testerfassungszeitpunkt festgelegt.
• Durch eine Gleichverteilung der im Eich- oder Testmodus verwendeten Testzeiträume kann eine günstige statistische Auswertung der Häufigkeiten von auftretenden Testbildmustern erfolgen. Denn die Häufigkeit eines jeweiligen Testbitmusters ist ein Maß für die Durchlaufzeit einer Signalflanke durch eine bestimmte Verzögerungseinrichtung. Diese Verzögerungseinrichtung wird durch das erfasste bzw. erstellte Testbitmuster zum Erfassungszeitpunkt festlegt.
• In einer Variante des Verfahrens werden die Teststartzeitpunkte und die Testerfassungszeitpunkte derart gewählt, dass eine Wahrscheinlichkeitsdichte für das Auftreten einer Signalflanke in einem Messzeitraum konstant ist. Dabei entspricht ein Messzeitraum einer Gesamtverzögerungszeit für eine Signalflanke zwischen dem Eingangsknoten und dem Ausgangsknoten. Der Teststartzeitpunkt und/oder die Testerfassungszeitpunkte können beispielsweise durch Steuersignale mit einem Pegelwechsel zum jeweiligen Teststart- oder Testerfassungszeitpunkt festgelegt werden.
• Um eine Gleichverteilung der Testzeiträume zu erreichen, ist es möglich, stark jitterbehaftete Signale mit Pegelwechseln einzusetzen. Zum Beispiel werden bei einer Variante des Verfahrens ein jeweiliger Teststartzeitpunkt und/oder ein jeweiliger Testerfassungszeitpunkt mit Hilfe eines jitterbehafteten Oszillatorsignals bestimmt. Das Oszillatorsignal kann zum Beispiel von einem geeignet ausgestalteten Ringoszillator entnommen werden.
• Vorzugsweise wird das jitterbehaftete Oszillatorsignal oder Oszillationssignal an dem Eingangsknoten eingekoppelt. Anschließend kann in regelmäßigen Abständen eine Erfassung oder ein Abtasten der Ausgangssignalpegel erfolgen. Durch geeignete Auswahl des Jitters und der Erfassungszeitpunkte ergibt sich eine statistische Gleichverteilung für die Testzeiträume, so dass eine Häufigkeitsverteilung der Testbitmuster zuverlässig erstellt werden kann.
• Bei Ringoszillatoren, die beispielsweise aus verketteten Invertern aufgebaut sind, ergeben sich zufällige Jitter aus schwankenden Durchlaufzeiten der Signale durch die Inverter. Dieser Jitter ist eine unregelmäßige zeitliche Schwankung in Zustandsänderungen der durch die Inverter propagierenden Signale. Durch viele Durchläufe durch eine Ringoszillatorschaltung kann der Jitter derart stark akkumuliert werden, dass letztlich ein zufälliges Signal mit steigenden und fallenden Signalflanken entsteht.
• In Ausführungsformen umfasst das Verfahren die Verfahrensschritte:
  Beim Erzeugen der Testbitmuster erfolgt ein Bereitstellen eines Jitter-behafteten Signals, wie zum Beispiel eines Oszillatorsignals, welches in zufälliger Phasenlage Pegelwechsel aufweist;
  Einkoppeln des Oszillatorsignals an den Eingangsknoten zu einem Einkopplungszeitpunkt, wodurch zu einem unbestimmten Teststartzeitpunkt ein Pegelwechsel als Signalflanke durch den Signalpfad propagiert;
  Erfassen der Signalpegel der Ausgangssignale an jedem Ausgang zu einem Testerfassungszeitpunkt, welcher von dem Einkopplungszeitpunkt um einen vorgegebenen Testtaktzeitraum zeitlich beabstandet ist.
• Insofern ist es möglich, gleich verteilte Testzeiträume zu erzeugen, indem zwar zu vorgegebenen Testerfassungszeitpunkten beispielsweise taktweise die Ausgangssignale und damit ein Bitmuster erfasst wird, aber der Zeitpunkt, zu dem der Pegelwechsel als Signalflanke in den Eingangsknoten eingekoppelt wird, aufgrund des Jitters des Oszillatorsignals unbestimmt und gleichverteilt ist.
• Vorzugsweise ist der Testtaktzeitraum dann größer als die Gesamtverzögerungszeit für eine Signalflanke zwischen dem Eingangsknoten und dem Ausgangsknoten In Ausführungsformen kann das Verfahren darüber hinaus die Schritte umfassen:
  Abspeichern des jeweiligen Korrekturwertes für jedes Bitmuster;
  Ausgeben des Zeitwertes für den gemessenen Zeitraum;
  Erfassen einer Gesamtsignaldurchlaufzeit durch den Signalpfad; und/oder
  Bestimmen einer mittleren Verzögerungszeit als die Gesamtlaufzeit dividiert durch die Anzahl der zwischen dem Eingangssignalknoten und dem Ausgangssignalknoten im Signalpfad angeordneten Verzögerungseinrichtungen.
• Die mittlere Verzögerungszeit kann zum Beispiel zum Bestimmen der nominellen Zeitwerte verwendet werden. Wird beispielsweise zum Erfassungszeitpunkt die Signalflanke anhand des erzeugten Bitmusters an dem p-ten Ausgangssignal identifiziert, kann der somit erfasste Zeitraum gemäß dem nominellen Zeitwert als p x die mittlere Verzögerungszeit verwendet werden. Um eine verbesserte Genauigkeit zu erzielen, wird dann zusätzlich der zuvor statistisch ermittelte Zeitkorrekturwert berücksichtigt.
• Vorzugsweise wird die mittlere Verzögerungszeit in einem Zeitmaß durch Einkoppeln eines ersten und eines zweiten Pegelwechsels zu einem ersten und einem zweiten Eicheinkopplungszeitpunkt an den Eingangsknoten zum Erzeugen jeweils einer durch den Signalpfad in Richtung zu dem Ausgangsknoten propagierenden Signalflanke ermittelt. Der erste und der zweite Einkopplungszeitpunkt sind dabei um einen vorgegebenen bekannten Eichzeitraum mit einem Zeitmaß beabstandet. Das Zeitmaß ist zum Beispiel eine Angabe in Sekunden oder dergleichen.
• Die mittlere Verzögerungszeit in einem Zeitmaß kann auch durch Einkoppeln eines Eichpegelwechsels zu einem Eicheinkopplungszeitpunkt und Erfassen der Signalpegel der Ausgangssignale an jedem Ausgang zu einem Eicherfassungszeitpunkt ermittelt werden, der von dem Eicheinkopplungszeitpunkt um einen vorgegebenen Eichzeitraum mit einem Zeitmaß beabstandet ist.
• Durch Kenntnis eines zeitlichen Abstandes in einem Zeitmaß und eine Messung desselben kann jedem Bitmuster ein Zeitwert in einem jeweiligen absoluten Zeitmaß zugeordnet werden.
• Bei einer Ausführungsform der vorgeschlagenen Vorrichtung zur Zeiterfassung ist wenigstens eine der Verzögerungseinrichtungen als eine Latch-Einrichtung eingerichtet, welche ein an einem Dateneingang der Latch-Einrichtung eingekoppeltes Eingangssignal an einem Datenausgang der Latch-Einrichtung als Ausgangssignal ausgibt und in Abhängigkeit von einem logischen Pegel eines Steuersignals den Signalpegel des Ausgangssignals an dem Datenausgang abgreifbar festhält.
• Insbesondere kann eine D-Latch-Einrichtung Verwendung finden. Bei einer D-Latch-Einrichtung kann durch Einkoppeln eines entsprechenden Steuersignals, beispielsweise eines Enable-Signals, die Latch-Einrichtung in einen transparenten Zustand verbracht werden, bei der derselbe Signalpegel des Dateneingangs an dem Datenausgang ausgegeben wird. Dabei entsteht lediglich eine Verzögerungszeit, so dass in diesem transparenten Zustand die Latch-Einrichtung als Verzögerungseinrichtung fungiert. Bei abgeschaltetem Steuer- bzw. Enable-Signal wird der zuletzt am Datenausgang vorliegende logische Pegel festgehalte, so dass eine Erfassung des Ausgangssignals erfolgt.
• Insofern kann bei Verwendung von D-Latch-Einrichtungen auf eine getrennte Erfassungseinrichtung beispielsweise mit Flip-Flops oder Abtast- und Haltegliedern verzichtet werden. D-Latch-Einrichtungen können ferner invertierende Datenausgänge vorweisen, so dass sie auch als Inverter im transparenten Zustand arbeiten können.
• In Ausführungsformen ist die Vorrichtung Teil einer FPGA-Einrichtung oder einer ASIC-Einrichtung.
• In Ausführungsformen ist wenigstens eine der Verzögerungseinrichtungen Teil einer Carry-Chain-Einrichtung einer FPGA-Einrichtung. Entsprechende Carry-Chains können aufwandsgünstig verwendet werden und stellen schnelle Verzögerungsketten dar. In FPGAs dienen Carry-Chains zum Beispiel der Berechnung des Übertrags beim Addieren.
• Das Verfahren kann insbesondere über geeignete Beschreibungssprachen, beispielsweise VHDL oder Verilog, auf oder in einer FPGA- oder ASIC-Vorrichtung implementiert werden. Eine entsprechende Steuereinrichtung ist zum Beispiel derart programmgesteuert, dass ein wie hier vorgeschlagenes Zeitmessverfahren durchgeführt wird.
• Weiterhin wird ein Computerprogrammprodukt vorgeschlagen, welches auf einer programmgesteuerten Einrichtung, wie eine mit einer Steuereinrichtung ausgestattete Vorrichtung, die Durchführung eines wie oben erläuterten Verfahrens veranlasst.
• Ein Computerprogrammprodukt, wie z.B. ein Computerprogramm-Mittel, kann beispielsweise als Speichermedium, wie z.B. Speicherkarte, USB-Stick, CD-ROM, DVD, oder auch in Form einer herunterladbaren Datei von einem Server in einem Netzwerk bereitgestellt oder geliefert werden. Dies kann zum Beispiel in einem drahtlosen Kommunikationsnetzwerk durch die Übertragung einer entsprechenden Datei mit dem Computerprogrammprodukt oder dem Computerprogramm-Mittel erfolgen. Als programmgesteuerte Einrichtung kommt insbesondere eine Steuereinrichtung, wie zum Beispiel ein Mikroprozessor für eine Smartcard oder dergleichen in Frage. Das Verfahren oder die Vorrichtung kann auch festverdrahtet oder in konfigurierbaren FPGAs oder ASICSs implementiert werden.
• Die für die vorgeschlagene Vorrichtung beschriebenen Ausführungsformen und Merkmale gelten für das vorgeschlagene Verfahren und umgekehrt.
• Weitere mögliche Implementierungen der Erfindung umfassen auch nicht explizit genannte Kombinationen von zuvor oder im Folgenden bezüglich der Ausführungsbeispiele beschriebenen Merkmalen oder Ausführungsformen. Dabei wird der Fachmann auch Einzelaspekte als Verbesserungen oder Ergänzungen zu der jeweiligen Grundform der Erfindung hinzufügen.
• Weitere vorteilhafte Ausgestaltungen und Aspekte der Erfindung sind Gegenstand der Unteransprüche sowie der im Folgenden beschriebenen Ausführungsbeispiele der Erfindung. Im Weiteren wird die Erfindung anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die beigelegten Figuren näher erläutert.
• 1 zeigt eine schematische Darstellung eines ersten Ausführungsbeispiels für eine Vorrichtung zur Zeitmessung, welche zur Durchführung eines entsprechenden Verfahrens geeignet ist;
• 2 zeigt mögliche Signalformen von Start- und Erfassungssignalen, welche in der Vorrichtung nach 1 eingesetzt werden können;
• 3 zeigt ein Ablaufdiagramm für eine Variante eines Verfahrens zur Zeitmessung;
• 4 zeigt eine schematische Darstellung eines zweiten Ausführungsbeispiels für eine Vorrichtung zur Zeitmessung;
• 5 zeigt eine schematische Darstellung eines Ausführungsbeispiels für einen Ringoszillator als Pegelwechselgenerator;
• 6 zeigt mögliche Signalformen eines Jitter-behafteten Oszillationssignals;
• 7 zeigt eine Darstellung für auftretende Bitmuster beim Betrieb der Vorrichtung gemäß 4;
• 8 und 9 zeigen Häufigkeiten von erfassten Bitmustern beim Betrieb der Vorrichtung gemäß 4;
• 10 zeigt eine Eichkurve mit Zeitwerten für die Vorrichtung gemäß 4; und
• 11 zeigt mögliche Ausführungsbeispiele für Verzögerungseinrichtungen zum Einsatz in Vorrichtungen zur Zeitmessung.
• In den Figuren sind gleiche oder funktionsgleiche Elemente mit denselben Bezugszeichen versehen worden, sofern nichts anderes angegeben ist.
• Die 1 zeigt eine schematische Darstellung eines ersten Ausführungsbeispiels einer Vorrichtung zur Zeitmessung. Die 2 zeigt mögliche Formen von bei der Zeitmessung eingesetzten Steuersignalen und Zeiten zur Erläuterung der Funktionsweise der Vorrichtung nach 1, und 3 zeigt ein Betriebsverfahren für die Vorrichtung, welches ein Verfahren zur Zeitmessung beinhaltet. Im Folgenden werden die Figuren gemeinsam beschrieben.
• Die 1 zeigt zunächst eine Vorrichtung zur Zeitmessung 1, bei der mehrere Verzögerungseinrichtungen 2 ₁–2 _N verkettet verschaltet sind. Bezüglich der 3 erfolgt insofern in einem ersten Verfahrensschritt S1 das Bereitstellen von mehreren Verzögerungseinrichtungen 2 ₁–2 _N. Eine jeweilige i-te Verzögerungseinrichtung 2 _i hat dabei eine Verzögerungszeit D_i zwischen dem jeweiligen Eingang 3 _i und ihrem Ausgang 4 _i.
• In der 1 ist angedeutet, dass jeweils ein Eingangssignal E₁–E_N an die Eingänge 3 ₁–3 _N gekoppelt ist und jeweils ein Ausgangssignal A₁–A_N an den Ausgängen 4 ₁–4 _N abgreifbar ist. Die Verzögerungseinrichtungen 2 ₁–2 _N bilden insofern eine Verzögerungskette in einem Signalpfad SP. Der Signalpfad SP verläuft dabei zwischen einem Eingangsknoten 5 und einem Ausgangsknoten 6. Wird ein Pegelwechsel an dem Eingangsknoten 5 eingekoppelt, propagiert eine entsprechende Signalflanke hin zum Ausgangsknoten 6 durch die Verzögerungseinrichtungen 2 ₁–2 _N. Dabei erfährt die Signalflanke eine Gesamtsignaldurchlaufzeit D_T.
• An die Ausgänge 4 ₁–4 _N ist eine Erfassungseinrichtung 7 angekoppelt. Der Erfassungseinrichtung 7 sind die Ausgangssignale A₁–A_N zugeführt, so dass die jeweiligen Signalpegel H oder L bzw. 1 oder 0 erfasst werden können. Die Erfassungseinrichtung 7 hat dazu Abtast- und Halteglieder 8 ₁–8 _N, wobei jeweils ein Ausgangssignal A₁–A_N einem jeweiligen Abtast- und Halteglied 8 ₁–8 _N zugeführt ist. Der Erfassungsvorrichtung 7 bzw. den Abtast- und Haltegliedern 8 ₁–8 _N ist ein Stoppsignal SO zugeführt, das zu einem Abtasten und Halten der Signalpegel der eingeführten Ausgangssignale A₁–A_N führt.
• Die Erfassungsvorrichtung liefert aus den erfassten Signalpegeln logische Bitwerte BW1₁–BW_N, die als ein Bitmuster BM zusammengeführt werden können. Die Bitwerte BW₁–BW_N sind einer Speichereinrichtung 9 zugeführt, die zum Beispiel das jeweilige Bitmuster BM abspeichert.
• Für den Betrieb der Vorrichtung 1 ist ferner eine Steuereinrichtung 10 vorgesehen. Die Steuereinrichtung 10 koordiniert die Durchführung des Messverfahrens sowie den Betrieb der Vorrichtung 1. Ein Signalgenerator 11 ist an den Eingangsknoten 5 gekoppelt und eingerichtet, ein Startsignal ST zu erzeugen, wobei die Steuereinrichtung 10 die entsprechende Signalerzeugung durch ein Steuersignal CT₁ ansteuert. Die Steuereinrichtung 10 ist auch über ein Steuersignal CT₄ an die Speichereinrichtung 9 gekoppelt und kann insofern die Bitmuster BM auswerten.
• Ferner ist ein Korrekturspeicher 12 vorgesehen, der Zeitkorrekturwerte K₁–K_N abgespeichert bereithält. Beim Betrieb der Vorrichtung zur Zeitmessung (vgl. 3) wird im Schritt S2 ein Pegelwechsel an den Eingangsknoten eingekoppelt. Dies erfolgt durch eine Ansteuerung des Signalgenerators 11 und dadurch die Erzeugung des Startsignals SP.
• In der 2 sind mögliche Signalformen illustriert. Grundsätzlich ist es gewünscht, den Zeitraum T zwischen einem Startzeitpunkt T_S und einem Endzeitpunkt oder Erfassungszeitpunkt T_A zu messen.
• Durch die Einkopplung eines Pegelwechsels an dem Eingangsknoten 5, in der 2 ist beispielsweise eine steigende Signalflanke SW für das Startsignal ST angedeutet, wird die Zeitmessung gestartet. Diese Signalflanke SW propagiert nun durch die Verzögerungseinrichtungen 2 ₁–2 _N in Richtung zum Ausgangsknoten 6.
• Im Folgeschritt S3 erfolgt zum Erfassungszeitpunkt T_A, der das Ende des zu messenden Zeitintervalls T angibt, eine Erfassung der Signalpegel der Ausgangssignale A₁–A_N. Dazu erzeugt die Steuereinrichtung 10 einen Pegelwechsel, beispielsweise von L auf H bzw. 0 auf 1, als Stoppsignal SO.
• Das Stoppsignal SO verursacht das Abtasten mittels der Abtast- und Halteglieder 8 ₁–8 _N, so dass BW₁–BW_N Bitwerte entstehen. Diese Bitwerte bilden ein Bitmuster BM (vgl. Schritt S4). Sind die Verzögerungseinrichtungen 2 ₁–2 _N lediglich Verzögerungsstrecken, springen bei dem Signalbeispiel aus 2 die Ausgangssignale A₁–A_N nacheinander auf den logischen H-Pegel, bis das Stoppsignal SO die Erfassung der Signalpegel veranlasst. Anhand der Anzahl der logischen H- oder 1-Pegel kann dann beispielsweise bereits grob auf den tatsächlichen Zeitwert des Zeitraums T geschlossen werden. Jedem erfassbaren Bitmuster BM wird so zunächst ein nomineller Zeitwert zugewiesen.
• Da die Verzögerungseinrichtungen 2 ₁–2 _N in der Regel voneinander unterschiedliche Verzögerungs- oder Durchlaufzeiten verursachen, können ohne Berücksichtigung von Zeitkorrekturwerten oder Eichwerten Fehler bei der Messung entstehen. Im Schritt S5 wird daher einem jeweiligen nominellen Zeitwert ein Zeitkorrekturwert K₁–K_N zugewiesen. Der Zeitkorrekturwert K₁–K_N wird beispielsweise in einem zuvor durchgeführten Eich- oder Abgleichsbetriebsmodus im Schritt S0 bestimmt.
• Anschließend erfolgt im Schritt S6 die Ausgabe des Zeitwertes ZW für den Zeitraum T als Ergebnis der Messung.
• Um die entsprechenden Korrekturwerte K₁–K_N zu bestimmen, wird eine Häufigkeitsverteilung der auftretenden Bitmuster BM ermittelt. Dazu werden zunächst viele Testzeitmessungen durchgeführt, wobei ein jeweiliger Testmesszeitraum T_i durch einen Teststartzeitpunkt T_Si und einen Testerfassungszeitpunkt T_Ai festgelegt ist.
• Ferner sind die Testzeiträume T_i über einem Intervall statistisch gleich verteilt, welches mindestens das Intervall von 0 bis zur Signaldurchlaufzeit vom Eingangsknoten 5 bis zum Ausgangsknoten 6 (Gesamtdurchlaufzeit D_T) der Verzögerungskette enthält. Dies kann durch einen Pegelwechselgenerator 13 erzielt werden, der Signalwechsel SW_i erzeugt, die in einem Eich- oder Abgleichsmodus an den Eingangsknoten 5 gekoppelt werden. Dies ist in der 1 gestrichelt angedeutet.
• Die Steuereinrichtung 10 liefert entsprechende Steuersignale CT₃. Beispielsweise erzeugt der Pegelwechselgenerator 13 zeitlich relativ zueinander schwankende Signalflanken SW_i, wobei die Schwankung gleich verteilt ist, so dass bei regelmäßig eingekoppelten Testerfassungssignalen zu Zeitpunkten T_Ai als Stoppsignale jeder Testmesszeitraum T_i in dem Zeitintervall zwischen Null und der Gesamtdurchlaufzeit D_T gleich häufig auftritt. Dies bedeutet, dass aus der Häufigkeit des Auftretens der daraus gewonnenen verschiedenen Testbitmuster TBM abgeleitet werden kann, wie lange sie vorlagen. In der Folge kann aus der Häufigkeit der Bitmuster TBM jeweils bestimmt werden, wie lange das Durchlaufen durch die einzelnen Verzögerungseinrichtungen 2 ₁–2 _N dauert. Das heißt, aus einer statistischen Auswertung der Häufigkeiten von erzeugten Bitmustern TBM werden die Verzögerungszeiten D_i für die i-te Verzögerungseinrichtung 2 _i ermittelt. Es kann insbesondere in Einheiten einer mittleren Verzögerungszeit D_M angegeben werden, welcher Zeitraum zwischen einem Einkoppeln einer Signalflanke und dem Erfassen vergangen ist. Alternativ oder zusätzlich kann aus Kenntnis der Signaldurchlaufzeit D_T auch eine absolute Angabe, beispielsweise in Nanosekunden, vorgenommen werden.
• Da die Gesamtdurchlaufzeit D_T nur mit einem gewissen Aufwand bestimmt werden kann, kann alternativ oder zusätzlich folgendermaßen vorgegangen werden:
  Man kann die relativen Gatterdurchlaufzeiten auf absolute Einheiten eichen, indem man bei zwei Messungen den Signalwechsel zu definierten Zeitpunkten T₁ und T₂, die z. B. vom Systemtakt abgeleitet sind, einspielt. Ein Systemtakt kann dann als Eichzeitraum T₂–T₁ in einem bekannten absoluten Zeitmaß, wie x Nanosekunden, verwendet werden. Aus der Kenntnis dieses zeitlichen Abstandes werden dann aus den zugehörigen Zeitwerten ZW₁ und ZW₂ deren absolute Werte in dem Zeitmaß, also Nanosekunden, bestimmt.
• Die Zeitpunkte T₁ und T₂ des Signalwechseleinspielens, bzw. des Einkoppelns der zugehörigen Signalflanken SF₁ und SF_2,sollten bei beiden Messungen verschieden und so gewählt sein, dass in beiden Fällen zum Zeitpunkt des Sampelns das Signal die Verzögerungskette gerade durchläuft. Anhand der Eichdaten kann der Zeitpunkt des diesmal deterministischen Signaleinspielens in mittleren Gatterdurchlaufzeiten bestimmt werden. Anhand der bekannten Zeitpunkte T₁ und T₂ des Signaleinspielens können dann die mittleren Gatterdurchlaufzeiten in Sekunden bzw. Nanosekunden umgerechnet werden.
• Ein Vorteil der vorgeschlagenen Verfahrensweise besteht insbesondere darin, dass probabilistisch ein jeweiliger Korrekturwert K₁–K_N ermittelt wird. Das heißt, es ist nicht nötig, die einzelnen Verzögerungszeiten T_i der Verzögerungseinrichtungen auszumessen und daraus mögliche Korrekturwerte zu bestimmen. Insofern ist eine Eichung der als Verzögerungskette implementierten Vorrichtung zur Zeitmessung mit geringem Aufwand möglich. Aufgrund des probabilistischen und statistischen Ansatzes zur Bestimmung der Korrekturwerte ist es auf einfache Weise möglich, chipbezogen Zeitmesseinrichtungen zu eichen.
• In den 4–10 ist ein zweites Ausführungsbeispiel für eine Vorrichtung 100 zur Zeitmessung und ein entsprechendes Messverfahren näher erläutert. In der 4 ist eine Inverterkette 2 ₁–2 ₃₂ als Verzögerungskette der Länge 32 dargestellt. Es sind 32 Inverter 2 ₁–2 ₃₂ zwischen einem Eingangsknoten 5 und einem Ausgangsknoten 6 gekoppelt. An den Ausgängen der Inverter 2 ₁–2 ₃₂ ist jeweils ein Ausgangssignal A₁–A₃₂ abkoppelbar, welches über hier nicht dargestellte Erfassungseinrichtungen in Bitwerte B₁–B₃₂ überführt wird. Insofern ergibt sich ein 32 Bit langes Bitmuster BM durch Abtasten oder Abgreifen der Ausgangssignale A₁–A₃₂. An den Eingangsknoten 5 ist ein Ringoszillatorschaltkreis 14 über einen steuerbaren Schalter 15 ankoppelbar, der ein Jitter-behaftetes Oszillatorsignal JS liefert. Eine Steuereinrichtung 10 steuert den Betrieb des Ringoszillatorschaltkreises 14, des steuerbaren Schalters 15, die Abtastung bzw. Erfassung der Signalpegel sowie eine Auswertung der erfassten Testbitmuster TBM.
• In der 5 ist eine schematische Darstellung des Ringoszillatorschaltkreises 14 aus 4 angedeutet. Der Ringoszillator 14 ist aus 127 Invertern 16 ₁–16 ₁₂₇ aufgebaut, die über einen steuerbaren Schalter 17 rückgekoppelt werden. Aufgrund der verschiedenen beispielsweise thermisch bedingten Schwankungen der Durchlaufzeit durch die Inverter 16 ₁–16 ₁₂₇ wird das entstehende Oszillationssignal JS nach einer genügend langen Betriebszeit des Ringoszillators 14 stark Jitter-behaftet sein. In der 6 ist beispielhaft ein entsprechendes Oszillatorsignal angedeutet. P steht für die nominelle Periode, die sich aus der Anzahl der Inverter im Ringoszillatorschaltkreis sowie deren Verzögerungszeiten ergibt. Beim Durchlauf einer Signalflanke ergeben sich Abweichungen von dem nominellen Periodenwert P, so dass die steigenden und fallenden Signalflanken unregelmäßig verlaufen. Dies ist durch den Jitter J angedeutet. Der Jitter akkumuliert sich über die Betriebszeit des Ringoszillators 14, so dass nach einer gewissen Zeit die Pegelwechsel derart zufällig erfolgen, dass von einer Gleichverteilung über das Intervall von 0 bis D_T ausgegangen werden kann.
• Die Anmelderin hat nun Untersuchungen einer derartigen Schaltung, wie sie in den 4 und 5 angedeutet ist, auf einem Spartan-3-FPGA-Chip von Xilinx durchgeführt. Um eine statistische Auswertung der verschiedenen den Invertern 2 ₁–2 ₃₂ eigenen Verzögerungszeiten vorzunehmen, werden mehrere Messtestzeiträume T_i erfasst. Dazu wurde zunächst der Ringoszillator 14 gestartet. Nach etwa 1 s ist ausreichend Jitter akkumuliert.
• Zu einem Einkopplungszeitpunkt T_Ei wird das Jittersignal JS über den steuerbaren Schalter 15 an den Eingangsknoten 5 angekoppelt. Dies führt dazu, dass die erste eintreffende positive Signalflanke zu einem aufgrund des Jitters zufälligen Teststartzeitpunkt TS_i > TE_i durch den ersten Inverter 2 ₁ invertiert wird. 60 ns nach dem Einkopplungszeitpunkt erfolgt das Abtasten oder Samplen aller Ausgänge der Inverter 2 ₁–2 ₃₂. Dies entspricht einem Testerfassungszeitpunkt T_Ai. Dadurch wird ein Testbitmuster TBM_i mit 32 Bitwerten BW₁–BW₃₂ erhalten. Der Index i steht hier für den i-ten Testlauf. Die Anmelderin hat eine derartige Testmessung nun 50432-mal wiederholt, d.h. i läuft von 1 bis 50432.
• Aufgrund des eingekoppelten Jitter-behafteten Signals JS erfolgt somit eine Testzeitmessung, bei der der jeweilige Testzeitraum T_i = T_Ai – T_Si gleich verteilt ist. Man erhält dadurch im Wesentlichen 32 verschiedene Bitmuster, die in der 7 angedeutet sind. Von oben nach unten sind zeilenweise die Bitwerte BW₃₂–BW₁ für die Bitmuster TBM₀–TBM₃₂ dargestellt. Ein geschlossenes gefülltes Quadrat steht dabei für logisch 1- bzw. H-Pegel und ein weißes Quadrat für logisch L- bzw. 0-Pegel. Die erste Zeile beschreibt ein Bitmuster TBM₀, bei dem der Pegelwechsel bzw. die Signalflanke den ersten Inverter 2 ₁ noch nicht durchlaufen hat. Das letzte Bitmuster TBM₃₂ entspricht dem Fall, bei dem die Signalflanke die 32 Inverter lange Kette vollständig durchlaufen hat. Aus den 50432 Testmessungen wurden die Häufigkeiten für das Auftreten der Bitmuster TBM₀–TBM₃₂ ermittelt. Dies ist in der folgenden Tabelle dargestellt:

  TBM	Häufigkeit
  0	33865
  1	206
  2	127
  3	178
  4	117
  5	404
  6	230
  7	257
  8	187
  9	243
  10	143
  11	233
  12	229
  13	266
  14	191
  15	113
  16	166
  17	259
  18	157
  19	254
  20	286
  21	344
  22	160
  23	260
  24	291
  25	148
  26	151
  27	165
  28	220
  29	289
  30	152
  31	301
  32	9840

• Die besonders hohen Häufigkeiten für die Bitmuster BM₀ und BM₃₂ ergeben sich dadurch, dass häufig abgetastet wurde, bevor ein Pegelwechsel durch die Kette propagierte bzw. nach einem vollständigen Durchlaufen der Kette. Aus diesen beiden Häufigkeitswerten können keine für die Eichung nützliche Informationen gewonnen werden.
• In der 8 ist nun die Häufigkeit für das Auftreten der verschiedenen Bitmuster TBM dargestellt. In der 9 sind die Häufigkeiten numerisch aufsteigend geordnet. Die Zeitdauern, die die einzelnen Bitmuster TBM vorliegen, sind proportional zur Häufigkeit, mit der sie gesampelt wurden. Daher sind die Häufigkeiten auch ein Maß für die Verzögerungszeiten. In der 9 sind die Anzahlen aus 8 durch den Mittelwert der Anzahlen dividiert worden. Das heißt, es wird die mittlere Gatterdurchlaufzeit bzw. mittlere Verzögerungszeit D_M für jeden der Inverter 2 ₁–2 ₃₂ dargestellt. Die 9 zeigt, dass der größte Wert rechts etwa das 3,8-fache des kleinsten ist. Das heißt, ohne eine Berücksichtigung dieser verschiedenen Verzögerungszeiten der Inverter entsteht ein beträchtlicher Messfehler.
• Um nun Korrekturwerte K₁–K₃₂ für die Gatterdurchlaufzeiten D_i (und damit für die einem jeweiligen Bitmuster zuzuordnenden Zeiten) zu erfassen, werden 32 Partialsummen (einschließlich der nullten) der Gatterdurchlaufzeiten in mittleren Gatterdurchlaufzeiten gebildet vom 2. bis zum 32. Inverter. (Über die Durchlaufzeit durch den 1. Inverter erhält man keine Information.) Dies ist in der folgenden Tabelle dargestellt:

  n	n-te Partialsumme
  0	0,0
  1	0,949309
  2	1,534562
  3	2,354839
  4	2,894009
  5	4,75576
  6	5,815668
  7	7,0
  8	7,861751
  9	8,981567
  10	9,640553
  11	10,71429
  12	11,76959
  13	12,99539
  14	13,87558
  15	14,39631
  16	15,16129
  17	16,35484
  18	17,07834
  19	18,24885
  20	19,56682
  21	21,15207
  22	21,8894
  23	23,08756
  24	24,42857
  25	25,1106
  26	25,80645
  27	26,56682
  28	27,58065
  29	28,91244
  30	29,6129
  31	31

• Die Partialsummen als korrigierte bzw. geeichte Maßangabe für den Zeitwert eines gemessenen Zeitraums sind in der 10 angedeutet. Das heißt, durch die Auswertung der Häufigkeiten kann für jedes Bitmuster BM eine entsprechende Zeit als Zeitwert ZW für die Messung festgelegt werden. Dabei ist der jeweilige Zeitkorrekturwert K₁–K₃₂ berücksichtigt. Die Darstellung der 10 zeigt den Zeitwert in Einheiten der mittleren Verzögerungszeit D_M.
• Die 11 zeigt noch mögliche Ausführungsbeispiele für Verzögerungseinrichtungen zum Einsatz in den zuvor beschriebenen Vorrichtungen. In der 11 ist beispielsweise eine Invertereinrichtung 2 _i mit einem Eingang 3 _i und einem invertierenden Ausgang 4 _i angedeutet. Diese Art der Verzögerungseinrichtung ist zum Beispiel in der Ausführungsform gemäß der 4 verwendet.
• Denkbar ist genauso eine Ausführungsform von einer geraden Anzahl hintereinandergeschalteter Invertereinrichtungen, wie es die Einrichtung 2 _k andeutet.
• Schließlich ist es auch möglich, eine D-Latch-Einrichtung 2 _l als Verzögerungseinrichtung einzusetzen. Ein D-Latch hat einen Dateneingang D, einen Datenausgang Q und einen optionalen inversen Datenausgang Q-quer. Ferner ist ein Enable- oder Steuereingang E vorgesehen. In Abhängigkeit von dem an den Steuereingang E angekoppelten Signalpegel arbeitet die D-Latch-Einrichtung transparent, d.h. der Signalpegel am Dateneingang D bzw. 3 _l wird mit demselben Pegel am Datenausgang Q bzw. 4 _l ausgegeben. Liegt das Enable-Signal insbesondere auf logisch 0 oder L, wird der logische Pegel am Datenausgang Q festgehalten. Durch den Einsatz von D-Latches in der Art der Ausführung 2 _l in 11 lassen sich Abtast- und Halteglieder oder weitere Erfassungseinrichtungen einsparen.
• Obwohl die vorliegende Erfindung anhand von Ausführungsbeispielen beschrieben wurde, ist sie vielfältig modifizierbar. Obwohl die Erfindung im Detail durch die bevorzugten Ausführungsbeispiele näher illustriert und beschrieben wurde, so ist die Erfindung nicht durch die offenbarten Beispiele eingeschränkt und andere Variationen können vom Fachmann hieraus abgeleitet werden, ohne den Schutzumfang der Erfindung zu verlassen.

Claims (14)

1. Verfahren zur Messung eines Zeitraums (T) mit den Schritten: Bereitstellen von mehreren Verzögerungseinrichtungen (2 ₁–2 _N) mit jeweils einem Eingang (3 ₁–3 _N) und einem Ausgang (4 ₁–4 _N) derart, dass ein Signalpfad (SP) zwischen einem Eingangsknoten (5) und einem Ausgangsknoten (6) die Verzögerungseinrichtungen (2 ₁–2 _N) durchläuft, wobei an jedem Ausgang (4 ₁–4 _N) ein jeweiliges Ausgangssignal (A₁–A_N) abgreifbar ist und wobei jede Verzögerungseinrichtung (2 ₁–2 _N) eine Verzögerungszeit (D₁–D_N) hat; Einkoppeln eines Pegelwechsels (SW) an den Eingangsknoten (5) zum Erzeugen einer durch den Signalpfad (SP) in Richtung zu dem Ausgangsknoten (6) propagierenden Signalflanke (SF) zu einem Startzeitpunkt (T_S); Erfassen der Signalpegel der Ausgangssignale (A₁–A_N) an jedem Ausgang (4 ₁–4 _N) zu einem Erfassungszeitpunkt (T_S); Zuordnen eines Bitwertes (BW₁–BW_N) zu jedem erfassten Signalpegel zum Erzeugen eines Bitmusters (BM); Zuordnen eines Zeitwertes (ZW) für den Zeitraum (T) zwischen dem Startzeitpunkt (T_S) und dem Erfassungszeitpunkt (T_A) zu jedem Bitmuster (BM); wobei jedem Bitmuster ein nomineller Zeitwert (T₁–T_N) und ein zuvor ermittelter Zeitkorrekturwert (K₁–K_N) zugewiesen wird und der Zeitwert (ZW) für den Zeitraum (T) dem um den jeweiligen Zeitkorrekturwert (K₁–K_N) korrigierten nominellen Zeitwert (T₁–T_N) entspricht, und wobei die Zeitkorrekturwerte (K₁–K_N) aus einer Häufigkeitsverteilung von Testbitmustern (TBM_i) ermittelt werden, wobei die Testbitmuster (TBM_i) mit Hilfe mehrerer zu jeweiligen Teststartzeitpunkten (T_Si) an den Eingangsknoten (5) eingekoppelter Pegelwechsel (SW_i) und zu Testerfassungszeitpunkten (T_Ai) erfasster Signalpegel der Ausgangssignale (A₁–A_N) erzeugt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Teststartzeitpunkte (T_Si) und die Testerfassungszeitpunkte (T_Ai) derart gewählt werden, dass sich ergebende Testzeiträume (T_i) über einen Messzeitraum (T) gleichverteilt sind, wobei der Messzeitraum maximal einer Gesamtverzögerungszeit (D_T) für eine Signalflanke zwischen dem Eingangsknoten (5) und dem Ausgangsknoten (6) entspricht.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Teststartzeitpunkte (T_Si) und die Testerfassungszeitpunkte (T_Ai) derart gewählt werden, dass eine Wahrscheinlichkeitsdichte für das Auftreten einer Signalflanke in einem Messzeitraum (T) konstant ist, wobei der Messzeitraum einer Gesamtverzögerungszeit (D_T) für eine Signalflanke zwischen dem Eingangsknoten (5) und dem Ausgangsknoten (6) entspricht.
4. Verfahren nach einem der Ansprüche 1–3, dadurch gekennzeichnet, dass ein jeweiliger Teststartzeitpunkt (T_Si) und/oder ein jeweiliger Testerfassungszeitpunkt (T_Ai) mit Hilfe eines Jitter-behafteten Signals bestimmt werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Jitter-behafteten Signal an den Eingangsknoten (5) eingekoppelt wird.
6. Verfahren nach einem der Ansprüche 1–5, dadurch gekennzeichnet, dass das Erzeugen der Testbitmuster (TBM_i) umfasst: Bereitstellen eines Jitter-behafteten Signals, welches in zufälliger Phasenlage Pegelwechsel aufweist; Einkoppeln des Signals an den Eingangsknoten (5) zu einem Einkopplungszeitpunkt (T_Ei), wodurch zu einem unbestimmten Teststartzeitpunkt (T_Si) ein Pegelwechsel (SW_i) als Signalflanke (SF) durch den Signalpfad (SP) propagiert; Erfassen der Signalpegel der Ausgangssignale (A₁–A_N) an jedem Ausgang (4 ₁–4 _N) zu einem Testerfassungszeitpunkt (T_S), welcher von dem Einkopplungszeitpunkt um einen vorgegebenen Testtaktzeitraum zeitlich beabstandet ist.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der Testtaktzeitraum größer ist als die Gesamtverzögerungszeit (D_T) für eine Signalflanke zwischen dem Eingangsknoten (5) und dem Ausgangsknoten (6) und/oder dass die Zeitabstände zwischen Pegelwechseln derselben Richtung größer sind als die Gesamtverzögerungszeit (D_T) für eine Signalflanke zwischen dem Eingangsknoten (5) und dem Ausgangsknoten (6).
8. Verfahren nach einem der Ansprüche 1–7, ferner mit den Schritten: Abspeichern des jeweiligen Korrekturwertes (K₁–K_N) für jedes Bitmuster (BM_i); Ausgeben des Zeitwertes (ZW) für den gemessenen Zeitraum; Erfassen einer Gesamtsignaldurchlaufzeit (D_T) durch den Signalpfad; und/oder Bestimmen einer mittleren Verzögerungszeit (D_M) als die Gesamtsignaldurchlaufzeit (D_T) dividiert durch die Anzahl der zwischen dem Eingangsknoten (5) und dem Ausgangsknoten (6) im Signalpfad angeordneten Verzögerungseinrichtungen (2 ₁–2 _N).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die mittlere Verzögerungszeit (D_M) in einem Zeitmaß durch Einkoppeln eines ersten und eines zweiten Pegelwechsels (SW₁, SW₂) zu einem ersten und einem zweiten Eicheinkopplungszeitpunkt (T₁, T₂) an den Eingangsknoten (5) zum Erzeugen jeweils einer durch den Signalpfad (SP) in Richtung zu dem Ausgangsknoten (6) propagierenden Signalflanke (SF₁, SF₂) ermittelt wird, wobei der erste und der zweite Einkopplungszeitpunkt (T₁, T₂) um einen vorgegebenen Eichzeitraum mit einem Zeitmaß beabstandet sind.
10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die mittlere Verzögerungszeit (D_M) in einem Zeitmaß durch Einkoppeln eines Eichpegelwechsels (SW₁) zu einem Eicheinkopplungszeitpunkt (T₁) und Erfassen der Signalpegel der Ausgangssignale (A₁–A_N) an jedem Ausgang (4 ₁–4 _N) zu einem Eicherfassungszeitpunkt ermittelt wird, der von dem Eicheinkopplungszeitpunkt (T₁) um einen vorgegebenen Eichzeitraum mit einem Zeitmaß beabstandet ist.
11. Vorrichtung zur Messung eines Zeitraums (T) umfassend: mehrere Verzögerungseinrichtungen (2 ₁–2 _N) mit jeweils einem Eingang (3 ₁–3 _N) und einem Ausgang (4 ₁–4 _N), welche derart verschaltet sind, dass ein Signalpfad (SP) zwischen einem Eingangsknoten (5) und einem Ausgangsknoten (6) die Verzögerungseinrichtungen (2 ₁–2 _N) durchläuft; eine an die Ausgänge (4 ₁–4 _N) der Verzögerungseinrichtungen (2 ₁–2 _N) gekoppelte Erfassungsvorrichtung (7) zum Erfassend der Signalpegel von an den Ausgängen (4 ₁–4 _N) abgreifbaren Ausgangssignalen (A₁–A_N) und zum Zuordnen eines jeweiligen Bitwertes (BW₁–BW_N) zu jedem erfassten Signalpegel zum Erzeugen eines Bitmusters (BM); einer Speichereinrichtung (12), welche für jedes Bitmuster einen Zeitwert (ZW) und/oder einen Zeitkorrekturwert (K₁-K_N) abgespeichert vorhält; und mit einer Steuereinrichtung, welche eingerichtet ist, ein Verfahren nach einem der Ansprüche 1–8 durchzuführen.
12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass die Vorrichtung zumindest teilweise als FPGA-Einrichtung implementiert ist.
13. Vorrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass wenigstens eine der Verzögerungseinrichtungen (2 ₁–2 _N) Teil einer Carry-Chain-Einrichtung einer FPGA-Einrichtung ist.
14. Vorrichtung nach einem der Ansprüche 11–13, dadurch gekennzeichnet, dass wenigstens eine Verzögerungseinrichtung (2 ₁–2 _N) als eine Latch-Einrichtung (10 _i) eingerichtet ist, welche ein an einem Dateneingang (D) der Latch-Einrichtung (10 _i) eingekoppeltes Eingangssignal (E_i) an einem Datenausgang (Q) der Latch-Einrichtung (10 _i) als Ausgangssignal (A_i) ausgibt oder in Abhängigkeit von einem logischen Pegel eines Steuersignals (E) den Signalpegel des Ausgangssignals (A_i) an dem Datenausgang (Q) abgreifbar festhält.

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