DE102015105052A1 - Halbleiterchip-Package mit mehreren Aufbringungskonfigurationen - Google Patents

Halbleiterchip-Package mit mehreren Aufbringungskonfigurationen Download PDF

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DE102015105052A1
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Tian San Tan
Theng Chao Long
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Abstract

Ein Halbleiterchip-Package enthält eine ersten, zweiten und dritten Metallblock, die voneinander isoliert sind. Der erste Metallblock weist einen dünneren Innenabschnitt, einen ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einen zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts auf, das dem ersten Ende gegenüberliegt. Der zweite Metallblock weist einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt auf, der vom stärkeren Außenabschnitt einwärts vorsteht. Der dritte Metallblock weist einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt auf, der vom stärkeren Außenabschnitt einwärts vorsteht. Ein Halbleiterchip weist einen ersten Anschluss, der an den dünneren Innenabschnitt des ersten Metallblocks angebracht ist, einen zweiten Anschluss, der an den dünneren Innenabschnitt des zweiten Metallblocks angebracht ist, und einen dritten Anschluss auf, der an den dünneren Innenabschnitt des dritten Metallblocks angebracht ist.

Description

  • Die vorliegende Anmeldung betrifft Halbleiterchip-Packages, insbesondere Aufbringungskonfigurationen für Halbleiterchip-Packages.
  • Herkömmliche Halbleiter-Packages sind nicht für mehrfache Verwendungen oder Anwendungen gestaltet. Beispielsweise weisen SMD-(surface mount device, oberflächenmontierte Bauelemente)Packages Gullwing-Zuleitungen, J-Zuleitungen oder flache Zuleitungen auf, die oberflächenmontiert auf einer Platte (Board) sind und für Schwachstrom- und Niederspannungsanwendungen gestaltet sind. TO-(Transistor Outline)Packages weisen Zuleitungen auf, die in Durchgangslöcher in einer Platte eingeführt sind und für Hochstrom- und Hochspannungssysteme gestaltet sind. TO-Packages weisen längere Zuleitungen als SMD-Packages auf, wodurch parasitäre Induktivität erhöht ist. Es können sich Mikrolücken im Verbindungsmaterial bilden, das zum Aufbringen eines SMD-Package auf einer Platte benutzt ist, was zu schwacher Wärmeabfuhr führt. TO- und SMD-Packages weisen unterschiedliche Montageprozesse auf. TO- und SMD-Packages weisen beide Dutzende von Package-Arten für verschiedene Anwendungen und Verwendungen auf.
  • Eine der Erfindung zugrunde liegende Aufgabenstellung kann darin gesehen werden, ein vielseitiges oder „universelles“ Halbleiterchip-Package sowie ein Verfahren zum Herstellen eines solchen Halbleiterchip-Packages zu schaffen.
  • Die der Erfindung zugrunde liegende Ausführungsform wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen und Ausführungsformen sind Gegenstrand der abhängigen Ansprüche.
  • Gemäß einer Ausführungsform eines Halbleiterchip-Package (Halbleiter-Die-Package) weist das Package einen ersten Metallblock mit einem dünneren Innenabschnitt, einem ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einem zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts auf, das dem ersten Ende gegenüberliegt. Das Package weist ferner einen zweiten Metallblock, der vom ersten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, welcher vom stärkeren Außenabschnitt einwärts vorsteht, und einen dritten Metallblock auf, der vom ersten und zweiten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, welcher vom stärkeren Außenabschnitt einwärts vorsteht. Ein Halbleiterchip weist einen ersten Anschluss, der am dünneren Innenabschnitt des ersten Metallblocks angebracht ist, einen zweiten Anschluss, der am dünneren Innenabschnitt des zweiten Metallblocks angebracht ist, und einen dritten Anschluss auf, der am dünneren Innenabschnitt des dritten Metallblocks angebracht ist.
  • Gemäß einer Ausführungsform einer Halbleiterbaugruppe weist die Baugruppe eine Leiterplatte und ein Halbleiterchip-Package (Halbleiter-Die-Package) auf, das auf die Leiterplatte aufgebracht ist. Das Halbleiterchip-Package weist einen ersten Metallblock, der einen dünneren Innenabschnitt, einen ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einen zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts, das dem ersten Ende gegenüberliegt, aufweist, einen zweiten Metallblock, der vom ersten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, welcher vom stärkeren Außenabschnitt einwärts vorsteht, und einen dritten Metallblock auf, der vom ersten und zweiten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, welcher vom stärkeren Außenabschnitt einwärts vorsteht. Ein Halbleiterchip weist einen ersten Anschluss, der am dünneren Innenabschnitt des ersten Metallblocks angebracht ist, einen zweiten Anschluss, der am dünneren Innenabschnitt des zweiten Metallblocks angebracht ist, und einen dritten Anschluss auf, der am dünneren Innenabschnitt des dritten Metallblocks angebracht ist, auf.
  • Gemäß einer Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterchip-Packages (Halbleiter-Die-Packages) weist das Verfahren Folgendes auf: Anordnen eines ersten Metallblocks und eines zweiten Metallblocks auf einem Substrat in einem Abstand zueinander, wobei der erste und zweite Metallblock jeder einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweisen, der vom stärkeren Außenabschnitt zum anderen Metallblock hin vorsteht; Anbringen eines ersten Anschlusses eines Halbleiterchips an den dünneren Innenabschnitt des ersten Metallblocks und eines zweiten Anschlusses des Halbleiterchips an den dünneren Innenabschnitt des zweiten Metallblocks; und Anbringen eines Anschlusses des Halbleiterchips, der vom Substrat abgewandt ist, an einen dünneren Innenabschnitt eines dritten Metallblocks, der auf dem Halbleiterchip angeordnet ist, wobei der dritte Metallblock ferner einen stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einen zweiten stärkeren Außenabschnitt an einem zweiten Ende des Innenabschnitts aufweist, das dem ersten Ende gegenüberliegt.
  • Gemäß einer anderen Ausführungsform eines Verfahrens zum Herstellen eines Halbleiterchip-Packages weist das Verfahren Folgendes auf: Vorsehen eines ersten Einfassungsabschnitts, der einen ersten Metallblock enthält, welcher in ein erstes, elektrisch isolierendes Substrat eingebettet ist, wobei der erste Metallblock einen dünneren Innenabschnitt, einen ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einen zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts aufweist, das dem ersten Ende gegenüberliegt; Vorsehen eines zweiten Einfassungsabschnitts, der einen zweiten und dritten Metallblock enthält, welche in einem Abstand zueinander in ein zweites, elektrisch isolierendes Substrat eingebettet sind, wobei der zweite und dritte Metallblock jeder einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweisen, der vom stärkeren Außenabschnitt einwärts vorsteht; Anbringen eines ersten Anschlusses eines Halbleiterchips am dünneren Innenabschnitt des zweiten Metallblocks und eines zweiten Anschlusses am dünneren Innenabschnitt des dritten Metallblocks; und Anbringen des dünneren Innenabschnitts des ersten Metallblocks am Anschluss des Halbleiterchips, der vom zweiten und dritten Metallblock abgewandt ist, um eine Einfassung aus dem ersten und zweiten Einfassungsabschnitt auszubilden, in dem der Halbleiterchip angeordnet wird.
  • Der Fachmann wird nach der Lektüre der folgenden detaillierten Beschreibung und Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
  • Die Elemente sind nicht notwendigerweise maßstabsgetreu in Bezug zueinander. Gleiche Bezugszeichen bezeichnen einander entsprechende oder gleichartige Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können miteinander kombiniert werden, solange sie sich nicht gegenseitig ausschließen. Ausführungsformen sind in den Zeichnungen abgebildet und in der nachstehenden Beschreibung aufgeführt.
  • 1, die 1A bis 1C beinhaltet, stellt verschiedene Ansichten einer Ausführungsform eines Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen (Montagekonfigurationen) während verschiedener Phasen eines Zusammenbauprozesses dar.
  • 2, die 2A und 2B beinhaltet, stellt eine perspektivische Ober- bzw. Unteransicht des Halbleiterchip-Packages von 1 nach dem Formen dar.
  • 3 stellt eine Ausführungsform einer Halbleiterbaugruppe mit dem geformten Halbleiterchip-Package von 2 dar, das in einer horizontalen Montageposition auf eine Leiterplatte aufgebracht ist.
  • 4 stellt eine andere Ausführungsform einer Halbleiterbaugruppe mit dem geformten Halbleiterchip-Package von 2 dar, das in einer horizontalen Montageposition auf eine Leiterplatte aufgebracht ist.
  • 5, die 5A und 5B beinhaltet, stellt eine perspektivische Vorder- bzw. Rückansicht einer Ausführungsform einer Halbleiterbaugruppe mit dem geformten Halbleiterchip-Package von 2 dar, das in einer vertikalen Montageposition auf eine Leiterplatte aufgebracht ist.
  • 6 stellt eine Perspektivansicht einer anderen Ausführungsform eines geformten Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar.
  • 7 stellt eine Ausführungsform einer Halbleiterbaugruppe mit dem geformten Halbleiterchip-Package von 6 dar, das in einer vertikalen Montageposition auf eine Leiterplatte aufgebracht ist.
  • 8 stellt eine andere Ausführungsform einer Halbleiterbaugruppe mit dem geformten Halbleiterchip-Package von 6 dar, das in einer vertikalen Montageposition auf eine Leiterplatte aufgebracht ist.
  • 9 stellt eine Perspektivansicht einer Ausführungsform eines geformten Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen und erhöhten Kriecheigenschaften dar.
  • 10, die 10A bis 10E beinhaltet, stellt eine Ausführungsform zum Herstellen eines geformten Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar.
  • 11, die 11A bis 11D beinhaltet, stellt verschiedene Ausführungsformen eines geformten Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar.
  • 12 stellt eine Perspektivansicht von wiederum einer anderen Ausführungsform eines Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen vor dem Formen dar.
  • 13, die 13A und 13B beinhaltet, stellt eine perspektivische Ober- bzw. Unteransicht von wiederum einer anderen Ausführungsform eines geformten Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar.
  • 14, die 14A bis 14C beinhaltet, stellt verschiedene Ansichten einer Ausführungsform eines nichtgeformten Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar.
  • 15 stellt eine Ausführungsform einer Halbleiterbaugruppe mit dem nichtgeformten Halbleiterchip-Package von 14 dar, das in einer horizontalen Montageposition auf eine Leiterplatte aufgebracht ist.
  • 16, die 16A bis 16C beinhaltet, stellt die Halbleiterbaugruppe von 15 während verschiedener Montagephasen dar.
  • 17, die 17A bis 17C beinhaltet, stellt eine Ausführungsform eines Verfahrens zum Herstellen eines nichtgeformten Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar.
  • 18, die 18A und 18B beinhaltet, stellt eine Perspektivansicht einer Ausführungsform eines Zweichip-Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen vor und nach dem Formen dar.
  • 19, die 19A und 19B beinhaltet, stellt eine Perspektivansicht einer anderen Ausführungsform eines Zweichip-Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen vor und nach dem Formen dar.
  • 20, die 20A und 20B beinhaltet, stellt eine Perspektivansicht einer Ausführungsform eines Halbbrücken-Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen vor und nach dem Formen dar.
  • 21, die 21A und 21B beinhaltet, stellt eine Perspektivansicht einer anderen Ausführungsform eines Halbbrücken-Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen vor und nach dem Formen dar.
  • Die hierin beschriebenen Ausführungsformen sehen geformte (gegossene) und nicht geformte (nicht gegossene) Halbleiterchip-Packages mit mehreren Montagekonfigurationen vor, die in verschiedenen Anwendungsarten benutzt sein können. Dadurch kann dasselbe Halbleiterchip-Package in verschiedenen Anwendungen benutzt werden, ohne dass eine Package-Neugestaltung oder eine andere Package-Art erforderlich ist. Die Halbleiterchip-Packages enthalten Metallblöcke, die dünnere Innenabschnitte zum Anbringen an die Anschlüsse eines oder mehrerer Halbleiterchips und stärkere Außenabschnitte aufweisen, die die Anschlüsse des Package ausbilden. Von daher kann auf interne elektrische Verbindungen, wie etwa Bonddrähte, Bänder, Clips usw. verzichtet werden, und die elektrischen Verbindungen zum (zu den) Halbleiterchip(s), die im Package enthalten sind, sind ausschließlich durch die Metallblöcke ermöglicht, die außerdem die Anschlüsse des Package ausbilden.
  • 1, die die 1A bis 1C beinhaltet, stellt eine Perspektivansicht eines Halbleiterchip-Package mit mehreren Aufbringungskonfigurationen dar. 1A zeigt den unteren Teil des Package während des Packagemontageprozesses, und 1B zeigt das Package später im Montageprozess. Das Halbleiterchip-Package enthält einen ersten Metallblock 100 mit einem dünneren (TM1a) Innenabschnitt 102, einem ersten stärkeren (TM1b) Außenabschnitt 104 an einem ersten Ende des dünneren Innenabschnitts 102 und einem zweiten stärkeren (TM1c) Außenabschnitt 106 am gegenüberliegenden Ende des dünneren Innenabschnitts 102. Das Halbleiterchip-Package enthält ferner einen zweiten Metallblock 108, der vom ersten Metallblock 100 isoliert ist und einen stärkeren (TM2b) Außenabschnitt 110 und einen dünneren (TM2a) Innenabschnitt aufweist, welcher vom stärkeren Außenabschnitt 110 einwärts (d.h. zur Innenseite oder zum Inneren des Package geleitet oder bewegt) vorsteht, und einen dritten Metallblock 114, der vom ersten und zweiten Metallblock 100, 108 isoliert ist und einen stärkeren (TM3b) Außenabschnitt 116 und einen dünneren (TM3a) Innenabschnitt 118 aufweist, welcher vom stärkeren Außenabschnitt 116 einwärts vorsteht.
  • Einer oder mehrere der Metallblöcke 100, 108, 114 können jeder eine oder mehrere Vertiefungen 119 zum Vorsehen von besserem Kontakt mit den Lötstellen und zum Ermöglichen einer koplanareren Anordnung aufweisen, wie in 1C dargestellt, die eine Querschnittansicht des Package entlang der Linie A-A‘ in 1B zeigt. Die Metallblöcke 100, 108, 114 können Kupfer aufweisen, das reines Kupfer enthalten kann, welches Spurenverunreinigungen oder Kupferlegierungen enthalten kann. Beispiele von Metallblockmaterialien enthalten Kupfer, Kupfer-Aluminium, Kupferlegierung mit Nickel, Eisen, Zink, Silizium und anderen, wie etwa C19400, C70250, C19210. In einigen Ausführungsformen können die Metallblöcke 100, 108, 114 mehrere Schichten aus verschiedenen Materialien aufweisen, beispielsweise eine Außenschicht mit hoher Leitfähigkeit, die verhältnismäßig reines Kupfer aufweist, während sie eine Innenschicht aus legiertem Kupfer oder anderen Materialien aufweisen, die zum Vorsehen mechanischer Stabilität gestaltet ist. In anderen Ausführungsformen sind die Metallblöcke 100, 108, 114 von einer einzelnen, durchgängigen Konstruktion.
  • Ein oder mehrere Halbleiterchip(s) („Die(s)“) 120 sind im Halbleiterchip-Package enthalten. In 1 weist ein Halbleiterchip 120 einen ersten Anschluss 121, der durch ein Chipanbringungsmaterial 123 am dünneren Innenabschnitt 102 des ersten Metallblocks 100 angebracht ist, einen zweiten Anschluss 122, der durch ein Chipanbringungsmaterial 125 am dünneren Innenabschnitt 112 des zweiten Metallblocks 108 angebracht ist, und einen dritten Anschluss 124 auf, der durch ein Chipanbringungsmaterial 127 am dünneren Innenabschnitt 118 des dritten Metallblocks 114 angebracht ist. Das Chipanbringungsmaterial 123, 125, 127 kann Lot, Klebstoff, eine vorbeschichtete Oberfläche oder jegliches andere Standardmaterial oder Grenzflächenelement zum Verbinden oder Anbringen eines Anschlusses eines Halbleiterchips an einem Metallblock sein. Der erste Chipanschluss ist auf der Rückseite des Chips 120 gemäß dieser Ausführungsform angeordnet und daher in 1 außer Sicht, und der zweite und dritte Anschluss 122, 124 sind auf der Vorderseite des Chips 120 angeordnet. In einem lediglich veranschaulichendem Beispiel kann der Anschluss auf der Rückseite des Chips 120 ein Drain-Anschluss eines vertikalen Transistors sein und können die Anschlüsse 122, 124 auf der Vorderseite des Chips 120 ein Source- bzw. Gate-Anschluss sein. Andere Anschlusskonfigurationen können ausgeführt werden, abhängig von der Art des (der) Chips, der (die) im Package enthalten ist (sind).
  • Interne elektrische Verbindungen, wie etwa Bonddrähte, Bänder, Clips usw. werden zum Verbinden mit den Anschlüssen 122, 124 des Halbleiterchips 120 nicht benutzt. Stattdessen sind elektrische Verbindungen mit dem Chip 120 ausschließlich durch die Metallblöcke 100, 108, 114 ermöglicht, deren stärkere Abschnitte 104, 106, 110, 116 die Anschlüsse des Package ausbilden. Die Anschlüsse 122, 124 des Halbleiterchips 120 können unter Benutzung jeglichen standardmäßigen Chipanbringungsprozesses, wie etwa Löten, erweitertes Diffusionslöten, Kleben, Galvanisieren usw., an den jeweiligen dünneren Innenabschnitten 102, 112, 118 der Metallblöcke 100, 108, 114 angebracht werden.
  • Der dünnere Innenabschnitt 112 des zweiten Metallblocks 108 kann in einer anderen Ebene als der dünnere Innenabschnitt 102 des ersten Metallblockes 100 angeordnet sein, und der dünnere Innenabschnitt 118 des dritten Metallblocks 114 kann koplanar mit dem dünneren Abschnitt 112 des zweiten Metallblocks 108 sein, wie in 1 gezeigt. Gemäß dieser Ausführungsform steht der dünnere Innenabschnitt 112 des zweiten Metallblocks 108 zum dritten Metallblock 114 hin vor, und der dünnere Innenabschnitt 118 des dritten Metallblocks 114 steht zum zweiten Metallblock 108 hin vor. Der dünnere Innenabschnitt 112 des zweiten Metallblocks 108 kann breiter (WM2) und länger (LM2) als der dünnere Innenabschnitt 118 des dritten Metallblocks 114 sein, d.h. WM2 > WM3 und LM2 > LM3 in 1B. Die Unterschiede in der Breite und Länge sind eine Funktion der Anschlussausrichtungen, beispielsweise Gate- bzw. Source-Lötstellenausrichtungen, zum Maximieren der Produktleistungsfähigkeit. Ebenfalls gemäß dieser Ausführungsform ist der Halbleiterchip 120 zwischen den dünneren Innenabschnitt 102 des ersten Metallblocks 100 und die dünneren Innenabschnitte 112, 118 des zweiten und dritten Metallblocks 108, 114 eingesetzt. Die stärkeren Außenabschnitte 104, 106, 110, 116 der Metallblöcke 100, 108, 114 können jeder stärker als der Halbleiterchip sein, d.h. TM1b > Tdie, TM2b > Tdie und TM3b > Tdie in 1A und 1B, wobei Tdie die Stärke des Chips 120 angibt.
  • 2, die die 2A und 2B beinhaltet, stellt eine Perspektivansicht des Halbleiterchip-Packages nach dem Formen (Gießen) dar. 2A zeigt die Oberseite des geformten Package, und 2B zeigt die Unterseite des geformten Package. Die Metallblöcke 100, 108, 114 sind durch die Formmasse 126 gemäß dieser Ausführungsform voneinander isoliert. Der dünnere Innenabschnitt 102 und die stärkeren Außenabschnitte 104, 106 des ersten Metallblocks 100 sind gemäß dieser Ausführungsform mindestens teilweise von der Formmasse 126 unbedeckt. Der dünnere Innenabschnitt 112, 118 und stärkere Außenabschnitt 110, 116 des zweiten und dritten Metallblocks 108, 114 sind gemäß dieser Ausführungsform ebenfalls mindestens teilweise von der Formmasse 126 unbedeckt.
  • Die Anschlüsse des Package, die durch die Metallblöcke 100, 108, 114 ausgebildet sind, können ungeachtet dessen, ob das Package in einer horizontalen Montageposition oder einer vertikalen Montageposition angeordnet ist, in derselben Ebene kontaktiert sein. In der horizontalen Montageposition ist die obere oder untere Hauptfläche 101, 103 des Package einem Montagesubstrat, wie etwa einer Leiterplatte, wie etwa einer Platine (PCB), zugewandt. Beispielsweise kann die Hauptwärmeableitungs-(obere oder untere)Fläche 101/103 des Package dem Montagesubstrat zugewandt sein, das einen Wärmestutzen zum Ableiten der Wärme aus dem Package enthalten kann. Alternativ kann die Hauptwärmeableitungs-(obere oder untere)Fläche 101/103 vom Montagesubstrat weggewandt sein, wobei in diesem Falle der Kühlkörper an der Hauptwärmeableitungsfläche 101/103 des Package angebracht sein kann. In der vertikalen Montageposition ist eine Kante 105 des Package dem Montagesubstrat zugewandt.
  • 3 stellt eine Ausführungsform einer Halbleiterbaugruppe dar, die das Halbleiterchip-Package enthält, welches an einer Leiterplatte 130 in der horizontalen Montageposition angebracht ist, wobei die untere Hauptfläche 103 des Package der Leiterplatte 130 zugewandt ist. Die Anschlüsse des Package sind unter Benutzung jeglichen Standardchipanbringungsmaterials 132, wie etwa Lot, Kleber, vorbeschichtete Oberfläche usw., an entsprechenden elektrischen Leitern (außer Sicht) der Leiterplatte angebracht. Beispielsweise kann die Leiterplatte 130 eine PCB sein, und die Anschlüsse des Package sind an entsprechenden leitfähigen Spuren (Leiterbahnen) (außer Sicht) der PCB angebracht. In jedem Falle bilden die stärkeren Außenabschnitte 104, 106, 110, 116 der Metallblöcke 100, 108, 114 die Anschlüsse des Package aus und sind gemäß dieser Ausführungsform in derselben Ebene durch die Leiterplatte 130 entlang einer Hauptfläche 103 des Package in der horizontalen Montageposition kontaktiert.
  • 4 stellt eine andere Ausführungsform einer Halbleiterbaugruppe dar, die das Halbleiterchip-Package enthält, das in der horizontalen Montageposition auf einer Leiterplatte 130 angebracht ist, wobei die untere Hauptfläche 103 des Package der Leiterplatte 130 zugewandt ist. Die Ausführungsform, die in 4 gezeigt ist, ähnelt der Ausführungsform, die in 3 gezeigt ist, wobei sich jedoch das Chipanbringungsmaterial 132 teilweise auf die Seitenwände 134 der stärkeren Außenabschnitte 104, 106, 110, 116 der Metallblöcke 100, 108, 114 erstreckt, d.h. die Anschlüsse des Package, um zusätzliche Lötverbindungsabdeckung vorzusehen.
  • 5, die 5A und 5B beinhaltet, stellt eine Ausführungsform einer Halbleiterbaugruppe dar, die das Halbleiterchip-Package enthält, das an einer Leiterplatte 130, wie etwa einer PCB, in der vertikalen Montageposition angebracht ist, wobei eine Kante 105 des Package der Leiterplatte 130 zugewandt ist. 5A zeigt die Halbleiterbaugruppe in einer Richtung, die der oberen Hauptfläche 101 des Package zugewandt ist, und 5B zeigt die Halbleiterbaugruppe in einer Richtung, die der oberen Hauptfläche 101 des Package zugewandt ist. Die Anschlüsse des Package sind unter Benutzung von Standardchipanbringungsmaterial 132, wie etwa Lot, Kleber, vorbeschichteter Oberfläche usw., an entsprechenden elektrischen Leitern (außer Sicht) der Leiterplatte 130 angebracht. Die Anschlüsse des Package, die durch die stärkeren Außenabschnitte 104, 106, 110, 116 der Metallblöcke 100, 108, 114 ausgebildet sind, sind gemäß dieser Ausführungsform in derselben Ebene durch die Leiterplatte 130 entlang einer Kante (Rand) 105 des Package in der vertikalen Montageposition kontaktiert.
  • 6 stellt eine Ausführungsform des Halbleiterchip-Packages dar, bei dem der stärkere Außenabschnitt 110 des zweiten Metallblocks 108, der stärkere Außenabschnitt 116 des dritten Metallblocks 114 und einer der stärkeren Außenabschnitte 104 des ersten Metallblocks 100 am selben Ende verschmälert (d.h. weniger breit) sind. Dieses Verschmälern führt dazu, dass jeder Metallblock 100, 108, 114 eine Zunge oder einen Einsatz 140, 142, 144 zur Benutzung beim Aufbringen des Package auf ein Substrat, wie etwa eine Leiterplatte, in der vertikalen Montageposition über ein Sperrmerkmal aufweist.
  • 7 stellt eine Ausführungsform einer Halbleiterbaugruppe dar, die das Halbleiterchip-Package mit den Zungen-/Einsatzsperrmerkmalen 140, 142, 144 aufweist, welche in der vertikalen Montageposition an einer Leiterplatte 130 angebracht sind. Gemäß dieser Ausführungsform bringt Lot 132 jede/n Zunge/Einsatz 140, 142, 144 en einem entsprechenden elektrischen Leiter (außer Sicht) der Leiterplatte 130 an, um eine elektrische Verbindung zwischen dem Package und der Platte 130 auszubilden.
  • 8 stellt eine andere Ausführungsform einer Halbleiterbaugruppe dar, die das Halbleiterchip-Package mit den Zungen/Einsätzen 140, 142, 144 aufweist, welche in der vertikalen Montageposition an einer Leiterplatte 130 angebracht sind. Die Ausführungsform, die in 8 gezeigt ist, ähnelt der Ausführungsform, die in 7 gezeigt ist, wobei jedoch die Kante 105 des Package mit den Zungen/Einsätzen 140, 142, 144 in der vertikalen Montageposition von der Leiterplatte 130 weggewandt ist. Gemäß dieser Ausführungsform ist das Ende der Metallblöcke 100, 108, 114 ohne die Zungen/Einsätze 140, 142, 144 in eine Steckfassung 146, die an der Leiterplatte 130 angeordnet ist, eingeführt, um eine elektrische Verbindung zwischen dem Package und der Platte 130 auszubilden, aufgrund der identischen Seiten oder Kanten, die eine vertikale Anordnungsflexibilität des Bauelements ermöglichen.
  • 9 stellt wiederum eine andere Ausführungsform des Halbleiterchip-Packages dar, wobei der Kriechabstand zwischen dem ersten Metallblock 100 und dem zweiten und dritten Metallblock 108, 114 erhöht ist. Kriechen bezieht sich auf die Kriechstrecke entlang der Oberfläche eines elektrisch isolierenden Materials, das zwischen zwei Leiter eingesetzt ist. Der Kriechabstand kann durch Verlängern der Kriechstrecke erhöht werden. In 9 ist der Kriechabstand zwischen dem ersten Metallblock 100 und dem zweiten und dritten Metallblock 108, 114 durch derartiges Ausbilden der Formmasse 126 erhöht, dass die Formmasse 126 weiter von einer ersten (z.B. oberen) Hauptfläche 101/103 des Package nach außen vorsteht als der erste, zweite und dritte Metallblock 100, 108, 114. Der Kriechabstand kann gleicherweise entlang der gegenüberliegenden/zweiten (z.B. unteren) Hauptfläche 101/103 des Package durch derartiges Ausbilden der Formmasse 126 erhöht werden, dass die Formmasse weiter von der zweiten Hauptfläche 101/103 des Package nach außen vorsteht als der erste, zweite und dritte Metallblock 100, 108, 114. Mit dem hinzugefügten Kriechen kann ein Teil der Metallblöcke 100, 108, 114 aufgrund der zusätzlichen Formhöhe angehoben sein und eine Stufe unten am Umfang der Metallblöcke 100, 108, 114 zum Ermöglichen einer Verbindung mit der Platte (Board) aufweisen. Alternativ oder zusätzlich können die Plattenkontaktflächen angehoben sein, wo Bedarf besteht, oder die Platte weist einen Abfluss/eine Stufe nach unten auf, um den Formvorsprüngen Rechnung zu tragen.
  • 10, die 10A bis 10E beinhaltet, stellt eine Ausführungsform eines Verfahrens zum Herstellen des Halbleiterchip-Packages dar. In 10A werden der zweite und dritte Metallblock 108, 114 in einem Abstand (d) zueinander auf einem vorläufigen Trägersubstrat 150 angeordnet. Der zweite und dritte Metallblock 108, 114 weisen jeder einen stärkeren Außenabschnitt 110, 116 und einen dünneren Innenabschnitt 112, 118 auf, der vom entsprechenden stärkeren Außenabschnitt 110, 116 zum anderen Metallblock vorsteht, wie vorher hierin beschrieben. In 10B wird ein Chipanbringungsmaterial 160, wie etwa Kleber oder Lot, auf die dünneren Innenabschnitte 112, 118 des zweiten und dritten Metallblocks 108, 114 aufgebracht. In 10C wird, durch das Chipanbringungsmaterial 160, ein erster Anschluss (außer Sicht) eines Halbleiterchips 120 am dünneren Innenabschnitt 112 des zweiten Metallblocks 108 angebracht und ein zweiter Anschluss (außer Sicht) des Halbleiterchips 120 am dünneren Innenabschnitt 118 des dritten Metallblocks 114 angebracht. In 10D wird ein Chipanbringungsmaterial 162, wie etwa beispielsweise Kleber oder Lot, auf einen Anschluss (außer Sicht) des Halbleiterchips 120 aufgebracht, das vom Trägersubstrat 150 weggewandt ist. In 10E wird der Anschluss des Halbleiterchips 120, der vom Trägersubstrat 150 weggewandt ist, durch das Chipanbringungsmaterial 162 am dünneren Innenabschnitt 102 (außer Sicht) des ersten Metallblocks 100 angebracht, der auf dem Halbleiterchip 120 angeordnet ist. Der erste Metallblock 100 weist außerdem stärkere Außenabschnitte 104, 106 an gegenüberliegenden Enden des dünneren Innenabschnitts 102 auf, wie vorher hierin beschrieben.
  • 11, die die 11A bis 11D beinhaltet, stellt wiederum eine andere Ausführungsform des Halbleiterchip-Packages dar. 11A zeigt die obere Oberfläche 101 des Package nach dem Formen, und 11B zeigt die untere Oberfläche 103 des Package. Die Metallblöcke 100, 108, 114 sind durch die Formmasse 126 voneinander isoliert. Gemäß dieser Ausführungsform sind die dünneren Innenabschnitte 102, 112, 118 der Metallblöcke 100, 108, 114 durch die Formmasse 126 bedeckt, sodass nur die stärkeren Außenabschnitte 104, 106, 110, 116 der Metallblöcke 100, 108, 114 zumindest teilweise von der Formmasse 126 unbedeckt bleiben. 11C stellt eine Querschnittansicht des Package entlang der Linie B-B‘ in 11A vor dem Formen dar und zeigt eine Stufe 242 zwischen der unteren Oberfläche 241 der stärkeren Außenabschnitte 104, 106 des ersten Metallblocks 100 und der unteren Oberfläche 243 des dünneren Innenabschnitts 102 des ersten Metallblocks 100. Die Formmasse 126 füllt den resultierenden Stufen-/Aussparungsbereich 245 an der Unterseite des Package und bedeckt den dünneren Innenabschnitt 102 des ersten Metallblocks 100 im Stufen-/Aussparungsbereich 245. 11D stellt eine Querschnittansicht des Package entlang der Linie C-C‘ in 11B vor dem Formen dar und zeigt eine Stufe 251, 253 zwischen der oberen Oberfläche 225 der stärkeren Außenabschnitte 110, 116 des zweiten und dritten Metallblocks 108, 114 und der oberen Oberfläche 257 des entsprechenden dünneren Innenabschnitts 112, 118 des zweiten und dritten Metallblocks 108, 114. Die Formmasse 126 füllt die resultierenden Stufen-/Aussparungsbereiche 259, 261 an der Oberseite des Package und bedeckt die dünneren Innenabschnitte 112, 118 des zweiten und dritten Metallblocks 108, 114 in den Stufen-/Aussparungsbereichen 259, 261.
  • 12 stellt eine andere Ausführungsform des Halbleiterchip-Packages vor dem Formen dar. Gemäß dieser Ausführungsform enthält das Package ferner einen vierten Metallblock 170, der an einem der Anschlüsse 122 des Chips 120 angebracht ist und einen zusätzlichen Anschluss des Package ausbildet. Beispielsweise kann im Falle eines Transistorchips 120 der vierte Metallblock 170 zum Versehen des Package mit einem Source-Erfassungsanschluss („Source Sense“ Anschluss) an den Source-Anschluss 122 des Chips 120 angebracht sein. Der Source-Erfassungsanschluss kann zu klein und schwierig zu inspizieren (prüfen) sein. In diesem Falle kann ein Seitenwandlotinspektionsprozess bzw. -prüfprozess angewendet werden.
  • 13, die 13A und 13B beinhaltet, stellt eine andere Ausführungsform des Halbleiterchip-Packages mit vier Anschlüssen dar. 13A zeigt die obere Oberfläche 101 des Package nach dem Formen, und 13B zeigt die untere Oberfläche 103 des Package. Gemäß dieser Ausführungsform ist der zweite und dritte Metallblock 108, 114 für den Source- bzw. Drain-Anschluss des Transistorchips 120 vorgesehen. Der erste Metallblock 100 ist für den Gate-Anschluss des Transistorchips 120 vorgesehen. Der vierte Metallblock 170 ist für den Source-Erfassungsanschluss des Transistorchips 120 vorgesehen. Andere Anschlusskonfigurationen können durch entsprechend geformte Metallblöcke verwirklicht werden.
  • 14, die 14A bis 14C beinhaltet, stellt eine Perspektivansicht einer Ausführungsform eines nichtgeformten (nicht-gegossenen) Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar. 14A zeigt eine auseinandergezogene Ansicht des Package, 14B zeigt den unteren Teil des Package, und 14C zeigt den oberen Teil des Package. Gemäß dieser Ausführungsform ist der erste Metallblock 100 zum Ausbilden eines ersten Einfassungsabschnitts 202 in ein erstes, elektrisch isolierendes Substrat 200 eingebettet, wie etwa ein Laminat, Keramiksubstrat usw. Der zweite und dritte Metallblock 108, 114 sind zum Ausbilden eines zweiten Einfassungsabschnitts 206 in ein zweites, elektrisch isolierendes Substrat 204 eingebettet, wie etwa Laminat, Keramiksubstrat usw. Der erste und zweite Einfassungsabschnitt 202, 206 sind beispielsweise durch einen Klebstoff, wie etwa Kleber oder andere geeignete Mittel, zum Ausbilden einer Einfassung aneinander angebracht, in der der (die) Halbleiterchip(s) 120 angeordnet ist (sind).
  • Ein Spalt kann zwischen dem ersten und zweiten Einfassungsabschnitt 202, 206 in mindestens zwei Eckbereichen der Einfassung vorhanden sein, wie in 14A und 14B gezeigt, sodass das Package eine Öffnung 208 in mindestens zwei der Eckbereiche aufweist. In einem Fall weist das Package eine Öffnung 208 in den Eckbereichen an einem Ende der Einfassung auf. In einem anderen Fall weist das Package eine Öffnung 208 in den Eckbereichen an gegenüberliegenden Enden der Einfassung auf, wie in 14B und 14C gezeigt. In jedem Fall können die Öffnungen 208 durch derartiges Gestalten der elektrisch isolierenden Substrate 200, 204 verwirklicht sein, dass ein Spalt zwischen dem ersten und zweiten Einfassungsabschnitt 202, 206 in mindestens zwei Eckbereichen nach dem Montieren des ersten und zweiten Einfassungsabschnitts 202, 206 in das Package vorhanden ist. Die Öffnungen 208 in einem oder beiden Enden der Einfassung ermöglichen, dass ein Strom (Flüssigkeit oder Gas) in die Einfassung eintritt und daraus austritt, wie durch die gestrichelten Linien in 14B und 14C angezeigt, wodurch die Wärmeableitungskapazität des Package erhöht ist.
  • In einer Ausführungsform verengt sich die Breite des dünneren Innenabschnitts des zweiten und/oder dritten Metallblocks 108, 114 mindestens einmal in einer Richtung zur Mitte des Package hin. Beispielsweise kann der stärkere Außenabschnitt 110 des zweiten Metallblocks 108 breiter als der breiteste Teil des dünneren Innenabschnitts 112 des zweiten Metallblocks 108 sein, und der dünnere Innenabschnitt 112 des zweiten Metallblocks 108 kann weiter vom stärkeren Außenabschnitt 110 des zweiten Metallblocks 108 schmaler werden. Beispielsweise kann der dünnere Innenabschnitt 112 des zweiten Metallblocks 108 eine oder mehrere stufenweise Änderungen seiner Breite aufweisen, wie in 14C gezeigt. Der dritte Metallblock 114 kann dieselbe oder eine ähnliche Konfiguration aufweisen.
  • Die Innenseite der Einfassung mit dem (den) Halbleiterchip(s) 120 kann mit Nanopartikeln beschichtet sein, die mindestens für eines von Wasser und Feuchtigkeit undurchlässig sind. Die Nanopartikel können in eine oder mehrere der Öffnungen 208 in den Eckbereichen der Einfassung eingespritzt werden, welche durch Verbinden des ersten und zweiten Einfassungsabschnitts 202, 206 ausgebildet ist. Alternativ können die Innenflächen der Packagekomponenten vor der Montage des Package mit den Nanopartikeln vorbeschichtet werden. In beiden Fällen schützen die Nanopartikel innere Komponenten des Package, die anfällig für Korrosion usw. sind, wie etwa die Innenflächen der Metallblöcke 100, 108, 114 und den (die) Halbleiterchip(s) 120.
  • 15 stellt eine Ausführungsform einer Halbleiterbaugruppe dar, die das nichtgeformte (nicht-gegossenen) Halbleiterchip-Package von 14 enthält, das auf eine Leiterplatte 220 aufgebracht ist. Gemäß dieser Ausführungsform sitzt das Halbleiterchip-Package in einer Aussparung 222, die in der Leiterplatte 220 ausgebildet ist, und die Anschlüsse des Package sind durch Lot 224 mit verschiedenen elektrischen Leitern (außer Sicht) der Leiterplatte 220 verbunden. Die Anschlüsse des Package sind durch die Metallblöcke 100, 108, 114 ausgebildet.
  • Die Leiterplatte 220 kann einen ersten Durchgang 226, der mit einer ersten der Öffnungen 208 im Halbleiterchip-Package zum Führen eines Fluids (Flüssigkeit oder Gas), das in die Einfassung eintritt, verbunden ist, und einen zweiten Durchgang 228 enthalten, der mit einer zweiten der Öffnungen 208 im Halbleiterchip-Package zum Führen eines Fluids, das aus der Einfassung austritt, verbunden ist. In dem Fall, in dem die Innenseite der Einfassung mit Nanopartikeln beschichtet ist, die undurchlässig für Wasser sind, kann das Fluid eine Flüssigkeit sein, wie etwa Wasser, um die Wärmeableitungskapazität der Halbleiterbaugruppe weiter zu erhöhen.
  • 16, die 16A bis 16C beinhaltet, stellt eine Ausführungsform eines Verfahrens zum Herstellen der Halbleiterbaugruppe von 15 dar. In 16A wird die Leiterplatte 220 mit einer Aussparung 222 zum Aufnehmen des Halbleiterchip-Packages versehen. Die Leiterplatte 220 enthält elektrische Leiter 230, wie etwa Metallspuren, in der Nachbarschaft der Aussparung 222 in der Leiterplatte 220 zum Verbinden mit den Anschlüssen des Package. In 16B wird das Halbleiterchip-Package in der Aussparung 222 der Leiterplatte 220 versiegelt. Der erste Durchgang 226 (außer Sicht) in der Leiterplatte 220 weist ein Ende auf, das mit einer Öffnung 208 im Halbleiterchip-Package verbunden ist, und der zweite Durchgang 228 (außer Sicht) weist ein Ende auf, das mit einer anderen Öffnung 208 im Halbleiterchip-Package verbunden ist, wie in 15 gezeigt. In 16C sind die Anschlüsse des Package durch Lot 232 mit verschiedenen der elektrischen Leiter 230 der Leiterplatte 220 verbunden.
  • 17, die die 17A bis 17C beinhaltet, stellt eine Ausführungsform eines Verfahrens zum Herstellen des nichtgeformten (nicht-gegossenen) Halbleiterchip-Packages von 14 dar. In 17A wird der zweite Einfassungsabschnitt 206 vorgesehen, der den zweiten und dritten Metallblock 108, 114 enthält, welche in das zweite, elektrisch isolierende Substrat 204 eingebettet sind. In 17B wird, durch ein Chipanbringungsmaterial 240, wie etwa Lot, Kleber, vorbeschichtete Oberfläche usw., ein erster Anschluss (außer Sicht) des Halbleiterchips 120 am dünneren Innenabschnitt 112 des zweiten Metallblocks 108 angebracht und ein zweiter Anschluss (außer Sicht) des Halbleiterchips 120 am dünneren Innenabschnitt 118 des dritten Metallblocks 114 angebracht, wie durch den Pfeil nach unten angezeigt. In 17C wird der erste Einfassungsabschnitt 202 vorgesehen, der den ersten Metallblock 100 enthält, welcher in das erste, elektrisch isolierende Substrat 200 eingebettet ist. Der dünnere Innenabschnitt 102 des ersten Metallblocks 100 wird durch ein Chipanbringungsmaterial 244, wie etwa Lot, Kleber, vorbeschichtete Oberfläche usw., an einem Anschluss 121 des Halbleiterchips 120, der vom zweiten Einfassungsabschnitt 206 weggewandt ist, angebracht, wie durch den Pfeil nach unten angezeigt, um eine Einfassung aus dem ersten und zweiten Einfassungsabschnitt 202, 206 auszubilden, in der der Halbleiterchip 120 angeordnet wird.
  • 18, die die 18A und 18B beinhaltet, stellt eine Perspektivansicht einer Ausführungsform eines Zweichip-Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar. 18A zeigt das Package vor dem Formen (Gießen), und 18B nach dem Formen. Jeder Chip 120, 120‘ ist auf einer Seite an einem dünneren Innenabschnitt 102, 102‘ eines ersten Metallblocks 100, 100‘ angebracht, der außerdem einen ersten stärkeren Außenabschnitt 104, 104‘ an einem ersten Ende des dünneren Innenabschnitts 102, 102‘ aufweist und einen zweiten stärkeren Außenabschnitt 106, 106‘ am gegenüberliegenden Ende des dünneren Innenabschnitts 102, 102‘ aufweist. Jeder Chip 120, 120‘ weist außerdem einen Anschluss 112, 112‘ auf der gegenüberliegenden Seite auf, der an einen dünneren Innenabschnitt 112, 112‘ eines zweiten Metallblocks 108, 108‘ angebracht ist, welcher vom ersten Metallblock 100, 100‘ isoliert ist und außerdem einen stärkeren Außenabschnitt 110, 110‘ aufweist, von dem der dünnere Innenabschnitt 112, 112‘ einwärts vorsteht. Ein zweiter Anschluss 124, 124‘ auf dieser selben Seite von jedem Chip 120, 120‘ ist an einem dünneren Innenabschnitt 118, 118‘ eines dritten Metallblocks 114, 114‘ angebracht, der vom ersten und zweiten Metallblock 100, 100‘, 108, 108‘ isoliert ist und außerdem einen stärkeren Außenabschnitt 116, 116‘ aufweist, von dem der dünnere Innenabschnitt 118, 118‘ einwärts vorsteht. Gemäß dieser Ausführungsform ist der stärkere Außenabschnitt 110 des zweiten Metallblocks 108, der am ersten Chip 120 angebracht ist, dem stärkeren Außenabschnitt 116‘ des dritten Metallblocks 114‘ zugewandt, der am zweiten Chip 120‘ angebracht ist.
  • 19, die die 19A und 19B beinhaltet, stellt eine Perspektivansicht einer anderen Ausführungsform eines Zweichip-Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar. 19A zeigt das Package vor dem Formen, und 19B zeigt das Package nach dem Formen. Die Ausführungsform, die in 19 gezeigt ist, ähnelt der Ausführungsform, die in 18 gezeigt ist, wobei jedoch ein stärkerer Außenabschnitt 106 des ersten Metallblocks 100, der am ersten Halbleiterchip 120 angebracht ist, dem anderen stärkeren Außenabschnitt 104‘ des ersten Metallblocks 100‘ zugewandt ist, welcher am anderen Halbleiterchip 120‘ angebracht ist.
  • 20, die die 20A und 20B beinhaltet, stellt eine Perspektivansicht einer Ausführungsform eines Halbbrücken-Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar. 20A zeigt das Halbbrücken-Package vor dem Formen, und 20B zeigt das Halbbrücken-Package nach dem Formen. Das Halbbrücken-Package enthält einen ersten Chip 120, der den High-Side-Schalter einer Halbbrückenschaltung ausbildet, und einen zweiten Chip 120, der den Low-Side-Schalter der Halbbrückenschaltung ausbildet. Der Drain-Anschluss (D1) des High-Side-Transistorchips 120 ist an einem dünneren Innenabschnitt 102 eines ersten Metallblocks 100 angebracht, der außerdem einen ersten stärkeren Außenabschnitt 104 an einem ersten Ende des dünneren Innenabschnitts 102 und einen zweiten stärkeren Außenabschnitt 106 am gegenüberliegenden Ende des dünneren Innenabschnitts 102 aufweist. Der Source-Anschluss (S1) des High-Side-Transistorchips 120 ist an einem dünneren Innenabschnitt 112 eines zweiten Metallblocks 108 angebracht, der vom ersten Metallblock 100 isoliert ist und außerdem einen stärkeren Außenabschnitt 110 aufweist, von dem der dünnere Innenabschnitt 112 einwärts vorsteht. Der Gate-Anschluss (G1) des High-Side-Transistorchips 120 ist an einem dünneren Innenabschnitt 118 eines dritten Metallblocks 114 angebracht, der vom ersten und zweiten Metallblock 100, 108 isoliert ist und außerdem einen stärkeren Außenabschnitt 116 aufweist, von dem der dünnere Innenabschnitt 118 einwärts vorsteht.
  • Der Source-Anschluss (S2) des Low-Side-Transistorchips 120‘ ist an einem dünneren Innenabschnitt 102‘ eines ersten Metallblocks 100‘ angebracht, der außerdem einen ersten stärkeren Außenabschnitt 104‘ an einem Ende des dünneren Innenabschnitts 102‘ und einen zweiten stärkeren Außenabschnitt 106‘ am gegenüberliegenden Ende des dünneren Innenabschnitts 102‘ aufweist. Der Gate-Anschluss (G2) des Low-Side-Transistorchips 120‘ ist an einem dünneren Innenabschnitt 118‘ eines dritten Metallblocks 114‘ angebracht, der vom ersten Metallblock 100‘ isoliert ist und außerdem einen stärkeren Außenabschnitt 116‘ aufweist, von dem der dünnere Innenabschnitt 118‘ einwärts vorsteht. Der Drain-Anschluss (D2) des Low-Side-Transistorchips 120‘ ist an einem dünneren Innenabschnitt 112‘ eines zweiten Metallblocks 108‘ angebracht, der vom ersten und dritten Metallblock 100‘, 114‘ isoliert ist und außerdem einen stärkeren Außenabschnitt 110‘ gemeinsam mit oder geteilt mit dem anderen zweiten Block 110 aufweist. Gemäß dieser Ausführungsform sind die zweiten Metallblöcke 108, 108‘ gemeinsam und der stärkere Außenabschnitt 110, 110‘ der gemeinsamen zweiten Metallblöcke 108, 108‘ bildet eine gemeinsame Verbindung zwischen der Source (S1) des High-Side-Transistorchips 120 und dem Drain (D2) des Low-Side-Transistorchips 120‘ zum Ausbilden des Ausgangs der Halbbrückenschaltung aus.
  • 21, die die 21A und 21B beinhaltet, stellt eine Perspektivansicht einer anderen Ausführungsform eines Halbbrücken-Halbleiterchip-Packages mit mehreren Aufbringungskonfigurationen dar. 21A zeigt das Halbbrücken-Package vor dem Formen und 21B zeigt das Package nach dem Formen (Gießen). Die Ausführungsform, die in 21 gezeigt ist, ähnelt der Ausführungsform, die in 20 gezeigt ist, wobei jedoch die ersten Metallblöcke 100, 100‘ einen gemeinsamen stärkeren Außenabschnitt 104, 104‘ aufweisen, der die Source (S1) des High-Side-Transistorchips 120 mit dem Drain (D2) des Low-Side-Transistorchips 120‘ zum Ausbilden des Ausgangs der Halbbrückenschaltung verbindet.
  • WEITERE BEISPIELE
  • Nach einem Beispiel 1 umfasst eine Halbleiterbaugruppe eine Leiterplatte; und ein Halbleiterchip-Package, das auf die Leiterplatte aufgebracht ist, wobei das Halbleiterchip-Package aufweist: einen ersten Metallblock mit einem dünneren Innenabschnitt, einem ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einem zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts, das dem ersten Ende gegenüberliegt; einen zweiten Metallblock, der vom ersten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, der vom stärkeren Außenabschnitt einwärts vorsteht; einen dritten Metallblock, der vom ersten und zweiten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, der vom stärkeren Außenabschnitt einwärts vorsteht; und einen Halbleiterchip mit einem ersten Anschluss, der an den dünneren Innenabschnitt des ersten Metallblocks angebracht ist, einem zweiten Anschluss, der an den dünneren Innenabschnitt des zweiten Metallblocks angebracht ist, und einem dritten Anschluss, der an den dünneren Innenabschnitt des dritten Metallblocks angebracht ist.
  • Beispiel 2 betrifft die Halbleiterbaugruppe nach Beispiel 1, wobei der erste, zweite und dritte Metallblock Anschlüsse des Halbleiterchip-Packages ausbilden, die ungeachtet dessen, ob das Halbleiterchip-Package in einer horizontalen Montageposition oder einer vertikalen Montageposition auf der Leiterplatte aufgebracht ist, durch die Leiterplatte in derselben Ebene kontaktiert sind.
  • Beispiel 3 betrifft die Halbleiterbaugruppe nach den Beispielen 1 oder 2, wobei der stärkere Außenabschnitt des zweiten Metallblocks, der stärkere Außenabschnitt des dritten Metallblocks und einer der stärkeren Außenabschnitte des ersten Metallblocks jeder am selben Ende verengt sind, und wobei das Halbleiterchip-Package in einer vertikalen Montageposition auf der Leiterplatte mit Lot aufgebracht ist, das das verengte Ende des ersten, zweiten und dritten Metallblocks kontaktiert.
  • Beispiel 4 betrifft die Halbleiterbaugruppe nach den Beispielen 1 bis 3, wobei der erste Metallblock zum Ausbilden eines ersten Einfassungsabschnitts in ein erstes, elektrisch isolierendes Substrat eingebettet ist, wobei der zweite und dritte Metallblock zum Ausbilden eines zweiten Einfassungsabschnitts in ein zweites, elektrisch isolierendes Substrat eingebettet sind, und wobei der erste und zweite Einfassungsabschnitt zum Ausbilden einer Einfassung aneinander angebracht sind, in der der Halbleiterchip angeordnet ist.
  • Beispiel 5 betrifft die Halbleiterbaugruppe nach dem Beispiel 4, wobei ein Spalt zwischen dem ersten und zweiten Einfassungsabschnitt in mindestens zwei Eckbereichen der Einfassung vorhanden ist, sodass das Halbleiterchip-Package eine Öffnung in mindestens zwei der Eckbereiche aufweist, und wobei die Leiterplatte einen ersten Durchgang, der mit einer ersten der Öffnungen im Halbleiterchip-Package verbunden ist, zum Führen eines Fluids, das in die Einfassung eintritt, und einen zweiten Durchgang enthält, der mit einer zweiten der Öffnungen im Halbleiterchip-Package zum Führen eines Fluids, das aus der Einfassung austritt, verbunden ist.
  • Beispiel 6 betrifft die Halbleiterbaugruppe nach dem Beispiel 5, wobei das Halbleiterchip-Package in einer Aussparung sitzt, die in der Leiterplatte ausgebildet ist, wobei der erste Durchgang ein Ende aufweist, das mit der ersten der Öffnungen im Halbleiterchip-Package verbunden ist, und wobei der zweite Durchgang ein Ende aufweist, das mit der zweiten der Öffnungen im Halbleiterchip-Package verbunden ist.
  • Beispiel 7 betrifft die Halbleiterbaugruppe nach einem der Beispiele 5 oder 6, wobei eine Innenseite der Einfassung, die den Halbleiterchip enthält, mit Nanopartikeln beschichtet ist, die undurchlässig für Wasser und/oder Feuchtigkeit sind.
  • Nach einem Beispiel 8 umfasst ein Verfahren zum Herstellen eines Halbleiterchip-Packages ein Anordnen eines ersten Metallblocks und eines zweiten Metallblocks auf einem Trägersubstrat in einem Abstand zueinander, wobei der erste und zweite Metallblock jeder einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweisen, der vom stärkeren Außenabschnitt zum anderen Metallblock hin vorsteht; ein Anbringen eines ersten Anschlusses eines Halbleiterchips an den dünneren Innenabschnitt des ersten Metallblocks und eines zweiten Anschlusses des Halbleiterchips an den dünneren Innenabschnitt des zweiten Metallblocks; und ein Anbringen eines Anschlusses des Halbleiterchips, der vom Trägersubstrat weggewandt ist, an einen dünneren Innenabschnitt eines dritten Metallblocks, der auf dem Halbleiterchip angeordnet wird, wobei der dritte Metallblock ferner einen ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einen zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts gegenüber dem ersten Ende aufweist.
  • Nach einem Beispiel 9 umfasst ein Verfahren zum Herstellen eines Halbleiterchip-Packages ein Vorsehen eines ersten Einfassungsabschnitts mit einem ersten Metallblock, der in ein erstes, elektrisch isolierendes Substrat eingebettet wird, wobei der erste Metallblock einen dünneren Innenabschnitt, einen ersten stärkeren Außenabschnitt an einem Ende des dünneren Innenabschnitts und einen zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts aufweist, welches dem ersten Ende gegenüberliegt; ein Vorsehen eines zweiten Einfassungsabschnitts mit einem zweiten und dritten Metallblock, die in ein zweites, elektrisch isolierendes Substrat in einem Abstand zueinander eingebettet werden, wobei der zweite und dritte Metallblock jeder einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweisen, der vom stärkeren Außenabschnitt einwärts vorsteht; ein Anbringen eines ersten Anschlusses eines Halbleiterchips an den dünneren Innenabschnitt des zweiten Metallblocks und eines zweiten Anschlusses des Halbleiterchips an den dünneren Innenabschnitt des dritten Metallblocks; und ein Anbringen des dünneren Innenabschnitts des ersten Metallblocks an den Anschluss des Halbleiterchips, der vom zweiten und dritten Metallblock weggewandt ist, zum Ausbilden einer Einfassung aus dem ersten und zweiten Einfassungsabschnitt, in der den Halbleiterchip angeordnet wird.
  • Beispiel 10 betrifft das Verfahren nach Beispiel 9, wobei ein Spalt zwischen dem ersten und zweiten Einfassungsabschnitt in mindestens zwei Eckbereichen der Einfassung vorhanden ist, sodass das Halbleiterchip-Package eine Öffnung in mindestens zwei der Eckbereiche aufweist.
  • Beispiel 11 betrifft das Verfahren nach den Beispielen 9 oder 10, ferner aufweisend: ein Beschichten der Einfassung, die den Halbleiterchip enthält, mit Nanopartikeln, die undurchlässig für Wasser und/oder Feuchtigkeit sind.
  • Räumlich bezogene Begriffe, wie etwa „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, werden zur einfacheren Beschreibung zum Erläutern der Positionierung eines Elements bezüglich eines zweiten Elements verwendet. Diese Begriffe sollen verschiedene Ausrichtungen des Package zusätzlich zu den verschiedenen Ausrichtungen, die in den Figuren abgebildet sind, umfassen. Weitere Begriffe wie „erste/r/s“, „zweite/r/s“ und dergleichen werden außerdem zum Beschreiben verschiedener Elemente, Bereiche, Abschnitte usw. verwendet und sollen ebenfalls nicht einschränkend sein. Gleiche Begriffe beziehen sich in der Beschreibung durchwegs auf gleiche Elemente.
  • Wie hierin verwendet sind Begriffe wie „aufweisen“, „enthalten“, „beinhalten“ und dergleichen offene Begriffe, die das Vorhandensein angegebener Elemente oder Merkmale anzeigen, zusätzliche Elemente oder Merkmale jedoch nicht ausschließen. Die Artikel „eine/r/s“ und „der, die, das“ sollen den Plural sowie den Singular beinhalten, falls der Kontext nicht deutlich anders angibt.
  • Unter Berücksichtigung des obigen Bereichs von Variationen und Modifikationen versteht es sich, dass die vorliegende Erfindung nicht durch die vorstehende Beschreibung noch durch die beiliegenden Zeichnungen eingeschränkt ist.

Claims (25)

  1. Halbleiterchip-Package, aufweisend: einen ersten Metallblock mit einem dünneren Innenabschnitt, einem ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einem zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts, das dem ersten Ende gegenüberliegt; einen zweiten Metallblock, der vom ersten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, welcher vom stärkeren Außenabschnitt einwärts vorsteht; einen dritten Metallblock, der vom ersten und zweiten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, welcher vom stärkeren Außenabschnitt einwärts vorsteht; und einen Halbleiterchip mit einem ersten Anschluss, der am dünneren Innenabschnitt des ersten Metallblocks angebracht ist, einem zweiten Anschluss, der am dünneren Innenabschnitt des zweiten Metallblocks angebracht ist, und einem dritten Anschluss, der am dünneren Innenabschnitt des dritten Metallblocks angebracht ist.
  2. Halbleiterchip-Package nach Anspruch 1, wobei der dünnere Innenabschnitt des zweiten Metallblocks in einer anderen Ebene als der dünnere Innenabschnitt des ersten Metallblocks angeordnet ist, und wobei der dünnere Innenabschnitt des dritten Metallblocks koplanar mit dem dünneren Innenabschnitt des zweiten Metallblocks ist.
  3. Halbleiterchip-Package nach Anspruch 2, wobei der Halbleiterchip zwischen dem dünneren Innenabschnitt des ersten Metallblocks und den dünneren Innenabschnitten des zweiten und dritten Metallblocks eingesetzt ist.
  4. Halbleiterchip-Package nach Anspruch 2 oder 3, wobei der dünnere Innenabschnitt des zweiten Metallblocks breiter und länger als der dünnere Innenabschnitt des dritten Metallblocks ist.
  5. Halbleiterchip-Package nach einem der Ansprüche 2 bis 4, wobei sich die Breite von mindestens einem des dünneren Innenabschnitts des zweiten Metallblocks und des dünneren Innenabschnitts des dritten Metallblocks mindestens einmal in einer Richtung zum Halbleiterchip hin verengt.
  6. Halbleiterchip-Package nach einem der vorhergehenden Ansprüche, wobei der erste, zweite und dritte Metallblock Anschlüsse des Package ausbilden, die ausgelegt sind, ungeachtet dessen, ob das Package in einer horizontalen Montageposition oder einer vertikalen Montageposition angeordnet ist, in derselben Ebene kontaktiert zu werden.
  7. Halbleiterchip-Package nach einem der vorhergehenden Ansprüche, wobei der erste, zweite und dritte Metallblock durch eine Formmischun Formmasseg voneinander isoliert sind.
  8. Halbleiterchip-Package nach Anspruch 7, wobei die Formmasse von einer ersten Hauptfläche des Package weiter nach außen vorsteht als der erste, zweite und dritte Metallblock.
  9. Halbleiterchip-Package nach Anspruch 8, wobei die Formmasse von einer zweiten Hauptfläche des Package gegenüber der ersten Hauptfläche weiter nach außen vorsteht als der erste, zweite und dritte Metallblock.
  10. Halbleiterchip-Package nach einem der Ansprüche 7 bis 9, wobei der dünnere Innenabschnitt und der erste und zweite stärkere Außenabschnitt des ersten Metallblocks mindestens teilweise von der Formmasse unbedeckt sind, wobei der dünnere Innenabschnitt und der stärkere Außenabschnitt des zweiten Metallblocks mindestens teilweise von der Formmasse unbedeckt sind, und wobei der dünnere Innenabschnitt und der stärkere Außenabschnitt des dritten Metallblocks mindestens teilweise von der Formmasse unbedeckt sind.
  11. Halbleiterchip-Package nach einem der vorhergehenden Ansprüche, wobei der stärkere Außenabschnitt des zweiten Metallblocks, der stärkere Außenabschnitt des dritten Metallblocks und der stärkere Außenabschnitt des ersten Metallblocks jeder am selben Ende verengt sind.
  12. Halbleiterchip-Package nach einem der vorhergehenden Ansprüche, wobei der erste Metallblock zum Ausbilden eines ersten Einfassungsabschnitts in ein erstes, elektrisch isolierendes Substrat eingebettet ist, wobei der zweite und dritte Metallblock zum Ausbilden eines zweiten Einfassungsabschnitts in ein zweites, elektrisch isolierendes Substrat eingebettet sind, und wobei der erste und zweite Einfassungsabschnitt zum Ausbilden einer Einfassung aneinander angebracht sind, in der der Halbleiterchip angeordnet ist.
  13. Halbleiterchip-Package nach Anspruch 12, wobei ein Spalt zwischen dem ersten und zweiten Einfassungsabschnitt in mindestens zwei Eckbereichen der Einfassung vorhanden ist, sodass das Package eine Öffnung in mindestens zwei der Eckbereiche aufweist.
  14. Halbleiterchip-Package nach Anspruch 13, wobei das Package eine Öffnung in den Eckbereichen an einem ersten Ende der Einfassung aufweist.
  15. Halbleiterchip-Package nach Anspruch 13 oder 14, wobei das Package eine Öffnung in den Eckbereichen an gegenüberliegenden Enden der Einfassung aufweist.
  16. Halbleiterchip-Package nach einem der Ansprüche 13 bis 15, wobei eine Innenseite der Einfassung, die den Halbleiterchip enthält, mit Nanopartikeln beschichtet ist, die für Wasser und/oder Feuchtigkeit undurchlässig sind.
  17. Halbleiterchip-Package nach einem der vorhergehenden Ansprüche, wobei der stärkere Außenabschnitt des zweiten Metallblocks breiter als ein stärkster Teil des dünneren Innenabschnitts des zweiten Metallblocks ist, und wobei der dünnere Innenabschnitt des zweiten Metallblocks ein proximales Ende benachbart dem stärkeren Außenabschnitt des zweiten Metallblocks und ein distales Ende gegenüber dem proximalen Ende aufweist, und wobei das proximale Ende breiter als das distale Ende ist.
  18. Halbleiterchip-Package nach Anspruch 17, wobei der stärkere Außenabschnitt des dritten Metallblocks breiter als ein stärkster Teil des dünneren Innenabschnitts des dritten Metallblocks ist, und wobei der dünnere Innenabschnitt des dritten Metallblocks ein proximales Ende benachbart dem stärkeren Außenabschnitt des dritten Metallblocks und ein distales Ende gegenüber dem proximalen Ende aufweist, und wobei das proximale Ende breiter als das distale Ende ist.
  19. Halbleiterchip-Package nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen zusätzlichen ersten Metallblock mit einem dünneren Innenabschnitt, einem ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einem zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts, das dem ersten Ende gegenüberliegt; einen zusätzlichen zweiten Metallblock, der vom zusätzlichen ersten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, welcher vom stärkeren Außenabschnitt einwärts vorsteht; einen zusätzlichen dritten Metallblock, der vom zusätzlichen ersten und zweiten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, welcher vom stärkeren Außenabschnitt einwärts vorsteht; und einen zusätzlichen Halbleiterchip mit einem ersten Anschluss, der an den dünneren Innenabschnitt des zusätzlichen ersten Metallblocks angebracht ist, einem zweiten Anschluss, der an den dünneren Innenabschnitt des zusätzlichen zweiten Metallblocks angebracht ist, und einem dritten Anschluss, der an den dünneren Innenabschnitt des zusätzlichen dritten Metallblocks angebracht ist.
  20. Halbleiterchip-Package nach Anspruch 19, wobei einer des ersten, zweiten und dritten Metallblocks und einer des zusätzlichen ersten, zweiten und dritten Metallblock ein gemeinsamer Metallblock ist, der eine gemeinsame Verbindung zwischen einem der Anschlüsse des Halbleiterchips und einem der Anschlüsse des zusätzlichen Halbleiterchips ausbildet.
  21. Halbleiterbaugruppe, aufweisend: eine Leiterplatte; und ein Halbleiterchip-Package, das auf die Leiterplatte aufgebracht ist, wobei das Halbleiterchip-Package aufweist: einen ersten Metallblock mit einem dünneren Innenabschnitt, einem ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einem zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts, das dem ersten Ende gegenüberliegt; einen zweiten Metallblock, der vom ersten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, der vom stärkeren Außenabschnitt einwärts vorsteht; einen dritten Metallblock, der vom ersten und zweiten Metallblock isoliert ist und einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweist, der vom stärkeren Außenabschnitt einwärts vorsteht; und einen Halbleiterchip mit einem ersten Anschluss, der an den dünneren Innenabschnitt des ersten Metallblocks angebracht ist, einem zweiten Anschluss, der an den dünneren Innenabschnitt des zweiten Metallblocks angebracht ist, und einem dritten Anschluss, der an den dünneren Innenabschnitt des dritten Metallblocks angebracht ist.
  22. Halbleiterbaugruppe nach Anspruch 21, wobei der erste, zweite und dritte Metallblock Anschlüsse des Halbleiterchip-Packages ausbilden, die ungeachtet dessen, ob das Halbleiterchip-Package in einer horizontalen Montageposition oder einer vertikalen Montageposition auf der Leiterplatte aufgebracht ist, durch die Leiterplatte in derselben Ebene kontaktiert sind.
  23. Halbleiterbaugruppe nach Anspruch 21 oder 22, wobei der stärkere Außenabschnitt des zweiten Metallblocks, der stärkere Außenabschnitt des dritten Metallblocks und einer der stärkeren Außenabschnitte des ersten Metallblocks jeder am selben Ende verengt sind, und wobei das Halbleiterchip-Package in einer vertikalen Montageposition auf der Leiterplatte mit Lot aufgebracht ist, das das verengte Ende des ersten, zweiten und dritten Metallblocks kontaktiert.
  24. Verfahren zum Herstellen eines Halbleiterchip-Packages, das Verfahren aufweisend: Anordnen eines ersten Metallblocks und eines zweiten Metallblocks auf einem Trägersubstrat in einem Abstand zueinander, wobei der erste und zweite Metallblock jeder einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweisen, der vom stärkeren Außenabschnitt zum anderen Metallblock hin vorsteht; Anbringen eines ersten Anschlusses eines Halbleiterchips an den dünneren Innenabschnitt des ersten Metallblocks und eines zweiten Anschlusses des Halbleiterchips an den dünneren Innenabschnitt des zweiten Metallblocks; und Anbringen eines Anschlusses des Halbleiterchips, der vom Trägersubstrat weggewandt ist, an einen dünneren Innenabschnitt eines dritten Metallblocks, der auf dem Halbleiterchip angeordnet wird, wobei der dritte Metallblock ferner einen ersten stärkeren Außenabschnitt an einem ersten Ende des dünneren Innenabschnitts und einen zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts gegenüber dem ersten Ende aufweist.
  25. Verfahren zum Herstellen eines Halbleiterchip-Packages, das Verfahren umfassend: Vorsehen eines ersten Einfassungsabschnitts mit einem ersten Metallblock, der in ein erstes, elektrisch isolierendes Substrat eingebettet wird, wobei der erste Metallblock einen dünneren Innenabschnitt, einen ersten stärkeren Außenabschnitt an einem Ende des dünneren Innenabschnitts und einen zweiten stärkeren Außenabschnitt an einem zweiten Ende des dünneren Innenabschnitts aufweist, welches dem ersten Ende gegenüberliegt; Vorsehen eines zweiten Einfassungsabschnitts mit einem zweiten und dritten Metallblock, die in ein zweites, elektrisch isolierendes Substrat in einem Abstand zueinander eingebettet werden, wobei der zweite und dritte Metallblock jeder einen stärkeren Außenabschnitt und einen dünneren Innenabschnitt aufweisen, der vom stärkeren Außenabschnitt einwärts vorsteht; Anbringen eines ersten Anschlusses eines Halbleiterchips an den dünneren Innenabschnitt des zweiten Metallblocks und eines zweiten Anschlusses des Halbleiterchips an den dünneren Innenabschnitt des dritten Metallblocks; und Anbringen des dünneren Innenabschnitts des ersten Metallblocks an den Anschluss des Halbleiterchips, der vom zweiten und dritten Metallblock weggewandt ist, zum Ausbilden einer Einfassung aus dem ersten und zweiten Einfassungsabschnitt, in der den Halbleiterchip angeordnet wird.
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