DE102014112852A1

DE102014112852A1 - Verriegelungsdetektor für Phasenregelkreis

Info

Publication number: DE102014112852A1
Application number: DE102014112852.4A
Authority: DE
Inventors: Piotr Olejarz; Ara Arakelian; Lewis Malaver
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2013-09-18
Filing date: 2014-09-05
Publication date: 2015-03-19
Anticipated expiration: 2034-09-06
Also published as: US20150078501A1; US9077512B2; DE102014112852B4; CN104467821B; CN104467821A

Abstract

Ein hier beschriebener Taktanpassungsdetektor kann die Anpassung zwischen Taktsignalen innerhalb einer definierten Fehlerspanne, zum Beispiel einer definierten Phasenfehlerspanne, erkennen. Die Phasenfehlerspanne kann variiert werden, um verschiedene Genauigkeitsgrade der Verriegelungserkennung zu erreichen. Der Taktanpassungsdetektor kann die Anpassung zwischen aufsteigenden Flanken der Taktsignale, abfallenden Flanken der Taktsignale oder sowohl aufsteigenden als auch abfallenden Flanken der Taktsignale erkennen. Der Taktanpassungsdetektor kann als Verriegelungsdetektor für einen Phasenregelkreis implementiert sein, der für das Erkennen und Aufrechterhalten einer Phasenbeziehung zwischen einem Referenztaktsignal und einem Feedback-Taktsignal konfiguriert ist, wobei der Taktanpassungsdetektor die Anpassung zwischen dem Referenztaktsignal und dem Rückkopplungstaktsignal erkennt.

Description

TECHNISCHES GEBIET
Die vorliegende Offenlegung betrifft allgemein Taktanpassungsdetektoren und zugehörige Verfahren zur Erkennung der Taktanpassung und insbesondere Verriegelungsdetektoren und zugehörige Verfahren für Phasenregelkreise.
STAND DER TECHNIK
Phasenregelkreise werden weithin in verschiedenen elektronischen Anwendungen genutzt. Ein Phasenregelkreis (Phase-Locked Loop; PLL) erzeugt ein Ausgangssignal, das bezogen auf ein Eingangssignal (oft als Referenzsignal bezeichnet) eine Phase hat. Der PLL kann jeglichen Phasenfehler (Unterschied) zwischen dem Eingangssignal und dem Ausgangssignal erkennen und die Phase des Ausgangssignals anhand des Phasenfehlers anpassen. Oftmals wird ein Verriegelungsdetektor implementiert, um das Eingangssignal und das Ausgangssignal des PLL zu überwachen und zu ermitteln, ob der PLL einen verriegelten Status (Zustand) erreicht hat, der den Phasenabgleich zwischen Eingangssignal und Ausgangssignal anzeigt. Obwohl vorhandene Verriegelungsdetektoren und zugehörige Verfahren zur Verriegelungserkennung für PLL allgemein für deren Bestimmungszweck angemessen sind, waren sie nicht in jeder Beziehung vollkommen zufriedenstellend.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Offenlegung lässt sich am besten durch Lesen der folgenden ausführlichen Beschreibung unter Bezugnahme auf die beigefügten Figuren verstehen. Es ist hervorzuheben, dass verschiedene Merkmale gemäß der Standardpraxis der Branche nicht maßstabgerecht gezeichnet sind und nur zur Veranschaulichung verwendet werden. Die Abmessungen der verschiedenen Merkmale können im Interesse einer deutlichen Behandlung in der Tat beliebig vergrößert oder verkleinert sein.
1 ist ein schematisches Blockschaltbild eines beispielhaften Phasenregelkreises nach verschiedenen Aspekten der vorliegenden Offenlegung.
2 ist ein schematisches Blockschaltbild eines beispielhaften Taktanpassungsdetektors, der nach mehreren Aspekten der vorliegenden Offenlegung als Verriegelungsdetektor für den Phasenregelkreis aus 1 implementiert sein kann.
3 ist ein schematischer Schaltplan einer beispielhaften Anpassungszustandsschaltung, die nach mehreren Aspekten der vorliegenden Offenlegung im Taktanpassungsdetektor aus 2 implementiert sein kann.
4 ist ein schematischer Schaltplan einer beispielhaften verzögerten Anpassungszustandsschaltung, die nach mehreren Aspekten der vorliegenden Offenlegung im Taktanpassungsdetektor aus 2 implementiert sein kann.
5 ist ein schematischer Schaltplan einer beispielhaften Flankenanpassungszustandsschaltung 140, die nach mehreren Aspekten der vorliegenden Offenlegung im Taktanpassungsdetektor aus 2 implementiert sein kann.
6 ist ein Taktdiagramm, das Anpassungszustände verschiedener Signale eines Taktanpassungsdetektors, wie zum Beispiel des Taktanpassungsdetektors aus 2, nach mehreren Aspekten der vorliegenden Offenlegung darstellt.
7 und 8 umfassen vergrößerte Teile des Taktdiagramms aus 6 nach mehreren Aspekten der vorliegenden Offenlegung.
ÜBERSICHT ÜBER AUSFÜHRUNGSBEISPIELE
Hierin werden ein Taktanpassungsdetektor und zugehörige Verfahren für die Verriegelungserkennung beschrieben. Der Taktanpassungsdetektor kann die Anpassung zwischen Taktsignalen innerhalb einer definierten Fehlerspanne, zum Beispiel einer definierten Phasenfehlerspanne, erkennen. Die Phasenfehlerspanne kann variiert werden, um verschiedene Genauigkeitsgrade der Verriegelungserkennung zu erreichen. Der Taktanpassungsdetektor kann die Anpassung zwischen aufsteigenden Flanken der Taktsignale, abfallenden Flanken der Taktsignale oder sowohl aufsteigenden als auch abfallenden Flanken der Taktsignale erkennen.
In verschiedenen Implementierungen kann der Taktanpassungsdetektor einen Anpassungszustandsdetektor, der für die Erzeugung eines verzögerten Anpassungszustandssignals konfiguriert ist, das einen Anpassungszustand eines ersten Taktsignals und eines zweiten Taktsignals anzeigt; einen Detektor für einen verzögerten Anpassungszustand, der für die Erzeugung von mindestens zwei Anpassungszustandssignalen konfiguriert ist, die einen Zustand des verzögerten Anpassungszustandssignals anzeigen, wenn es von Flanken des ersten Taktsignals und des zweiten Taktsignals ausgelöst wird; und einen Flankenanpassungszustandsdetektor, der für die Erzeugung eines Flankenanpassungszustandssignals auf der Basis der mindestens zwei Anpassungszustandssignale konfiguriert ist, wobei das Flankenanpassungszustandssignal einen Anpassungszustand der Flanken des ersten Taktsignals und des zweiten Taktsignals anzeigt, umfassen. Der Taktanpassungsdetektor kann weiterhin einen Zeitgeber umfassen, der auf der Basis des Flankenanpassungszustandsdetektors für die Erzeugung eines Verriegelungserkennungssignals nach einer definierten Zeitspanne konfiguriert ist.
In verschiedenen Implementierungen kann der Taktanpassungsdetektor als Verriegelungsdetektor für einen Phasenregelkreis implementiert sein, der für das Erkennen und Aufrechterhalten einer Phasenbeziehung zwischen einem Referenztaktsignal und einem Feedback-Taktsignal konfiguriert ist, wobei der Taktanpassungsdetektor die Anpassung zwischen dem Referenztaktsignal und dem Feedback-Taktsignal erkennt.
AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
Die folgende Offenlegung bietet viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der vorliegenden Offenlegung. Spezielle Beispiele von Komponenten und Anordnungen werden im Folgenden zur Vereinfachung der vorliegenden Offenlegung beschrieben. Dies sind natürlich nur Beispiele, die nicht einschränkend wirken sollen. Weiterhin kann die vorliegende Offenlegung Bezugszahlen und/oder -buchstaben bei den verschiedenen Beispielen wiederholt verwenden. Diese Wiederholung dient der Vereinfachung und Deutlichkeit der Darstellung und schreibt selbst keine Beziehung zwischen den verschiedenen behandelten Ausführungsformen und/oder Konfigurationen vor.
Phasenregelkreise werden weithin in verschiedenen elektronischen Anwendungen genutzt. 1 zeigt ein schematisches Blockschaltbild eines beispielhaften Phasenregelkreises (PLL) 10 nach verschiedenen Aspekten der vorliegenden Offenlegung. Der PLL 10 ist ein elektronisches Gerät (umfassend einen elektronischen Schaltkreis und/oder eine oder mehrere Komponenten), das für die Erzeugung eines Ausgangssignals mit einer Phase gegenüber einem Eingangssignal (oft als Referenzsignal bezeichnet) konfiguriert ist. Zum Beispiel empfängt der PLL 10 in der abgebildeten Ausführungsform ein Eingangssignal 12 und erzeugt ein Ausgangssignal 14 mit einer Phase gegenüber dem Eingangssignal 12. In der abgebildeten Ausführungsform stellt der PLL 10 ein Regelungssystem dar, in dem ein Oszillator und ein Phasenkomparator so miteinander verbunden sind, dass der Oszillator einen konstanten Phasenwinkel zu einem Referenzsignal, wie zum Beispiel dem Eingangssignal 12, einhält. Zum Beispiel kann der PLL 10 wie im Folgenden beschrieben einen Fehlerdetektor 20, der einen Phasendetektor 25 und eine Ladungspumpe 30 umfasst; ein Schleifenfilter 40; einen spannungsgesteuerten Oszillator (VCO) 50; und einen Rückkopplungszähler (Teiler) 60 umfassen. 1 wurde zur besseren Übersicht vereinfacht, um die Offenlegungsgedanken der vorliegenden Offenlegung besser verständlich zu machen. Der PLL 10 kann mit weiteren Merkmalen ausgestattet werden, und manche der im Folgenden beschriebenen Merkmale können in anderen Ausführungsformen des PLL 10 ersetzt werden oder entfallen.
Der Phasendetektor 25 ist für das Reagieren auf Unterschiede bei einer Frequenz und/oder Phase zwischen dem Eingangssignal 12 und einem Eingangssignal 16 konfiguriert und passt eine Frequenz des VCO 50 so lange an, bis eine Frequenz und/oder Phase des Ausgangssignals 14 der Frequenz und/oder Phase des Eingangs- bzw. Referenzsignals 12 entspricht. Zum Beispiel ermittelt der Phasendetektor 25 eine Phasendifferenz zwischen Eingangssignalen, zum Beispiel zwischen dem Eingangssignal 12 und dem Eingangssignal 16. In verschiedenen Implementierungen kann das Eingangssignal 12 von einem Taktgenerator, zum Beispiel einem Präzisionsoszillator wie einem Kristall oder einem temperaturgesteuerten Kristalloszillator empfangen werden. In verschiedenen Implementierungen kann das Eingangssignal 16 Rückkopplung vom PLL 10, insbesondere Rückkopplung vom VCO 50 sein. In der dargestellten Ausführungsform repräsentiert das Eingangssignal 16 das Ausgangssignal 14, wobei der Rückkopplungszähler 60 eine Beziehung, wie etwa eine Frequenzbeziehung, zwischen Eingangssignal 12 und Ausgangssignal 14 setzt. Zum Beispiel verarbeitet der Rückkopplungszähler 60 das Ausgangssignal 14 und bereitet es für die Erzeugung des Eingangssignals 16 auf (hier das Rückkopplungstaktsignal FBCLKBB). In verschiedenen Implementierungen ist der Rückkopplungszähler 60 ein Frequenzteiler, zum Beispiel ein Rückkopplungsteiler mit einem Verhältnis von 1/N, wobei der Rückkopplungszähler 60 das Ausgangssignal 14 durch Teilen auf eine niedrigere Frequenz bringt und so das Eingangssignal 16 erzeugt.
In der dargestellten Ausführungsform bestimmt der Phasendetektor 25 eine Phasendifferenz zwischen einem Referenztaktsignal REFCLKBB (Eingangssignal 12) und einem Rückkopplungstaktsignal FBCLKBB (Eingangssignal 16, auch als Rückkopplungssignal 16 bezeichnet) und erzeugt in Abhängigkeit von der Phasendifferenz ein Steuer- bzw. Fehlersignal 62. Das Steuersignal 62 ist proportional zur Phasendifferenz (und/oder zum Frequenzunterschied) zwischen Eingangssignal 12 und Eingangssignal 16. In einem Beispiel ist das Steuersignal 62 ein Hochregelsignal oder ein Herunterregelsignal, je nachdem, ob eine Frequenz des FBCLKBB einer Frequenz von REFCLKBB nach- oder voreilt.
Auf der Basis des von Phasendetektor 25 empfangenen Steuersignals 62 erzeugen Ladungspumpe 30 und Schleifenfilter 40 (zum Beispiel ein Tiefpassfilter) ein Steuersignal 64, das eine Steuerspannung für den VCO 50 darstellt. Die Ladungspumpe 30 kann das Steuersignal 62 im Verhältnis zum Phasenfehler in positive oder negative Stromimpulse umwandeln, und das Schleifenfilter 40 kann die Stromimpulse von der Ladungspumpe 30 zum Glätten des Steuersignals 64 integrieren, zum Beispiel durch Entfernen von Rauschen und anderen unerwünschten Komponenten aus dem Steuersignal 62, und so ein stabiles Steuersignal 64 an den VCO 50 liefern. Wenn die Frequenz des Ausgangssignals 14 der Frequenz des Eingangssignals 12 in verschiedenen Implementierungen nacheilt (mit anderen Worten, die Frequenz FBCLKBB der Frequenz REFCLKBB nacheilt), veranlasst das vom Phasendetektor 25 erzeugte Steuersignal 62 die Ladungspumpe 30 zum Leiten von Strom in das Schleifenfilter 40, sodass der VCO 50 die Frequenz des Ausgangssignals 14 auf der Basis des Steuersignals 64 erhöht. Wenn die Frequenz des Ausgangssignals 14 der Frequenz des Eingangssignals 12 in verschiedenen Implementierungen hingegen voreilt (mit anderen Worten, die Frequenz FBCLKBB der Frequenz REFCLKBB voreilt), veranlasst das vom Phasendetektor 25 erzeugte Steuersignal 62 die Ladungspumpe 30 auf gleiche Weise zum Leiten von Strom vom Schleifenfilter 40, sodass der VCO 50 die Frequenz des Ausgangssignals 14 auf der Basis des Steuersignals 64 senkt. Das Ausgangssignal 14 hat somit eine zum Steuersignal 64 proportionale Frequenz. Wenn zum Beispiel die Steuerspannung des Steuersignals 64 ansteigt, erhöht der VCO 50 eine Frequenz des Ausgangssignals 14, und wenn die die Steuerspannung des Steuersignals 64 abfällt, senkt der VCO 50 die Frequenz des Ausgangssignals 14. Der PLL 10 gewährleistet, dass sich die Frequenz des Ausgangssignals 14 an das Eingangs- bzw. Referenzsignal 12 abgeglichen, und stabilisiert so die Ausgabe des VCO 50, was in verschiedenen Anwendungen genutzt werden kann. Wenn Eingangssignal 12 (hier: REFCLKBB) und Eingangssignal 16 (hier: FBCLKBB) eine übereinstimmende Phase und Frequenz haben, ist das Eingangssignal 12 an das Eingangssignal 16 angepasst bzw. mit ihm abgeglichen, und der PLL 10 befindet sich in einem verriegelten Zustand.
Ein Verriegelungsdetektor 70 kann einen Anpassungszustand (Verriegelungszustand) des PLL 10 durch Überwachen der Eingangssignale des Phasendetektors 25 bestimmen und ein Verriegelungserkennungssignal 72 erzeugen, das den Anpassungszustand des PLL 10 anzeigt. In der dargestellten Ausführungsform ermittelt der Verriegelungsdetektor 70, ob sich das Referenztaktsignal REFCLKBB (Eingangssignal 12) mit dem Rückkopplungstaktsignal FBCLKBB (Rückkopplungssignal 16) abgleicht (anpasst), und erzeugt das Verriegelungserkennungssignal 72, das den Anpassungszustand anzeigt. Zum Beispiel gibt der Verriegelungsdetektor 70 ein Hochspannungssignal (Ausgabe HIGH) aus, wenn die Taktsignale angepasst sind und somit eine gleiche Phase haben, und gibt der Verriegelungsdetektor 70 ein Niederspannungssignal (Ausgabe LOW) aus, wenn die Taktsignale nicht angepasst sind und somit verschiedene Phasen haben. In verschiedenen Implementierungen kann das Verriegelungserkennungssignal 72 eine digitale Eins sein, wenn sich der PLL 10 in einem Verriegelungszustand befindet (was heißt, dass die Taktsignale angepasst sind) oder eine digitale Null, wenn sich der PLL 10 in einem entriegelten Zustand befindet (was heißt, dass die Taktsignale nicht angepasst sind).
Der Verriegelungsdetektor 70 kann verschiedene Konfigurationen zur Erkennung des Verriegelungszustands des PLL 10 haben. Zum Beispiel kann der Verriegelungsdetektor 70 in verschiedenen Implementierungen einen Zähler umfassen, der eine definierte Zeit und/oder eine definierte Anzahl von Zyklen zählt, die gewährleistet, dass der PLL 10 einen Verriegelungszustand erreicht hat. In verschiedenen Implementierungen kann die Konfiguration des Verriegelungsdetektors 70 weiterhin gewährleisten, dass eine Steuerspannung des Steuersignals 64 in einem bestimmten Bereich liegt, bevor bestimmt wird, ob der PLL 10 den Verriegelungszustand erreicht hat. Die folgende Diskussion untersucht verschiedene Verriegelungserkennungsmechanismen, die die Verriegelungserkennung für den PLL 10 verbessern können.
2 ist ein schematisches Blockschaltbild eines beispielhaften Taktanpassungsdetektors 100 nach verschiedenen Aspekten der vorliegenden Offenlegung. Der Taktanpassungsdetektor 100 ist ein elektronisches Gerät (umfassend einen elektronischen Schaltkreis und/oder eine oder mehrere Komponenten), das für das Erkennen und Anzeigen eines Anpassungszustands (Verriegelungszustands) zwischen Taktsignalen in einer variablen Fehlerspanne, zum Beispiel einer variablen Phasenfehlerspanne konfiguriert ist. Zum Beispiel überwacht der Taktanpassungsdetektor 100 Eingangstaktsignale (wie zum Beispiel ein Eingangssignal 102 und ein Eingangssignal 104) und erzeugt ein Ausgangssignal 106, das einen Anpassungszustand (Verriegelungszustand) zwischen den Eingangstaktsignalen anzeigt. Weiterhin kann der Taktanpassungsdetektor 100, wie im Folgenden beschrieben, die Taktanpassung an aufsteigenden Flanken, abfallenden Flanken oder sowohl an aufsteigenden und an abfallenden Flanken erkennen. 2 wurde zur besseren Übersicht vereinfacht, um die Offenlegungsgedanken der vorliegenden Offenlegung besser verständlich zu machen. Der Taktanpassungsdetektor 100 kann mit weiteren Merkmalen ausgestattet werden, und manche der im Folgenden beschriebenen Merkmale können in anderen Ausführungsformen des Taktanpassungsdetektors 100 ersetzt werden oder entfallen.
Der Taktanpassungsdetektor 100 kann in einem beliebigen System oder Gerät implementiert werden, das einen Erkennungsmechanismus für die Taktanpassung (Verriegelung) benötigt, damit das System/Gerät unverzüglich erkennen kann, wenn ein Takt stabil und/oder wenn der Takt vom gewünschten Takt abgewichen ist. Für die Zwecke der folgenden Diskussion ist der Taktanpassungsdetektor 100 in verschiedenen Implementierungen als Verriegelungsdetektor 70 für den PLL 10 in 1 so implementiert, dass der Taktanpassungsdetektor 100 einen Anpassungszustand (Verriegelungszustand) zwischen dem Referenztaktsignal REFCLKBB (dargestellt als Eingangssignal 102 in 2 und Eingangssignal 12 in 1) und dem Rückkopplungstaktsignal FBCLKBB (dargestellt als Eingangssignal 104 in 2 und Eingangssignal 16 in 1) ermittelt und ein Verriegelungserkennungssignal LOCK_STATE (dargestellt als Ausgangssignal 106 in 2 und Verriegelungserkennungssignal 72 in 1) erzeugt, das den Anpassungszustand (Verriegelungszustand) anzeigt.
Der Taktanpassungsdetektor 100 umfasst einen Anpassungszustandsdetektor 110, einen Detektor für einen verzögerten Anpassungszustand 120, einen Flankenanpassungszustandsdetektor 140 und einen Zeitgeber 160. 3 ist ein schematischer Schaltplan einer beispielhaften Anpassungszustandsdetektors 110 des Taktanpassungsdetektors 100 nach verschiedenen Aspekten der vorliegenden Offenlegung; 4 ist ein schematischer Schaltplan eines beispielhaften Detektors für einen verzögerten Anpassungszustand 120 des Taktanpassungsdetektors 100 nach verschiedenen Aspekten der vorliegenden Offenlegung; und 5 ist ein schematischer Schaltplan eines beispielhaften Flankenanpassungszustandsdetektors 140 des Taktanpassungsdetektors 100 nach verschiedenen Aspekten der vorliegenden Offenlegung. 3, 4 und 5 wurden zur besseren Übersicht vereinfacht, um die Offenlegungsgedanken der vorliegenden Offenlegung besser verständlich zu machen. Zum Anpassungszustandsdetektor 110, zum Detektor für einen verzögerten Anpassungszustand 120, zum Flankenanpassungszustandsdetektor 140 und zum Zeitgeber 160 können weitere Merkmale hinzugefügt sowie manche der im Folgenden beschriebenen Merkmale in anderen Ausführungsformen des Anpassungszustandsdetektors 110, des Detektors für einen verzögerten Anpassungszustand 120, des Flankenanpassungszustandsdetektors 140 und des Zeitgebers 160 ersetzt werden oder entfallen.
In 2 und 3 erkennt der Anpassungszustandsdetektor 110 einen allgemeinen Anpassungszustand (Verriegelungszustand) des Eingangssignals 102 und Eingangssignals 104 und liefert ein Anpassungszustandssignal, das den allgemeinen Anpassungszustand der Eingangssignale anzeigt. Der Anpassungszustandsdetektor 110 fügt auch eine Verzögerung in das Anpassungszustandssignal ein und erzeugt so ein verzögertes Anpassungszustandssignal 112. Durch Verzögern des Anpassungszustandssignals kann der Taktanpassungsdetektor 100 gewährleisten, dass das Eingangssignal 102 und das Eingangssignal 104 innerhalb einer gewissen Fehlerspanne angepasst sind. Die eingefügte Verzögerung kann zum Erreichen verschiedener Fehlerspannen so variiert werden, dass der Taktanpassungsdetektor 100 ein Taktanpassungserkennungsschema liefert, das sich für verschiedene Anwendungszwecke anpassen lässt, zum Beispiel in Abhängigkeit von einem für die Taktanpassung benötigten Präzisionsniveau.
In der dargestellten Ausführungsform umfasst der Anpassungszustandsdetektor 110 ein exklusives NOR-Gatter (XNOR-Gatter) 114. Das XNOR-Gatter 114 empfängt Taktsignale, die angepasst werden sollen (auch als verriegelt oder synchronisiert bezeichnet) – hier das vom Taktanpassungsdetektor 100 empfangene Eingangssignal 102 und Eingangssignal 104. Das XNOR-Gatter 114 vergleicht das Eingangssignal 102 mit dem Eingangssignal 104 und erzeugt ein Anpassungszustandssignal 116, das den allgemeinen Anpassungszustand von Eingangssignal 102 und Eingangssignal 104 anzeigt. Zum Beispiel gibt das XNOR-Gatter 114 ein Hochspannungssignal (Ausgabe HIGH) aus, wenn die Taktsignale angepasst sind und somit eine gleiche Phase haben, und gibt das XNOR-Gatter 114 ein Niederspannungssignal (Ausgabe LOW) aus, wenn die Taktsignale nicht angepasst sind und somit verschiedene Phasen haben. In der dargestellten Ausführungsform empfängt das XNOR-Gatter 114 das Referenztaktsignal REFCLKBB und das Rückkopplungstaktsignal FBCLKBB vom PLL 10 und erzeugt das Anpassungszustandssignal 116, dargestellt als XNOR-Signal in 3, das anzeigt, ob das Referenztaktsignal REFCLKBB an das Rückkopplungstaktsignal FBCLKBB angepasst ist. In verschiedenen Implementierungen wurde eine Frequenz des Rückkopplungstaktsignals FBCLKBB (zum Beispiel durch den Rückkopplungszähler 60 des PLL 10) so herunter geteilt, dass das Rückkopplungstaktsignal FBCLKBB eine gleiche Frequenz wie das Referenztaktsignal REFCLKBB hat.
In Weiterführung der dargestellten Ausführungsform umfasst der Anpassungszustandsdetektor 110 ein mit dem XNOR-Gatter 114 verbundenes variables Verzögerungselement 118. Das variable Verzögerungselement 118 verzögert das vom XNOR-Gatter 114 empfangene Anpassungszustandssignal 116 und stellt so ein verzögertes Anpassungszustandssignal 112 bereit. Durch das Verzögern des Anpassungszustandssignals 116 ermöglicht das variable Verzögerungselement 118 dem Taktanpassungsdetektor 100 zu ermitteln, ob die Taktsignale mit einer bestimmten Phasenfehlerspanne aneinander angepasst sind. Zum Beispiel hat das variable Verzögerungselement 118 eine Laufzeitverzögerung T, die zur Einstellung verschieden langer Verzögerungen für das Anpassungszustandssignal 116 variiert (programmiert) werden kann. In der dargestellten Ausführungsform umfasst das variable Verzögerungselement 118 eine inverterbasierte Schaltung, die eine Kette von Invertern 118-1, 118-2, 118-3, ... 118-N umfasst, wobei N die Gesamtzahl von Invertern in der Inverterkette ist. Jeder Inverter 118-1, 118-2, 118-3 ... 118-N hat eine zugehörige variable Verzögerung. Die verschiedenen zugehörigen variablen Verzögerungen können für eine gewünschte Laufzeitverzögerung T zur Verzögerung des Anpassungszustandssignals 116 gesetzt oder programmiert werden. In verschiedenen Implementierungen kann eine Verzögerung durch Erhöhen einer Anzahl von Invertern in der Inverterkette erhöht und die Verzögerung kann durch Verringern der Anzahl von Invertern in der Inverterkette verringert werden. Im dargestellten Beispiel empfängt das variable Verzögerungselement 118 das XNOR-Signal (Anpassungszustandssignal 116) vom XNOR-Gatter 114 und gibt das XNOR_DEL-Signal (verzögertes Anpassungszustandssignal 112) aus, das bezogen auf das XNOR-Signal durch einen von der programmierbaren Laufzeitverzögerung des variablen Verzögerungselements 118 definierten Wert verzögert ist.
In 2 und 4 erkennt der Detektor für einen verzögerten Anpassungszustand 120 einen Status (Zustand) des verzögerten Anpassungszustandssignals 112 anhand des Zeittakts der aufsteigenden Flanken des Eingangssignals 102, der abfallenden Flanken des Eingangssignals 102, der aufsteigenden Flanken des Eingangssignals 104 und der abfallenden Flanken des Eingangssignals 104. In der dargestellten Ausführungsform empfängt und bewertet der Detektor für einen verzögerten Anpassungszustand 120 das verzögerte Anpassungszustandssignal 112 unter Bezugnahme auf verschiedene Flanken der Taktsignale und erzeugt so ein Anpassungszustandssignal 122, das den Zustand des verzögerten Anpassungszustandssignals 112 an aufsteigenden Flanken des Eingangssignals 104, ein Anpassungszustandssignal 124, das den Zustand des verzögerten Anpassungszustandssignals 112 an aufsteigenden Flanken des Eingangssignals 102, ein Anpassungszustandssignal 126, das den Zustand des verzögerten Anpassungszustandssignals 112 an abfallenden Flanken des Eingangssignals 104, und ein Anpassungszustandssignal 128, das den Zustand des verzögerten Anpassungszustandssignals 112 an abfallenden Flanken des Eingangssignals 102 darstellt. Der Detektor für einen verzögerten Anpassungszustand 120 kann so den Anpassungszustand der Taktsignale an aufsteigenden Flanken, abfallenden Flanken oder allen Flanken der Eingangssignale bewerten.
Der Detektor für einen verzögerten Anpassungszustand 120 kann einen Flipflop 130, einen Flipflop 132, einen Flipflop 134 und einen Flipflop 136 umfassen. Jeder Flipflop empfängt das verzögerte Anpassungszustandssignal 112 (hier das XNOR_DEL-Signal), wobei die Flipflops 130, 132, 134 und 136 einzeln durch eines der anzupassenden Taktsignale – hier Eingangssignal 102 und Eingangssignal 104 – oder eine invertierte Version eines der Taktsignale – hier Eingangssignal 102A und Eingangssignal 104A getaktet sind. In der dargestellten Ausführungsform empfängt Flipflop 130 das XNOR_DEL-Signal 112 und ein nicht-invertierendes Taktsignal, das Rückkopplungstaktsignal FBCLKBB (Eingangssignal 104); Flipflop 132 empfängt das XNOR_DEL-Signal 112 und ein nicht-invertierendes Taktsignal, das Referenztaktsignal REFCLKBB (Eingangssignal 102); Flipflop 134 empfängt das XNOR_DEL-Signal 112 und ein invertierendes Taktsignal, das invertierte Rückkopplungstaktsignal FBCLKB (Eingangssignal 104A); und Flipflop 136 empfängt das XNOR_DEL-Signal 112 und ein invertierendes Taktsignal, das invertierte Referenztaktsignal REFCLKB (Eingangssignal 102A). Entsprechend wird Flipflop 130 durch aufsteigende Flanken des Rückkopplungstaktsignals FBCLKBB so ausgelöst, dass der Flipflop 130 das Anpassungszustandssignal 122 (dargestellt als LOCK_FB) erzeugt, das einen Zustand des XNOR_DEL-Signals 112 an aufsteigenden Flanken des Rückkopplungstaktsignals FBCLKBB repräsentiert; Flipflop 132 wird durch aufsteigende Flanken des Referenztaktsignals REFCLKBB so ausgelöst, dass der Flipflop 132 das Anpassungszustandssignal 124 (dargestellt als LOCK_REF) erzeugt, das einen Zustand des XNOR_ DEL-Signals 112 an aufsteigenden Flanken des Referenztaktsignals REFCLKBB repräsentiert; Flipflop wird 134 durch abfallende Flanken des Rückkopplungstaktsignals FBCLKBB so ausgelöst, dass der Flipflop 134 das Anpassungszustandssignal 126 (dargestellt als LOCK_FBB) erzeugt, das einen Zustand des XNOR_ DEL-Signals 112 an abfallenden Flanken des Rückkopplungstaktsignals FBCLKBB repräsentiert; und Flipflop 136 wird durch abfallende Flanken des Referenztaktsignals REFCLKBB so ausgelöst, dass der Flipflop 136 das Anpassungszustandssignal 128 (dargestellt als LOCK_REFB) erzeugt, das einen Zustand des XNOR_ DEL-Signals 112 an abfallenden Flanken des Referenztaktsignals REFCLKBB repräsentiert.
In verschiedenen Implementierungen kann jeder durch seinen jeweiligen Takt getaktete Flipflop einen Status (Zustand) des verzögerten Anpassungszustandssignals 112 (XNOR_delay) speichern und eine Ausgabe HIGH registrieren, wenn das verzögerte Anpassungszustandssignal 112 einen angepassten (verriegelten) Zustand zwischen den Taktsignalen (Eingangssignal 102 und Eingangssignal 104) anzeigt, oder eine Ausgabe LOW registrieren, wenn das verzögerte Anpassungszustandssignal 112 einen fehlangepassten (entriegelten) Zustand zwischen den Taktsignalen anzeigt. Die zum verzögerten Anpassungszustandssignal 112 hinzukommende programmierbare Verzögerung lässt eine solche Phasenfehlerspanne zu, dass (1) bei einer Fehlanpassung zwischen Eingangssignal 102 und Eingangssignal 104, die kürzer als die programmierbare Verzögerung ist, die kurze Fehlanpassung über eine Zeit, zu der der Flipflop getaktet wird, hinaus verzögert wird, so dass das verzögerte Anpassungszustandssignal 112 eine Ausgabe HIGH aufweist, wenn der Flipflop getaktet wird, und der Flipflop eine Ausgabe HIGH registriert, die einen Anpassungszustand (Verriegelungszustand) anzeigt, und (2) bei einer Fehlanpassung, die länger als die programmierbare Verzögerung ist (zum Beispiel wahrscheinlich daher stammt, dass der PLL 10 noch nicht abgeglichen ist), hat das verzögerte Anpassungszustandssignal 112 noch immer eine Ausgabe LOW, wenn der Flipflop getaktet wird, und der Flipflop registriert eine Ausgabe LOW, die einen fehlangepassten (entriegelten) Zustand anzeigt.
In der dargestellten Ausführungsform sind die Flipflops 130, 132, 134 und 136 flankengesteuerte D-Flipflops mit einem Satz von in Reihe geschalteten D-Latches und einem mit einem Enable-Takteingang (E-Eingang) der Latches verbundenen Taktsignal, eines direkt und eines über einen Inverter. Zum Beispiel umfasst der Flipflop 130 ein Latch 130A, ein Latch 130B, und einen Inverter 131, wobei das Rückkopplungstaktsignal FBCLKBB mit den E-Eingängen der Latches verbunden ist; Flipflop 132 umfasst ein Latch 132A, ein Latch 132B und einen Inverter 133, wobei das Referenztaktsignal REFCLKBB mit den E-Eingängen der Latches verbunden ist; Flipflop 134 umfasst ein Latch 134A, ein Latch 134B und einen Inverter 135, wobei das invertierte Rückkopplungstaktsignal FBCLKB mit den E-Eingängen der Latches verbunden ist; und Flipflop 136 umfasst ein Latch 136A, ein Latch 136B und einen Inverter 137, wobei das invertierte Rückkopplungstaktsignal REFCLKB mit den E-Eingängen der Latches verbunden ist. Jedes der Latches verfügt auch über einen RST-Eingang zum Empfang eines Rücksetzsignals 138A für Latches 130A und 130B, wobei bei Empfang des Rücksetzsignals 138A der Inhalt eines Speicherelements von Latch 130A auf eine Ausgabe HIGH (zum Beispiel eine digitale Eins) und der Inhalt eines Speicherelements von Latch 130B auf eine Ausgabe LOW (zum Beispiel eine digitale Null) gesetzt wird; eines Rücksetzsignals 138B für Latches 132A und 132B, wobei bei Empfang des Rücksetzsignals 138B der Inhalt eines Speicherelements von Latch 132A auf eine Ausgabe HIGH und der Inhalt eines Speicherelements von Latch 132B auf eine Ausgabe LOW gesetzt wird; eines Rücksetzsignals 138C für Latches 134A und 134B, wobei bei Empfang des Rücksetzsignals 138C der Inhalt eines Speicherelements von Latch 134A auf eine Ausgabe HIGH und der Inhalt eines Speicherelements von Latch 134B auf eine Ausgabe LOW gesetzt wird; und eines Rücksetzsignals 138D für Latches 136A und 136B, wobei bei Empfang des Rücksetzsignals 138D der Inhalt eines Speicherelements von Latch 136A auf eine Ausgabe HIGH und der Inhalt eines Speicherelements von Latch 136B auf eine Ausgabe LOW gesetzt wird;.
In 2 und 5 erkennt der Flankenanpassungszustandsdetektor 140 einen Anpassungszustand (Verriegelungszustand) an den aufsteigenden Flanken, abfallenden Flanken und/oder sowohl an aufsteigenden als auch an abfallenden Flanken von Eingangssignal 102 und Eingangssignal 104. Zum Beispiel empfängt und bewertet der Flankenanpassungszustandsdetektor 140 das Anpassungszustandssignal 122, Anpassungszustandssignal 124, Anpassungszustandssignal 126 und Anpassungszustandssignal 128 und erzeugt so ein Flankenanpassungszustandssignal 142, das einen Anpassungszustand der aufsteigenden Flanken, abfallenden Flanken oder der aufsteigenden/abfallenden Flanken von Eingangssignal 102 und Eingangssignal 104 anzeigt. Der Flankenanpassungszustandsdetektor 140 umfasst einen Anpassungszustandsdetektor für aufsteigende Flanken 144, der ein Anpassungszustandssignal für aufsteigende Flanken 145 (hier: ein RISING_EDGE_ALIGN-Signal) erzeugt, das einen Anpassungszustand (Verriegelungszustand) an aufsteigenden Flanken von Eingangssignal 102 und Eingangssignal 104 anzeigt; einen Anpassungszustandsdetektor für abfallende Flanken 146, der ein Anpassungszustandssignal für abfallende Flanken 147 (hier: ein FALLING_EDGE_ALIGN-Signal) erzeugt, das einen Anpassungszustand (Verriegelungszustand) an abfallenden Flanken von Eingangssignal 102 und Eingangssignal 104 anzeigt; und einen Anpassungszustandsdetektor für aufsteigende/abfallende Flanken 148, der ein Anpassungszustandssignal für aufsteigende/abfallende Flanken 149 (hier: ein BOTH_EDGE_ALIGN-Signal) erzeugt, das einen Anpassungszustand (Verriegelungszustand) sowohl an aufsteigenden als auch an abfallenden Flanken von Eingangssignal 102 und Eingangssignal 104 anzeigt. Je nach dem für eine Anwendung gewünschten Verriegelungserkennungsmechanismus ist das Flankenanpassungszustandssignal 142 das Anpassungszustandssignal für aufsteigende Flanken 145, das Anpassungszustandssignal für aufsteigende Flanken oder das Anpassungszustandssignal für aufsteigende/abfallende Flanken 149.
In der dargestellten Ausführungsform umfasst der Anpassungszustandsdetektor für aufsteigende Flanken 144 ein mit einem Inverter 151 in Reihe geschaltetes negiertes AND-Gatter (NAND-Gatter) 150. Das NAND-Gatter 150 empfängt das Anpassungszustandssignal 122 des Flipflops 130 (LOCK_FB), der vom Eingangssignal 104 (Rückkopplungstaktsignal FBCLKBB) getaktet wird, und Anpassungszustandssignal 124 (LOCK_REF) des Flipflops 132, der vom Eingangssignal 102 (Referenztaktsignal REFCLKBB) getaktet wird. Das NAND-Gatter 150 vergleicht das Anpassungszustandssignal 122 mit dem Anpassungszustandssignal 124 und erzeugt eine Ausgabe, die einen Anpassungszustand der aufsteigenden Flanken von Eingangssignal 102 und Eingangssignal 104 anzeigt. Der Inverter 151 empfängt die Ausgabe des NAND-Gatters 150 und erzeugt eine der vom NAND-Gatter 150 empfangenen Ausgabe entgegengesetzte Ausgabe. In verschiedenen Ausführungsformen gibt der Anpassungszustandsdetektor für aufsteigende Flanken 144 ein Hochspannungssignal (Ausgabe HIGH) aus, wenn die aufsteigenden Flanken der Eingangssignale 102 und 104 angepasst sind, und gibt er eine Niederspannungsausgabe (Ausgabe LOW) aus, wenn die aufsteigenden Flanken der Eingangssignale 102 und 104 nicht angepasst sind. Zum Beispiel kann das Anpassungszustandssignal für aufsteigende Flanken 145 eine digitale Eins sein, die anzeigt, dass die aufsteigenden Flanken der Eingangssignale angepasst sind, oder eine digitale Null, die anzeigt, dass die aufsteigenden Flanken der Eingangssignale nicht angepasst sind.
Gleichermaßen umfasst der Anpassungszustandsdetektor für abfallende Flanken 146 in der dargestellten Ausführungsform ein mit einem Inverter 153 in Reihe geschaltetes NAND-Gatter 152. Das NAND-Gatter 152 empfängt das Anpassungszustandssignal 126 des Flipflops 134 (LOCK_FBB), der vom invertierten Eingangssignal 104A (invertierten Rückkopplungstaktsignal FBCLKBB) getaktet wird, und Anpassungszustandssignal 128 (LOCK_REFB) des Flipflops 136, der vom invertierten Eingangssignal 102A (invertierten Referenztaktsignal REFCLKB) getaktet wird. Das NAND-Gatter 152 vergleicht das Anpassungszustandssignal 126 mit dem Anpassungszustandssignal 128 und erzeugt eine Ausgabe, die einen Anpassungszustand der abfallenden Flanken von Eingangssignal 102 und Eingangssignal 104 anzeigt. Der Inverter 153 empfängt die Ausgabe des NAND-Gatters 152 und erzeugt eine der vom NAND-Gatter 152 empfangenen Ausgabe entgegengesetzte Ausgabe. In verschiedenen Ausführungsformen gibt der Anpassungszustandsdetektor für abfallende Flanken 146 ein Hochspannungssignal (Ausgabe HIGH) aus, wenn die abfallenden Flanken der Eingangssignale 102 und 104 angepasst sind, und gibt er eine Niederspannungsausgabe (Ausgabe LOW) aus, wenn die abfallenden Flanken der Eingangssignale 102 und 104 nicht angepasst sind. Zum Beispiel kann das Anpassungszustandssignal für abfallende Flanken 147 eine digitale Eins sein, die anzeigt, dass die abfallenden Flanken der Eingangssignale angepasst sind, oder eine digitale Null, die anzeigt, dass die abfallenden Flanken der Eingangssignale nicht angepasst sind.
In Weiterführung der dargestellten Ausführungsform umfasst der Anpassungszustandsdetektor für aufsteigende/abfallende Flanken 148 ein mit einem Inverter 155 in Reihe geschaltetes NAND-Gatter 154. Das NAND-Gatter 154 empfängt das Anpassungszustandssignal für aufsteigende Flanken 145 (RISING_EDGE_ALIGN) und das Anpassungszustandssignal für abfallende Flanken 147 (FALLING_EDGE_ALIGN). Das NAND-Gatter 154 vergleicht das Anpassungszustandssignal für aufsteigende Flanken 145 mit dem Anpassungszustandssignal für abfallende Flanken 147 und erzeugt eine Ausgabe, die einen Anpassungszustand sowohl der aufsteigenden als auch der abfallenden Flanken von Eingangssignal 102 und Eingangssignal 104 anzeigt. Der Inverter 155 empfängt die Ausgabe des NAND-Gatters 154 und erzeugt eine der vom NAND-Gatter 154 empfangenen Ausgabe entgegengesetzte Ausgabe. In verschiedenen Ausführungsformen gibt der Anpassungszustandsdetektor für aufsteigende/abfallende Flanken 148 ein Hochspannungssignal (Ausgabe HIGH) aus, wenn sowohl die aufsteigenden als auch die abfallenden Flanken der Eingangssignale 102 und 104 angepasst sind, und gibt er eine Niederspannungsausgabe (Ausgabe LOW) aus, wenn sowohl die aufsteigenden als auch die abfallenden Flanken der Eingangssignale 102 und 104 nicht angepasst sind. Zum Beispiel kann das Anpassungszustandssignal für aufsteigende/abfallende Flanken 149 eine digitale Eins sein, die anzeigt, dass sowohl die aufsteigenden als auch die abfallenden Flanken der Eingangssignale angepasst sind, oder eine digitale Null, die anzeigt, dass sowohl die aufsteigenden als auch die abfallenden Flanken der Eingangssignale nicht angepasst sind.
Mit erneuter Bezugnahme auf 2 kann der Zeitgeber 160 die Verriegelungserkennung des Taktanpassungsdetektors 100 stabilisieren, indem er gewährleistet, dass die die Eingangssignale 102 und 104 angepasst (verriegelt) sind, bevor er das Verriegelungserkennungssignal 106 freigibt. In der dargestellten Ausführungsform empfängt der Zeitgeber 160 (der einen Zähler umfassen kann) das Flankenanpassungszustandssignal 142 (hier: EDGE_ALIGN) und setzt das Verriegelungserkennungssignal 106 nach einer definierten Zeit und/oder einer definierten Anzahl von Zyklen (zum Beispiel Taktzyklen oder Zeitzyklen), die eine stabile Anpassung von Eingangssignal 102 und Eingangssignal 104 garantieren kann. Wenn zum Beispiel das Flankenanpassungszustandssignal 142 nach der definierten Zeit und/oder der definierten Anzahl von Zyklen ein Hochspannungssignal ist, (Ausgabe HIGH), kann der Taktanpassungsdetektor 100 garantieren, dass der PLL 10 einen verriegelten Zustand bei aufsteigenden Flanken, abfallenden Flanken oder sowohl aufsteigenden als auch absteigenden Flanken des Referenztaktsignals und des Rückkopplungtaktsignals erreicht hat (es ist zu beachten, dass das Flankenanpassungszustandssignal 142 je nach dem gewünschten Verriegelungserkennungsmechanismus entweder das Anpassungszustandssignal für aufsteigende Flanken 145, das Anpassungszustandssignal für abfallende Flanken 147 oder das Anpassungszustandssignal für aufsteigende/abfallende Flanken 149 ist). In verschiedenen Implementierungen gibt der Zeitgeber 160 ein Hochspannungssignal (Ausgabe HIGH) aus, wenn das Flankenanpassungszustandssignal 142 eine Ausgabe HIGH hat, und gibt er eine Niederspannungsausgabe (Ausgabe LOW) aus, wenn das Flankenanpassungszustandssignal 142 eine Ausgabe LOW hat. Zum Beispiel kann das Verriegelungserkennungssignal 106 eine digitale Eins sein, die anzeigt, dass der PLL 10 einen Verriegelungszustand erreicht hat, oder eine digitale Null, die anzeigt, dass der PLL 10 noch keinen Verriegelungszustand erreicht hat. 6 ist ein Taktdiagramm 200, das Anpassungszustände verschiedener Signale eines Taktanpassungsdetektors, wie zum Beispiel des Taktanpassungsdetektors 100, nach mehreren Aspekten der vorliegenden Offenlegung darstellt. 7 und 8 umfassen vergrößerte Teile des Taktdiagramms 200 – respektive einen Teil 200A und einen Teil 200B des Taktdiagramms 200 – welche die Anpassungszustände der verschiedenen Signale des Taktanpassungsdetektors nach mehreren Aspekten der vorliegenden Offenlegung vertiefend darstellen.
Das Taktdiagramm 200 umfasst eine PLL-Spannungssignal-Wellenform 202, die eine zum PLL 10 gehörende Spannung, eine Eingangssignal-Wellenform 204, die das Eingangssignal 102 (hier: das Referenztaktsignal REFCLKBB), eine Eingangssignal-Wellenform 206, die das Eingangssignal 104 (hier: das Rückkopplungstaktsignal FBCLKBB), eine Anpassungszustandssignal-Wellenform 208, die das Anpassungszustandssignal 116 (hier: das XNOR-Signal), eine Wellenform des verzögerten Anpassungszustandssignals 210, die das verzögerte Anpassungszustandssignal 112 (hier: das XNOR_DEL-Signal), eine Wellenform des Anpassungszustandssignals für aufsteigende Flanken 212, die das Anpassungszustandssignal für aufsteigende Flanken 145 (hier: das RISING_EDGE_ALIGN-Signal), eine Wellenform des Anpassungszustandssignals für abfallende Flanken 214, die das Anpassungszustandssignal für abfallende Flanken 147 (hier: das FALLING_EDGE_ALIGN-Signal), und eine Wellenform des Anpassungszustandssignals für aufsteigende/abfallende Flanken 216, die das Anpassungszustandssignal für aufsteigende/abfallende Flanken 149 (hier: das BOTH_EDGE_ALIGN-Signal) über einen Zeitraum hinweg darstellt. Jede der Wellenformen oszilliert zwischen einem Hochspannungssignal (Ausgabe HIGH) wie einer digitalen Eins und einem Niederspannungssignal (Ausgabe LOW) wie einer digitalen Null. In dem dargestellten Taktdiagramm hat das Eingangssignal 102 einen Lastzyklus von 50/50.
In 6 zeigt das Taktdiagramm 200, wie das Spannungssignal 202 in einen stabilen Zustand einschwingt, der damit zusammenfällt, dass Eingangssignal 102 und Eingangssignal 104 einen Anpassungszustand (Verriegelungszustand) sowohl an den aufsteigenden als auch an den abfallenden Flanken erreichen – im vorliegenden Beispiel zwischen etwa 7 µs und etwa 8 µs. Es ist zu beachten, dass der Taktanpassungsdetektor 100 Momente der Anpassung der aufsteigenden Flanken (zum Beispiel zwischen etwa 2 µs und etwa 3,5 µs) und Momente der Anpassung der abfallenden Flanken (zum Beispiel zwischen etwa 2,5 µs und etwa 3,5 µs) von Eingangssignal 102 und Eingangssignal 104 erkennt, bevor die tatsächliche Anpassung von aufsteigenden und abfallenden Flanken der Eingangssignale (zum Beispiel bei etwa 7,5 µs) eintritt. Andere Implementierungen können einen Anpassungszustand eher oder später als im Taktdiagramm 200 dargestellt erreichen.
In 7 zeigt Teil 200A des Taktdiagramms 200 die verschiedenen Wellenformen zwischen etwa 4,43 µs und etwa 4,58 µs. Teil 200A entspricht einem fehlangepassten (entriegelten) Zustand des Eingangssignals 102 und des Eingangssignals 104, bei dem keine Flanken der Eingangssignale angepasst sind und das Verriegelungserkennungssignal 106 des Taktanpassungsdetektors 100 einen entriegelten Zustand anzeigt. Zum Zeitpunkt t1 hat das Anpassungszustandssignal 122 einen hohen Signalpegel (HIGH), wenn der Flipflop 130 von einer aufsteigenden Flanke des Eingangssignals 104 (FBCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des verzögerten Anpassungszustandssignals 112 (XNOR_DEL) zum Trigger-Zeitpunkt hoch (HIGH) ist, und zum Zeitpunkt t2 hat das Anpassungszustandssignal 124 einen niedrigen Signalpegel (LOW), wenn der Flipflop 132 von einer aufsteigenden Flanke des Eingangssignals 102 (REFCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des verzögerten Anpassungszustandssignals 112 (XNOR_DEL) zum Trigger-Zeitpunkt niedrig (LOW) ist. Zum Zeitpunkt t3 hat das Anpassungszustandssignal 126 einen hohen Signalpegel (HIGH), wenn der Flipflop 134 von einer abfallenden Flanke des Eingangssignals 104 (FBCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des verzögerten Anpassungszustandssignals 112 (XNOR_DEL) zum Trigger-Zeitpunkt hoch (HIGH) ist, und zum Zeitpunkt t4 hat das Anpassungszustandssignal 128 einen niedrigen Signalpegel (LOW), wenn der Flipflop 136 von einer abfallenden Flanke des Eingangssignals 102 (REFCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des verzögerten Anpassungszustandssignals 112 (XNOR_DEL) zum Trigger-Zeitpunkt niedrig (LOW) ist. Folglich, da das Anpassungszustandssignal 122 einen Signalpegel HIGH und das Anpassungszustandssignal 124 einen Signalpegel LOW hat, erzeugt der Anpassungszustandsdetektor für aufsteigende Flanken 144 das Anpassungszustandssignal für aufsteigende Flanken 145 mit einem Signalpegel LOW, was anzeigt, dass die abfallenden Flanken von Eingangssignal 102 und Eingangssignal 104 fehlangepasst sind; und da das Anpassungszustandssignal 126 einen Signalpegel HIGH und das Anpassungszustandssignal 124 einen Signalpegel LOW hat, erzeugt der Anpassungszustandsdetektor für abfallende Flanken 146 das Anpassungszustandssignal für abfallende Flanken 147 mit einem Signalpegel LOW, was anzeigt, dass die abfallenden Flanken von Eingangssignal 102 und Eingangssignal 104 fehlangepasst sind. Da weiterhin sowohl das Anpassungszustandssignal für aufsteigende Flanken 145 als auch das Anpassungszustandssignal für abfallende Flanken 147 einen Signalpegel LOW haben, erzeugt der Anpassungszustandsdetektor für aufsteigende/abfallende Flanken 148 einen Signalpegel LOW, was anzeigt, dass weder bei den aufsteigenden noch bei den abfallenden Flanken der Eingangssignale eine Flankenverriegelung erreicht wurde.
In 8 zeigt Teil 200B des Taktdiagramms 200 die verschiedenen Wellenformen zwischen etwa 7,445 µs und etwa 7,535 µs. Teil 200B entspricht einem Anpassungszustand (Verriegelungszustand) des Eingangssignals 102 und des Eingangssignals 104, bei dem Flanken der Eingangssignale an aufsteigenden und abfallenden Flanken Anpassung erreichen und das Verriegelungserkennungssignal 106 des Taktanpassungsdetektors 100 einen Verriegelungszustand anzeigt. Zum Zeitpunkt t5 hat das Anpassungszustandssignal 128 einen hohen Signalpegel (HIGH), wenn der Flipflop 136 von einer abfallenden Flanke des Eingangssignals 102 (REFCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des verzögerten Anpassungszustandssignals 112 (XNOR_DEL) zum Trigger-Zeitpunkt hoch (HIGH) ist, und zum Zeitpunkt t6 hat das Anpassungszustandssignal 126 einen hohen Signalpegel (HIGH), wenn der Flipflop 134 von einer abfallenden Flanke des Eingangssignals 104 (FBCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des verzögerten Anpassungszustandssignals 112 (XNOR_DEL) zum Trigger-Zeitpunkt hoch (HIGH) ist. Zum Zeitpunkt t7 hat das Anpassungszustandssignal 124 einen hohen Signalpegel (HIGH), wenn der Flipflop 132 von einer aufsteigenden Flanke des Eingangssignals 102 (REFCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des verzögerten Anpassungszustandssignals 112 (XNOR_DEL) zum Trigger-Zeitpunkt hoch (HIGH) ist, und zum Zeitpunkt t8 hat das Anpassungszustandssignal 122 einen hohen Signalpegel (HIGH), wenn der Flipflop 130 von einer aufsteigenden Flanke des Eingangssignals 104 (FBCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des verzögerten Anpassungszustandssignals 112 (XNOR_DEL) zum Trigger-Zeitpunkt hoch (HIGH) ist. Folglich, da zum Zeitpunkt t6 das Anpassungszustandssignal 126 einen Signalpegel HIGH und das Anpassungszustandssignal 124 einen Signalpegel HIGH hat, erzeugt der Anpassungszustandsdetektor für abfallende Flanken 146 das Anpassungszustandssignals für abfallende Flanken 147 mit einem Signalpegel HIGH, was anzeigt, dass die abfallenden Flanken von Eingangssignal 102 und Eingangssignal 104 angepasst (verriegelt) sind; und da zum Zeitpunkt t8 das Anpassungszustandssignal 122 einen Signalpegel HIGH und das Anpassungszustandssignal 124 einen Signalpegel HIGH hat, erzeugt der Anpassungszustandsdetektor für aufsteigende Flanken 144 das Anpassungszustandssignals für aufsteigende Flanken 145 mit einem Signalpegel HIGH, was anzeigt, dass die aufsteigenden Flanken von Eingangssignal 102 und Eingangssignal 104 angepasst (verriegelt) sind. Da weiterhin sowohl das Anpassungszustandssignal für aufsteigende Flanken 145 und das Anpassungszustandssignal für abfallende Flanken 147 einen Signalpegel HIGH haben, erzeugt der Anpassungszustandsdetektor für aufsteigende/abfallende Flanken 148 einen Signalpegel HIGH, was anzeigt, dass sowohl bei den aufsteigenden als auch bei den abfallenden Flanken der Eingangssignale eine Anpassungszustand (Verriegelungszustand) erreicht wurde.
Vorteile des Einfügens einer programmierbaren Verzögerung in das Anpassungszustandssignal 116, wodurch ein verzögertes Anpassungszustandssignal 112 zur Verriegelungserkennung bereitgestellt wird, sind in Teil 200B des Taktdiagramms 200 ersichtlich. Zum Beispiel ist zu beachten, dass das Anpassungszustandssignal 116 (XNOR) zu den Zeitpunkten t5 und t7 gleich dem verzögerten Anpassungszustandssignal 112 einen Signalpegel HIGH aufweist. Zu den Zeitpunkten t6 und t8 weist das Anpassungszustandssignal 116 (XNOR) jedoch anstelle des Signalpegels HIGH des verzögerten Anpassungszustandssignals 112 einen Signalpegel LOW auf. Entsprechend gilt, wenn das Anpassungszustandssignal 116 anstelle des verzögerten Anpassungszustandssignals 112 in den Flipflop 130, Flipflop 132, Flipflop 134 und Flipflop 136 eingegeben wird: (1) Zum Zeitpunkt t6 hat das Anpassungszustandssignal 126 einen Signalpegel LOW, wenn der Flipflop 134 von einer abfallenden Flanke des Eingangssignals 104 (FBCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des Anpassungszustandssignals 116 (XNOR) zum Trigger-Zeitpunkt LOW ist; und (2) zum Zeitpunkt t8 hat das Anpassungszustandssignal 122 einen Signalpegel LOW, wenn der Flipflop 130 von einer aufsteigenden Flanke des Eingangssignals 104 (FBCLKBB-Signal) ausgelöst wird, weil ein Signalpegel des Anpassungszustandssignals 116 (XNOR) zum Trigger-Zeitpunkt LOW ist. Folglich würde dies dazu führen, dass der Anpassungszustandsdetektor für aufsteigende Flanken 144 das Anpassungszustandssignal für aufsteigende Flanken 147 mit einem Signalpegel LOW erzeugt, der Anpassungszustandsdetektor für abfallende Flanken 146 das Anpassungszustandssignal für abfallende Flanken 147 mit einem Signalpegel LOW erzeugt und der Anpassungszustandsdetektor für aufsteigende/abfallende Flanken 148 das Anpassungszustandssignal für aufsteigende/abfallende Flanken 149 mit einem Signalpegel LOW erzeugt. Das Verriegelungserkennungssignal 106 würde also anzeigen, dass die Taktanpassung noch nicht erfolgt ist.
Durch das Hinzufügen einer Verzögerung zum Anpassungszustandssignal 116 und Verwenden des verzögerten Anpassungszustandssignals 112 zur Verriegelungserkennung kann der Taktanpassungsdetektor 100 den System-/Geräteprozess, die Spannung, Temperatur und/oder andere Variationen, die sich unvermeidlich auf die Taktsignale auswirken und so eine perfekte Anpassung (Verriegelung) der Taktsignale verhindern, ausgleichen. Weiterhin berücksichtigt das Einfügen einer variablen Verzögerung in das zur Verriegelungserkennung bewertete Anpassungszustandssignal System-/Gerätekonstruktionen, die Referenztakte mit verschiedenen Lastzyklen haben, insobesondere Konstruktionen mit Referenztakten mit Lastzyklen, die vom 50/50 Lastzyklus verschieden sind. In verschiedenen Implementierungen kann die variable Verzögerung so eingestellt werden, dass eine gewisse Phasenfehlerspanne zwischen den Taktsignalen noch immer die Verriegelungserkennung an aufsteigenden Flanken, abfallenden Flanken oder sogar aufsteigenden und abfallenden Flanken ermöglicht. Eine solche variable Verzögerung ist deterministisch, denn sie kann auf der Basis eines bestimmten System-/Gerätetakts definiert werden, der vom Taktanpassungsdetektor 100 auf Verriegelungserkennung überwacht wird. Weiterhin ermöglicht der Taktanpassungsdetektor 100 in Fällen, in denen die Lastzyklusschwankungen durch die variable Verzögerung nicht angemessen kompensiert werden können, die Verriegelungserkennung an aufsteigenden Flanken, abfallenden Flanken oder aufsteigenden und abfallenden Flanken. Zum Beispiel kann der Taktanpassungsdetektor 100, wenn er lediglich eine Verriegelungserkennung an aufsteigenden Flanken oder abfallenden Flanken ermöglicht, eine Verriegelungserkennung durchführen, wenn die Taktsignale stark unterschiedliche Lastzyklen haben (zum Beispiel wenn das Referenztaktsignal einen deutlich anderen Lastzyklus als das Rückkopplungstaktsignal hat). Verschiedene Ausführungsformen können verschiedene Vorteile haben, wobei die hierin beschriebenen Ausführungsformen nicht notwendigerweise einen bestimmten Vorteil haben müssen.
Wie oben angemerkt kann der Taktanpassungsdetektor 100, obwohl er oben als Taktungsmechanismus für den PLL 10 beschrieben ist, in einer beliebigen System- oder Gerätekonfiguration, die eine Taktanpassungserkennung benötigt, verwendet werden. Weiterhin können die oben beschriebenen Schaltungskonfigurationen ersetzt, substituiert oder anderweitig verändert werden, um verschiedene Design-Implementierungen zu ermöglichen, die den hierin beschriebenen Verriegelungserkennungsmechanismus realisieren. Zum Beispiel können andere Arten von Logikgattern, Flipflops, Latches und/oder andere Komponenten implementiert werden, um verschiedene Design-Implementierungen zu ermöglichen. In verschiedenen Implementierungen können zum Beispiel AND-Gatter die Kombinationen von NAND-Gattern und -Invertern der oben beschriebenen Anpassungszustandsdetektoren für aufsteigende, abfallende und aufsteigende/abfallende Flanken ersetzen. In verschiedenen Implementierungen können je nach Art der gewünschten Verriegelungserkennung mehr oder weniger Logikgatter, Flipflops, Latches und/oder andere Komponenten implementiert werden, um den hierin beschriebenen Verriegelungserkennungsmechanismus zu realisieren. Wenn zum Beispiel keine Anpassung bei beiden Flanken der Taktsignale benötigt wird, können weniger Logikgatter, Flipflops, Latches und/oder andere Komponenten implementiert werden, um eine Verriegelungserkennung nur für aufsteigende und/oder nur für abfallende Flanken zu realisieren. Weiterhin kann die Verwendung von ergänzenden elektronischen Geräten, Hardware, Software usw. eine gleichermaßen tragfähige Option für die Umsetzung der Lehren der vorliegenden Offenlegung darstellen.
In verschiedenen Implementierungen können PLL 10, Taktanpassungsdetektor 100 und/oder die verschiedenen Schaltungen der FIGUREN auf einer Platine eines zugehörigen elektronischen Geräts implementiert sein. Die Platine kann eine allgemeine Platine sein, die verschiedene Komponenten eines internen elektronischen Systems des elektronischen Geräts aufnehmen kann und weiterhin Anschlüsse für andere Peripheriegeräte bieten. Die Platine kann elektrische Verbindungen bieten, über die andere Komponenten des Systems elektrisch kommunizieren können. Alle geeigneten Prozessoren (einschließlich digitale Signalprozessoren, Mikroprozessoren, unterstützende Chipsätze usw.), Speicherelemente usw. können auf geeignete Weise auf der Basis von bestimmten Konfigurationserfordernissen, Verarbeitungsanforderungen, Computerdesigns, anderen Überlegungen oder einer Kombination daraus an die Platine gekoppelt sein. Weitere Komponenten wie externe Speicher, Sensoren, Steuerungen für Audio-/Videoanzeige und Peripheriegeräte können mit der Platine als Plug-In-Karten, über Kabel verbunden oder in die Platine selbst integriert sein. In verschiedenen Implementierungen können PLL 10, Taktanpassungsdetektor 100 und/oder die verschiedenen Schaltungen und/oder Komponenten der FIGUREN als autonome Module (zum Beispiel ein Gerät mit zugehörigen Komponenten und Schaltungen für die Ausführung einer bestimmten Anwendung oder Funktion) oder als Plug-In-Module in anwendungsspezifische Hardware elektronischer Geräte implementiert sein. Es ist zu beachten, dass bestimmte Ausführungsformen der vorliegenden Offenlegung leicht entweder ganz oder teilweise in ein Systemchip-Paket (SOC-Paket) eingebaut werden können. Ein SOC ist ein integrierter Schaltkreis, der Komponenten eines Computers oder eines anderen elektronischen Systems in einen einzigen Chip integriert. Er kann digitale, analoge, Mischsignal- und oft auch Hochfrequenzfunktionen enthalten: sie alle können auf einem einzelnen Chipsubstrat bereitgestellt werden. Andere Ausführungsformen können ein Multichip-Modul (MCM) mit einer Vielzahl von separaten Schaltkreisen innerhalb eines einzigen elektronischen Pakets umfassen und für das enge Zusammenwirken mit anderen durch das elektronische Paket konfiguriert sein. In verschiedenen anderen Ausführungsformen können die hierin beschriebenen Funktionen in einem oder mehreren Halbleiterkernen (zum Beispiel Siliciumkernen) in anwendungsspezifischen integrierten Schaltkreisen (ASIC), Field-Programmable Gate-Arrays (FPGA) anderen Halbleiterchips oder Kombinationen davon implementiert sein.
Es ist zu beachten, dass die unter Bezugnahme auf die FIGUREN oben behandelten Aktivitäten auf beliebige integrierte Schaltkreise, in denen Signalverarbeitung erfolgt, anwendbar sind, insbesondere auf solche, die spezialisierte Softwareprogramme oder Algorithmen ausführen können, von denen manche mit der Verarbeitung von digitalisierten Echtzeitdaten assoziiert sind. Bestimmte Ausführungsformen können Multi-DSP-Signalverarbeitung, Fließkommaverarbeitung, Signal-/Steuerdatenverarbeitung, Festpunkt-Funktionsverarbeitung, Mikrocontroller-Anwendungen usw. betreffen. In bestimmten Zusammenhängen können die hierin behandelten Merkmale auf medizinische Systeme, wissenschaftliche Geräte, drahtlose und drahtgebundene Kommunikation, Radar, Industrieprozesssteuerung, Audio- und Videogeräte, Strommessung, Messinstrumente (die sehr genau sein können) und andere auf digitaler Verarbeitung basierende Systeme angewendet werden. Außerdem können bestimmte hierin behandelte Ausführungsformen in Digitalsignalverarbeitungstechnologien für medizinische Bildgebung, Patientenüberwachung, medizinische Messinstrumente und häusliche Krankenpflege einbezogen werden. Hierzu gehören Geräte zur Lungenfunktionsüberwachung, Beschleunigungsmesser, Herzfrequenzmonitore, Herzschrittmacher usw. Weitere Anwendungsgebiete umfassen Automobiltechnologien für Sicherheitssysteme (z.B. Stabilitätsregelsysteme, Fahrerassistenzsysteme, Bremsanlagen, Infotainment und Fahrzeuginnenraumanwendungen jeder Art). Außerdem können Antriebsstrangsysteme (zum Beispiel in Hybrid- und Elektrofahrzeugen) Präzisionsprodukte zur Datenkonvertierung bei der Batterieüberwachung, in Steuerungssystemen, Berichterstattungskontrollen, Wartungsaktivitäten usw verwenden. In weiteren Beispielszenarios können die Lehren der vorliegenden Offenlegung auf Industriemärkten angewendet werden, die Prozesssteuerungssysteme zur Erhöhung der Produktivität, Energieausbeute und Zuverlässigkeit umfassen. In Verbraucheranwendungen können die Lehren der oben behandelten Signalverarbeitungsschaltungen für Bildverarbeitung, Autofokus und Bildstabilisierung (z.B. für digitale Standbildkameras, Camcorder usw.) eingesetzt werden. Weitere Verbraucheranwendungen können Audio- und Videoprozessoren für Heimkinosysteme, DVD-Recorder und HD-Fernsehgeräte umfassen. Noch weitere Verbraucheranwendungen können moderne Touchscreen-Steuerungen (z.B. für einen beliebigen Typ von tragbarem Mediengerät) umfassen. Daher können solche Technologien leicht zu einem Teil von Smartphones, Tablets, Sicherheitssystemen, PCs, Spieltechnologien, virtueller Realität, Simulationstraining usw. werden.
Die hierin skizzierten Spezifikationen, Abmessungen und Beziehungen wurden nur als Beispiele und zu Lehrzwecken angeführt. Jede einzelne von ihnen kann erheblich abgewandelt werden, ohne vom Geist der vorliegenden Offenlegung oder dem Umfang der angefügten Ansprüche abzuweichen. Die Spezifikationen gelten nur für nicht einschränkende Beispiele und sind entsprechend auszulegen. In der vorstehenden Beschreibung wurden Ausführungsbeispiele unter Bezugnahme auf bestimmte Prozessor- und/oder Komponentenanordnungen beschrieben. An solchen Ausführungsformen können verschiedenen Modifikationen und Veränderungen vorgenommen werden, ohne vom Umfang der angefügten Ansprüche abzuweichen. Die Beschreibung und Zeichnungen sind daher als veranschaulichend und nicht als restriktiv anzusehen.
Es ist zu beachten, dass angesichts der zahlreichen hierin angeführten Beispiele ein Zusammenwirken anhand von zwei, drei, vier oder mehr elektrischen Komponenten beschrieben werden kann. Dies ist jedoch nur zur Verdeutlichung und beispielhaft erfolgt. Es ist zu beachten, dass das System auf jede geeignete Weise konsolidiert werden kann. Nach ähnlichen Design-Alternativen können alle in den FIGUREN dargestellten Komponenten, Module, Schaltungen und Elemente in verschiedenen möglichen Konfigurationen kombiniert werden, die alle deutlich im weiten Umfang dieser Patentschrift liegen. In bestimmten Fällen kann es leichter sein, eine oder mehrere Funktionen eines gegebenen Satzes von Abläufen unter Bezugnahme auf lediglich eine begrenzte Anzahl von elektrischen Elementen zu beschreiben. Es ist zu beachten, dass die elektrischen Schaltkreise der FIGUREN und deren Lehren leicht skalierbar sind und eine große Anzahl an Komponenten aufnehmen sowie kompliziertere/anspruchsvollere Anordnungen und Konfigurationen annehmen können. Entsprechend sollten die angeführten Beispiele den Umfang nicht einschränken sowie die weiteren Lehren der elektrischen Schaltkreise in ihrer potentiellen Anwendung auf eine Vielzahl von anderen Architekturen hemmen.
Weiterhin ist zu beachten, dass Bezugnahmen auf verschiedene Merkmale (z.B. Elemente, Strukturen, Module, Komponenten, Schritte, Operationen, Eigenschaften usw.), die „eine Ausführungsform“, „ein Ausführungsbeispiel“, „eine Ausführung“, „eine weitere Ausführungsform“, „manche Ausführungsformen“, „verschiedene Ausführungsformen“, „weitere Ausführungsformen“, „alternative Ausführungsform“ und dergleichen umfasst bzw. umfassen, ausdrücken sollen, dass beliebige solche Merkmale in einer oder mehreren Ausführungsformen der vorliegenden Offenlegung eingeschlossen sind, aber nicht notwendigerweise in den gleichen Ausführungsformen kombiniert sein müssen. Es ist ferner zu beachten, dass „gekoppelt an“ und „gekoppelt mit“ hierin austauschbar verwendet werden und dass Bezugnahmen darauf, dass ein Merkmal „gekoppelt an“ ein anderes Merkmal oder oder „gekoppelt mit“ einem anderen Merkmal ist, jegliche kommunikativen Kopplungsmittel, elektrischen Kopplungsmittel, mechanischen Kopplungsmittel, andere Kopplungsmittel, sonstige Kopplungsmittel oder eine Kombination davon, umfassen die die Funktionen und Operationen des Merkmals, zum Beispiel des hierin beschriebenen Erkennungsmechanismus, ermöglichen.
Zahlreiche weitere Änderungen, Ersetzungen, Variationen, Abwandlungen und Modifikationen können von einem Fachmann festgestellt werden, wobei die vorliegende Offenlegung sämtliche solche Änderungen, Ersetzungen, Variationen, Abwandlungen und Modifikationen als in den Umfang der angefügten Ansprüche fallend einschließen soll.
WEITERE ANMERKUNGEN, BEISPIELE UND IMPLEMENTIERUNGEN
In verschiedenen Implementierungen wird ein System bereitgestellt, das Teil einer beliebigen Art von Computer sein und weiterhin eine an eine Vielzahl von elektronischen Komponenten gekoppelte Platine umfassen kann. Das System kann Mittel für die Erzeugung eines verzögerten Anpassungszustandssignals, das einen Anpassungszustand eines ersten Taktsignals und eines zweiten Taktsignals anzeigt; Mittel für die Erzeugung von mindestens zwei Anpassungszustandssignalen, die einen Zustand des verzögerten Anpassungszustandssignals anzeigen, wenn es von Flanken des ersten Taktsignals und des zweiten Taktsignals ausgelöst wird; Mittel für die Erzeugung eines Flankenanpassungszustandssignals auf der Basis der mindestens zwei Anpassungszustandssignale, wobei das Flankenanpassungszustandssignal einen Anpassungszustand der Flanken des ersten Taktsignals und des zweiten Taktsignals anzeigt, und Mittel für die Erzeugung eines Verriegelungserkennungssignals auf der Basis des Flankenanpassungszustandssignals umfassen. Die „Mittel für“ in diesen Fällen können unter anderem beliebige geeignete hierin behandelte Komponenten gemeinsam mit beliebigen geeigneten Softwareprodukten, Schaltungen, Verteilern, Computercodes, Logiken, Algorithmen, Hardwareprodukten, Steuerungen, Schnittstellen, Links, Bussen, Kommunikationswegen usw. umfassen, sind aber nicht darauf beschränkt. In verschiedenen Implementierungen umfasst das System Speicher mit Anweisungen, bei deren Ausführung das System zum Durchführen einer der hierin behandelten Aktivitäten veranlasst wird.

Claims

Taktanpassungsdetektor, der für das Erkennen der Anpassung eines ersten Taktsignals und eines zweiten Taktsignals konfiguriert ist, umfassend: einen Anpassungszustandsdetektor, der für die Erzeugung eines verzögerten Anpassungszustandssignals konfiguriert ist, das einen Anpassungszustand des ersten Taktsignals und des zweiten Taktsignals anzeigt; einen Detektor für einen verzögerten Anpassungszustand, der für die Erzeugung von mindestens zwei Anpassungszustandssignalen konfiguriert ist, die einen Zustand des verzögerten Anpassungszustandssignals anzeigen, wenn sie durch Flanken des ersten Taktsignals und des zweiten Taktsignals ausgelöst werden; einen Flankenanpassungszustandsdetektor, der für die Erzeugung eines Flankenanpassungszustandssignals auf der Basis der mindestens zwei Anpassungszustandssignale konfiguriert ist, wobei das Flankenanpassungszustandssignal einen Anpassungszustand der Flanken des ersten Taktsignals und des zweiten Taktsignals anzeigt.
Taktanpassungsdetektor nach Anspruch 1, weiterhin umfassend einen Zeitgeber, der auf der Basis des Flankenanpassungszustandsdetektors für die Erzeugung eines Verriegelungserkennungssignals nach einer definierten Zeitspanne konfiguriert ist.
Taktanpassungsdetektor nach Anspruch 1 oder 2, wobei der Anpassungszustandsdetektor Folgendes umfasst: eine Anpassungszustandsdetektorschaltung, die für die Erzeugung eines allgemeinen Anpassungszustandssignals konfiguriert ist, das einen allgemeinen Anpassungszustand des ersten Taktsignals und des zweiten Taktsignals anzeigt; und eine an die Anpassungszustandsdetektorschaltung gekoppelte variable Verzögerungsschaltung, die für den Empfang des allgemeinen Anpassungszustandssignals und das Einfügen einer Verzögerung in dieses Signal konfiguriert ist und so das verzögerte Anpassungszustandssignal erzeugt.
Taktanpassungsdetektor nach Anspruch 3, wobei die Anpassungszustandsdetektorschaltung ein exklusives NOR-Logikgatter (XNOR) umfasst, das das erste Taktsignal und das zweite Taktsignal empfängt und verarbeitet, um das allgemeine Anpassungszustandssignal zu erzeugen.
Taktanpassungsdetektor nach Anspruch 3 oder 4, wobei die variable Verzögerungsschaltung eine Inverterkette umfasst und jeder Inverter eine zugehörige variable Verzögerung hat.
Taktanpassungsdetektor nach einem der vorhergehenden Ansprüche, wobei der Detektor für einen verzögerten Anpassungszustand Folgendes umfasst: eine erste Schaltung, die ein erstes Anpassungszustandssignal erzeugt, wenn sie durch eine aufsteigende Flanke des ersten Taktsignals ausgelöst wird, wobei das erste Anpassungszustandssignal einen Zustand des verzögerten Anpassungszustandssignals an der aufsteigenden Flanke des ersten Taktsignals repräsentiert; eine zweite Schaltung, die ein zweites Anpassungszustandssignal erzeugt, wenn sie durch eine aufsteigende Flanke des zweiten Taktsignals ausgelöst wird, wobei das zweite Anpassungszustandssignal einen Zustand des verzögerten Anpassungszustandssignals an der aufsteigenden Flanke des zweiten Taktsignals repräsentiert; eine dritte Schaltung, die ein drittes Anpassungszustandssignal erzeugt, wenn sie durch eine abfallende Flanke des ersten Taktsignals ausgelöst wird, wobei das dritte Anpassungszustandssignal einen Zustand des verzögerten Anpassungszustandssignals an der abfallenden Flanke des ersten Taktsignals repräsentiert; und eine vierte Schaltung, die ein viertes Anpassungszustandssignal erzeugt, wenn sie durch eine abfallende Flanke des zweiten Taktsignals ausgelöst wird, wobei das vierte Anpassungszustandssignal einen Zustand des verzögerten Anpassungszustandssignals an der abfallenden Flanke des zweiten Taktsignals repräsentiert.
Taktanpassungsdetektor nach Anspruch 6, wobei der Flankenanpassungszustandsdetektor Folgendes umfasst: eine fünfte Schaltung, die ein Anpassungszustandssignal für aufsteigende Flanken auf der Basis des ersten Anpassungszustandssignals und des zweiten Anpassungszustandssignals erzeugt; eine sechste Schaltung, die ein Anpassungszustandssignal für abfallende Flanken auf der Basis des dritten Anpassungszustandssignals und des vierten Anpassungszustandssignals erzeugt; und eine siebte Schaltung, die ein Anpassungszustandssignal für aufsteigende/abfallende Flanken auf der Basis des Anpassungszustandssignals für aufsteigende Flanken und des Anpassungszustandssignals für abfallende Flanken erzeugt.
Taktanpassungsdetektor nach Anspruch 7, weiterhin umfassend einen Zeitgeber, der für das Erzeugen eines Verriegelungserkennungssignals nach einer definierten Zeitspanne auf der Basis des Anpassungszustandssignals für aufsteigende Flanken, des Anpassungszustandssignals für abfallende Flanken oder des Anpassungszustandssignals für aufsteigende/abfallende Flanken konfiguriert ist.
Taktanpassungsdetektor nach einem der vorhergehenden Ansprüche, wobei das erste Taktsignal ein Referenztaktsignal eines Phasenregelkreises und das zweite Taktsignal ein Rückkopplungstaktsignal des Phasenregelkreises ist.
Integrierter Schaltkreis, umfassend: einen Phasenregelkreis, der für das Erkennen und Aufrechterhalten einer Phasenbeziehung zwischen einem Referenztaktsignal und einem Rückkopplungstaktsignal konfiguriert ist; und einen Verriegelungsdetektor, der für das Erkennen der Anpassung von Referenztaktsignal und Rückkopplungstaktsignal und die Erzeugung eines Verriegelungserkennungssignals konfiguriert ist, umfassend: einen Anpassungszustandsdetektor, der für die Erzeugung eines verzögerten Anpassungszustandssignals konfiguriert ist, das einen Anpassungszustand des Referenztaktsignals und des Rückkopplungstaktsignals anzeigt; einen Detektor für einen verzögerten Anpassungszustand, der für die Erzeugung von mindestens zwei Anpassungszustandssignalen konfiguriert ist, die einen Zustand des verzögerten Anpassungszustandssignals anzeigen, wenn sie durch Flanken des Referenztaktsignals und des Rückkopplungstaktsignals ausgelöst werden; und einen Flankenanpassungszustandsdetektor, der für die Erzeugung eines Flankenanpassungszustandssignals auf der Basis der mindestens zwei Anpassungszustandssignale konfiguriert ist, wobei das Flankenanpassungszustandssignal einen Anpassungszustand der Flanken des ersten Taktsignals und des zweiten Taktsignals anzeigt.
Integrierter Schaltkreis nach Anspruch 10, weiterhin umfassend einen Zeitgeber, der auf der Basis des Flankenanpassungszustandssignals für die Erzeugung eines Verriegelungserkennungssignals nach einer definierten Zeitspanne konfiguriert ist.
Integrierter Schaltkreis nach Anspruch 10 oder 11, wobei der Anpassungszustandsdetektor eine variable Verzögerungsschaltung umfasst, die für das Einfügen einer variablen Verzögerung in das allgemeine Anpassungszustandssignal konfiguriert ist und so das verzögerte Anpassungszustandssignal erzeugt.
Integrierter Schaltkreis nach Anspruch 10, 11 oder 12, wobei der Detektor für einen verzögerten Anpassungszustand, der für die Erzeugung von mindestens zwei Anpassungszustandssignalen konfiguriert ist, wenn er durch aufsteigende Flanken, abfallende Flanken oder sowohl aufsteigende als auch absteigende Flanken des Referenztaktsignals und des Rückkopplungstaktsignals ausgelöst wird.
Integrierter Schaltkreis nach Anspruch 13, wobei der Detektor für einen verzögerten Anpassungszustand Folgendes umfasst: eine erste Schaltung, die ein erstes Anpassungszustandssignal erzeugt, wenn sie durch eine aufsteigende Flanke des Referenztaktsignals ausgelöst wird, wobei das erste Anpassungszustandssignal einen Zustand des verzögerten Anpassungszustandssignals an der aufsteigenden Flanke des Referenztaktsignals repräsentiert; eine zweite Schaltung, die ein zweites Anpassungszustandssignal erzeugt, wenn sie durch eine aufsteigende Flanke des Rückkopplungstaktsignals ausgelöst wird, wobei das zweite Anpassungszustandssignal einen Zustand des verzögerten Anpassungszustandssignals an der aufsteigenden Flanke des Rückkopplungstaktsignals repräsentiert; eine dritte Schaltung, die ein drittes Anpassungszustandssignal erzeugt, wenn sie durch eine abfallende Flanke des Referenztaktsignals ausgelöst wird, wobei das dritte Anpassungszustandssignal einen Zustand des verzögerten Anpassungszustandssignals an der abfallenden Flanke des Referenztaktsignals repräsentiert; und eine vierte Schaltung, die ein viertes Anpassungszustandssignal erzeugt, wenn sie durch eine abfallende Flanke des Rückkopplungstaktsignals ausgelöst wird, wobei das vierte Anpassungszustandssignal einen Zustand des verzögerten Anpassungszustandssignals an der abfallenden Flanke des Rückkopplungstaktsignals repräsentiert.
Integrierter Schaltkreis nach Anspruch 14, wobei der Flankenanpassungszustandsdetektor Folgendes umfasst: eine fünfte Schaltung, die ein Anpassungszustandssignal für aufsteigende Flanken auf der Basis des ersten Anpassungszustandssignals und des zweiten Anpassungszustandssignals erzeugt; eine sechste Schaltung, die ein Anpassungszustandssignal für abfallende Flanken auf der Basis des dritten Anpassungszustandssignals und des vierten Anpassungszustandssignals erzeugt; und eine siebte Schaltung, die ein Anpassungszustandssignal für aufsteigende/abfallende Flanken auf der Basis des Anpassungszustandssignals für aufsteigende Flanken und des Anpassungszustandssignals für abfallende Flanken erzeugt.
Verfahren zum Erkennen eines Taktanpassungszustands zwischen Taktsignalen, umfassend: Erzeugen eines verzögerten Anpassungszustandssignals, das einen Anpassungszustand eines ersten Taktsignals und eines zweiten Taktsignals anzeigt; Erzeugen von mindestens zwei Anpassungszustandssignalen, die einen Zustand des verzögerten Anpassungszustandssignals anzeigen, wenn sie durch Flanken des ersten Taktsignals und des zweiten Taktsignals ausgelöst werden; Erzeugen eines Flankenanpassungszustandssignals auf der Basis der mindestens zwei Anpassungszustandssignale, wobei das Flankenanpassungszustandssignal einen Anpassungszustand der Flanken des ersten Taktsignals und des zweiten Taktsignals anzeigt; und Erzeugen eines Verriegelungserkennungssignals auf der Basis des Flankenanpassungszustandssignals.
Verfahren nach Anspruch 16, weiterhin umfassend das Erzeugen des Verriegelungserkennungssignals nach einer definierten Zeitspanne.
Verfahren nach Anspruch 16 oder 17, wobei das Erzeugen der mindestens zwei Anpassungszustandssignale durch aufsteigende Flanken, abfallende Flanke, oder sowohl aufsteigende als auch absteigende Flanken des ersten Taktsignals und des zweiten Taktsignals ausgelöst wird, wobei das Flankenanpassungszustandssignal einen Anpassungszustand der aufsteigenden Flanken, abfallenden Flanken oder sowohl der aufsteigenden als auch der absteigenden Flanken des ersten Taktsignals und des zweiten Taktsignals anzeigt.
Verfahren nach Anspruch 16, 17 oder 18, weiterhin umfassend das Variieren einer Verzögerung des verzögerten Anpassungszustandssignals.
Verfahren nach Anspruch 16, 17, 18 oder 19, wobei das erste Taktsignal ein Referenztaktsignal eines Phasenregelkreises und das zweite Taktsignal ein Rückkopplungstaktsignal des Phasenregelkreises ist.