DE102014105367A1 - Pressmasse und Verfahren zum Verpacken von Halbleiterchips - Google Patents
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Abstract
Ein Verfahren und eine Vorrichtung zum Verpacken eines Halbleiterchips (12) werden dargelegt. Ein Halbleiterbauelement (10) beinhaltet einen Chip (12), einen Anschluss (14) und ein Einkapselungsmaterial (16). Das Einkapselungsmaterial (16) beinhaltet eine Stabilisierungsschicht (18), eine Laminatpressschicht (22), die mit der Stabilisierungsschicht (18) verbunden ist, und einen leitfähigen Streifen (20), der mit der Laminatpressschicht (22) verbunden ist. Der leitfähige Streifen (20) verbindet die Kontaktfläche des Chips (12) elektrisch mit dem Anschluss (14).
Description
- Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente. Insbesondere betreffen Ausführungsformen der vorliegenden Erfindung ein Verfahren und eine Vorrichtung zum Verpacken von Halbleiterchips.
- Auf dem Gebiet der Halbleiterchipverpackung kann ein immer größeres Bestreben beobachtet werden, einen Halbleiterchip derart zu verpacken (zu häusen), dass er die individuellen Anforderungen von Abnehmern erfüllt. Industrieabnehmer sind bestrebt, Halbleiterchips effizient zu verpacken, sodass die resultierenden Bauelemente eine reduzierte Größe aufweisen, und gleichzeitig dieselbe stabile Leistungsfähigkeit aufrechtzuerhalten.
- In einer Halbleiterchipbaugruppe ist der Halbleiterchip oder Die innerhalb der Chipbaugruppe eingebettet oder eingehaust und die Kontaktinseln (Kontaktpads) des Halbleiterchips sind mit externen Kontaktelementen der Chipbaugruppe verbunden. Es ist wünschenswert, Halbleiterchipbaugruppen so zu produzieren, dass ihre externen Kontaktelemente ein höheres Maß an Flexibilität zulassen, was die Befestigung der Halbleiterchipbaugruppe an einer Platte betrifft. Es ist auch wünschenswert, die modulare Anwendbarkeit der Halbleiterchipbaugruppe zu erhöhen und insbesondere die Möglichkeit des Verbindens weiterer Bauelemente mit der Halbleiterchipbaugruppe zu erweitern.
- Der Halbleiterchipverpackungsprozess geht mit einer Anzahl unterschiedlicher Schritte einher. Sobald ein Halbleiterchip auf einem Leiterrahmen oder einem Träger positioniert ist, wird der Halbleiterchip zum Beispiel drahtgebondet, eingekapselt und ausgesägt, sodass eine Halbleiterchipbaugruppe produziert wird. Diese Schritte erfolgen der Reihe nach und jeder Schritt unterliegt konkreten Ausbringungs- und Qualitätseinschränkungen. Beispielsweise erfolgt der Drahtbondprozess drahtweise und klammerweise. Somit kann in einem Zeitraum nur eine bestimmte Anzahl von Einheiten produziert werden und folglich lassen sich Kosteneinsparungen mittels derzeit verfügbarer Verpackungsverfahren nur bis zu einem bestimmten Grad erzielen.
- Des Weiteren erhöht die Hinzufügung weiterer Komponenten innerhalb der Halbleiterchipbaugruppe die Dauer und die Komplexität des Verpackungsprozesses. Zum Beispiel ist es unter Nutzung von Leistungshalbleiterbauelementen möglicherweise wünschenswert, den Halbleiterchip mit einem wärmeleitfähigen Bauelement wie einer Wärmesenke zu verbinden. Infolge der Nutzung einer Wärmesenke erhöht sich die Komplexität des Verpackungsprozesses. Mithin kann das Halbleiterchipbauelement nicht so effizient wie gewünscht verpackt werden. Folglich besteht ein allgemeiner Bedarf an kosteneffizienten Lösungen für das Verpacken von Halbleiterchips, damit in kürzerer Zeit mehr Einheiten produziert werden.
- Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement einen Chip, einen Anschluss und ein Einkapselungsmaterial. Das Einkapselungsmaterial umfasst eine Stabilisierungsschicht (z. B. Glasfaser), eine Laminatpressschicht, die mit der Stabilisierungsschicht verbunden ist, und einen leitfähigen Streifen (z. B. Kupfer), der mit der Laminatpressschicht verbunden ist. Der leitfähige Streifen verbindet den Chip elektrisch mit dem Anschluss.
- In einer Ausgestaltung kann wobei die Laminatpressschicht die Stabilisierungsschicht umgeben. In noch einer Ausgestaltung kann das Halbleiterbauelement des Weiteren Folgendes umfassen: eine Mehrzahl zusätzlicher Chips, wobei jeder Chip eine Kontaktfläche aufweist; eine Mehrzahl zusätzlicher Anschlüsse; und eine Mehrzahl zusätzlicher leitfähiger Streifen, die jeden zusätzlichen Anschluss an eine entsprechende Kontaktfläche koppeln. In noch einer Ausgestaltung kann ein erster Chip aus der Mehrzahl zusätzlicher Chips mit einem zweiten Chip aus der Mehrzahl zusätzlicher Chips mit einem zweiten leitfähigen Streifen elektrisch verbunden sein. In noch einer Ausgestaltung kann die Stabilisierungsschicht Glasfaser umfassen. In noch einer Ausgestaltung kann der leitfähige Streifen einen Kupferstreifen umfassen.
- Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Verpacken eines Halbleiterbauelements dargelegt. Ein Chip wird an einem Leiterrahmen befestigt. Eine Pressmasse wird auf dem Leiterrahmen und dem Chip platziert. Die Pressmasse besteht aus einer Stabilisierungsschicht, einer Laminatpressschicht, welche die Stabilisierungsschicht umgibt oder mit der Stabilisierungsschicht anders verbunden ist, und einem leitfähigen Streifen, der mit der Laminatpressschicht verbunden ist, sodass der leitfähige Streifen mit dem Chip assoziiert ist. Der Chip und der Leiterrahmen werden eingekapselt, indem die Pressmasse am Leiterrahmen und am Chip befestigt wird, sodass jeweilige der leitfähigen Streifen den Chip mit Anschlüssen des Leiterrahmens elektrisch verbinden.
- In einer Ausgestaltung kann ein zusätzlicher Chip am Leiterrahmen befestigt werden und das Einkapseln kann ferner ein Einkapseln des zusätzlichen Chips umfassen. In noch einer Ausgestaltung können der Chip und der zusätzliche Chip über einen leitfähigen Streifen der Mehrzahl leitfähiger Streifen elektrisch miteinander verbunden sein. In noch einer Ausgestaltung kann das Verfahren des Weiteren ein Biegen eines Abschnitts des leitfähigen Streifens umfassen. In noch einer Ausgestaltung kann das Biegen während des Einkapselungsschritts erfolgen. In noch einer Ausgestaltung kann die Stabilisierungsschicht Glasfaser umfassen. In noch einer Ausgestaltung kann der leitfähige Streifen Kupfer umfassen. In noch einer Ausgestaltung kann der Einkapselungsschritt Drucksintern der Laminatpressschicht umfassen. In noch einer Ausgestaltung kann die Pressmasse eine leitfähige Schicht, die mit der Stabilisierungsschicht verbunden ist, sodass die Stabilisierungsschicht zwischen der leitfähigen Schicht und der Laminatpressschicht angeordnet ist, umfassen. In noch einer Ausgestaltung kann die Laminatpressschicht die Stabilisierungsschicht umgeben.
- Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Verpacken eines Halbleiterbauelements bereitgestellt. Ein Träger wird mit einer Mehrzahl von daran befestigten leitfähigen Streifen versehen. Die leitfähigen Streifen werden zwischen Kontaktflächen eines Chips und Anschlüssen befestigt. Der Träger wird entfernt. Der Chip und die leitfähigen Streifen werden mit einer Pressmasse eingekapselt, um eine Halbleiterchipbaugruppe zu bilden.
- In einer Ausgestaltung kann das Befestigen der leitfähigen Streifen ein Nutzen eines Drucksinterprozesses umfassen. In noch einer Ausgestaltung kann der Träger ein poröses Metall umfassen. In noch einer Ausgestaltung kann das Verfahren des Weiteren Folgendes umfassen: Bereitstellen eines Chipträgers, der den Chip und die Anschlüsse beinhaltet; vor dem Befestigen der leitfähigen Streifen Aufbringen einer Opferbeschichtung auf den Chip und den Anschluss auf dem Träger; und nach dem Befestigen der leitfähigen Streifen Entfernen der Opferbeschichtung.
- Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Verpacken eines Halbleiterbauelements bereitgestellt. Eine Mehrzahl von Anschlüssen wird auf einem Chipträger gebildet. Eine Mehrzahl von Chips wird auf dem Chipträger platziert. Ein Streifenträger wird am Chipträger so ausgerichtet, dass leitfähige Streifen des Streifenträgers so ausgerichtet werden, dass sie Kontaktgebiete der Chips mit entsprechenden der Anschlüsse elektrisch verbinden. Der Streifenträger wird auf den Chipträger so aufgebracht, dass ein Beschichtungsmaterial des Streifenträgers die Chips eingekapselt und damit die leitfähigen Streifen die Kontaktgebiete der Chips mit den entsprechenden der Anschlüsse elektrisch verbinden. Der Chipträger wird entfernt, um einen Abschnitt jedes der Anschlüsse zu exponieren.
- In einer Ausgestaltung kann das Verfahren des Weiteren Vereinzeln der eingekapselten Chips umfassen. In noch einer Ausgestaltung kann das Platzieren der Chips auf dem Chipträger ein Die-Kaltbonden der Chips an den Chipträger umfassen.
- Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung umfasst eine Pressmasse eine Stabilisierungsschicht, eine Laminatpressschicht, die mit der Stabilisierungsschicht verbunden ist, und eine leitfähige Filmschicht, die mit der Laminatpressschicht verbunden ist. Aus der leitfähigen Filmschicht kann eine Anzahl leitfähiger Streifen gebildet sein oder werden.
- In einer Ausgestaltung kann die Pressmasse des Weiteren eine zweite leitfähige Filmschicht, die mit der Stabilisierungsschicht verbunden ist, sodass die Stabilisierungsschicht zwischen der zweiten leitfähigen Filmschicht und der Laminatpressschicht angeordnet ist oder von der Laminatpressschicht umgeben wird, umfassen, wobei die leitfähige Filmschicht Kupfer umfasst und die Stabilisierungsschicht Glasfaser umfasst, und wobei die Stabilisierungsschicht von der Laminatpressschicht umgeben wird.
- Zu einem umfassenderen Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun Bezug auf die folgenden Beschreibungen in Verbindung mit der beigefügten Zeichnung genommen, in der:
-
1 eine bildliche Darstellung einer Ausführungsform einer einen einzelnen Chip enthaltenden Halbleiterchipbaugruppe ist; -
2 eine bildliche Darstellung einer Ausführungsform einer mehrere Chips enthaltenden Halbleiterchipbaugruppe ist; -
3 eine andere bildliche Darstellung einer Ausführungsform einer mehrere Chips enthaltenden Halbleiterchipbaugruppe ist; -
4 noch eine andere bildliche Darstellung einer Ausführungsform einer mehrere Chips enthaltenden Halbleiterchipbaugruppe ist; -
5 eine bildliche Darstellung einer Ausführungsform einer Halbleiterchipbaugruppe mit gebogenen leitfähigen Streifen ist; -
6 eine bildliche Darstellung einer Ausführungsform einer Halbleiterchipbaugruppe mit einem einzelnen Chip und einer Wärmesenke ist; -
7 eine bildliche Darstellung einer Ausführungsform einer Halbleiterchipbaugruppe mit mehreren Chips und mehreren Wärmesenken ist; - die
8A und8B bildliche Darstellungen eines Prozesses zum Verpacken von Halbleiterchips sind; -
8C eine bildliche Darstellung einer Ausführungsform einer Halbleiterchipbaugruppe, die einen Leiterrahmen beinhaltet, ist; - die
9A –9D bildliche Darstellungen eines anderen Prozesses zum Verpacken von Halbleiterchips sind; - die
10A –10E bildliche Darstellungen eines Prozesses zum Verpacken von Halbleiterchips und Wärmesenken sind; - die
11A und11B Abbildungen noch eines anderen Prozesses zum Verpacken von Halbleiterchips sind; - die
12A und12B bildliche Darstellungen eines anderen Prozesses zum Verpacken von Halbleiterchips sind; und - die
13A –13C bildliche Darstellungen eines Prozesses zum gleichzeitigen Verpacken mehrerer Halbleiterchips sind. - Die Anfertigung und die Nutzung verschiedener Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare Erfindungsgedanken bereitstellt, die in zahlreichen verschiedenen speziellen Kontexten ausgeführt werden können. Die erörterten speziellen Ausführungsformen veranschaulichen lediglich spezielle Möglichkeiten zum Anfertigen und zum Nutzen der Erfindung und schränken den Schutzbereich der Erfindung nicht ein.
- In verschiedenen Ausführungsformen lehrt die vorliegende Erfindung einen Prozess zum Verpacken eines Halbleiterchips, bei dem der Drahtbondprozess und der Einkapselungsprozess im Wesentlichen zur selben Zeit erfolgen. Verschiedene Ausführungsformen nutzen eine neue Pressmasse, die eine Bondkomponente enthält, um in einem Schritt den Halbleiterchip mit einer Anzahl von Anschlüssen elektrisch zu verbinden und die Halbleiterchipbaugruppe einzukapseln, wodurch die Effizienz des Verpackungsprozesses erhöht wird. Ferner bewirken verschiedene Ausführungsformen, dass sich der Schritt des drahtweisen Bondens erübrigt, und schaffen die Voraussetzungen für Einzelarbeitsgang-Drahtbondverbindungen für einen Gesamtleiterrahmen, einen Nutzen oder einen Wafer. Mithin erhöhen Ausführungsformen der vorliegenden Erfindung die Ausbringung von Halbleiterchipbaugruppen, während sie die gewünschte Größe und die stabile Leistungsfähigkeit des Halbleiterbauelements aufrechterhalten.
- Zuerst wird Bezug auf
1 genommen, in der eine Halbleiterchipbaugruppe10 einen Chip12 , einen Anschluss14 und eine Pressmasse16 beinhaltet. In dieser bildlichen Darstellung wurden der Chip12 und der Anschluss14 mittels der Pressmasse16 eingekapselt. Das eingekapselte Bauelement wurde ausgesägt oder vereinzelt, um die Halbleiterchipbaugruppe10 zu bilden. - Der Chip
12 kann vielfältige unterschiedliche Typen von Chips sein. Der Chip12 ist zum Beispiel möglicherweise ein diskretes Bauelement wie ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), eine Diode oder ein Chip irgendeines anderen geeigneten Typs. In anderen Ausführungsformen kann der Chip12 eine integrierte Schaltung sein, z. B. ein Logikchip, etwa ein Steuerbaustein oder ein Prozessor, ein Speicher oder irgendein anderes Bauelement. Alternative Implementierungen des Anschlusses14 werden unten beschrieben. - In einer Ausführungsform kann von außerhalb der Baugruppe eine direkte elektrische Verbindung zum Anschluss
14 hergestellt werden. In anderen Ausführungsformen, etwa der in8C gezeigten Halbleiterchipbaugruppe, kann der Anschluss14 mit einem Leiterrahmen verbunden werden. - Wie abgebildet, umfasst die Pressmasse
16 eine Stabilisierungsschicht18 , einen leitfähigen Streifen20 , eine Laminatpressschicht22 und eine zweite leitfähige Schicht24 . Die Stabilisierungsschicht18 erhält die Mindestdicke der Pressmasse aufrecht, die während der Einkapselung des Chips12 und des Anschlusses14 Stabilität gewährt. Die Stabilisierungsschicht18 besteht möglicherweise aus einem glasverstärkten Kunststoff (z. B. Glasfaser), einem Polyesterharz mit einem gewünschten Prozentanteil von E-Glas-Gehalt und anderen geeigneten Materialien. - In einer Ausführungsform wird der leitfähige Streifen
20 möglicherweise aus einer an der Stabilisierungsschicht18 befestigten leitfähigen Filmschicht gebildet. Eine Mehrzahl leitfähiger Streifen kann zusätzlich zum leitfähigen Streifen20 aus dem leitfähigen Film gebildet werden. Der leitfähige Streifen20 verbindet den Chip12 elektrisch mit dem Anschluss14 . - In diesem Beispiel hat der Chip
12 im Wesentlichen dieselbe Höhe wie der Anschluss14 . Mithin muss der leitfähige Streifen20 nicht bearbeitet werden, um die elektrische Verbindung zwischen dem Chip12 und dem Anschluss14 bereitzustellen. Vielmehr ist der leitfähige Streifen20 so gestaltet, dass er an der oberen Oberfläche des Chips12 und der oberen Oberfläche des Anschlusses14 befestigt wird. Somit können Kontakte des Chips12 mit dem Anschluss14 elektrisch verbunden werden. - In einigen Ausführungsformen hat der Chip
12 möglicherweise nicht im Wesentlichen dieselbe Höhe wie der Anschluss14 . In diesem Fall wird der leitfähige Streifen20 möglicherweise bearbeitet, um die ungleiche Höhe des Chips12 relativ zum Anschluss14 auszugleichen. Zum Beispiel kann der leitfähige Streifen20 so gebogen werden, dass er sowohl den Chip12 als auch den Anschluss14 kontaktiert, die Pressmasse kann den Zwischenraum zwischen dem leitfähigen Streifen20 und der kleineren Komponente füllen oder eine Kombination davon. - Die Länge des leitfähigen Streifens
20 ist von einer Anzahl unterschiedlicher Faktoren abhängig. Die Länge des leitfähigen Streifens20 ist zum Beispiel möglicherweise abhängig vom freien Raum zwischen dem assoziierten Kontakt auf dem Chip12 und dem Anschluss14 , einer gewünschten Überlappung des leitfähigen Streifens20 über dem Chip12 und/oder dem Anschluss14 oder irgendeinem anderen geeigneten Faktor. In einer Implementierung eines Ausführungsbeispiels kann der leitfähige Streifen20 eine Länge von 200 μm aufweisen, z. B. zwischen 150 μm und 300 μm. Selbstverständlich kann der leitfähige Streifen20 in anderen Ausführungsbeispielen abhängig vom Baugruppenaufbau auch noch andere Längen aufweisen. Eine typische Implementierung beinhaltet mehrere leitfähige Streifen, welche die gleichen oder ungleiche Längen aufweisen können. - Der leitfähige Streifen
20 kann abhängig von der Funktionalität der Halbleiterchipbaugruppe10 auch eine Anzahl ungleicher Dicken aufweisen. Zum Beispiel weist ein Leistungsbauelement, das viel Strom führt, in der Regel dickere (und/oder breitere) Anschlüsse auf als ein Logikchip. Beispielhafte Dicken des leitfähigen Streifens20 beinhalten Dicken zwischen etwa 25 μm und etwa 700 μm. Während des Fertigungsprozesses wird die Pressmasse16 unter Berücksichtigung dieser Parameter über dem Chip12 und dem Anschluss14 ausgerichtet. - In diesem abgebildeten Beispiel ist der leitfähige Streifen
20 ein Teil der Pressmasse16 und nimmt möglicherweise die Stelle einer drahtweise hergestellten Bondverbindung zwischen Kontakten des Chips12 und der Anschlüsse14 ein. Somit werden der Chip12 und der Anschluss14 in dieser Ausführungsform während des Einkapselungsprozesses statt während eines gesonderten Drahtbondschritts elektrisch verbunden. Die Laminatpressschicht22 der Pressmasse16 kapselt die Halbleiterchipbaugruppe10 ein, sodass sich der leitfähige Streifen20 nicht bewegen kann. In diesen Beispielen ist kein Löt- oder Bondmaterial nötig, um den leitfähigen Streifen20 am Chip12 oder am Anschluss14 festzumachen. - In anderen Ausführungsformen wird abhängig vom Typ des im leitfähigen Streifen
20 beinhalteten leitfähigen Materials möglicherweise Drahtbondmaterial genutzt, um die leitfähige Zwischenverbindung festzumachen. In diesem Fall werden Drahtbonden und Pressen in einem Schritt durchgeführt. - Die Laminatpressschicht
22 besteht aus einem Laminatmaterial, das so gestaltet ist, dass es in die Zwischenräume zwischen Komponenten innerhalb der Halbleiterchipbaugruppe10 fließt. Wenn die Laminatpressschicht22 zum Beispiel erwärmt wird, füllt sie die Zwischenräume zwischen dem Chip12 und dem Anschluss14 , dem Chip12 und der Stabilisierungsschicht18 , dem Anschluss14 und der Stabilisierungsschicht18 , anderen Chips oder Anschlüssen in der Halbleiterchipbaugruppe10 oder irgendeiner Kombination davon. Auf diese Weise kapselt die Pressmasse16 mit der Laminatpressschicht22 den Chip12 und den Anschluss14 vollständig ein, um die Halbleiterchipbaugruppe10 zu bilden. - In anderen Beispielen fließt das Laminatmaterial möglicherweise in die Zwischenräume zwischen den Komponenten in der Halbleiterchipbaugruppe
10 , wenn die Pressmasse16 unter Druck auf den Chip12 und den Anschluss14 gesintert wird. In einigen Beispielen wird die Pressmasse16 auf eine nicht über 250 Grad Celsius hinausgehende Temperatur erwärmt. Selbstverständlich können auch noch andere Temperaturen genutzt werden. Des Weiteren kann der Pressprozess bei einer gewünschten Druckstärke und/oder in einer Vakuumumgebung durchgeführt werden. - Wenn die Pressmasse
16 schichtförmig ist, lässt sich die Laminatpressschicht22 derart mit der Stabilisierungsschicht18 verbinden, dass die Stabilisierungsschicht18 zwischen der zweiten leitfähigen Schicht24 und der Laminatpressschicht22 ist. Alternativ kann die Laminatpressschicht22 die Stabilisierungsschicht18 innerhalb der Pressmasse16 umgeben. - Das Laminatmaterial in der Laminatpressschicht
22 kann ein Material diverser unterschiedlicher Typen sein. Die Laminatpressschicht22 beinhaltet zum Beispiel möglicherweise ein Polyesterharz, ein Epoxid oder andere geeignete polymerbasierte Materialien zum Einkapseln des Chips12 und des Anschlusses14 . - In diesem Beispiel ist die zweite leitfähige Schicht
24 gestaltet, um Hochfrequenzabschirmung bereitzustellen. Die zweite leitfähige Schicht24 kann auch thermische Aushärtung bereitstellen. - Diese zweite leitfähige Schicht
24 kann ein beliebiges leitfähiges Material wie Kupfer, Aluminium oder ein leitfähiges Metall eines anderen Typs sein. - Wenngleich die Pressmasse
16 in diesem Ausführungsbeispiel mit vier Schichten gezeigt wird, können auch mehr oder weniger Schichten vorhanden sein. Beispielsweise ist die zweite leitfähige Schicht24 bei einigen Implementierungen eines Ausführungsbeispiels optional. Des Weiteren kann die Pressmasse16 abhängig von der konkreten Implementierung aus zusätzlichen Schichten bestehen. - Außerdem soll die Gestaltung der in
1 veranschaulichten Schichten nicht einschränken, wie ein Ausführungsbeispiel implementiert werden kann. In diesem Beispiel ist die gezeigte Stabilisierungsschicht18 etwas dicker als die zweite leitfähige Schicht24 . Diese Schichten können in anderen Beispielen eines Ausführungsbeispiels dünner, dicker oder im Wesentlichen gleich dick sein. Parameter für die Dicke und die Länge von Schichten in der Pressmasse können durch Fertigungsrichtlinien und -einstellungen definiert werden. -
2 veranschaulicht die Halbleiterchipbaugruppe10 mit dem Chip12 , einem Chip26 und einem Chip28 . Des Weiteren beinhaltet die Halbleiterchipbaugruppe10 zusätzlich zum Anschluss14 einen Anschluss30 und einen Anschluss32 . - In diesem abgebildeten Beispiel wird mittels der Pressmasse
16 jeder Chip mit einem korrespondierenden Anschluss elektrisch verbunden und eingekapselt. Im Einzelnen umfasst die Pressmasse16 einen leitfähigen Streifen34 zum elektrischen Verbinden des Chips26 mit dem Anschluss30 und einen leitfähigen Streifen36 zum elektrischen Verbinden des Chips28 mit dem Anschluss32 . Die Laminatpressschicht22 füllt den freien Raum zwischen den Komponenten, wie in1 beschrieben. - Wenngleich in diesem Beispiel drei Chips gezeigt werden, können in der Halbleiterchipbaugruppe
10 beliebig viele Chips und Anschlüsse beinhaltet sein. Zum Beispiel können zwei Chips, vier Chips, sechs Chips, zehn Chips oder Chips in irgendeiner anderen Anzahl vorhanden sein. -
3 veranschaulicht die Halbleiterchipbaugruppe10 mit dem mit dem Anschluss14 verbundenen Chip12 und dem mit dem Anschluss30 verbundenen Chip26 , wofür der leitfähige Streifen20 bzw. der leitfähige Streifen34 genutzt wird. In dieser Ansicht sind der Chip12 und der Chip26 auch über einen leitfähigen Streifen38 elektrisch miteinander verbunden. - In diesem Beispiel sind der leitfähige Streifen
20 , der leitfähige Streifen34 und der leitfähige Streifen38 mittels eines Trägers40 implementiert. Der Träger40 besteht aus einem nicht leitfähigen, porösen Metall mit guter Wärmeübertragung. Der Träger40 besteht zum Beispiel möglicherweise aus Aluminiumoxid oder anderen geeigneten Materialien. Wenn der Träger40 aus einem porösen Metall besteht, kann der Träger40 für eine erhöhte Wärmeübertragung für die Halbleiterchipbaugruppe10 genutzt werden. - Wie abgebildet, wird die Halbleiterchipbaugruppe
10 mittels der Pressmasse16 mit der Laminatpressschicht22 eingekapselt. Das Laminatmaterial in der Laminatpressschicht22 dringt auch in das poröse Metall im Träger40 ein. Da der leitfähige Streifen20 , der leitfähige Streifen34 und der leitfähige Streifen38 am Träger40 befestigt sind, besteht die Pressmasse16 in diesem konkreten Beispiel aus keinen zusätzlichen leitfähigen Streifen. -
4 zeigt den Chip12 und den Chip26 , die mit dem Anschluss14 elektrisch verbunden sind. In diesem Beispiel verbindet der leitfähige Streifen20 den Chip12 mit dem Anschluss14 . Ähnlich verbindet der leitfähige Streifen34 den Chip26 mit dem Anschluss14 . In anderen Beispielen können zusätzliche Chips und Anschlüsse derart bereitgestellt sein, dass jeder Anschluss mit zwei Chips verbunden ist. Selbstverständlich lassen sich unter Nutzung eines Ausführungsbeispiels noch andere Kombinationen und Verbindungen zwischen Chips und Anschlüssen realisieren. -
5 veranschaulicht die Halbleiterchipbaugruppe10 mit Chips und Anschlüssen mit ungleichen Höhen. Die Höhe der Chips kann sich basierend auf der Komplexität der Chips erhöhen oder verringern. Zum Beispiel hat ein komplexerer Chip möglicherweise eine größere Höhe als ein weniger komplexer Chip. - In dieser bildlichen Darstellung ist eine Höhe
42 des Chips12 größer als eine Höhe44 des Anschlusses14 . Zum Beispiel beträgt die Höhe42 des Chips12 möglicherweise 200 Mikrometer, während die Höhe44 des Anschlusses14 möglicherweise 50 Mikrometer beträgt. Selbstverständlich können noch andere Höhen des Chips12 und des Anschlusses14 vorgesehen sein. Eine bevorzugte Höhendifferenz zwischen dem Chip12 und dem Anschluss14 betrüge etwa 100 Mikrometer oder weniger. - Bei dieser Gestaltung des Chips
12 und des Anschlusses14 kann der leitfähige Streifen20 den Chip12 nicht in der gleichen Weise wie in den1 –4 beschrieben elektrisch mit dem Anschluss14 verbinden. Somit wird der leitfähige Streifen20 gebogen, um die Differenz zwischen der Höhe42 und der Höhe44 auszugleichen, sodass der gebogene leitfähige Streifen20 den Chip12 mit dem Anschluss14 in einer gewünschten Weise elektrisch verbindet. Zudem werden der leitfähige Streifen34 und der leitfähige Streifen36 gebogen, um die gewünschte Verbindung zwischen den Chips und den Anschlüssen bereitzustellen. In diesem Beispiel sollten die leitfähigen Streifen so gebogen werden, dass zwischen dem leitfähigen Streifen und dem Anschluss ein Abstand von unter 50 Mikrometern besteht. - Das Biegen des leitfähigen Streifens
20 , des leitfähigen Streifens34 und des leitfähigen Streifens36 kann vor oder beim Einkapselungsprozess erfolgen. Des Weiteren können der leitfähige Streifen20 , der leitfähige Streifen34 und der leitfähige Streifen36 abhängig von der Differenz der Höhe zwischen jedem Chip und den korrespondierenden Anschlüssen gleich weit oder unterschiedlich weit gebogen werden. In einigen Fällen muss der leitfähige Streifen38 in3 möglicherweise auch gebogen werden, um den Chip12 mit dem Chip26 zu verbinden. - Unter Nutzung eines Ausführungsbeispiels kann die Pressmasse
16 Chips und Anschlüsse vielfältiger unterschiedlicher Typen einkapseln. Das Biegen der leitfähigen Streifen ermöglicht, dass unterschiedlich große oder komplexe Chips in demselben Bauelement genutzt werden, während ein vereinfachter Fertigungsprozess aufrechterhalten wird. -
6 zeigt die Halbleiterchipbaugruppe10 , die eine Wärmesenke46 beinhaltet. In diesem Beispiel ist der leitfähige Streifen20 mit der Wärmesenke46 verbunden. Die Nutzung der Wärmesenke46 kann gewünscht sein, um vom Chip12 erzeugte Wärme abzuleiten. - Wie abgebildet, kapselt die Pressmasse
16 die Wärmesenke46 nebst dem Chip12 , dem Anschluss14 und dem leitfähigen Streifen20 , ein. Der leitfähige Streifen20 und die Wärmesenke46 werden vor der Einkapselung am Chip12 und am Anschluss14 befestigt. Folglich umfasst die Pressmasse16 in diesem Ausführungsbeispiel keinen gesonderten leitfähigen Streifen. In einem anderen Beispiel kann die Wärmesenke46 über der Laminatpressschicht22 sein. -
7 veranschaulicht die Halbleiterchipbaugruppe10 , die des Weiteren eine Wärmesenke48 und eine Wärmesenke50 umfasst. Wie in dieser Figur gezeigt, ist die Wärmesenke48 mit dem leitfähigen Streifen34 verbunden und die Wärmesenke50 ist mit dem leitfähigen Streifen36 verbunden. Die Wärmesenke48 und die Wärmesenke50 leiten vom Chip26 bzw. vom Chip28 erzeugte Wärme ab. Mithin können die Wärmesenke46 , die Wärmesenke48 und die Wärmesenke50 das Risiko eines Schadens am Chip12 , am Chip26 und am Chip28 infolge von Wärme reduzieren. Außerdem können die Wärmesenke46 , die Wärmesenke48 und die Wärmesenke50 das Risiko eines Wärmeschadens an anderen Komponenten reduzieren, die sich innerhalb der Halbleiterchipbaugruppe10 befinden oder mit der Halbleiterchipbaugruppe10 verbunden sind. - Die
8A und8B veranschaulichen schematisch ein Verfahren zum Bilden der in5 gezeigten Halbleiterchipbaugruppe10 . Der in den8A und8B veranschaulichte Prozess soll die Reihenfolge der Schritte oder die Weise, in der dieses Verfahren durchgeführt werden kann, nicht einschränken. - Vor allem stellt
8A einen Träger52 bereit, wobei der Chip12 , der Chip26 und der Chip28 an den Träger52 gebondet sind. In diesem Beispiel ist der Träger52 ein Leiterrahmen54 , wobei der Anschluss14 , der Anschluss30 und der Anschluss32 auf dem Leiterrahmen54 gebildet sind. - Wie abgebildet, ist die Pressmasse
16 schichtförmig. Somit lässt sich die Pressmasse16 während der Fertigung der Halbleiterchipbaugruppe10 einfach auf dem Leiterrahmen54 platzieren. Die Laminatpressschicht22 ist zwischen den leitfähigen Streifen und der Stabilisierungsschicht18 angeordnet. Die Laminatpressschicht22 kann die Stabilisierungsschicht18 auch umgeben. - In diesem Beispiel wurde die Pressmasse
16 auf dem Leiterrahmen54 so ausgerichtet, dass der leitfähige Streifen20 , der leitfähige Streifen34 und der leitfähige Streifen36 mit dem gewünschten Chip und dem gewünschten Anschluss korrespondieren. Alternativ können der Chip12 , der Chip26 und der Chip28 so an den Leiterrahmen54 gebondet werden, dass zwischen den Chips und den korrespondierenden Anschlüssen ein vorbestimmter Abstand besteht. Dieser vorbestimmte Abstand basiert möglicherweise auf der Länge des leitfähigen Streifens, der den Chip mit dem Anschluss verbindet. Zum Beispiel können der Chip12 , der Chip26 und der Chip28 mit einer Bestückungsgenauigkeit von 25 μm (3 Sigma) durch Die-Kaltbonden am Leiterrahmen54 befestigt werden. Eine Draufsicht auf den Träger52 ist in den13A –13C gezeigt, die unten ausführlich beschrieben werden. - Die Pressmasse
16 wird dann am Leiterrahmen54 befestigt, um die Halbleiterchipbaugruppe10 zu bilden. Die Pressmasse16 kann auf vielfältige unterschiedliche Arten am Leiterrahmen54 befestigt werden. Die Pressmasse16 kann zum Beispiel mittels eines Drucksinterprozesses, eines Drucklaminierprozesses und anderer Verfahren am Leiterrahmen54 befestigt werden. - Vor allem können die Komponenten mittels einer Anzahl unterschiedlicher Typen von Zwischenverbindungstechniken miteinander verbunden werden. Zum Beispiel kann der Chip durch Verfahren wie eine Cu-Cu-Zwischenverbindung, lötbare Vorderseite und Cu-Streifen, eutektische Vorderseite und Cu-Streifen und andere Techniken mit dem leitfähigen Streifen verbunden werden. Der leitfähige Streifen kann durch Cu-Streifen mit Anschluss, eutektische Prozesse (z. B. Sn-Plattierung auf Cu), Cu-Streifen mit Cu-Anschluss, Cu-Streifen mit Anschluss mit μPPF-Plattierung und andere Techniken mit dem Anschluss verbunden werden.
- Falls die Höhe der Chips größer ist als die Höhe der Anschlüsse (oder umgekehrt), werden die leitfähigen Streifen vor oder während der Einkapselung gebogen. Diese leitfähigen Streifen können zum Beispiel im 50-Mikrometer-Bereich der Anschlüsse gebogen werden, um die Chips mit den Anschlüssen elektrisch zu verbinden.
-
8B veranschaulicht die Halbleiterchipbaugruppe10 während der Einkapselung. Das Laminatmaterial in der Laminatpressschicht22 fließt in den Zwischenraum zwischen den Chips und den Anschlüssen. - Der leitfähige Streifen
20 kann gebogen werden, um die Höhendifferenz zwischen dem Chip12 und dem Anschluss14 auszugleichen. Mittels der Stabilisierungsschicht18 lässt sich während des Einkapselungsprozesses die Dicke regulieren. - Auf diese Weise kann die Halbleiterchipbaugruppe
10 während desselben Schritts mittels der Pressmasse16 gebondet und eingekapselt werden. Somit können beim Fertigungsprozess Schritte entfallen und Kostenersparnisse erzielt werden. - In
8C wurde die Halbleiterchipbaugruppe10 von den anderen in8B gezeigten Chipbaugruppen getrennt. In dieser Ansicht ist der Chip12 über einen leitfähigen Streifen21 auch mit einem Anschluss15 verbunden. Sowohl der Anschluss14 als auch der Anschluss15 sind durch einen Anschluss53 bzw. einen Anschluss55 mit dem Leiterrahmen54 elektrisch verbunden. Der Chip12 ist auf einer Chipkontaktstelle51 montiert. Somit kann über den Anschluss53 und den Anschluss55 des Leiterrahmens54 ein elektrischer Kontakt zur Halbleiterchipbaugruppe10 hergestellt werden. In der veranschaulichten Ausführungsform erstrecken sich die Anschlüsse53 und55 seitlich aus der Einkapselung heraus. In anderen Ausführungsformen sind auch noch andere Gestaltungen möglich. - Die
9A –9C veranschaulichen schematisch ein anderes Verfahren zum Bilden der Halbleiterchipbaugruppe10 . In9A sind der Chip12 , der Chip26 und der Chip28 am Träger40 befestigt. In diesem Beispiel ist der Träger40 möglicherweise Silizium, ein Glasträger oder ein Material irgendeines anderen Typs. - Als Nächstes, in
9B , wird die Pressmasse16 über dem Träger40 am Chip12 , am Chip26 , am Chip28 , am Anschluss14 , am Anschluss30 und am Anschluss32 ausgerichtet. Der Chip12 , der Chip26 , der Chip28 und der Anschluss14 , der Anschluss30 und der Anschluss32 weisen in diesem Ausführungsbeispiel eine einheitliche Dicke auf. Mithin müssen der leitfähige Streifen20 , der leitfähige Streifen34 und der leitfähige Streifen36 nicht gebogen werden, um den Chip12 , den Chip26 bzw. den Chip28 mit dem Anschluss14 , dem Anschluss30 bzw. dem Anschluss32 elektrisch zu verbinden. Ferner fließt das Laminatmaterial in der Laminatpressschicht22 nicht zwischen die leitfähigen Streifen und die Anschlüsse. In verschiedenen Ausführungsformen kann dieser Schritt bei einer Temperatur zwischen etwa 150°C und etwa 250°C durchgeführt werden. - In
9C wird die Pressmasse16 unter Druck auf den Träger40 gesintert, um in einem einzigen Arbeitsgang die Komponenten einzukapseln und den Chip12 , den Chip26 bzw. den Chip28 mit dem Anschluss14 , dem Anschluss30 bzw. dem Anschluss32 elektrisch zu verbinden. In verschiedenen Ausführungsformen kann dieser Schritt bei einer Temperatur zwischen etwa 150°C und etwa 250°C und einem Druck zwischen etwa 0,3 MPa und etwa 10,0 MPa durchgeführt werden. - Schließlich veranschaulicht
9D die Halbleiterchipbaugruppe10 , nachdem sie durch Demontage und Aussägen vom Träger40 getrennt worden ist. Ähnlich wie beim Prozess, der in den8A und8B beschrieben wird, ist kein gesonderter Drahtbondschritt vorgesehen. Somit erfolgt Bilden der Halbleiterchipbaugruppe10 mittels eines Ausführungsbeispiels schneller und effizienter als mittels derzeit verfügbarer Verpackungsverfahren. - Die
10A –10E veranschaulichen schematisch ein Verfahren zum Bilden der Halbleiterchipbaugruppe10 wie in7 gezeigt. In10A wurden der Chip12 , der Chip26 und der Chip28 am Träger40 durch Die-Kaltbonden befestigt. - In
10B wird zu den Chips und den Anschlüssen ein Opfermaterial, etwa eine Photolackbeschichtung56 , hinzugefügt. Die Photolackbeschichtung schützt die Chips und die Anschlüsse während der anschließenden Verarbeitung. In alternativen Ausführungsformen kann die Photolackbeschichtung56 weggelassen werden. - In
10C sind der leitfähige Streifen20 , der leitfähige Streifen34 und der leitfähige Streifen36 mit der Photolackbeschichtung58 am Chip12 , am Chip26 , am Chip28 und am korrespondierenden Anschluss jedes Chips ausgerichtet. Zudem sind die Wärmesenke46 , die Wärmesenke48 und die Wärmesenke50 mit der Photolackbeschichtung60 an den Chips und den Anschlüssen ausgerichtet. - Als Nächstes, in
10D , werden der leitfähige Streifen20 , der leitfähige Streifen34 , der leitfähige Streifen36 mit der Photolackbeschichtung58 und die Wärmesenke46 , die Wärmesenke48 und die Wärmesenke50 mit der Photolackbeschichtung60 an den Chips und den Anschlüssen befestigt. Diese Befestigung erfolgt möglicherweise durch Stapelwafersintern für die leitfähigen Streifen und die Wärmesenken. Mittels des Stapelwafersinterns lässt sich eine gleichmäßige Dicke zum Pressen erzielen. -
10E veranschaulicht das Bauelement, nachdem das Ätzen und die Photolackentfernung erfolgt sind. Wie in dieser bildlichen Darstellung gezeigt, wurden die Photolackbeschichtung56 , die Photolackbeschichtung58 und die Photolackbeschichtung60 entfernt. Das Bauelement kann nun mittels eines Standardpress-Einkapselungsprozesses eingekapselt werden. Bei diesem Prozess enthält die Pressmasse16 keine zusätzlichen leitfähigen Streifen oder kein anderes Drahtbondmaterial. Des Weiteren kann die Stabilisierungsschicht18 in einigen Ausführungsformen in der Pressmasse16 auch weggelassen werden. - Die
11A und11B veranschaulichen schematisch noch einen anderen Prozess zum Bilden der Halbleiterchipbaugruppe10 . In11A wird eine künstliche Waferstapelung durchgeführt, bei welcher der leitfähige Streifen20 , der leitfähige Streifen34 und der leitfähige Streifen36 am Träger40 befestigt werden. Die Verbindung mit dem Träger40 wird durch Drucksintern hergestellt. - Als Nächstes, in
11B , kapselt die Pressmasse16 die leitfähigen Streifen, die Chips und die Anschlüsse, ein. In diesem Beispiel enthält die Pressmasse16 keine zusätzlichen leitfähigen Streifen. Das Bauelement kann dann ausgesägt werden, um die Halbleiterchipbaugruppe10 mit so vielen Chips und Anschlüssen wie gewünscht zu bilden. - Die
12A und12B veranschaulichen ein anderes Verfahren zum Bilden der Halbleiterchipbaugruppe10 . Mittels des in dieser bildlichen Darstellung gezeigten Prozesses wird die in3 ausführlich beschriebene Halbleiterchipbaugruppe10 gebildet. Vor allem kann dieser Prozess zusammen mit Mehrchipanwendungen genutzt werden. - In
12A wurden der Anschluss14 und der Anschluss30 auf einem Träger52 gebildet. Der Chip12 und der Chip26 wurden ebenfalls am Träger52 befestigt. Des Weiteren wurden auf dem Träger40 der leitfähige Streifen20 , der leitfähige Streifen34 und der leitfähige Streifen38 gebildet. Der Träger52 und der Träger40 werden in diesem Ausführungsbeispiel durch einen hochgenauen Überlagerungsprozess zusammen gesintert. - Als Nächstes, in
12B , wurde der Träger52 demontiert und die Pressmasse16 hinzugefügt, um das Bauelement einzukapseln. Das Bauelement kann dann in gewünschter Weise ausgesägt werden, um die Halbleiterchipbaugruppe10 von3 zu bilden. - Die
13A und13B veranschaulichen eine Draufsicht eines Verfahrens zum Bilden der Halbleiterchipbaugruppe10 . Vor allem zeigt13A den Träger52 mit einer Mehrzahl von auf dem Träger52 gebildeten Anschlüssen64 . In diesem Beispiel umfasst die Mehrzahl von Anschlüssen64 Anschlüsse für drei Halbleiterbauelemente. Jedoch kann dieser Prozess so implementiert werden, dass abhängig von der konkreten Implementierung gleichzeitig zusätzliche Halbleiterchipbaugruppen gebildet werden. Zum Beispiel können unter Nutzung eines Ausführungsbeispiels Tausende von Halbleiterchipbaugruppen gleichzeitig gebondet und eingekapselt werden. - In
13B wurden Chips am Träger52 befestigt. Zum Beispiel wurden an einer Fläche66 auf dem Träger52 der Chip12 und der Chip26 befestigt. Die Fläche66 stellt die Fläche dar, auf der die Halbleiterchipbaugruppe10 von3 gebildet wird. Ähnlich wurden am Träger52 noch andere Chips befestigt, um mit dem Bilden anderer Halbleiterchipbaugruppen zu beginnen. - Wie abgebildet, wurden auf einer Fläche
68 auf dem Träger40 der leitfähige Streifen20 , der leitfähige Streifen34 und der leitfähige Streifen38 gebildet. Auf dem Träger40 wurde auch eine Mehrzahl zusätzlicher leitfähiger Streifen70 gebildet. Die Fläche68 auf dem Träger40 korrespondiert mit der Fläche66 auf dem Träger52 . Als Nächstes werden der Träger52 und der Träger40 zusammen gesintert, eingekapselt und ausgesägt, sodass mehrere Halbleiterchipbaugruppen gebildet werden können. - Auf diese Weise kann die in
3 gezeigte Halbleiterchipbaugruppe10 im Wesentlichen zur selben Zeit gebildet werden wie eine Anzahl anderer Halbleiterchipbaugruppen. Ferner können mehrere Halbleiterchipbaugruppen gebildet werden, ohne dass der drahtweise, klammerweise ablaufende Prozess erfolgt, der bislang zum elektrischen Verbinden von Chips und Anschlüssen implementiert wurde. - Somit stellt die vorliegende Erfindung ein Verfahren und eine Vorrichtung zu einem effizienteren und weniger kostspieligen Bilden einer Halbleiterchipbaugruppe bereit. Unter Nutzung eines Ausführungsbeispiels erfolgen der Drahtbondprozess und der Einkapselungsprozess im Wesentlichen zur selben Zeit. Verschiedene Ausführungsformen nutzen eine neue Pressmasse, die eine Bondkomponente enthält, um in einem Schritt den Halbleiterchip mit einer Anzahl von Anschlüssen elektrisch zu verbinden und die Halbleiterchipbaugruppe einzukapseln, wodurch die Effizienz des Verpackungsprozesses erhöht wird. Ferner bewirken verschiedene Ausführungsformen, dass sich der Schritt des drahtweisen Bondens erübrigt, und schaffen die Voraussetzungen für Einzelarbeitsgang-Drahtbondverbindungen für einen Gesamtleiterrahmen, einen Nutzen oder einen Wafer. Mithin erhöhen verschiedene Ausführungsformen der vorliegenden Erfindung erheblich die Ausbringung von Halbleiterchipbaugruppen.
- Auch wenn diese Erfindung mit Bezug auf Ausführungsbeispiele beschrieben wurde, soll diese Beschreibung nicht einschränkend ausgelegt werden. Der Fachmann erkennt bei der Bezugnahme auf die Beschreibung verschiedene Abwandlungen und Kombinationen der Ausführungsbeispiele sowie andere Ausführungsformen der Erfindung. Zur Veranschaulichung können die in den
1 –13 beschriebenen Ausführungsformen in verschiedenen Ausführungsformen miteinander kombiniert werden. Die beigefügten Ansprüche sollen deshalb alle solchen Abwandlungen oder Ausführungsformen einschließen.
Claims (22)
- Halbleiterbauelement (
10 ), das Folgendes umfasst: einen Chip (12 ), der eine Kontaktfläche beinhaltet; einen Anschluss (14 ); und ein Einkapselungsmaterial (16 ), das eine Stabilisierungsschicht (18 ), eine Laminatpressschicht (22 ), die mit der Stabilisierungsschicht (18 ) verbunden ist, und einen leitfähigen Streifen (20 ), der mit der Laminatpressschicht (22 ) verbunden ist, umfasst, wobei der leitfähige Streifen (20 ) die Kontaktfläche des Chips (12 ) mit dem Anschluss (14 ) elektrisch verbindet. - Halbleiterbauelement (
10 ) gemäß Anspruch 1, wobei die Laminatpressschicht (22 ) die Stabilisierungsschicht (18 ) umgibt. - Halbleiterbauelement (
10 ) gemäß Anspruch 1 oder 2, das des Weiteren Folgendes umfasst: eine Mehrzahl zusätzlicher Chips, wobei jeder zusätzliche Chip eine Kontaktfläche aufweist; eine Mehrzahl zusätzlicher Anschlüsse; und eine Mehrzahl zusätzlicher leitfähiger Streifen, die jeden zusätzlichen Anschluss an eine entsprechende Kontaktfläche koppeln; wobei vorzugsweise ein erster Chip aus der Mehrzahl zusätzlicher Chips mit einem zweiten Chip aus der Mehrzahl zusätzlicher Chips mit einem zweiten leitfähigen Streifen elektrisch verbunden ist. - Halbleiterbauelement (
10 ) gemäß einem der Ansprüche 1 bis 3, wobei die Stabilisierungsschicht (18 ) Glasfaser umfasst. - Halbleiterbauelement (
10 ) gemäß einem der Ansprüche 1 bis 4, wobei der leitfähige Streifen (20 ) einen Kupferstreifen (20 ) umfasst. - Verfahren zum Verpacken eines Halbleiterbauelements (
10 ), wobei das Verfahren Folgendes umfasst: Befestigen eines Chips (12 ) an einem Leiterrahmen; Platzieren einer Pressmasse auf dem Leiterrahmen und dem Chip (12 ), wobei die Pressmasse eine Stabilisierungsschicht (18 ), eine Laminatpressschicht (22 ), die mit der Stabilisierungsschicht (18 ) verbunden ist, und eine Mehrzahl leitfähiger Streifen (20 ), die mit der Laminatpressschicht (22 ) verbunden sind, sodass jeder leitfähige Streifen (20 ) an einer entsprechenden Kontaktfläche auf dem Chip (12 ) ausgerichtet ist, umfasst; und Einkapseln des Chips (12 ) und des Leiterrahmens, indem die Pressmasse am Leiterrahmen und am Chip (12 ) befestigt wird, sodass jeweilige der leitfähigen Streifen (20 ) den Chip (12 ) mit Anschlüssen des Leiterrahmens elektrisch verbinden. - Verfahren gemäß Anspruch 6, wobei ein zusätzlicher Chip am Leiterrahmen befestigt wird und wobei das Einkapseln ferner ein Einkapseln des zusätzlichen Chips umfasst; wobei vorzugsweise der Chip (
12 ) und der zusätzliche Chip über einen leitfähigen Streifen (20 ) der Mehrzahl leitfähiger Streifen (20 ) elektrisch miteinander verbunden sind. - Verfahren gemäß Anspruch 6 oder 7, das des Weiteren Biegen eines Abschnitts des leitfähigen Streifens (
20 ) umfasst; wobei vorzugsweise das Biegen während des Einkapselungsschritts erfolgt. - Verfahren gemäß einem der Ansprüche 6 bis 8, wobei die Stabilisierungsschicht (
18 ) Glasfaser umfasst. - Verfahren gemäß einem der Ansprüche 6 bis 9, wobei der leitfähige Streifen (
20 ) Kupfer umfasst. - Verfahren gemäß einem der Ansprüche 6 bis 10, wobei der Einkapselungsschritt Drucksintern der Laminatpressschicht (
22 ) umfasst. - Verfahren gemäß einem der Ansprüche 6 bis 11, wobei die Pressmasse eine leitfähige Schicht, die mit der Stabilisierungsschicht (
18 ) verbunden ist, sodass die Stabilisierungsschicht (18 ) zwischen der leitfähigen Schicht und der Laminatpressschicht (22 ) angeordnet ist, umfasst. - Verfahren gemäß einem der Ansprüche 6 bis 12, wobei die Laminatpressschicht (
22 ) die Stabilisierungsschicht (18 ) umgibt. - Verfahren zum Verpacken eines Halbleiterbauelements (
10 ), wobei das Verfahren Folgendes umfasst: Versehen eines Trägers mit einer Mehrzahl von daran befestigten leitfähigen Streifen (20 ); Befestigen der leitfähigen Streifen (20 ) zwischen Kontaktflächen eines Chips (12 ) und Anschlüssen; Entfernen des Trägers; und Einkapseln des Chips (12 ) und der leitfähigen Streifen (20 ) mit einer Pressmasse, um eine Halbleiterchipbaugruppe zu bilden. - Verfahren gemäß Anspruch 14, wobei Befestigen der leitfähigen Streifen (
20 ) Nutzen eines Drucksinterprozesses umfasst. - Verfahren gemäß Anspruch 14 oder 15, wobei der Träger ein poröses Metall umfasst.
- Verfahren gemäß einem der Ansprüche 14 bis 16, das des Weiteren Folgendes umfasst: Bereitstellen eines Chipträgers, der den Chip (
12 ) und die Anschlüsse beinhaltet; vor dem Befestigen der leitfähigen Streifen (20 ) Aufbringen einer Opferbeschichtung auf den Chip (12 ) und den Anschluss (14 ) auf dem Träger; und nach dem Befestigen der leitfähigen Streifen (20 ) Entfernen der Opferbeschichtung. - Verfahren zum Verpacken eines Halbleiterbauelements (
10 ), wobei das Verfahren Folgendes umfasst: Bilden einer Mehrzahl von Anschlüssen auf einem Chipträger; Platzieren einer Mehrzahl von Chips (12 ) auf dem Chipträger; Ausrichten eines Streifenträgers am Chipträger, sodass leitfähige Streifen (20 ) des Streifenträgers so ausgerichtet werden, dass sie Kontaktgebiete der Chips (12 ) mit entsprechenden der Anschlüsse elektrisch verbinden; Aufbringen des Streifenträgers auf den Chipträger, sodass ein Beschichtungsmaterial des Streifenträgers die Chips (12 ) eingekapselt und damit die leitfähigen Streifen (20 ) die Kontaktgebiete der Chips (12 ) mit den entsprechenden der Anschlüsse elektrisch verbinden; und Entfernen des Chipträgers, um einen Abschnitt jedes der Anschlüsse zu exponieren. - Verfahren gemäß Anspruch 18, das des Weiteren Vereinzeln der eingekapselten Chips (
12 ) umfasst. - Verfahren gemäß Anspruch 18 oder 19, wobei Platzieren der Chips (
12 ) auf dem Chipträger Die-Kaltbonden der Chips (12 ) an den Chipträger umfasst. - Pressmasse, die Folgendes umfasst: eine Stabilisierungsschicht (
18 ); eine Laminatpressschicht (22 ), die mit der Stabilisierungsschicht (18 ) verbunden ist; und eine leitfähige Filmschicht, die mit der Laminatpressschicht (22 ) verbunden ist, wobei aus der leitfähigen Filmschicht eine Anzahl leitfähiger Streifen (20 ) gebildet wird. - Pressmasse gemäß Anspruch 21, die des Weiteren eine zweite leitfähige Filmschicht (
24 ), die mit der Stabilisierungsschicht (18 ) verbunden ist, sodass die Stabilisierungsschicht (18 ) zwischen der zweiten leitfähigen Filmschicht (24 ) und der Laminatpressschicht (22 ) angeordnet ist oder von der Laminatpressschicht (22 ) umgeben wird, umfasst, wobei die leitfähige Filmschicht Kupfer umfasst und die Stabilisierungsschicht (18 ) Glasfaser umfasst, und wobei die Stabilisierungsschicht (18 ) von der Laminatpressschicht (22 ) umgeben wird.
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CN102176418B (zh) * | 2011-03-22 | 2013-02-20 | 南通富士通微电子股份有限公司 | 扇出系统级封装方法 |
CN102171825B (zh) * | 2011-04-29 | 2013-02-27 | 华为技术有限公司 | 电源模块及其封装集成方法 |
CN102241388B (zh) * | 2011-05-18 | 2015-02-18 | 中国科学院上海微系统与信息技术研究所 | Mems圆片级三维混合集成封装结构及方法 |
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