DE102013222136B9 - Schaltung und Verfahren für die Mehr-Bit-Korrektur - Google Patents

Abstract

Es wird eine Schaltung bereitgestellt, die einen Speicher mit mehreren Speicherzellen aufweist, wobei mindestens eine von den mehreren Speicherzellen des Speichers eingerichtet ist, einen von mindestens drei verschiedenen Zuständen anzunehmen. Die Schaltung umfasst auch einen ersten Unterschaltkreis BT, der ausgelegt ist, auf der Basis einer Folge von binären Werten mehrere ternäre Ausgabewerte zu erzeugen, einen zweiten Unterschaltkreis LH, der ausgelegt ist, einen oder mehrere ternäre Zustandswerte auf der Basis des einen oder der mehreren Zustandswerte in binäre Hilfslesewerte zu transformieren, und einen Codierer, der ausgelegt ist, ein oder mehrere binäre Prüfbits zu erzeugen, wobei der Codierer ausgelegt ist, jedes von dem einen oder den mehreren erzeugten Prüfbits in einer anderen Speicherzelle zu speichern.

Description

• Die vorliegende Erfindung betrifft die Fehlerkorrektur und die Fehlererkennung und insbesondere eine Vorrichtung und ein Verfahren für die Korrektur von Fehlern von Speichern mit Speicherzellen mit mehr als zwei Zuständen.
• Fehlerkorrektur- und Fehlererkennungstechniken spielen eine bedeutende Rolle. Nicht nur im Bereich der Computernetzwerke und der Datenübertragung über drahtgebundene oder drahtlose Netzwerke, sondern auch im Bereich der Sicherung von Speicherinhalt sind Fehlerkorrektur- und Fehlererkennungstechniken weit verbreitet.
• Obwohl herkömmliche Speicher binäre Speicherzellen aufweisen, haben ternäre Speicherzellen, die drei verschiedene Werte annehmen können, zunehmend an Bedeutung gewonnen.
• US 2007 / 0 245 168 A1 beschreibt einen Assoziativspeicher mit einer Speichermatrix zum Speichern von Speicherdaten, und eine RAM-Einheit mit einer Speichermatrix zum Speichern derselben Speicherdaten und hinzugefügter Prüfbits, um festzustellen, ob die Speicherdaten in der Speichermatrix einen Fehler aufweisen. Eine Fehlerkorrekturschaltung verwendet die Prüfbits, um etwaige Fehler von aus dem Speicherfeld der RAM-Einheit gelesenen Daten zu korrigieren und die fehlerkorrigierten Daten in die Speicherfelder umzuschreiben.
• US 2009 / 0 003 041 A1 beschreibt eine Halbleiterspeichervorrichtung, die mehrere Speicherzellen umfasst, die jeweils mindestens drei verschiedene Zustände speichern können; einen ersten Leseverstärker zum Verstärken eines in Übereinstimmung mit einem in einer ausgewählten Speicherzelle gespeicherten Zustand ausgelesenen ternären Potentials auf der Grundlage eines Vergleichs mit einem ersten Referenzpotential; und einen zweiten Leseverstärker zum Verstärken eines in Übereinstimmung mit einem in der ausgewählten Speicherzelle gespeicherten Zustand ausgelesenen ternären Potentials auf der Grundlage eines Vergleichs mit einem zweiten Referenzpotential.
• US 2012 / 0 079 343 A1 beschreibt eine Vorrichtung zum Bestimmen einer Position eines 1-Bit-Fehlers umfasst einen Fehlerpositionsbestimmer des inneren Codes, einen Fehlersyndrombestimmer des äußeren Codes, einen Ableitungsbestimmer und einen Gesamtfehlerpositionsbestimmer. Der Fehlerpositionsbestimmer des inneren Codes ermittelt anhand des Innencodes mindestens eine mögliche Fehlerposition eines Bitfehlers in der codierten Bitfolge. Der Fehlersyndrombestimmer des äußeren Codes bestimmt einen Wert eines nichtlinearen Syndrombits des äußeren Codes auf der Grundlage einer nichtlinearen Funktion von Bits in der codierten Bitfolge.
• Ein der Erfindung zugrunde liegendes Problem besteht darin, dass Fehlerkorrekturtechniken für Speicherzellen mit mehr als zwei Zuständen nur eingeschränkte Fähigkeiten aufweisen.
• Es wäre in hohem Maße vorteilhaft, und es ist Aufgabe, verbesserte Konzepte für die Korrektur von Fehlern in Speichern mit Speicherzellen mit mehr als zwei Zuständen bereitzustellen.
• Die Aufgabe wird durch eine Schaltung nach Anspruch 1, durch eine Schaltung nach Anspruch 11, durch eine Schaltung nach Anspruch 38 und durch ein Verfahren nach Anspruch 45 gelöst.
• Einer Ausführungsform entsprechend wird eine Schaltung bereitgestellt. Die Schaltung weist einen Speicher mit mehreren Speicherzellen auf, wobei eine oder mehrere von den mehreren Speicherzellen des Speichers jeweils geeignet sind, einen von mindestens drei verschiedenen Zuständen anzunehmen. Die Schaltung weist ferner einen ersten Unterschaltkreis BT auf, der ausgelegt ist, basierend auf einer Folge von binären Werten mehrere Ausgabewerte zu erzeugen, wobei eine nicht leere Untermenge von den mehreren Ausgabewerten einen von mindestens drei verschiedenen Werten der nicht leeren Untermenge von Ausgabewerten aufweist und wobei der erste Unterschaltkreis BT ausgelegt ist, jeden der Ausgabewerte als einen Zustandswert in einer anderen von der einen oder den mehreren Speicherzellen zu speichern, die alle geeignet sind, einen von den mindestens drei verschiedenen Zuständen anzunehmen. Die Schaltung weist auch einen zweiten Unterschaltkreis LH auf, der ausgelegt ist, einen oder mehrere der Zustandswerte aus mindestens einer der Speicherzellen zu lesen, die geeignet sind, einen von den mindestens drei verschiedenen Zustände anzunehmen, wobei jeder von dem einen oder den mehreren Zustandswerten einen von den mindestens drei verschiedenen Basiswerten aufweist und wobei der zweite Unterschaltkreis LH außerdem ausgelegt ist, basierend auf dem einen oder den mehreren Zustandswerten binäre Hilfslesewerte zu bestimmen. Schließlich weist die Schaltung einen Codierer auf, der ausgelegt ist, basierend auf mindestens einigen Werten der Folge von binären Werten ein oder mehrere binäre Prüfbits zu erzeugen, wobei ein Fehlerkorrekturcode mehrere Codewörter umfasst und wobei der Codierer ausgelegt ist, das eine oder die mehreren binären Prüfbits so zu erzeugen, dass die binären Hilfslesewerte und das eine oder die mehreren binären Prüfbits zusammen eines der Codewörter des Fehlerkorrekturcodes erzeugen, wenn die binären Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und das eine oder die mehreren binären Prüfbits c₁,...,c_l fehlerfrei sind. Der Codierer ist ausgelegt, jedes von dem einen oder den mehreren erzeugten binären Prüfbits in einer oder mehreren der Speicherzellen des Speichers derart zu speichern, dass jedes von dem einen oder den mehreren Prüfbits in einer anderen von den Speicherzellen des Speichers gespeichert wird, wobei jede von den Speicherzellen, in der ein Prüfbit gespeichert ist, geeignet ist, einen von mindestens zwei verschiedenen Zuständen anzunehmen.
• Darüber hinaus wird eine Schaltung gemäß einer weiteren Ausführungsform bereitgestellt. Die Schaltung weist einen Speicher mit mehreren Speicherzellen auf, wobei eine oder mehrere von den mehreren Speicherzellen des Speichers ternäre Speicherzellen sind, die alle geeignet sind, einen von drei verschiedenen Zuständen anzunehmen. Die Schaltung weist ferner einen ersten Unterschaltkreis BT auf, der ausgelegt ist, basierend auf einer Folge von binären Werten mehrere Ausgabewerte zu erzeugen, wobei eine nicht leere Untermenge von den mehreren Ausgabewerten einen von drei verschiedenen Basiswerten aufweist, wobei der erste Unterschaltkreis ausgelegt ist, jeden der Ausgabewerte der nicht leeren Untermenge von Ausgabewerten als einen Zustandswert in einer anderen von der einen oder den mehreren ternären Speicherzellen zu speichern, die jeweils geeignet sind, einen von den drei verschiedenen Zuständen anzunehmen, und die verbleibenden Ausgabewerte in Speicherzellen eingerichtet sind, mindestens zwei verschiedene Werte zu speichern. Die Schaltung weist auch einen zweiten Unterschaltkreis LH auf, der ausgelegt ist, einen oder mehrere von den Zustandswerten aus den Speicherzellen zu lesen, wobei der zweite Unterschaltkreis LH ferner ausgelegt ist, basierend auf dem einen oder den mehreren Zustandswerten binäre Hilfslesewerte zu bestimmen. Die Schaltung weist auch einen Codierer auf, der ausgelegt ist, basierend auf mindestens einigen Werten der Folge von binären Werten ein oder mehrere binäre Prüfbits zu erzeugen, wobei ein Fehlerkorrekturcode mehrere Codewörter umfasst und wobei der Codierer ausgelegt ist, das eine oder die mehreren binären Prüfbits so zu erzeugen, dass die binären Hilfslesewerte und das eine oder die mehreren binären Prüfbits zusammen eines der Codewörter des Fehlerkorrekturcodes bilden, wenn die binären Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und das eine oder die mehreren binären Prüfbits c₁,...,c_l fehlerfrei sind. Der Codierer ist ausgelegt, jedes von dem einen oder den mehreren erzeugten Prüfbits in einer oder mehreren der Speicherzellen des Speichers derart zu speichern, dass jedes von dem einen oder den mehreren Prüfbits in einer anderen von den Speicherzellen des Speichers gespeichert wird, wobei jede von den Speicherzellen, in der ein Prüfbit gespeichert ist, geeignet ist, einen von mindestens zwei verschiedenen Zuständen anzunehmen. Die Schaltung weist ferner einen Korrektor Cor, einen Kombinationsschaltkreis Vkn und einen dritten Unterschaltkreis BB auf, wobei der zweite Unterschaltkreis LH ausgelegt ist, die binären Hilfslesewerte in den Korrektor Cor und in den Kombinationsschaltkreis Vkn einzugeben. Der Korrektor Cor ist ausgelegt, das eine oder die mehreren Prüfbits aus einer oder mehreren der Speicherzellen des Speichers zu lesen, wobei der Korrektor Cor ausgelegt ist, die Fehlerkorrekturbits auf Basis der binären Hilfslesewerte und des einen oder der mehreren Prüfbits zu erzeugen, und wobei der Korrektor Cor ausgelegt ist, die Fehlerkorrekturbits in den Kombinationsschaltkreis Vkn einzugeben. Der Kombinationsschaltkreis Vkn ist ausgelegt, basierend auf den Fehlerkorrekturbits die Fehlerkorrektur an den binären Hilfslesewerten vorzunehmen, um fehlerfreie, z.B. korrigierte, binäre Hilfslesewerte zu erhalten, und der dritte Unterschaltkreis BB ist ausgelegt, die fehlerfreien binären Hilfslesewerte in korrigierte binäre Datenbits zu transformieren.
• Außerdem wird eine Schaltung gemäß einer weiteren Ausführungsform bereitgestellt. Die Schaltung ist ausgelegt, Folgen von binären Werten x₁, ..., x_n in einem Speicher Sp zu speichern, der Speicherzellen aufweist, wobei n ≥ 3 ist, wobei jede der Speicherzellen des Speichers entweder geeignet ist, einen von drei Zustandswerten anzunehmen oder einen von zwei Zustandswerten anzunehmen, und wobei mindestens eine der Speicherzellen des Speichers geeignet ist, einen von drei Zustandswerten anzunehmen. Die Schaltung weist einen ersten Unterschaltkreis BT auf, der n binäre Eingänge und M Ausgänge aufweist, wobei der erste Unterschaltkreis BT geeignet ist, n binäre Eingabewerte x₁, ..., x_n in M Ausgabewerte z₁, ..., z_m, z_m+1, ... , z_M = BT(x₁, ..., x_n) zu transformieren, wobei 2 ≤ m ≤ M ist, wobei M < n ist und wobei n ≥ 4 ist, wobei jeder der Ausgabewerte z₁, ..., z_m einen von drei verschiedenen Werten aufweist, die von den binären Eingabewerten abhängen. Jeder der Ausgabewerte z_m+1, ..., z_M weist einen von höchstens zwei verschiedenen Werten auf, die von den binären Eingabewerten abhängen, wobei der erste Unterschaltkreis BT M Ausgänge aufweist, die mit M Dateneingängen des Speichers SP verbunden sind, wobei die Ausgabewerte z₁, ..., z_m des ersten Unterschaltkreises BT beim Schreiben in den Speicher Sp in die Speicherzellen des Speichers gespeichert werden, die geeignet sind, einen von drei Zuständen anzunehmen, und wobei die Ausgabewerte z_m+1, ..., z_M in Speicherzellen gespeichert werden, die geeignet sind, einen von mindestens zwei Zustandswerten anzunehmen. Die Schaltung weist ferner einen zweiten Unterschaltkreis LH zur Bestimmung binärer Hilfslesewerte $y_1^{\text{'}},\dots y_k^{\text{'}}=LH\left(z_1^{\text{'}},\dots ,z_m^{\text{'}},z_{m+1}^{\text{'}},\dots z_M^{\text{'}}\right)$

  

  auf, wobei der zweite Unterschaltkreis LH M Eingänge und k Ausgänge aufweist, wobei beim Lesen aus dem Speicher m erste Eingänge von den Eingängen des zweiten Unterschaltkreises LH mit den Datenausgängen der Speicherzellen des Speichers Sp verbunden sind, in die beim Schreiben die ternären Werte z₁, ..., z_m geschrieben werden und aus denen beim Lesen die möglicherweise fehlerhaften ternären Werte $z_1^{\text{'}},\dots ,z_m^{\text{'}}$

  

  gelesen werden. Ferner sind M - m Eingänge des zweiten Unterschaltkreises LH mit den Datenausgängen der Speicherzellen verbunden, in die beim Schreiben die Werte z_m, ..., z_M geschrieben werden und aus denen beim Lesen die möglicherweise fehlerhaften Werte $z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}$

  

  gelesen werden, und wobei der zweite Unterschaltkreis LH an seinen k Ausgängen k möglicherweise fehlerhafte binäre Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  mit k ≥ m + M ausgibt. Die Schaltung weist auch einen Codierer Cod mit n binären Eingängen und l binären Ausgängen zur Bestimmung von l binären Prüfbits c₁, ..., c_l aus den n binären Eingabewerten x₁, ..., x_n mit c₁,... c_l = Cod(x₁,... , x_n) auf, wobei die binären Eingabewerte x₁, ..., x_n an n binären Eingängen des Codierers Cod eingegeben werden und wobei an l binären Ausgängen des Codierers binäre Prüfbits c₁, ..., c_l ausgegeben werden, die durch die binären Eingabewerte x₁, ..., x_n festgelegt sind. Der Codierer ist so ausgelegt, dass er die Prüfbits c₁, ...c_l aus den binären Eingabewerten x₁, ..., x_n so bestimmt, dass Bits y₁,... , y_k, c₁, ... c_l ein Codewort eines Fehlerkorrekturcodes C der Länge k + l mit k Datenbits und l Prüfbits bilden, wobei y₁, ..., y_k die k fehlerfreien binären Hilfslesewerte sind.
• Einer weiteren Ausführungsform entsprechend wird ein Verfahren bereitgestellt. Das Verfahren umfasst die Erzeugung von mehreren Ausgabewerten auf der Basis einer Folge von binären Werten, wobei jeder von den mehreren Ausgabewerten einen von mindestens drei verschiedenen Basiswerten aufweist. Das Verfahren umfasst ferner das Speichern eines jeden der Ausgabewerte als ein Zustandswert in einer anderen von einer oder mehreren Speicherzellen mehrerer Speicherzellen eines Speichers, wobei die eine oder mehreren Speicherzellen, in denen die Ausgabewerte gespeichert werden, jeweils geeignet sind, einen von mindestens drei verschiedenen Zuständen anzunehmen. Das Verfahren umfasst auch das Lesen eines oder mehrerer der Zustandswerte aus mindestens einer der Speicherzellen, die geeignet sind, einen von den mindestens drei verschiedenen Zuständen anzunehmen, wobei jeder von dem einen oder den mehreren Zustandswerten einen von den mindestens drei verschiedenen Basiswerten aufweist, wobei die binären Hilfslesewerte auf der Basis des einen oder der mehreren Zustandswerte bestimmt werden. Das Verfahren wird fortgesetzt durch: Erzeugen eines oder mehrerer binärer Prüfbits, sodass die binären Hilfslesewerte und das eine oder die mehreren binären Prüfbits zusammen eines der Codewörter des Fehlerkorrekturcodes bilden, wenn die binären Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und das eine oder die mehreren Prüfbits c₁,...,c_l fehlerfrei sind, und Speichern eines jeden von dem einen oder den mehreren erzeugten Prüfbits in einer oder mehreren der Speicherzellen des Speichers derart, dass jedes von dem einen oder den mehreren Prüfbits in einer anderen von den Speicherzellen des Speichers gespeichert ist, wobei jede der Speicherzellen, in der ein Prüfbit gespeichert ist, geeignet ist, einen von den mindestens zwei verschiedenen Zuständen anzunehmen.
• Bevor Ausführungsformen der vorliegenden Erfindung unter Verwendung der beigefügten Figuren im Einzelnen beschrieben werden, soll darauf hingewiesen werden, dass denselben oder funktional gleichen Elementen in den Figuren die gleichen Bezugsziffern gegeben werden und dass eine wiederholte Beschreibung von Elementen, die mit den gleichen Bezugsziffern versehen sind, unterbleibt. Folglich sind Beschreibungen für Elemente, welche die gleichen Bezugsziffern aufweisen, untereinander austauschbar.
• Figurenliste
• 1a stellt eine Schaltung zur Fehlerkorrektur gemäß einer Ausführungsform dar.
• 1b stellt eine Schaltung zur Fehlerkorrektur gemäß einer anderen Ausführungsform dar.
• 1c stellt eine Schaltung zur Fehlerkorrektur gemäß einer weiteren Ausführungsform dar.
• 1d stellt eine Schaltung zur Fehlerkorrektur gemäß einer weiteren Ausführungsform dar.
• 1e stellt eine Schaltung zur Fehlerkorrektur gemäß einer Ausführungsform dar, die außerdem eine zusätzliche Fehlererkennung bereitstellt.
• 1f zeigt eine Schaltung gemäß einer Ausführungsform, die einen binären Teilspeicher aufweist.
• 1g stellt eine Realisierung für eine zusätzliche Fehlererkennung von Adressfehlern gemäß einer Ausführungsform dar.
• 1h stellt eine Schaltung gemäß einer Ausführungsform dar, wobei Datenbits in Speicherzellen einer Ternärspeicherschaltung gespeichert werden.
• 1i stellt eine Ternärspeicherschaltung gemäß einer Ausführungsform dar.
• 1j stellt eine Ternärspeicherschaltung gemäß einer anderen Ausführungsform dar.
• 1k stellt eine Ternärspeicherschaltung gemäß einer weiteren Ausführungsform dar.
• 2 stellt eine Realisierung eines Codierers gemäß einer Ausführungsform dar.
• 3a-3c zeigen Realisierungen von Unterschaltkreisen für die Transformation von binären Eingabewerten in ternäre Zustandswerte gemäß einer Ausführungsform.
• 4 zeigt eine Realisierung eines Unterschaltkreises für die Transformation von ternären Zustandswerten in binäre Hilfslesewerte gemäß einer Ausführungsform.
• 5a stellt eine Realisierung eines Codierers gemäß einer Ausführungsform dar.
• 5b zeigt eine Realisierung eines Codierers für einen linearen Fehlerkorrekturcode gemäß einer Ausführungsform.
• 5c stellt eine Realisierung eines Codierers unter Verwendung von Adressbits gemäß einer Ausführungsform dar.
• 5d zeigt eine Realisierung eines Codierers für einen linearen Fehlerkorrekturcode unter Verwendung der Parität von Adressbits gemäß einer Ausführungsform.
• 5e zeigt eine Realisierung eines Codierers für einen linearen Korrekturcode unter Verwendung aller Adressbits gemäß einer Ausführungsform.
• 6a stellt eine Realisierung eines Korrektors gemäß einer Ausführungsform dar.
• 6b zeigt eine Realisierung eines Korrektors unter Verwendung von Adressbits gemäß einer Ausführungsform.
• 7a zeigt eine Realisierung der Transformation der binären Hilfslesewerte in binäre Ausgabewerte gemäß einer Ausführungsform.
• 7b zeigt eine weitere Realisierung einer Transformation der binären Hilfslesewerte in binäre Ausgabewerte gemäß einer Ausführungsform.
• 7c ist eine weitere Realisierung einer Transformation der binären Hilfslesewerte in binäre Ausgabewerte gemäß einer Ausführungsform.
• 8 stellt ein Funktionsblockdiagramm zum Erläutern eines Unterschaltkreises gemäß einer Ausführungsform dar.
• 9a ist ein Beispiel eines Unterschaltkreises zum Ausbilden binärer Hilfsschreibwerte und ternärer Zustandswerte gemäß einer Ausführungsform.
• 9b stellt eine Realisierung eines Unterschaltkreises für die Transformation binärer Eingabewerte in ternäre Zustandswerte gemäß einer Ausführungsform dar.
• 10 zeigt eine Realisierung eines erfindungsgemäßen Schaltkreises gemäß einer Ausführungsform, der 8 binäre Datenbits für das Ausbilden ternärer Zustandswerte und für die Realisierung eines Codierers unter Verwendung von Hilfsschreibwerten aufweist.
• 11 ist ein Beispiel eines Decoderschaltkreises eines linearen Codes, der dem Stand der Technik entspricht.
• 12 ist ein Beispiel eines Fehlererkennungsschaltkreises, der dem Stand der Technik entspricht.
• 13 ist ein Beispiel einer üblichen Realisierung eines Fehlererkennungsschaltkreises und eines Korrektors, die dem Stand der Technik entspricht.
• AUSFÜHRLICHE BESCHREIBUNG
• 1a stellt eine Schaltung gemäß einer Ausführungsform dar.
• Die Schaltung weist einen Speicher Sp 13 auf, der mehrere Speicherzellen hat, wobei eine oder mehrere von den mehreren Speicherzellen des Speichers jeweils geeignet sind, einen von mindestens drei verschiedenen Zuständen anzunehmen.
• Somit ist mindestens eine der Speicherzellen des Speichers geeignet, einen von mindestens drei verschiedenen Zuständen anzunehmen. Zum Beispiel ist eine ternäre Speicherzelle geeignet, einen von genau drei verschiedenen Zuständen anzunehmen (z.B. kann der Zustand genau einen der Werte 0, 1 oder 2 darstellen). Anstelle einer ternären Speicherzelle kann der Speicher mindestens eine mehrwertige Speicherzelle aufweisen, wobei eine derartige mehrwertige Speicherzelle geeignet sein kann, einen von vier oder mehr verschiedenen Zuständen anzunehmen (z.B. kann der Zustand genau einen der Werte 0, 1, 2 oder 3 darstellen). Der Speicher weist mindestens eine Speicherzelle auf, die geeignet ist, einen von mindestens drei verschiedenen Zuständen anzunehmen (z.B. eine ternäre Speicherzelle oder eine mehrwertige Speicherzelle, die einen von mehr als drei verschiedenen Zuständen annehmen kann). Der Speicher kann jedoch auch Speicherzellen aufweisen, die geeignet sind, einen von nur zwei verschiedenen Zuständen anzunehmen, z.B. kann der Speicher auch eine oder mehrere binäre Speicherzellen aufweisen. Jedoch ist mindestens eine der Speicherzellen des Speichers geeignet, mindestens einen von drei verschiedenen Zuständen anzunehmen. In einigen der Ausführungsformen können jedoch alle Speicherzellen des Speichers einen von mindestens drei verschiedenen Zuständen annehmen.
• Die Schaltung von 1a weist einen ersten Unterschaltkreis BT 11 auf, der ausgelegt ist, basierend auf einer Folge von binären Werten x₁, ..., x_n mehrere Ausgabewerte z₁, ...,z_M zu erzeugen, wobei jeder von den mehreren Ausgabewerten z₁, ...,z_M einen von mindestens drei verschiedenen Basiswerten (z.B. einen Wert von den Basiswerten 0, 1, 2) aufweist, wobei der erste Unterschaltkreis BT 11 ausgelegt ist, jeden der Ausgabewerte z₁, ..., z_M in einer anderen von der einen oder den mehreren Speicherzellen zu speichern, die jeweils geeignet sind, einen von den mindestens drei verschiedenen Zuständen anzunehmen. Jeder von den Ausgabewerten, die in dem Speicher 13 gespeichert sind, kann als ein Zustandswert der entsprechenden Speicherzellen angesehen werden. Dadurch stellen die mehreren Ausgabewerte, die im Speicher gespeichert sind, mehrere Zustandswerte dar.
• Außerdem weist die Schaltung einen zweiten Unterschaltkreis LH 16 auf, der ausgelegt ist, einen oder mehrere der Zustandswerte $z_1^{\text{'}},\dots ,z_M^{\text{'}}$

  

  aus mindestens einer der Speicherzellen zu lesen, wobei die Speicherzellen geeignet sind, einen von den mindestens drei verschiedenen Zuständen anzunehmen, wobei jeder von dem einen oder den mehreren Zustandswerten $z_1^{\text{'}},\dots ,z_M^{\text{'}}$

  

  einen von den mindestens drei verschiedenen Basiswerten (z.B. einen der Werte 0, 1, 2) aufweist, wobei der zweite Unterschaltkreis LH 16 außerdem ausgelegt ist, binäre Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  auf der Basis des einen oder der mehreren Zustandswerte $z_1^{\text{'}},\dots ,z_M^{\text{'}}$

  

  zu bestimmen.
• Darüber hinaus weist die Schaltung einen Codierer Cod 12 auf, der ausgelegt ist, ein oder mehrere binäre Prüfbits c₁,...,c_l basierend auf mindestens einigen Werten der Folge von binären Werten zu erzeugen, wobei ein Fehlerkorrekturcode mehrere Codewörter aufweist und wobei der Codierer Cod 12 ausgelegt ist, das eine oder die mehreren binären Prüfbits c₁,...,c_l so zu erzeugen, dass die binären Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und das eine oder die mehreren binären Prüfbits c₁,...,c_l zusammen eines der Codewörter des Fehlerkorrekturcodes bilden, wenn die binären Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und das eine oder die mehreren binären Prüfbits c₁,...,c_l fehlerfrei sind.
• Der Codierer 12 ist ausgelegt, jedes von dem erzeugten einen oder mehreren Prüfbits in einer oder mehreren der Speicherzellen des Speichers 13 derart zu speichern, dass jedes von dem einen oder den mehreren Prüfbits in einer anderen von den Speicherzellen des Speichers gespeichert wird, wobei jede der Speicherzellen, in der ein Prüfbit gespeichert ist, geeignet ist, einen von mindestens zwei verschiedenen Zuständen anzunehmen.
• Basiswerte können zum Beispiel alle die Werte, z.B. alle die Zahlen, einer Menge von Werten sein, die zum Beispiel ein Ausgabewert oder ein Zustandswert annehmen kann. Zum Beispiel können Basiswerte alle die Zahlen sein, die ein Wert, z.B. ein Ausgabewert, ein Zustandswert oder ein Wert einer Folge, annehmen kann.
• Wenn ein Ausgabewert zum Beispiel ein ternärer Wert ist, dann kann der Ausgabewert einen von drei Werten annehmen. Der Ausgabewert kann zum Beispiel einen Wert der Wertemenge {0, 1, 2} annehmen. Dann sind 0, 1 und 2 die drei verschiedenen Basiswerte.
• Wenn zum Beispiel ein Wert einer Folge von binären Werten zu bestimmen ist, dann kann ein Wert der Folge zum Beispiel einen Wert der Menge von zwei Zahlen, z.B. der Menge {0, 1}, annehmen. Dann kann der Wert einen von zwei verschiedenen Basiswerten annehmen, und die zwei verschiedenen Basiswerte sind 0 und 1.
• In einer Ausführungsform kann die eine oder können die mehreren von den mehreren Speicherzellen des Speichers, die zur Annahme eines von mindestens drei verschiedenen Zuständen geeignet sind, ternäre Speicherzellen sein. In einer derartigen Ausführungsform kann der erste Unterschaltkreis BT 11 ausgelegt sein, die mehreren Ausgabewerte derart zu erzeugen, dass jeder von den mehreren Ausgabewerten einen von genau drei verschiedenen Basiswerten aufweist, wobei der erste Unterschaltkreis ausgelegt ist, jeden der Ausgabewerte in einer anderen von den ternären Speicherzellen zu speichern. Darüber hinaus kann der zweite Unterschaltkreis LH 16 ausgelegt sein, den einen oder die mehreren Zustandswerte aus mindestens einer der ternären Speicherzellen zu lesen, wobei jeder von dem einen oder den mehreren Zustandswerten einen von genau drei verschiedenen Basiswerten aufweist und wobei der zweite Unterschaltkreis LH 16 außerdem ausgelegt ist, binäre Hilfslesewerte auf Basis des einen oder der mehreren Zustandswerte zu bestimmen.
• 1b stellt eine Schaltung gemäß einer anderen Ausführungsform dar. Im Vergleich mit der Ausführungsform von 1a weist die Schaltung der Ausführungsform von 1b außerdem einen Korrektor Cor 17 und einen Kombinationsschaltkreis Vkn 18 auf.
• Der zweite Unterschaltkreis LH 16 ist ausgelegt, die binären Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  in den Korrektor Cor 17 und in den Kombinationsschaltkreis Vkn 18 einzugeben.
• Der Korrektor Cor 17 ist ausgelegt, das eine oder die mehreren Prüfbits $c\text{'}=c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  aus einer oder mehreren der Speicherzellen Spc₁, ..., Spc_l des Speichers zu lesen, wobei der Korrektor Cor 17 ausgelegt ist, die Fehlerkorrekturbits e₁, ..., e_k auf Basis der binären Hilfslesewerte und des einen oder der mehreren Prüfbits zu erzeugen. Der Korrektor Cor 17 ist ausgelegt, die Fehlerkorrekturbits e₁, ..., e_k in den Kombinationsschaltkreis Vkn 18 einzugeben.
• Der Kombinationsschaltkreis Vkn 18 ist ausgelegt, die Fehlerkorrektur an den binären Hilfslesewerten $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  auf Basis der Fehlerkorrekturbits e₁, ..., e_k auszuführen, um fehlerfreie binäre Hilfslesewerte y^cor zu erhalten.
• In einer Ausführungsform ist der Kombinationsschaltkreis Vkn 18 ausgelegt, die Fehlerkorrektur derart auszuführen, dass die fehlerfreien binären Hilfslesewerte y^cor und das eine oder die mehreren Prüfbits $c\text{'}=c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  eines der Codewörter des Fehlerkorrekturcodes bilden.
• 1c stellt eine Schaltung gemäß einer weiteren Ausführungsform dar. Im Vergleich mit der Ausführungsform von 1b weist die Schaltung der Ausführungsform von 1c ferner einen dritten Unterschaltkreis BB 19 auf. Der dritte Unterschaltkreis BB 19 ist ausgelegt, die fehlerfreien binären Hilfslesewerte y^cor in n fehlerkorrigierte binäre Datenbits x^cor zu transformieren.
• 1d stellt eine Schaltung Cir₁ gemäß einer weiteren Ausführungsform dar. Die Schaltung Cir₁ kann die folgenden Unterschaltkreise aufweisen:
1. 1. Es kann ein Unterschaltkreis BT 11 für die Transformation einer Folge von n binären Eingabewerten oder Datenbits x = x₁,...,x_n in eine Folge von M Ausgabewerten z = z₁,..., z_m, z_m+1, ..., z_M, $${\text{z}}_1,\dots {\text{z}}_{\text{m}},{\text{z}}_{\text{m}+\text{1}}\dots ,{\text{z}}_{\text{M}}=BT\left({\text{x}}_1,\dots {\text{z}}_{\text{n}}\right),$$
   
   vorhanden sein, wobei 2 ≤ m ≤ M und M < n, n ≥ 3 ist. Hierbei kann jeder der Ausgabewerte z₁,...,z_m, in Abhängigkeit von den binären Werten x₁,...,x_n drei verschiedene Werte annehmen. In Abhängigkeit von den binären Werten x₁,..., x_n, kann jeder der Ausgabewerte z_m+1,..., z_M höchstens zwei verschiedene Werte annehmen. Der Unterschaltkreis BT 11 ist so ausgelegt, dass unterschiedliche Folgen von n binären Eingabewerten in unterschiedliche Folgen von M binären Ausgabewerten transformiert werden.
2. 2. Es kann ein Codierer Cod 12 mit n binären Eingängen und l binären Ausgängen zur Bestimmung von l binären Prüfbits c₁,...,c_l vorhanden sein mit $$c_1,\dots c_l=Cod\left(x_1,\dots ,x_n\right),$$
   
   wobei an den n binären Eingängen die binären Eingabewerte x₁,...,x_n, eingegeben und an den binären Ausgängen die entsprechenden Prüfbits c₁,...,c_l ausgegeben werden.
3. 3. Zum Speichern der Werte z₁,... z_m, _Zm,₊₁, ..., z_M, und c₁,...,c_l kann ein Speicher Sp 13 vorhanden sein, wobei jede der Speicherzellen zum Speichern der Werte z₁,...z_m drei verschiedene Werte als Zustände annehmen kann und wobei jede der Speicherzellen zum Speichern der Werte z_m+1,..., z_M, c₁,...,c_l mindestens zwei verschiedene Werte als Zustände annehmen kann. Die Speicherzellen, die zum Speichern der Prüfbits c₁,...,c_l dienen, werden durch Spc₁,..., Spc_l gekennzeichnet. In 1d ist der Fall dargestellt, dass die Speicherzellen Spc₁,..., Spc_l drei unterschiedliche Zustände annehmen können.
• Beim Schreiben ist für j = 1,..,l der j-te Ausgang des Codierers 12, der das Prüfbit c_j überträgt, über einen Unterschaltkreis bt_j 14j mit einem binären Eingang und einem ternären Ausgang für die Transformation des binären Werts c_j in einen ternären Wert $c_j^t=b{t}_j\left(c_j\right)$

  

  den Dateneingang der Speicherzelle Spc_j angeschlossen. Hierbei kann der Unterschaltkreis bt_j 14j zum Beispiel einen minimalen binären Wert, der als 0_bin bezeichnet wird, in einen minimalen ternären Wert transformieren, der als 0_ter bezeichnet wird, und er kann einen maximalen binären Wert, der als 1_bin bezeichnet wird, in einen maximalen ternären Wert transformieren, der als 2_ter bezeichnet wird. Der Unterschaltkreis bt_j 14j kann zum Beispiel auch einen minimalen binären Wert, der als 0_bin bezeichnet wird, in einen maximalen ternären Wert, der als 2_ter bezeichnet wird, und einen maximalen binären Wert, der als 1_bin bezeichnet wird, in einen minimalen ternären Wert, der als 0_ter bezeichnet wird, transformieren.
• Einer Ausführungsform entsprechend wird der binäre Wert c_j , j = 1,...,l der Prüfbits jeweils als ein transformierter Wert $c_j^t=b{t}_j\left(c_j\right)$

  

  in einer separaten Speicherzelle Spc_j des Speichers Sp 13 gespeichert, während die individuellen Datenbits x₁,...,x_n im Allgemeinen nicht in einer separaten Speicherzelle des ternären Speichers gespeichert werden.
• Dadurch wird die Folge der n Datenbits x₁,...,x_n durch den Unterschaltkreis BT in M Werte z₁,...z_m, z_m,₊₁,...,z_M mit M <n transformiert, wobei z₁,...z_m ternäre Werte sind, die jeweils in einer ternären Speicherzelle gespeichert werden. Hierbei werden zum Beispiel drei binäre Werte x_i1, x_i2, x_i3 der Datenbits durch den Unterschaltkreis BT11 in zwei ternäre Werte z_i1, z_i2 transformiert, sodass dann die Informationen der drei Datenbits in zwei ternären Speicherzellen gespeichert werden können, wie nachfolgend ausführlicher beschrieben wird.
• 4. Es kann ein Unterschaltkreis LH 16 vorhanden sein, um die möglicherweise fehlerhaften Zustandswerte $z_1^{\text{'}},\dots ,z_M^{\text{'}},$

  

  die aus dem Speicher Sp 13 gelesen wurden, in k binäre Hilfslesewerte $$y_1^{\text{'}},\dots ,y_k^{\text{'}}=LH\left(z_1^{\text{'}},\dots ,z_M^{\text{'}}\right),$$

  

  zu transformieren, wobei der Unterschaltkreis LH 16 so ausgelegt ist, dass unterschiedliche Folgen von M Zustandswerten, die aus dem Speicher gelesen wurden, unterschiedlichen Folgen von k binären Hilfslesewerten zugeordnet werden, wobei jeder ternären Zustandskomponente $z_i^{\text{'}},i=\mathrm{1,}\dots ,m,$

  

  mindestens zwei binäre Hilfslesewerte zugeordnet werden und wobei jeder binären Zustandskomponente $z_j^{\text{'}},j=m+\mathrm{1,}\dots ,M,$

  

  mindestens ein binärer Hilfslesewert zugeordnet wird und wobei k > M ist.
• Wie bereits angegeben wurde, werden einem ternären Wert $z_i^{\text{'}}\mathrm{,1}\le i\le m$

  

  mindestens zwei binäre Hilfslesewerte zugeordnet.
• Wird zum Beispiel der 3-wertigen Zustandskomponente z_i ein Paar y_i1, y_i2 von Hilfslesewerten zugeordnet, dann nimmt dieses Paar von binären Hilfslesewerten nur drei von vier grundsätzlich möglichen binären Werten an.
• Der Codierer 12 ist so ausgeführt, dass er Prüfbits c₁,...,c_l so bestimmt, dass c₁,...,c_l $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  das Codewort eines Fehlerkorrekturcodes C ist, wenn kein Fehler aufgetreten ist. Wie dargelegt wurde, nehmen die Paare von Hilfslesewerten $\left[y_1^{\text{'}},y_2^{\text{'}}\right],\left[y_3^{\text{'}},y_4^{\text{'}}\right],\dots$

  

  jeweils nur drei verschiedene Werte von den vier jeweils grundsätzlich möglichen binären Werten an, sodass jedes dieser Paare einem Speicherzustand einer ternären Speicherzelle zugeordnet werden kann.
• Im Gegensatz dazu können die Paare von Prüfbits, zum Beispiel [c₁, c₂], [c₃, c₄],..., in Abhängigkeit von dem Wert der Datenbits eine beliebige von den möglichen vier verschiedenen Wertekombinationen annehmen, wie ersichtlich wird, wenn konkrete Codes, wie z.B. lineare Codes, betrachtet werden, und wie nachfolgend für eine Ausführungsform erläutert wird. Die Prüfbits sind hier so festgelegt, dass sie eine XOR-Kombination der entsprechenden Bits der Hilfslesewerte entsprechend dem verwendeten Code C sind.
• Wie oben angegeben wurde, werden die Prüfbits der Hilfslesewerte, die durch den Codierer erzeugt wurden, gemäß einer Ausführungsform jeweils in einer separaten Speicherzelle gespeichert, während zum Beispiel Tripel von Datenbits in zwei ternären Speicherzellen gespeichert werden können, sodass ein Fehler in einer Speicherzelle, die ein Prüfbit speichert, nur ein einziges Prüfbit beeinträchtigen kann. Da die Anzahl der Prüfbits oftmals gering im Vergleich zu den Datenbits oder zur Anzahl der Hilfslesewerte ist, ist auch der erforderliche Aufwand zum Speichern eines jeden der Prüfbits in einer separaten Speicherzelle gering.
• 5. Es kann ein Korrektor Cor 17 mit l ersten binären Eingängen und k zweiten binären Eingängen und k binären Ausgängen vorhanden sein, der so ausgelegt ist, dass der Korrektor Cor 17 in Abhängigkeit von den möglicherweise fehlerhaften binären Prüfbits $c\text{'}=c_1^{\text{'}},\dots ,c_l^{\text{'}},$

  

  die an seinen ersten Eingängen eingegeben wurden, und in Abhängigkeit von seinen möglicherweise fehlerhaften binären Hilfslesewerten $y\text{'}=y_1^{\text{'}},\dots ,y_k^{\text{'}},$

  

  die an seinen k binären Eingängen eingegeben wurden, an seinen k binären Ausgängen einen Korrekturvektor mit k Komponenten e = e₁,...e_k ausgibt, um die Bits $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  der Hilfslesewerte zu korrigieren. Dann werden die Korrekturbits e₁, ..., e_k hier als ein Korrekturfehler e = e₁, ..., e_k beschrieben.
• Beim Lesen aus dem Speicher Sp 13 wird der Datenausgang der Speicherzelle Spc_j für j = 1,...,1 an den Eingang eines Unterschaltkreises tb_j 15_j angeschlossen, dessen Ausgang an den j-ten Eingang der l ersten Eingänge des Korrektors Cor 17 angeschlossen ist. Der Unterschaltkreis tb_j 15_j transformiert den möglicherweise fehlerhaften ternären Wert $c_j^{t\text{'}},$

  

  der durch die Speicherzelle Spc_j ausgegeben wurde, in den binären Wert $c_j^{\text{'}}=t{b}_j\left(c_j^{t\text{'}}\right).$

  
• 6. Es kann ein Kombinationsschaltkreis Vkn 18 mit 2·k binären Eingängen und k binären Ausgängen vorhanden sein, der bei der Eingabe von $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  an seinen ersten k Eingängen und von e₁, ..., e_k an seinen zweiten k Eingängen die korrigierten Hilfslesewerte $$y^{cor}=y_1^{cor},\dots ,y_k^{cor}=\left[\begin{array}{ccc}{y}_1^{\text{'}}& o{p}_1& e_1\end{array}\right],\dots ,\left[\begin{array}{ccc}{y}_k^{\text{'}}& o{p}_k& e_k\end{array}\right]=\begin{array}{ccc}y\text{'}& op& e\end{array}$$

  

  an seinem k-Bit-Ausgang ausgibt, wobei op₁,... ,op_k jeweils eindeutig umkehrbare binäre Operationen sind.
• Hierbei sind der Korrektor Cor 17 und der Kombinationsschaltkreis Vkn 18 so ausgeführt, dass $$y=y_1,\dots ,y_k=\left[\begin{array}{ccc}{y}_1^{\text{'}}& o{p}_1& e_1\end{array}\right],\dots \left[y_k^{\text{'}}o{p}_k{e}_k\right]=\begin{array}{ccc}y\text{'}& op& e\end{array}$$

  
• Anwendung findet, wenn ein Fehler vorliegt, der durch den Code C korrigiert werden kann. Die Bits y₁,...,y_k werden hier durch die anschließenden Transformationen der Datenbits x₁,...,x_n durch die Unterschaltkreise BT 11 und LH 16 zu $$y_1,\dots ,y_k=LH\left[BT\left(x_1,\dots ,x_n\right)\right]$$

  

  bestimmt.
• 7. Es kann ein Unterschaltkreis BB 19 vorhanden sein, um die k bit-korrigierten binären Hilfslesewerte $x_1^{cor},\dots x_n^{cor}=BB\left(y_1^{cor},\dots ,y_k^{cor}\right),$

  

  in die korrigierten binären Ausgabewerte $$x_1^{cor},\dots ,x_n^{cor}=BB\left(y_1^{cor},\dots ,y_k^{cor}\right),$$

  

  zu transformieren, wobei $x_1^{cor},\dots ,x_n^{cor}=x_1,\dots ,x_n$

  

  gilt, wenn ein Fehler vorliegt, der durch den Code C korrigiert werden kann.
• Die Unterschaltkreise BT 11, LH 16 und BB 19 sind so ausgelegt, dass $$BB\left\{LH\left[BT\left(x_1,\dots ,x_n\right)\right]\right\}=x_1,\dots ,x_n$$

  

  gilt, sodass die anschließenden Transformationen der Datenbits x₁,...,x_n durch die Unterschaltkreise BT 11, LH 16 und BB 19 die Datenbits wiederherstellen.
• Ist kein Fehler aufgetreten, dann wird an den k Ausgängen des Korrektors Cor 17 ein Nullkorrektur-Vektor $e^0=e_1^0,\dots ,e_k^0$

  

  mit $y_{i}o{p}_i{e}_i^0=y_1$

  

  ausgegeben.
• Die nachfolgenden Beispiele stellen Ausführungsformen mit geringfügigen Abänderungen bereit:
• Der Codierer Cod 12 kann so abgewandelt werden, dass er die Prüfbits c₁,...,c_l so bestimmt, dass $c^{i1},\dots ,c_l^{il}$
  
  und $y_1^{j1},\dots ,y_k^{jk}$
  
  mit $y_1,\dots ,y_k=LH\left[Tr1\left(x_1,\dots ,x_n\right)\right]$
  
  ein Codewort eines Fehlerkorrekturcodes C mit k Datenbits und l Prüfbits bilden.
• Hierbei ist $y_j^0={\overline{y}}_j$

  

  und $y_j^1=y_j$

  

  und dementsprechend $c_j^0={\overline{c}}_j$

  

  und $c_j^1=c_j,$

  

  sodass die Komponenten der Hilfslesewerte und die Prüfbits entweder invertiert oder nicht invertiert bereitgestellt werden können.
• Der Korrektor Cor 17 kann zum Beispiel durch Inverter, die an die einzelnen Ausgänge desselben angeschlossen sind, so abgewandelt werden, dass er den Korrekturvektor in der Form $e_1^{i1},\dots ,e_k^{ik}$

  

  bereitstellt.
• Wenn alle Bits des Korrekturvektors nicht invertiert bereitgestellt werden und wenn auch alle Hilfslesewerte nicht invertiert bereitgestellt werden, dann können die Operationen op_i so gewählt werden, dass sie eine XOR-Operation ⊕ sind. Wenn alle Bits des Korrekturvektors invertiert bereitgestellt werden und wenn alle Hilfslesewerte nicht invertiert bereitgestellt werden, dann können die Operationen op_i so gewählt werden, dass sie eine XNOR-Operation sind.
• In einer Ausführungsform kann es ferner möglich sein, die Ordnung der verschiedenen Bits zu vertauschen.
• Um die Beschreibung so einfach verständlich wie möglich zu machen, werden im Weiteren die Prüfbits, die Bits des Korrekturvektors und die Bits der Hilfslesewerte als nicht invertiert angesehen. In anderen Ausführungsformen können Bits des Korrekturvektors und/oder die Bits der Hilfslesewerte invertiert sein.
• Wenn der Fehlerkorrekturcode C ein linearer Code ist, der durch eine (k, k+l)-Generatormatrix oder eine G-Matrix G = (l_k, P_k,l) gekennzeichnet werden kann, dann gilt das Folgende: $$c=c_1,\dots ,c_l=Cod\left(x_1,\dots ,x_n\right)=\left(y_1,\dots ,y_k\right)\cdot P=LH\left[BT\left(x_1,\dots ,x_n\right)\right]\cdot P,$$

  

  wobei l_k die k-dimensionale binäre Einheitsmatrix und P_k,l eine binäre (k, l)-Matrix ist, die als die Paritätsmatrix des Codes C bezeichnet wird. In diesem Fall ergeben sich die Prüfbits c₁,...,c_l auch durch Multiplikation der fehlerfreien Hilfslesewerte y₁,...,y_k, die aus den Datenwerten x₁,...,x_n, bestimmt wurden, mit der Paritätsmatrix P. Wie in 2 dargestellt ist, weist der Codierer Cod 12 dann einen linearen Schaltkreis Lin 21 nachgeordnet zu dem Unterschaltkreis LH 22 und dem Unterschaltkreis BT 23 auf. Der Unterschaltkreis LH 22 ist gleich dem Unterschaltkreis LH 16 von 1d, und der Unterschaltkreis BT 23 ist gleich dem Unterschaltkreis BB 11 von 1d. Der Unterschaltkreis Lin 21 führt die Multiplikation der fehlerfreien Hilfslesewerte y₁,...,y_k = LH[BT(x₁,...,x_n)] mit der Paritätsmatrix P aus.
• Ein Fachmann kann die Reihenschaltung der Schaltkreise von LH und BT zusammen optimieren.
• Der Korrektor Cor 17 ist so ausgelegt, dass im Falle eines Fehlers, der durch den Code C in den Hilfslesewerten $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und den Prüfbits korrigiert werden kann, $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  durch die Korrekturbits e₁,... ,e_k der Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  für den betrachteten Fehlerkorrekturcode C bestimmt wird, wobei $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  möglicherweise fehlerhafte Hilfslesewerte sind, die durch den Schaltkreis LH 16 bestimmt wurden, der möglicherweise fehlerhafte Zustandswerte $z_1^{\text{'}}\dots ,z_m^{\text{'}},z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}$

  

  aus dem Speicher 13 liest. Die Bits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  sind die Prüfbits, die nach dem Lesen aus dem Speicher 13 möglicherweise fehlerhaft sind.
• Nun soll die Funktionsweise der Schaltung von 1d beschrieben werden. Die Folge x₁,...,x_n von binären Daten, die zu speichern ist, wird sowohl dem n-Bit-Eingang des Unterschaltkreises BT 11 als auch dem n-Bit-Eingang des Codierers Cod 12 zugeführt. Der Unterschaltkreis BT 11 gibt an seinen M Ausgängen die Werte z₁,...,z_m aus, die im Speicher Sp 13 zu speichern sind. Hierbei sind die Werte z₁,....z_m jeweils Analogwerte, die in Abhängigkeit von ihrer Zuordnung zu einem von drei verschiedenen, sich nicht überlappenden Intervallen als drei verschiedene Werte, z.B. als ternäre Werte, interpretiert werden.
• Um hervorzuheben, dass diese Werte ternäre oder binäre Werte sind, werden ternäre Werte als ter₁ , ter₂ , ter₃ oder als 0_ter , 1_ter , 2_ter gekennzeichnet, während binäre Werte als 0_bin und 1_bin gekennzeichnet werden. Werden ternäre Werte oder Zustände in unterschiedliche Speicherzellen A und B geschrieben oder aus ihnen gelesen, dann werden sie auch als A₀, A₁, A₂ oder B₀, B₁, B₂ gekennzeichnet, damit sie besser unterschieden werden können.
• Hierbei werden die ternären Werte 0_ter , 1_ter , 2_ter so gekennzeichnet, dass die Analogwerte, die 0_ter und 1_ter entsprechen, zu Intervallen gehören, die aneinander angrenzen, ebenso wie die Analogwerte, die 1_ter und 2_ter entsprechen, auch zu aneinander angrenzenden oder benachbarten Intervallen gehören. Insofern sind die ternären Werte 0_ter und 1_ter wie auch die ternären Werte 1_ter und 2_ter benachbarte Werte. Die ternären Werte 0_ter und 2_ter sind nicht benachbart.
• Die ternären Werte z₁,...z_m werden in Speicherzellen des Speichers Sp 13 mit ternären Zuständen gespeichert.
• Die Ausgabewerte z₁₊₁,...,z_M des Unterschaltkreises BT 11 sind solche Ausgabewerte, die nur jeweils höchstens zwei verschiedene Werte annehmen. Es ist hierbei möglich, dass z_j für j ∈ {m + 1,..., M} zwei von den drei grundsätzlich möglichen drei ternären Werten annimmt, zum Beispiel die ternären Werte 0_ter und 2ter, oder auch zwei binäre Werte 0 und 1.
• Wenn z_j die binären Werte 0, 1 annimmt, dann kann z_j in einer binären Speicherzelle des Speichers Sp 13 gespeichert werden. z_j kann auch in einer ternären Speicherzelle des Speichers Sp 13 gespeichert werden. Dann werden nur zwei verschiedene ternäre Werte in die entsprechende ternäre Speicherzelle geschrieben. Auf einem möglichen Fehler beruhend kann von der betrachteten Speicherzelle im Prinzip auch der dritte Speicherzustand angenommen werden.
• Die Speicherzellen zum Speichern der Werte z₁,...,z_m sind somit Speicherzellen, deren Zustände ternäre Werte annehmen können, und die Speicherzellen zum Speichern der Werte z_m+1,...,z_M sind Speicherzellen, deren Zustände mindestens zwei verschiedene Werte annehmen können.
• Der Codierer Cod 12 gibt an seinem l Bit breiten Ausgang l binäre Prüfbits c₁,...,c_l aus, die auch im Speicher Sp 13 in Speicherzellen gespeichert werden können, die mindestens zwei verschiedene Zustände annehmen können.
• In Abhängigkeit von der Ausführung können binäre Speicherzellen oder ternäre Speicherzellen verwendet werden, deren Zustand beim Schreiben nur zwei verschiedene Werte annimmt.
• In 1d ist der Fall dargestellt, dass die Prüfbits c₁,...c_l, die durch den Codierer 12 ausgegeben wurden, in ternären Speicherzellen gespeichert werden.
• Für j = 1,...,l wird der j-te Ausgang des Codierers Cod 12, der die binären Werte c_j überträgt, dem Eingang eines Unterschaltkreises bt_j 14j zugeführt, der an seinen Ausgängen einen entsprechenden ternären Wert $c_j^t=b{t}_j\left(c_j\right)$

  

  ausgibt, der beim Schreiben in der ternären Speicherzelle Spc_j gespeichert wird. Wenn kein Fehler vorliegt, dann können nur zwei der möglichen drei ternären Werte als Zustände der Speicherzelle Spc_j auftreten. Infolge eines Fehlers kann auch der dritte mögliche dritte ternäre Wert als ein Zustand gespeichert werden.
• Beim Lesen werden aus dem Speicher Sp 13 die möglicherweise fehlerhaften Werte $z_1^{\text{'}},\dots ,z_m^{\text{'}},z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}$

  

  und die möglicherweise fehlerhaften Prüfbits $c_1^{t\text{'}},\dots ,c_l^{t\text{'}}$

  

  gelesen, die sich von den entsprechenden korrekten Werten aufgrund von Fehlern unterscheiden können, die zum Beispiel während des Speicherns aufgetreten sein können.
• Für j = 1,...,1 wird der Ausgang der Speicherzelle Spc_j , der beim Lesen das Signal $c_j^{t\text{'}}$

  

  überträgt, an den Eingang des Unterschaltkreises tb_j 15j angeschlossen, der das ternäre Signal $c_j^{t\text{'}}$

  

  in das binäre Signal $c_j^{\text{'}}=t{b}_j\left(c_j^{t\text{'}}\right)$

  

  transformiert.
• Wenn kein Fehler aufgetreten ist, dann wird das Prüfbit c_j durch den Codierer am Ausgang des Unterschaltkreises tb_j 15j bereitgestellt, der an den j-ten Eingang von den ersten l Eingängen des Korrektors Cor 17 angeschlossen ist.
• Die Werte $z_1^{\text{'}},\dots ,z_m^{\text{'}},z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}$

  

  die aus dem Speicher Sp 13 gelesen wurden, werden durch den Unterschaltkreis LH 16 in k binäre Hilfslesewerte $y\text{'}=y_1^{\text{'}},\dots y_k^{\text{'}}$

  

  transformiert.
• Die binären Hilfslesewerte $y\text{'}=y_1^{\text{'}},\dots y_k^{\text{'}}$

  

  werden in die zweiten k binären Eingänge des Korrektors Cor 17 eingegeben.
• Der Korrektor Cor 17 gibt an seinen k binären Ausgängen die Korrekturwerte e = e₁,... ,e_k für die Hilfslesewerte $y\text{'}=y_1^{\text{'}},\dots y_k^{\text{'}}$

  

  aus, die in der Kombinationsschaltung Vkn 18 in die korrigierten Hilfslesewerte $$y^{cor}=y_1^{cor},\dots ,y_k^{cor}=\left[\begin{array}{ccc}{y}_1^{\text{'}}& o{p}_1& e_1\end{array}\right],\dots ,\left[\begin{array}{cc}{y}_1^{\text{'}}& o{p}_k{e}_k\end{array}\right]$$

  

  korrigiert werden und die in den Unterschaltkreis BB 19 eingegeben werden.
• Der Unterschaltkreis BB 19 transformiert die korrigierten Hilfslesewerte $y^{cor}=y_1^{cor},\dots ,y_k^{cor}$

  

  in die korrigierten Ausgabewerte $$x^{cor}=x_1^{cor},\dots ,x_n^{cor}=BB\left(y_1^{cor},\dots ,y_k^{cor}\right).$$

  
• Liegt kein Fehler vor, dann gilt das Folgende: $$z_1^{\text{'}},\dots ,z_M^{\text{'}}=z_1,\dots ,z_M,$$

  

  $$c_1^{\text{'}},\dots ,c_l^{\text{'}}=c_1,\dots ,c_l,$$

  

  $$y_1^{\text{'}},\dots ,y_k^{\text{'}}=y_1,\dots ,y_k=LH\left(z_1,\dots ,z_M\right)=LH\left[BT\left(x_1,\dots ,x_n\right)\right],$$

  

  $$e=e_1,\dots ,e_k=\underset{k}{\underbrace{\mathrm{0,}\dots \mathrm{,0,}}}$$

  

  $$y_1^{cor},\dots ,y_k^{cor}=y_1,\dots ,y_k$$

  

  und $$x^{cor}=x_1^{cor},\dots ,x_n^{cor}=x_1,\dots ,x_n=x,$$

  

  und die Ausgabe der gespeicherten Folge x ist fehlerfrei.
• Wenn in den Daten, die aus dem Speicher Sp 13 gelesen wurden, Fehler auftreten, dann ist die Ausgabe der gespeicherten Folge x^cor fehlerfrei, wenn die Fehler in den Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  und die Fehler, die durch die Fehler in den Ausgabewerten $z_1^{\text{'}},\dots ,z_M^{\text{'}}$

  

  in den binären Hilfslesewerten $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  verursacht wurden, durch den Code C korrigierbar sind und wenn die Fehler korrigiert sind.
• Die Korrektur wird durch den Korrektor Cor 17 ausgeführt, der einen k-stelligen Korrekturwert e = e₁,...,e_k bildet, der von den Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}},$

  

  die aus dem Speicher Sp 13 gelesen wurden, und den Hilfslesewerten $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  abhängt, wobei der Korrektor Cor 17 die Korrekturwerte e₁,...,e_k bildet, die im Kombinationsschaltkreis Vkn 18 komponentenweise mit $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  kombiniert werden, wobei die Hilfslesewerte $y^{cor}=y_1^{cor},\dots ,y_k^{cor}$

  

  durch den Unterschaltkreis BB 19 in die n-stellige binäre Ausgabefolge $x_1^{cor},\dots ,x_n^{cor}$

  

  transformiert werden.
• Treten Speicherfehler auf, dann können sich die ternären Zustände der Speicherzellen verändern. Wie oben beschrieben wurde, wird die Korrektur von möglichen Speicherfehlern des ternären Speichers Sp 13 ausgeführt, indem die binären Hilfslesewerte $y^{\text{'}}=y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  unter Verwendung binärer Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}},$

  

  korrigiert werden. Die binären Hilfslesewerte werden aus dem ternären Speicher mit möglicherweise fehlerhaften ternären Zustandswerten $z_1^{\text{'}},\dots ,z_M^{\text{'}}$

  

  gelesen. Ausführungsformen entsprechend werden die zugehörigen binären Prüfbits für die Hilfslesewerte durch den Codierer Cod 12 direkt als binäre Prüfbits c₁,...,c_l aus der binären Eingabefolge x₁,...,x_n gebildet.
• Ausführungsformen entsprechend werden sie in einer separaten Speicherzelle als ternäre Werte $c_1^t,\dots ,c_l^t$

  

  gespeichert und aus den Speicherzellen Spc₁,...,Spc_l als möglicherweise fehlerhafte ternäre Werte $c_1^{t\text{'}},\dots ,c_l^{t\text{'}}$

  

  gelesen und durch die Unterschaltkreise tb₁ ,...,tb_l in möglicherweise fehlerhafte Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  transformiert.
• Es sollte hier wieder angemerkt werden, dass ein Paar von binären Hilfslesewerten, das einem ternären Speicherzustand zugeordnet ist, nur drei verschiedene binäre Werte annimmt und somit als Information aus einer einzigen ternären Speicherzelle gelesen werden kann. Ein Paar von binären Prüfbits nimmt jedoch im Allgemeinen vier verschiedene Werte an, sodass die binären Prüfbits entsprechend den Ausführungsformen jeweils in einer separaten Speicherzelle (ternär oder binär) gespeichert werden.
• Somit ist es für die Fehlerkorrektur in einem Dreiwertspeicher möglich, binäre Fehlerkorrekturcodes, wie z.B. Hamming-Codes, binäre Hsiao-Codes, binäre BCH-Codes, als Fehlerkorrekturcodes in ternären Speichern sinnvoll zu verwenden.
• Ein Fachmann wird verstehen, dass äquivalente Umformungen, wie zum Beispiel das Invertieren von Bits in der Schaltung Cir₁ , das Wesen der Ausführungsformen nicht verändern. So ist es zum Beispiel möglich, dass der Korrektor Corr 17 teilweise invertierte Komponenten ausgibt, statt die Komponenten e₁,... ,e_k des Korrekturvektors e für die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  auszugeben, so z.B. anstelle der Komponente e₁, die Komponente e ₁, die dann mit $y_1^{\text{'}}$

  

  zu $y_1^c=\overline{y_1^{\text{'}}\oplus {\overline{e}}_1}$

  

  kombiniert wird. Wenn zum Beispiel die Kombination op₁ ursprünglich als eine XOR-Operation oder -Kombination realisiert wird, dann ist sie durch eine XNOR-Operation zu ersetzen, wenn die Komponente e₁ durch die Komponente e ₁ ersetzt wird.
• Ebenso ist es zum Beispiel möglich, dass der Codierer Cod 12 teilweise invertierte Prüfbits ausgibt, deren Inversion durch die Ausführung des Korrektors Corr 17 ausgeglichen wird.
• Abgesehen davon ist es zum Beispiel möglich, die verschiedenen Schaltkreisteile im Verbund zusammen zu optimieren, in der Art der Verwendung einer Hardwarebeschreibungssprache, wie es beim Schaltungsentwurf üblich ist.
• 1e zeigt eine Schaltung gemäß einer Ausführungsform, die eine Schaltung gemäß 1d aufweist, die durch einen Fehlererkennungsschaltkreis Det 120 ergänzt ist. In der Ausführungsform von 1e ist der Kombinationsschaltkreis Vkn 18 von 1d als ein XOR-Schaltkreis 18a realisiert.
• Die Unterschaltkreise von 1e, die den Unterschaltkreisen in 1d entsprechen, werden mit den gleichen Bezugsziffern gekennzeichnet und wurden oben bereits beschrieben. Der Fehlererkennungsschaltkreis Det 120 weist k+l binäre Eingänge und einen r Bit breiten binären Ausgang auf, der das Fehlersignal E überträgt, wobei r ≥ 1 ist. k erste Eingänge des Fehlererkennungsschaltkreises sind mit den k Ausgängen des Unterschaltkreises LH 16 verbunden, welche die Hilfslesewerte $y_1=y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  übertragen. Die weiteren l binären Eingänge sind mit den Ausgängen der Unterschaltkreise tb₁ , 151..., tb_l, 15l verbunden, die beim Lesen die ausgelesenen Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  übertragen.
• Der r Bit breite Ausgang des Fehlererkennungsschaltkreises Det 120 überträgt ein Fehlersignal E, wobei der Wert des Fehlersignals E anzeigt, ob $y_1^{\text{'}},\dots ,y_k^{\text{'}},c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  , ein Codewort des Codes C (nicht erkennbarer Fehler) oder ob $y_1^{\text{'}},\dots ,y_k^{\text{'}},c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  kein Codewort des Codes C (erkennbarer Fehler) ist.
• Wenn zum Beispiel r = 1 ist, dann kann der Fehlererkennungsschaltkreis Det so ausgelegt sein, dass E = 0 anzeigt, dass kein erkennbarer Fehler in den Hilfslesewerten $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und den Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  vorhanden ist, und dass E = 1 anzeigt, dass ein erkennbarer Fehler in diesen Bits vorliegt.
• Wenn zum Beispiel r = 2 ist, dann kann der Wert E = (1,0) oder E = (0,1) anzeigen, dass kein erkennbarer Fehler aufgetreten ist, und der Wert E = (0,0) oder E = (1,1) kann anzeigen, dass ein erkennbarer Fehler aufgetreten ist.
• Es ist ferner möglich, den Fehlererkennungsschaltkreis Det so zu gestalten, dass das ausgegebene Fehlersignal E für die verschiedenen Fehlerarten, wie 1-Bit-Fehler, 2-Bit-Fehler, ..., unterschiedlich ist, wie es für einen Fachmann für verschiedene Codes offensichtlich ist und wie nachfolgend für einen konkreten Code beschrieben wird.
• Der Fehlererkennungsschaltkreis Det 120 und der Korrektor Korr 16 weisen die gleichen Eingabewerte auf, und sie können auch zusammen optimiert werden, wie es beim Schaltungsentwurf üblich ist, und können automatisch durch einen Entwurfscompiler ausgeführt werden, wenn der Entwurf zum Beispiel unter Verwendung einer Hardwarebeschreibungssprache ausgeführt wird.
• Nun wird das Ausbilden der Hilfslesewerte $$y\text{'}=y_1^{\text{'}},\dots y_k^{\text{'}}=LH\left(z_1^{\text{'}},\dots ,z_m^{\text{'}},z_{m+1}^{\text{'}},\dots ,z_m^{\text{'}}\right)$$

  

  durch einen Unterschaltkreis LH 16 beschrieben.
• Zum Beispiel kann durch den Unterschaltkreis LH 16 jeder ternären Komponente $z_i^{\text{'}}$

  

  mit i ∈ {1,..., M} ein t_i-Tupel $L\left(z_i^{\text{'}}\right)$

  

  von binären Werten zugeordnet werden, wobei die Hilfslesewerte $$y\text{'}=y_1^{\text{'}},\dots ,y_k^{\text{'}}=L^1\left(z_1^{\text{'}}\right),\dots ,L^M\left(z_M^{\text{'}}\right)$$

  

  gebildet werden.
• Hierbei ist 2 ≤ t_i für 1 ≤ i ≤ m und 1 ≤ t_i für m + 1 ≤ i ≤ M. Wenn zum Beispiel t_i = 2 ist, dann kann eine derartige Zuordnung von $z_i^{\text{'}}$

  

  zu einem Tupel $L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)$

  

  von binären Werten einfach durch eine komponentenweise Analog-Digital-Wandlung realisiert werden. Somit kann zum Beispiel ein ternärer Wert einer Komponente $z_i^{\text{'}},$

  

  die einen analogen physikalischen Wert darstellt und zu einem bestimmten nichtüberlappenden Intervall gehört, einfach in zwei binäre Werte digitalisiert werden.
• Für q = 3 mögliche Werte kann das einfach unter Verwendung eines q - 1 = 2-Komparators mit Referenzwerten R₁ , R₂ mit R₂ < R₁ ausgeführt werden. Wenn $z_i^{\text{'}}>R_1$

  

  ist, dann ist $L_1^i\left(z_i^{\text{'}}\right)=1.$

  

  Wenn $z_i^{\text{'}}\le R_1$

  

  dann $L_1^i\left(z_i^{\text{'}}\right)=\mathrm{0,}$

  

  wenn $z_i^{\text{'}}>R_2,$

  

  dann $L_2^i\left(z_i^{\text{'}}\right)=\mathrm{1,}$

  

  wenn $z_i^{\text{'}}\le R_2,$

  

  dann $L_1^i\left(z_i^{\text{'}}\right)=0$

  

  Auf diese einfache Weise kann einem Wert $z_i^{\text{'}}$

  

  ein Tupel von binären Werten zugeordnet werden, die als Hilfslesewerte bezeichnet werden, sodass das Folgende gilt: $$L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)=\mathrm{0,0}\text{ f}\ddot{\text{u}}\text{r }{z}_i^{\text{'}}\le R_2$$

  

  $$L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)=\mathrm{0,1}\text{ f}\ddot{\text{u}}\text{r }{R}_2<z_i^{\text{'}}\le R_1$$

  

  $$L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)=\mathrm{1,1}\text{ f}\ddot{\text{u}}\text{r }{z}_i^{\text{'}}\le R_1.$$

  
• In diesem Fall ergibt sich eine binäre Codierung der Analogwerte mit der Besonderheit, dass zwei Analogwerten, die sich hinsichtlich des Analogwerts nur geringfügig unterscheiden und die zu benachbarten Intervallen gehören, digitale Tupel zugeordnet werden, die sich in nur einem Bit unterscheiden. Eine derartige Zuordnung von Analogwerten zu Digitalwerten wird üblicherweise von Fachleuten, die sich bei der Digitalisierung von Analogwerten auskennen, so verwendet, dass sich bei einer kleinen Abänderung der Analogwerte der zugeordnete Digitalwert nur um ein Bit verändert, was zum Beispiel in Steinbuch, K., Rupprecht, W. Nachrichtentechnik, Springer Verlag, Berlin/ Heidelberg/ New York 1967, Seite 339, vorgeschlagen wurde.
• Eine weitere Zuordnungsmöglichkeit kann zum Beispiel sein, dass einem bestimmten ternären Wert $z_i^{\text{'}}$

  

  auch durch eine Analog-Digital-Umwandlung ein Tripel von binären Hilfslesewerten $L^i\left(z_i^i\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right),L^i\left(z_i^{\text{'}}\right)$

  

  zugeordnet wird, wobei die verschiedenen Tripel einen 1-von-3-Code bilden.
• Das kann zum Beispiel auch unter Verwendung zweier Vergleiche mit zwei Referenzwerten R₁ , R₂ mit R₂ < R₁ erfolgen.
• Wenn $z_i^{\text{'}}>R_1$

  

  ist, dann kann $L\left(z_i^{\text{'}}\right)$

  

  auf 1,0,0 festgelegt werden. Wenn $R_2<z_i^{\text{'}}\le R_1$

  

  R₂ ist, dann kann $L\left(z_i^{\text{'}}\right)$

  

  auf 0,1,0 festgelegt werden, und wenn $z_i^{\text{'}}\le R_2$

  

  ist, dann kann $L\left(z_i^{\text{'}}\right)$

  

  auf 0,0,1 festgelegt werden. Auf diese einfache Weise wird dann einem ternären Wert $z_i^{\text{'}}$

  

  ein Tripel von binären Werten so zugeordnet, dass jedes der Tripel von binären Werten genau eine 1 aufweist und das Folgende gilt: $$L\left(z_i^{\text{'}}\right)=\mathrm{1,0,0}\text{ f}\ddot{\text{u}}\text{r }{z}_i^{\text{'}}>R_1$$

  

  $$L\left(z_i^{\text{'}}\right)=\mathrm{0,1,0}\text{ f}\ddot{\text{u}}\text{r }{R}_2<z_i^{\text{'}}\le R_1$$

  

  $$L\left(z_i^{\text{'}}\right)=\mathrm{0,0,1}\text{ f}\ddot{\text{u}}\text{r }{z}_i^{\text{'}}\le R_2.$$

  
• In 1f ist dargestellt, dass der Speicher Sp 13 einen ternären Speicher Spter 131 von Speicherzellen, die drei verschiedene Werte annehmen können, und einen binären Speicher Sp_bin 132 von Speicherzellen aufweist, die zwei verschiedene Werte annehmen können. Die Ausgänge des Codierers Cod 12, welche die binären Prüfbits c = c₁,...,c_l übertragen, sind beim Schreiben direkt mit den Dateneingängen der entsprechenden Speicherzellen des binären Speichers Sp_bin verbunden, während beim Lesen die Datenausgänge der Speicherzellen, welche die möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  übertragen, direkt mit den entsprechenden Eingängen des Korrektors Corr 17 verbunden sind.
• 1f stellt dar, dass die Ausgabewerte z₁,...,z_m, z_m+1,...,z_M des Unterschaltkreises BT 11 in Speicherzellen des ternären Speichers Speitern 131 gespeichert werden, während die binären Ausgabewerte c₁,...,c_l des Codierers Cod 12 in Zellen des binären Speichers Spei_bin 132 gespeichert werden. In einer Ausführungsform sollte das Speichern so realisiert werden, dass die Ausgabewerte z₁,...,z_m,z_m.₊₁...,z_M des Unterschaltkreises BT 11 und die zugehörigen binären Ausgabewerte c₁,...,c_l des Codierers Cod 12 in dem Speicher Spter 131 und dem Speicher Sp_bin 132 unter derselben Adresse gespeichert werden.
• Da die Werte z_m+1, ..., z_M jeweils nur zwei verschiedene Werte annehmen, können diese Werte in einer anderen Ausführungsform auch in einem binären Speicher Sp_bin gespeichert werden.
• Es werden nun mögliche Realisierungen des Unterschaltkreises BT 11 von 1a ausführlicher erläutert.
• 3a zeigt für n = 9 und M = 6 eine mögliche Realisierung des Unterschaltkreises BT 11. An seinen neun binären Eingängen werden die binären Werte x₁, x₂, ...,x₉ eingegeben, und an seinen sechs ternären Ausgängen werden sechs ternäre Werte z₁,...,z₆ ausgegeben. Die Realisierung ist aufgebaut aus drei Unterschaltkreisen BT₁ 31, BT₂ 32 und BT₃ 33 zum Ausführen von drei Funktionen f₁ , f₂ und f₃ , wobei diese Unterschaltkreise jeweils drei binäre Eingänge und zwei ternäre Ausgänge aufweisen.
• Der Unterschaltkreis 31 führt die Funktion f₁ mit f₁ (x₁, x₂, x₃) = z₁, z₂ aus.
• Der Unterschaltkreis 32 führt die Funktion f₂ mit f₂ (x₄, x₅, x₆) = z₃, z₄ aus.
• Der Unterschaltkreis 33 führt die Funktion f₃ mit f₃ (x₇, x₈, x₉) = z₅, z₆ aus.
• Da es acht verschiedene binäre Tripel von Werten dreier Variablen und neun Tupel von Werten zweier ternärer Variablen gibt, werden die acht möglichen binären Eingabewerte jeweils durch die Funktionen f₁ , f₂ und f₃ auf jeweils acht verschiedene Paare von verschiedenen ternären Ausgabevariablen abgebildet. Das Abbilden wird so ausgeführt, dass verschiedene Tripel von binären Eingabewerten verschiedenen Tupeln von ternären Ausgabewerten entsprechen. Konkrete Ausführungen werden nachstehend erläutert.
• 3b zeigt eine weitere mögliche Realisierung des Unterschaltkreises BT 11 für n = 11 und M = 8. An seinen elf binären Eingängen werden die binären Werte x₁, x₂, ...,x₁₁ eingegeben, und an seinen acht ternären Ausgängen werden die acht ternären Werte z₁,...,z₈ ausgegeben. Die Realisierung ist aufgebaut aus vier Unterschaltkreisen BT₁ 34, BT₂ 35, BT₃ 36 und BT₄ 37 zum Ausführen von vier Funktionen f₁ , f₂ , f₃ und f₄ , wobei diese Unterschaltkreise jeweils drei binäre Eingänge und zwei ternäre Ausgänge aufweisen.
• Der Unterschaltkreis 34 führt die Funktion f₁ mit f₁ (x₁, x₂, x₃) = z₁, z₂ aus.
• Der Unterschaltkreis 35 führt die Funktion f₂ mit f₂ (x₄, x₅, x₆) = z₃, z₄ aus.
• Der Unterschaltkreis 36 führt die Funktion f₃ mit f₃ (x₇, x₈, x₉) = z₅, z₆ aus.
• Der Unterschaltkreis 37 führt die Funktion f₄ mit f₄ (x₁₀, x₁₁, 0) = z₇, z₈ aus.
• In 3b ist für den Unterschaltkreis BT₄ 37, der die Funktion f₄ (x₁₀, x₁₁) = z₇, z₈ ausführt und der von den zwei binären Variablen x₁₀, x₁₁ abhängt, ein weiterer Eingang eingezeichnet, der den konstanten Wert 0 überträgt. Dadurch soll dargestellt werden, dass der Unterschaltkreis 37 zum Beispiel aus dem Unterschaltkreis 36 zum Ausführen der Funktion f₃ abgeleitet werden kann, indem zum Beispiel der Wert der dritten Eingabevariable zum Beispiel konstant auf 0 gesetzt wird, sodass die folgende Formel gilt: $$f_4\left(x_{10},x_{11}\right)=f_3\left(x_{10},x_{11}\mathrm{,0}\right)$$

  
• 3c zeigt eine weitere mögliche Realisierung des Unterschaltkreises BT 11 für n = 8 und M = 6. An seinen acht binären Eingängen werden die binären Werte x₁, x₂,...,x₈ eingegeben, und an seinen sechs ternären Ausgängen werden die sechs ternären Werte z₁,...,z₆ ausgegeben. Die Realisierung ist aufgebaut aus vier Unterschaltkreisen BT₁ 38, BT₂ 39, BT₃ 310 und BT₄ 311 für die Ausführung von zwei Funktionen f und φ, wobei die Funktion f durch die Unterschaltkreise 38 und 39 ausgeführt wird und die Funktion φ durch die Unterschaltkreise 310 und 311 ausgeführt wird. Die Unterschaltkreise 38 und 39 zur Ausführung der Funktion f weisen drei binäre Eingänge und zwei ternäre Ausgänge auf. Die Unterschaltkreise 310 und 311 zur Ausführung der Funktion φ weisen jeweils einen binären Eingang und einen Ausgang auf, der zwei verschiedene Werte annehmen kann.
• Die Unterschaltkreise 38 und 39 führen die gleiche Funktion f mit f (x₁, x₂, x₃) = z₁, z₂ und f (x₄, x₅, x₅) = z₃, z₃ aus, und die Unterschaltkreise 310 und 311 führen jeweils die Funktion φ mit φ(x₇) = z₅ und φ(x₈) = z₆ aus. Hier gilt das Folgende: $${\text{z}}_{\text{m}+1}={\text{z}}_5{\text{ und z}}_{\text{M}}={\text{z}}_6.$$

  
• Dementsprechend können die Schaltkreise 310 und 311 zur Ausführung der Funktion φ so eingerichtet sein dass zum Beispiel φ(0_bin) = 0_ter und φ(1_bin) = 2_ter oder φ(0_bin) = 0_ter und φ(1_bin) = 1_tern = 1_bin ist. Ist φ(1_bin) = 2_tern, dann wird der binäre Wert 1_bin durch die Unterschaltkreise 310 und 311 für das Ausführen der Funktion φ in den ternären Wert 2_ter transformiert, sodass die Werte z₅ und z₆, die an dem jeweiligen Ausgang des Unterschaltkreises 210 und 211 ausgegeben wurden, in die Speicherzellen des Speichers Sp 13 eingespeichert werden, dessen Zustände ternäre Werte annehmen.
• Wenn φ(1_bin) = 1_ter = 1_bin ist, dann können die Werte z₅ und z₆, die am Ausgang der Unterschaltkreise ausgegeben wurden, beide in Speicherzellen des Speichers Sp 13, die ternäre Werte annehmen, wie auch in Speicherzellen, die binäre Werte annehmen, gespeichert werden.
• Die Hilfslesewerte $y\text{'}=y_1^{\text{'}},\dots ,y_k^{\text{'}},$

  

  $$y\text{'}=y_1^{\text{'}},\dots ,y_k^{\text{'}}=LH\left(z_1^{\text{'}}\dots ,z_m^{\text{'}},z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}\right)$$

  

  werden durch den Unterschaltkreis LH 16 aus den Zustandswerten $z_1^{\text{'}}\dots ,z_m^{\text{'}},z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}$

  

  gebildet, die aus dem Speicher Sp 13 ausgegeben wurden.
• In 4 ist dargestellt, wie der Unterschaltkreis LH 16 zum Ausbilden der Hilfslesewerte in einer Ausführungsform aus M Unterschaltkreisen LH¹ 161,..., LH^m 16m, LH^m+1, 16(m + 1), ..., LH^M 16M aufgebaut sein kann.
• In der Ausführungsform, die durch 4 dargestellt ist, wird ein t_i -Tupel $L^i\left(z_i^{\text{'}}\right)$

  

  von binären Werten für i = 1, ..., M durch den Unterschaltkreis LHⁱ 16i mit der Komponente $z_i^{\text{'}}$

  

  verknüpft, wobei die binären Werte, die die Hilfslesewerte bilden, $$y\text{'}=y_1^{\text{'}},\dots ,y_k^{\text{'}}=L^1\left(z_1^{\text{'}}\right),\dots ,L^M\left(z_M^{\text{'}}\right)$$

  

  sind.
• Hier ist 2 ≤ t_i für 1 ≤ i ≤ m und 1 ≤ t_i für m + 1 ≤ i ≤ M.
• Zuerst wird der Fall betrachtet, dass 1 ≤ i ≤ m ist.
• Wenn zum Beispiel t_i = 2 oder i = 1, ..., m ist, dann kann eine derartige Zuordnung von $z_i^{\text{'}}$

  

  zu einem Tupel $L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i\right)$

  

  von binären Hilfslesewerten einfach durch eine Analog-Digital-Umwandlung von z_i mithilfe eines Unterschaltkreises LHⁱ 16i ausgeführt werden. So kann zum Beispiel ein ternärer Wert einer Komponente $z_i^{\text{'}},$

  

  die einen analogen physikalischen Wert darstellt und zu einem bestimmten nicht überlappenden Intervall gehört, einfach in zwei binäre Werte digitalisiert werden.
• Das kann zum Beispiel einfach unter Verwendung zweier Komparatoren erfolgen, die Referenzwerte R₁ , R₂ mit R₂ < R₁ aufweisen. Ist $z_i^{\text{'}}>R_1$

  

  dann ist $L_1^{\text{'}}\left(z_i^{\text{'}}\right)=1.$

  

  Ist $z_i^{\text{'}}\le R_1,$

  

  dann ist $L_1^i\left(z_i^{\text{'}}\right)=0.$

  

  Ist $z_i^{\text{'}}>R_2,$

  

  dann ist $L_2^i\left(z_i^{\text{'}}\right)=1.$

  

  Ist $z_i^{\text{'}}\le R_2,$

  

  dann ist $L_1^i\left(z_i^{\text{'}}\right)=0.$

  

  Dadurch kann ein Tupel von binären Werten mit einem Wert $z_i^{\text{'}}$

  

  verknüpft werden, wobei die binären Werte als Hilfslesewerte bezeichnet werden, sodass das Folgende gilt: $$L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)=\mathrm{0,0}\text{ für }{z}_i^{\text{'}}\le R_2.$$

  

  $$L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)=\mathrm{0,1}{\text{ für R}}_2<z_i^{\text{'}}\le R_1.$$

  

  $$L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)=\mathrm{1,1}\text{ für }{z}_i^{\text{'}}\le R_1.$$

  
• Es ist auch möglich, die Zuordnung so auszuführen, dass das Folgende gilt: $$L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)=\mathrm{0,0}\text{ für }{z}_i^{\text{'}}\le R_2.$$

  

  $$L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)=\mathrm{0,1}{\text{ für R}}_2<z_i^{\text{'}}\le R_1.$$

  

  $$L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right)=\mathrm{1,1}\text{ für }{z}_i^{\text{'}}\le R_1.$$

  
• Eine weitere Zuordnungsmöglichkeit kann zum Beispiel sein, dass einem ternären Wert $z_i^{\text{'}}$

  

  mithilfe eines Unterschaltkreises LHⁱ 16i auch durch Analog-Digital-Umwandlung ein Tripel oder binärer Wert $L^i\left(z_i^{\text{'}}\right)=L_1^i\left(z_i^{\text{'}}\right),L_2^i\left(z_i^{\text{'}}\right),L_3^i\left(z_i^{\text{'}}\right),$

  

  zugeordnet wird, wobei die verschiedenen Tripel zum Beispiel einen 1-von-3-Code bilden.
• Das kann zum Beispiel auch unter Verwendung zweier Komparatoren mit zwei Referenzwerten R₁ , R₂ mit R₂ < R₁ ausgeführt werden, wie bereits beschrieben wurde, sodass das Folgende gilt: $$L^i\left(z_i^{\text{'}}\right)=\mathrm{1,}\mathrm{0,}0\text{ für }{z}_i^{\text{'}}>R_1$$

  

  $$L^i\left(z_i^{\text{'}}\right)=\mathrm{0,}\text{ 1},0{\text{ für R}}_2<z_i^{\text{'}}\le R_1$$

  

  $$L^i\left(z_i^{\text{'}}\right)=\mathrm{0,}\mathrm{0,}\text{ 1 für }{z}_i^{\text{'}}\le R_2.$$

  
• Es ist auch möglich, einem ternären Wert z_i ein Tripel von binären Werten so zuzuordnen, dass jedes Tripel von binären Werten genau eine 0 enthält und zum Beispiel das Folgende gilt: $$L^i\left(z_i^{\text{'}}\right)=\mathrm{1,}\text{ 1},0\text{ für }{z}_i^{\text{'}}>R_1$$

  

  $$L^i\left(z_i^{\text{'}}\right)=\mathrm{0,}\text{ 1},{\text{ 1 für R}}_2<z_i^{\text{'}}\le R_1$$

  

  $$L^i\left(z_i^{\text{'}}\right)=\mathrm{1,}\mathrm{0,}\text{ 1 für }{z}_i^{\text{'}}\le R_2.$$

  
• Es ist auch möglich, dass für 1 ≤ i ≤ m alle Unterschaltkreise LH¹ 161, ..., LH^m 16m gleich sind.
• Nun wird der Fall betrachtet, dass m + 1 ≤ j ≤ M ist. $z_j^{\text{'}}$

  

  wird in den Unterschaltkreis LH^j eingegeben, wobei $z_j^{\text{'}}$

  

  beim Einschreiben nur zwei verschiedene Werte annimmt und somit im fehlerfreien Fall beim Auslesen $z_j^{\text{'}}=z_j$

  

  ist.
• Unterschiede ergeben sich in Abhängigkeit davon, ob z_j in einer ternären Speicherzelle oder in einer binären Speicherzelle gespeichert ist.
• Zuerst wird der Fall betrachtet, $z_j^{\text{'}}$

  

  in einer ternären Speicherzelle mit drei möglichen Zustandswerten gespeichert ist. Obwohl der Wert z_j, der eingeschrieben wurde, nur zwei verschiedene Werte annehmen kann, kann in diesem Fall der ausgelesene Wert $z_j^{\text{'}}$

  

  infolge eines Speicherfehlers drei verschiedene Werte annehmen.
• Wenn die binären Werte 0_bin und 1_bin durch den Unterschaltkreis BT₃ 310 oder BT₄ 311 in 3c als 0_ter bzw. 2_ter codiert wurden, dann kann der entsprechende Unterschaltkreis LH^j zum Beispiel die Abbildung L^j(0_ter) = 0_bin, LH^j (1_ter) = 1_bin und LH^j (2_ter) = 1_bin ausführen. Eine derartige Ausführung hat den Vorteil, dass ein Speicherfehler, der den ternären Wert 2_ter in 1_ter verfälscht, toleriert wird, da er keinen Einfluss auf die Ausgabe des Schaltkreises L^j hat.
• Der Unterschaltkreis L^j kann zum Beispiel unter Verwendung eines Komparators realisiert sein, der den Wert z_j mit einem Referenzwert R₁ vergleicht, sodass das Folgende gilt: $$L{H}^j\left(z_j\right)=0_{bin}{\text{ für z}}_j^{\text{'}}\le R_1,$$

  

  $$L{H}^j\left(z_j\right)=1_{bin}{\text{ für z}}_j^{\text{'}}>R_1.$$

  
• Wird hingegen z_j in einem Binärspeicher gespeichert, dann kann der Zustand der Speicherzelle nur zwei verschiedene Werte annehmen. In diesem Fall ist sowohl der Wert z_j, der in die binäre Speicherzelle eingeschrieben ist, als auch der Wert $z_j^{\text{'}},$

  

  der aus dieser Speicherzelle gelesen wird, binär, sodass dieser ausgelesene Wert $z_j^{\text{'}}$

  

  direkt als ein Hilfslesewert dienen kann, und der entsprechende Unterschaltkreis LH^j kann aus einer Leitung bestehen, welche seinen Eingang direkt mit seinem Ausgang verbindet.
• 5a stellt dar, wie der Codierer Cod 12 funktionell ausgeführt ist. Funktionell weist der Codierer 12 eine Reihenschaltung der Unterschaltkreise BB 11, LH 16 und eines Unterschaltkreises BinCod 51 auf, der k binäre Eingänge und l binäre Ausgänge aufweist. Da die Unterschaltkreise BB 11 und LH bereits beschrieben wurden, muss hier nur der Unterschaltkreis BinCod 51 beschrieben werden.
• Der Unterschaltkreis BinCod 51 ist so ausgeführt, dass er die l binären Prüfbits c₁, ..., c_l aus den binären Werten y₁, ..., y_k bildet, die an seinem Eingang eingegeben werden. Hierbei sind die Werte y₁, ..., y_k die k Informationsbits eines binären Codes BinC, und c₁, ..., c_l sind die zugehörigen Prüfbits, sodass der Unterschaltkreis BinCod 51 einfach die entsprechenden binären Prüfbits c₁, ..., c_l der Informationsbits y₁, ..., y_k des Codes C bildet. Der Code C kann hierbei ein linearer oder ein nichtlinearer Code sein.
• Ein Fachmann kann die Schaltkreisfunktionalität, die durch 5a beschrieben wird, unter Verwendung eines Synthesewerkzeugs optimieren, wie es beim Schaltkreisentwurf üblich ist.
• In 5b ist dargestellt, wie der Codierer Cod 12 funktionell ausgeführt sein kann, wenn der Fehlerkorrekturcode C ein linearer Code ist, der durch eine (k, k + l)-G-Matrix G = (l_k , P_k,l) beschrieben werden kann. Hierbei ist l_k eine (k)-dimensionale Einheitsmatrix und P_k,l ist eine (k, l)-Matrix, die als eine Paritätsmatrix zu bezeichnen ist.
• Im Unterschied zu 5a ist der Unterschaltkreis BinCode 51 durch den Unterschaltkreis LinCode 52 ersetzt. Der Unterschaltkreis LinCode 52 ist so ausgeführt, dass er die binären Prüfbits c₁, ..., c_l, die an seinen l binären Ausgängen ausgegeben werden, entsprechend der Beziehung $$c_1,\dots ,c_l=\left(y_1,\dots y_k\right)\cdot P,$$

  

  aus den Werten y₁, ..., y_k bildet, die an seinen Eingängen eingegeben wurden. Es kann entnommen werden, dass der Unterschaltkreis LinCode ein herkömmlicher Schaltkreis zur Bestimmung der Prüfbits c₁, ..., c_l des linearen Fehlerkorrekturcodes C aus den Bits y₁, ..., y_k mit der Generatormatrix G = (l_k, P_k,l) ist. In diesem Sinne sind die Bits y₁, ..., y_k die Informationsbits des Codes C. Der Code C kann zum Beispiel ein Hamming-Code, ein Hsiao-Code, ein BCH-Code oder ein anderer linearer Fehlerkorrekturcode sein.
• Ein Fachmann wird die Schaltkreisfunktionalität, die durch 5b beschrieben wird, optimieren, so zum Beispiel unter Verwendung eines Synthesewerkzeugs, wie es beim Schaltkreisentwurf üblich ist.
• In 5c ist dargestellt, wie der Codierer Cod 12 funktionell ausgeführt sein kann, wenn die Prüfbits c₁, ..., c_l auch von den Adressbits der Schreibadresse a = a₁, ..., a_Q abhängen. Es wurde angenommen, dass der Fehlerkorrekturcode C ein linearer Code ist, der durch eine (k + q, k + q + l)-G-Matrix G = (l_k+q, P_k+q,l ) beschrieben werden kann. Hierbei ist l_k+q eine (k + q)-dimensionale Einheitsmatrix und P_k+q,l eine (k + q, l)-Matrix, die als eine Paritätsmatrix zu bezeichnen ist. Außer von den Datenbits x = x₁, ..., x_n hängen die Prüfbits c₁, ..., c_l auch von q Bits A₁, ..., A_q ab, die aus den Adressbits a₁, ..., a_Q gemäß $$A_1,\dots ,A_q=F\left(a_1,\dots ,a_Q\right)$$

  

  bestimmt werden.
• Hierbei ist a = a₁, ..., a_Q die Adresse, unter der z₁, ..., z_m, z_m+1, ..., z_M und die Prüfbits c = c₁, ..., c_l in den Speicher Sp 13 eingeschrieben sind. Q ist die Wortbreite der Schreibadresse a, und es gilt q ≤ Q. F beschreibt eine eindeutige Abbildung der Q Bits der Schreibadresse auf q bits A₁, ..., A_q.
• Der entsprechende Codierer ist in 5c dargestellt. In 5c weist der Unterschaltkreis Lincode 53 k erste Eingänge, in welche die Hilfslesewerte y₁, ..., y_k, die durch den Unterschaltkreis LH ausgegeben wurden, eingegeben werden, und q zweite Eingänge auf, die an die q Ausgänge des Unterschaltkreises Fs angeschlossen sind. An seinen l Ausgängen gibt der Unterschaltkreis Fs 55 die Bits A₁, ..., A_q aus, die mithilfe der Funktion F aus den Adressbits a = a₁, ..., a_Q, bestimmt wurden, wobei der Unterschaltkreis F_S 55 die Funktion F ausführt. An seinen I binären Ausgängen gibt der Unterschaltkreis Lincode 53 die Prüfbits c₁, ..., c_l aus.
• Im Unterschied dazu weist der Unterschaltkreis Lincode 52 von 5b nur k Eingänge auf, in die die Hilfslesewerte y₁, ..., y_k eingegeben werden.
• Für einen linearen Code, der durch eine (k + q, k + q + l)-G-Matrix G = (l_k+q, P_k+q,l), beschrieben werden kann, werden die l binären Prüfbits c₁, ..., c_l entsprechend der Beziehung $$c_1,\dots ,c_l=\left(y_1,\dots y_k,A_1,\dots A_q\right)\cdot P$$

  

  bestimmt.
• Wenn zum Beispiel q = 1 und A₁ = a₁⊕ ... ⊕a_Q ist, dann ist A₁ die Parität der Schreibadresse, und für die Prüfbits c₁, ..., c_l wird das Folgende angewendet: $$c_1,\dots ,c_l=\left(y_1,\dots y_k,A_1\right)\cdot P,$$

  

  wobei die G-Matrix G eine (k + 1, k + I + 1)-Matrix und P eine (k + 1, I)-Matrix ist.
• In 5d wird der entsprechende Codierer 58 dargestellt. Der Unterschaltkreis 56 weist k + 1 Eingänge auf, wobei die k Hilfslesewerte y₁, ..., y_k in die k ersten Eingänge eingegeben werden. Der (k + 1)-te Eingang ist an den 1 Bit breiten Ausgang eines XOR-Schaltkreises 57 geschaltet, der an seinem Ausgang die Parität A₁ = a₁⊕ ... ⊕a_Q der Adressbits ausgibt.
• Wenn q = Q und A₁, ..., A_Q = a₁, ..., a_Q ist, dann hängen die Prüfbits c₁, ..., c_l von allen Bits der Schreibadresse a ab. Für einen linearen Code, der durch eine (k + Q, k + Q + l)-G-Matrix G = (l_k + Q, P_k+Q,l) beschrieben werden kann, sind die I binären Prüfbits c₁, ..., c_l gemäß der folgenden Beziehung $$c_1,\dots ,c_l=\left(y_1,\dots y_k,{\text{ a}}_1,\dots a_Q\right)\cdot P$$

  

  festgelegt.
• In 5e ist der entsprechende Codierer 510 dargestellt. Der Unterschaltkreis 59 Lincode weist k + Q Eingänge auf, wobei in die k ersten Eingänge k Hilfslesewerte y₁, ..., y_k eingegeben werden. In die Q zweiten Eingänge werden die Adressbits a₁, ..., a_Q der Schreibadresse eingegeben.
• Ein Fachmann wird verstehen, dass dann, wenn die Prüfbits auch von Adressbits der Schreibadresse abhängen, ein nichtlinearer Fehlerkorrekturcode anstelle eines linearen Codes verwendet werden kann.
• 6a zeigt eine herkömmliche Ausführung eines Korrektors für einen linearen Fehlerkorrekturcode C. Der Code C der Länge k + I mit k Informationsbits, hier die Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}},$

  

  und l Prüfbits, hier die Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}},$

  

  kann durch eine entsprechende H-Matrix H beschrieben werden, die in einer systematischen Form H = (P^T, l_l) oder in einer nicht systematischen Form vorliegen kann.
• Der Korrektor Cor 17a für den betrachteten linearen Fehlerkorrekturcode C in 6a umfasst einen für lineare Codes üblichen Syndromgenerator 61a, der l + k binäre Eingänge und l binäre Ausgänge aufweist, und einen Decoder 62a mit l binären Eingängen und k binären Ausgängen. Die l Datenausgänge des Speichers Sp 13, welche die möglicherweise fehlerhaften Werte $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  der Prüfbits übertragen, werden beim Lesen in l erste Eingänge des Syndromgenerators 61a eingeführt, während die k Ausgänge der Unterschaltkreise LH 16, welche die möglicherweise fehlerhaften Hilfslesewerte $y^{\text{'}}=y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  übertragen, an die weiteren k Eingänge des Syndromgenerators 61a angeschlossen sind. Die l Ausgänge des Syndromgenerators 61a sind an die l Eingänge des Decoders 62a angeschlossen, der an seinen k Ausgängen den k-komponentigen Korrekturvektor e = e₁, ..., e_k ausgibt. Der Syndromgenerator 61a ist so ausgeführt, dass er an seinen l binären Ausgängen die Komponenten s₁, ..., s_l des Fehlersyndroms s ausgibt, das durch $$s_1,\dots ,s_l=H\cdot {\left[y_1^{\text{'}},\dots ,y_k^{\text{'}},c_1^{\text{'}},\dots ,c_l^{\text{'}}\right]}^T$$

  

  festgelegt ist.
• Ist der Code C ein K-Bit-Fehlerkorrekturcode, dann wird jedem M-Bit-Fehler mit M ≤ K ein separates Fehlersyndrom zugewiesen, und der Fehler kann basierend auf dem Syndrom korrigiert werden.
• Der Decoder 62a kann als ein Kombinationsschaltkreis ausgeführt sein, der den k-stelligen Korrekturvektor e = e₁, ..., e_k ausgibt, wenn das Syndrom eingegeben wird. Ist M ≤ K, dann sind genau diejenigen Komponenten des Korrekturvektors e = e₁, ..., e_k gleich 1, an denen ein Fehler aufgetreten ist und die korrigiert werden.
• Die Korrektur findet in dem Kombinationsschaltkreis Vkn 18 statt, der in den Ausführungsformen von 1e als ein XOR-Schaltkreis 18a ausgeführt ist, sodass $y_1^{\text{'}}\oplus e_1\dots ,y_k^{\text{'}}\oplus e_k=y_1^c,\dots ,y_k^c$

  

  gebildet wird.
• In 6b ist dargestellt, wie der Korrektor funktionell als Cor 17b ausgeführt sein kann, wobei die Prüfbits c₁, ..., c_l auch von den Adressbits der Schreibadresse a = a₁, ..., a_Q abhängen. Außer von den Hilfslesewerten $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und den Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  hängt das Fehlersyndrom s = s₁ , ..., s_l in 6b auch von q Bits $A_l^{\text{'}},\dots ,A_q^{\text{'}}$

  

  ab, die aus den Adressbits $a^{\text{'}}=a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  der Leseadresse a' als $$A_1^{\text{'}},\dots ,A_q^{\text{'}}=F\left(a_1^{\text{'}},\dots ,a_Q^{\text{'}}\right)$$

  

  bestimmt werden.
• Hierbei ist $a^{\text{'}}=a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  die Adresse, unter der die Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und die Prüfbits $c^{\text{'}}=c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  aus dem Speicher Sp 13 gelesen werden. Q ist die Wortbreite der Leseadresse a', und es gilt das Folgende: q ≤ Q. F beschreibt die gleiche eindeutige Abbildung der Q Bits der Leseadresse $a^{\text{'}}=a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  auf q Bits $A_1^{\text{'}},\dots ,A_q^{\text{'}},$

  

  die bei der Abbildung der Schreibadresse a = a₁, ..., a_Q auf die Bits A₁, ..., A_q verwendet wurde.
• Der Syndromgenerator 61b wird nun so ausgeführt, dass er an seinen I binären Ausgängen die Komponenten s₁ , ..., s_l des Fehlersyndroms s ausgibt, das durch $$s_1,\dots s_l=H\cdot {\left[y_1^{\text{'}},\dots ,y_k^{\text{'}},c_1^{\text{'}},\dots ,c_l^{\text{'}},A_1^{\text{'}},\dots ,A_q^{\text{'}}\right]}^T$$

  

  bestimmt wird.
• Wenn q = Q und $A_1^{\text{'}},\dots ,A_q^{\text{'}}=a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  ist, dann wird das Syndrom durch $$s_1,\dots s_l=H\cdot {\left[y_1^{\text{'}},\dots ,y_k^{\text{'}},c_1^{\text{'}},\dots ,c_l^{\text{'}},{\text{ a}}_1^{\text{'}},\dots ,a_Q^{\text{'}}\right]}^T$$

  

  bestimmt, wobei $a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  die vollständige Leseadresse ist.
• Wird $F\left(a_1^{\text{'}},\dots ,a_Q^{\text{'}}\right)=a_1^{\text{'}}\oplus ,\dots ,\oplus a_Q^{\text{'}}=A_1^{\text{'}}$

  

  angewendet, dann hängt das Syndrom von der Parität der Komponenten der Leseadresse ab, und es gilt das Folgende: $$S_1,\dots s_l=H\cdot {\left[y_1^{\text{'}},\dots ,y_k^{\text{'}},c_1^{\text{'}},\dots ,c_l^{\text{'}},A_1^{\text{'}}\right]}^T$$

  
• Der Syndromgenerator 61b weist l erste Eingänge auf, in welche die möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  eingegeben werden. Er weist k zweite Eingänge auf, in die die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  eingegeben werden, und er weist q weitere Eingänge auf, an welche die Ausgänge des Unterschaltkreises F_S 63 für die Bestimmung der Bits $A_1^{\text{'}},\dots ,A_q^{\text{'}}$

  

  aus den Bits $a_1^{\text{'}},\dots ,a_q^{\text{'}}$

  

  der Leseadresse a' angeschlossen sind. Der Unterschaltkreis Fs ist so ausgeführt, dass er die Bits $A_1^{\text{'}},\dots ,A_q^{\text{'}}$

  

  aus den Bits der Leseadresse a' bildet. Wenn zum Beispiel Q = q und $A_1^{\text{'}},\dots ,A_Q^{\text{'}}=a_1,\dots ,a_q$

  

  ist, dann besteht der Unterschaltkreis Fs einfach aus q Verbindungsleitungen, die seine Eingänge mit seinen Ausgängen verbinden. Wenn zum Beispiel q = 1 und $A_1^{\text{'}}=a_1^{\text{'}}\oplus \dots \oplus a_q^{\text{'}}$

  

  ist, dann ist Fs ein XOR-Baum, der an seinem Ausgang die Parität seiner Eingabewerte ausgibt.
• Der Unterschaltkreis BB 19 ist ein Kombinationsschaltkreis. Er bildet aus den korrigierten Hilfslesewerten $y^c=y_1^c,\dots ,y_k^c$

  

  die korrigierten Eingabewerte $x^c=x_1^c,\dots ,x_k^c.$

  

  Wenn kein Fehler vorhanden ist oder wenn ein Fehler vorliegt, der durch den Code C korrigiert werden kann, dann ist x^c = x.
• Es werden nun mögliche Ausführungen des Unterschaltkreises BB 19 für verschiedene Realisierungen der Ausführungsformen ausführlicher erläutert.
• 7a stellt eine Ausführungsform dar, wie der Unterschaltkreis BB 19 von 1d für 12 Hilfslesewerte y₁, ..., y₁₂ und 9 binäre Eingabewerte x₁, ..., x₉ als eine Parallelschaltung der Kombinations-Unterschaltkreise BB₁ 71, BB₂ 72 und BB₃ 73 ausgebildet werden kann, welche die Kombinationsfunktionen g₁ , g₂ und g₃ ausführen, wobei jeder 4 binäre Eingänge und 3 binäre Ausgänge aufweist.
• 8 dient zur Erläuterung, wie diese Unterschaltkreise BB₁ 71, BB₂ 72 und BB₃ 73 festgelegt werden können .
• In 8 ist ein Funktionsblockdiagramm dargestellt, das zur Veranschaulichung dient, wie der Unterschaltkreises BB 19 für eine Ausführungsform einer Schaltung Cir₁ , die 9 binäre Eingänge x₁, x₂, ..., x₉ aufweist, festgelegt werden kann.
• In 8 wie auch in 3a ist der Unterschaltkreis BT 11 mit 9 binären Eingängen seinerseits aus drei Unterschaltkreisen BT₁ 81 (31 in 3a), BT₂ 82 (32 in 3a) und BT₃ 83 (33 in 3a) ausgebildet, welche die Funktionen f₁ , f₂ und f₃ ausführen, wobei jeder drei binäre Eingänge und zwei ternäre Ausgänge aufweist, welche die ternären Zustandswerte z₁, ..., z₆ übertragen. Diese ternären Zustandswerte z₁, ..., z₆ werden durch Funktionen LH¹84..., LH⁶89 in die binären Hilfslesewerte y₁, ..., y₁₂ transformiert. Die Funktionen LH¹84, ..., LH⁶89 sind die Funktionen, die durch den Unterschaltkreis LH 16 ausgeführt werden. Die binären Lesewerte y₁, ..., y₁₂ werden nun ihrerseits durch den Unterschaltkreis BB 19 wieder in die binären Eingabewerte x₁, ..., x₉ transformiert. In dieser Hinsicht sind die drei Funktionen g₁ , g₂ und g₃ jeweils durch Rücktransformation von vier binären Hilfslesewerten y₁, y₂, y₃, y₄; y₅, y₆, y₇, y₈ und y₉, y₁₀, y₁₁, y₁₂ in jeweils drei binäre Werte x₁, x₂, x₃; x₄, x₅, x₆ und x₇, x₈, x₉ festgelegt. Der Unterschaltkreis BB 19 ist ein Schaltkreis, der seinerseits die drei Unterschaltkreise BB₁ 810 zum Ausführen der Funktion g₁ , BB₂ 811 zum Ausführen der Funktion g₂ und BB₃ 812 zum Ausführen der Funktion g₃ aufweist.
• Zuerst wird die Bestimmung der Funktion g₁ betrachtet. Diese Funktion wird aus f₁ , LH¹ und LH² bestimmt.
• In den folgenden Tabellen bezeichnen die Werte 0, 1 in den Spalten, die durch x_i oder y_i bezeichnet sind, binäre Werte, während die Werte 0, 1, 2, die in Spalten stehen, die durch z_k gekennzeichnet sind, ternäre Werte darstellen.
• Es wird eine Ausführungsform beschrieben, wobei die Funktion f₁ durch die Tabelle 1 gegeben ist. Tabelle 1 (f₁(x₁, x₂, X3))

  x1	x2	x3	z1	z2
  0	0	0	0	0
  0	0	1	0	1
  0	1	0	0	2
  0	1	1	1	0
  1	0	0	1	1
  1	0	1	1	2
  1	1	0	2	0
  1	1	1	2	1

• Gemäß Tabelle 1 ist z₁, z₂ einfach eine ternäre Darstellung der Werte x₁ x₂ x₃, die als eine Binärzahl interpretiert werden.
• Die Funktion LH¹ wird durch die Tabelle 2 beschrieben. Tabelle 2 (LH¹(z₁))

  z1	y1	y2
  0	0	0
  1	0	1
  2	1	1

• Die Funktion LH² wird durch die Tabelle 3 beschrieben. Tabelle 3 (LH²(z₂))

  z2	y3	y4
  0	0	0
  1	1	0
  2	1	1

• Indem nun die ternären Zustandswerte z₁, z₂ aus den Eingabewerten x₁, x₂, x₃ gemäß Tabelle 1 bestimmt werden und anschließend die entsprechenden Hilfslesewerte y₁, y₂, y₃, y₄ gemäß Tabelle 2 und Tabelle 3 aus den Zustandswerten z₁, z₂ bestimmt werden, werden die Hilfslesewerte y₁, y₂, y₃, y₄ aus den Eingabewerten x₁, x₂, x₃ durch eine Funktion k₁(x₁, x₂, x₃) bestimmt, wie in Tabelle 4 dargestellt ist. Tabelle 4 (k₁(x₁, x₂, x₃))

  x1	x2	x3	y1	y2	y3	y4
  0	0	0	0	0	0	0
  0	0	1	0	0	1	0
  0	1	0	0	0	1	1
  0	1	1	0	1	0	0
  1	0	0	0	1	1	0
  1	0	1	0	1	1	1
  1	1	0	1	1	0	0
  1	1	1	1	1	1	0

• Aus der Tabelle 4 wird nun leicht eine Beschreibung der Funktion g₁ erhalten, indem die Ausgabewerte y₁, y₂, y₃, y₄ der Tabelle 4 als Eingabewerte der Funktion g₁ angesehen werden und indem die zugehörigen Eingabewerte x₁, x₂, x₃ der Tabelle 4 als Ausgabewerte der Funktion g₁ angesehen werden. Auf diesem Weg wird die Tabelle 5 erhalten, welche die Funktion g₁ für die Wertetupel, die in Tabelle 5 angegeben sind, bestimmt. Für alle Werte, die in Tabelle 5 nicht angegeben sind, kann die Funktion g₁ zufällig festgelegt werden. Diese Besonderheit kann vorteilhaft für die Schaltkreisoptimierung der Funktion g₁ verwendet werden. Tabelle 5 (g₁(y₁, y₂, y₃, y₄))

  y1	y2	y3	y4	x1	x2	x3
  0	0	0	0	0	0	0
  0	0	1	0	0	0	1
  0	0	1	1	0	1	0
  0	1	0	0	0	1	1
  0	1	1	0	1	0	0
  0	1	1	1	1	0	1
  1	1	0	0	1	1	0
  1	1	1	0	1	1	1

• Der Unterschaltkreis BB₁ 810 ist nun einfach ein Kombinationsschaltkreis zum Ausführen der Funktion g₁ mit 4 binären Eingaben y₁, y₂, y₃, y₄ und 3 binären Ausgaben x₁, x₂, x₃, dessen Arbeitsweise durch Tabelle 5 bestimmt ist, wobei die Ausgabewerte für die Werte von y₁, y₂, y₃, y₄, die in der Tabelle 5 nicht aufgeführt sind, zufällig ausgewählt werden können. Zum Beispiel können alle diese Ausgabewerte auf 0 gesetzt werden. Die Ausführung einer Funktion, die durch eine Wertetabelle gegeben ist, ist für einen Fachmann nicht schwierig, wobei zum Beispiel ein Synthesewerkzeug verwendet wird, und sie wird hier nicht im Einzelnen beschrieben.
• Nun wird die Bestimmung der Funktion g₂ betrachtet. Diese Funktion wird aus f₂ , LH³ und LH⁴ bestimmt.
• Es wird angenommen, dass die Funktion f₂ durch die Tabelle 6 gegeben ist. Tabelle 6 (f₂(x₄, x₅, x₆))

  x4	x5	x6	z3	z4
  0	0	0	1	1
  0	0	1	2	1
  0	1	0	1	0
  0	1	1	2	0
  1	0	0	0	1
  1	0	1	0	2
  1	1	0	0	0
  1	1	1	1	2

• Die Funktion LH³ wird durch die Tabelle 7 beschrieben. Tabelle 7 (LH³(z₃))

  z3	y5	y6
  0	0	0
  1	0	1
  2	1	1

• Die Funktion LH⁴ wird durch die Tabelle 8 beschrieben. Tabelle 8 (LH⁴(z₄))

  z4	y7	y8
  0	0	0
  1	0	1
  2	1	1

• Hierbei ist LH³ = LH⁴.
• Indem nun die ternären Zustandswerte z₃, z₄ aus den Eingabewerten x₄, x₅, x₆ gemäß Tabelle 6 bestimmt werden und anschließend die entsprechenden Hilfslesewerte y₅, y₆, y₇, y₈ gemäß den Tabellen 7 und 8 aus den Zustandswerten z₃, z₄ bestimmt werden, werden die Hilfslesewerte y₅, y₆, y₇, y₈ aus den Eingabewerten , x₄, x₅, x₆ bestimmt, dargestellt durch eine Funktion k₂ (x₄, x₅, x₆) wie in Tabelle 9. Tabelle 9 (k₂(x₄, x₅, x₆))

  x4	x5	x6	y5	y6	y7	y8
  0	0	0	0	1	0	1
  0	0	1	1	1	0	1
  0	1	0	0	1	0	0
  0	1	1	1	1	0	0
  1	0	0	0	0	0	1
  1	0	1	0	0	1	1
  1	1	0	0	0	0	0
  1	1	1	0	1	1	1

• Aus der Tabelle 9 wird nun einfach eine Beschreibung der Funktion g₂ erhalten, indem die Ausgabewerte y₅, y₆, y₇, y₈ der Tabelle 9 als Eingabewerte der Funktion g₂ angesehen werden und indem die zugehörigen Eingabewerte x₄, x₅, x₆ der Tabelle 9 als Ausgabewerte der Funktion g₂ angesehen werden. Auf diesem Wege wird die Tabelle 10 erhalten, welche die Funktion g₂ für die Werte beschreibt, die in Tabelle 9 angegeben sind. Für alle Werte, die in Tabelle 10 nicht angegeben sind, kann die Funktion g₂ beliebige Werte annehmen. Diese Besonderheit kann vorteilhaft für die Schaltkreisoptimierung der Funktion g₂ verwendet werden. Tabelle 10 (g₂(y₅, y₆, y₇, y₈))

  y5	y6	y7	y8	x4	x5	x6
  0	1	0	1	0	0	0
  1	1	0	1	0	0	1
  0	1	0	0	0	1	0
  1	1	0	0	0	1	1
  0	0	0	1	1	0	0
  0	0	1	1	1	0	1
  0	0	0	0	1	1	0
  0	1	1	1	1	1	1

• Der Unterschaltkreis BB₂ 811 ist nun einfach ein Kombinationsschaltkreis zum Ausführen der Funktion g₂ mit vier binären Eingaben y₅, y₆, y₇, y₈ und drei binären Ausgaben x₄, x₅, x₆, dessen Arbeitsweise durch Tabelle 10 bestimmt ist, wobei die Ausgabewerte für die Belegungen, die in der Tabelle 10 nicht aufgeführt sind, zufällig durch y₅, y₆, y₇, y₈ ausgewählt werden können. Zum Beispiel können alle diese Ausgabewerte gleich 0 oder auch gleich 1 gesetzt werden.
• Der Unterschaltkreis BB₃ 812 zum Ausführen der Funktion g₃ mit vier binären Eingaben y₉, y₁₀, y₁₁, y₁₂ und drei binären Ausgaben x₇, x₈, x₉ kann ganz analog bestimmt werden. Es ist zum Beispiel auch möglich, die Unterschaltkreise BB₃ gleich dem Unterschaltkreis BB₂ 811 zu wählen.
• Es ist auch möglich, gleiche Unterschaltkreise BB₁ , BB₂ und BB₃ zu verwenden, indem f₁ = f₂ = f₃ und LH¹ = LH² = ... = LH⁶ gewählt werden und einer der Unterschaltkreise wie beschrieben, z.B. wie BB₂ , festgelegt wird und die Unterschaltkreise BB₁ und BB₃ gleich BB₂ gewählt werden.
• 3b stellt dar, wie der Unterschaltkreis BT 11 mit 11 binären Eingabewerten x₁, ..., x₁₁ ausgebildet werden kann aus den Unterschaltkreisen BT₁ 34 zum Ausführen einer Funktion f₁ , BT₂ 35 zum Ausführen einer Funktion f₂ , BT₃ 36 zum Ausführen einer Funktion f₃ und BT₄ 37 zum Ausführen einer Funktion f₄ . Die Unterschaltkreise zum Ausführen der Funktionen f₁ , f₂ und f₃ weisen jeweils drei binäre Eingänge auf, an denen jeweils drei variable binäre Werte x₁, x₂, x₃; x₄, x₅, x₆ und x₇, x₈, x₉ eingegeben werden. Der Unterschaltkreis BT₄ zum Ausführen der Funktion f₄ (x₁₀, x₁₁) weist nur zwei binäre Eingänge auf, an deren Eingängen variable Werte x₁₀ und x₁₁ zugeführt werden.
• 7b beschreibt den Aufbau des Unterschaltkreises BB 19 aus den Unterschaltkreisen BB₁ 74, BB₂ 75, BB₃ 76 und BB₄ 77. Die entsprechenden Unterschaltkreise BB₁ , BB₂ , BB₃ zum Ausführen der Funktionen g₁ , g₂ und g₃ können auf eine ganz analoge Weise, wie sie für die 9 Eingabewerte x₁, ..., x₉ beschrieben wurde, bestimmt werden. Der Unterschaltkreis BB₄ zum Ausführen der Funktion g₄(y₁₃, y₁₄, y₁₅, y₁₆) kann einfach festgelegt werden, indem ein Unterschaltkreis zum Ausführen einer entsprechenden Funktion $g_4^{\text{'}}$

  

  bestimmt wird, der drei Ausgabevariable aufweist, und indem z.B. die dritte Komponente konstant, z.B. gleich 0, gesetzt wird.
• Zu Erläuterungszwecken wird die Funktion $g_4^{\text{'}}\left(y_{13},y_{14},y_{15},y_{16}\right)=g_2\left(y_{13},y_{14},y_{15},y_{16}\right)$

  

  mit den Ausgabevariablen x₁₀, x₁₁, x₁₂ verwendet, wie sie in Tabelle 10 für die Eingabevariablen y₅, y₆, y₇, y₈ und für die Ausgabevariablen x₄, x₅, x₆ dargestellt ist. Dann gilt das Folgende: Tabelle 11

  $g_4^{\text{'}}\left(y_{13},y_{14},y_{15},y_{16}\right)$
  y13	y14	y15	y16	x10	x11	x12
  0	1	0	1	0	0	0
  1	1	0	1	0	0	1
  0	1	0	0	0	1	0
  1	1	0	0	0	1	1
  0	0	0	1	1	0	0
  0	0	1	1	1	0	1
  0	0	0	0	1	1	0
  0	1	1	1	1	1	1

  (Die Tabelle 11 für die Funktion $g_4^{\text{'}}$

  

  wurde ganz analog zur Tabelle 10 für die Funktion g₂ festgelegt.)
• Indem nun die Zeilen der Tabelle 11 ausgewählt werden, für die x₁₂ = 0 ist, und indem alle übrigen Zeilen gestrichen werden und indem die Spalte für x₁₂ gestrichen wird, wird die Tabelle 12 erhalten, welche die gesuchte Funktion g₄(y₁₃, y₁₄, y₁₅, y₁₆) beschreibt, die durch den Unterschaltkreis BB₄ ausgeführt wird. Tabelle 12 (g₄(y₁₃, y₁₄, y₁₅, y₁₆))

  y13	y14	y15	y16	x10	x11
  0	1	0	1	0	0
  0	1	0	0	0	1
  0	0	0	1	1	0
  0	0	0	0	1	1

• In 3c ist dargestellt, wie der Unterschaltkreis BT, der 8 binäre Eingabewerte x₁, ..., x₈ aufweist, ausgebildet werden kann aus den Unterschaltkreisen BT₁ 38 zum Ausführen einer Funktion f, BT₂ 39 zum Ausführen der gleichen Funktion f, BT₃ 310 zum Ausführen einer Funktion φ und BT₄ 311 zum Ausführen der gleichen Funktion φ. Die Unterschaltkreise BT₁ 28 und BT₂ 29 zum Ausführen der Funktion f weisen jeweils drei binäre Eingänge und zwei ternäre Ausgänge auf, während die Unterschaltkreise BT₃ 310 und BT₄ 311 jeweils einen einzigen binären Eingang und einen einzigen ternären Ausgang zum Ausführen der Funktion φ aufweisen.
• Der Unterschaltkreis BB 19, der die entsprechenden Unterschaltkreise BB₁ 78, BB₂ 79, BB₃ 710 und BB₄ 711 realisiert, ist in 7c dargestellt. Es wird das Folgende angewendet: BB₁ = BB₂ und BB₃ = BB₄ . Die Unterschaltkreise BB₁ und BB₂ dienen jeweils der Ausführung der Funktion g, und die Unterschaltkreise BB₃ und BB₄ dienen jeweils der Ausführung einer Funktion χ mit einer einzigen binären Eingabe und einer binären Ausgabe. Das Bestimmen der Funktion g kann ganz analog erfolgen, wie es bereits für die Funktionen g₁ oder g₂ oder für den Unterschaltkreis BB 19 von 7a beschrieben wurde, und muss somit nicht erneut erläutert werden.
• Es soll nun eine vorteilhafte Realisierung des Unterschaltkreises BB₃ 710 beschrieben werden, der die Funktion χ ausführt.
• In 3c formt der Unterschaltkreis BT₃ 310 den binären Wert x₇ in den ternären Wert z₅ um. In einer Ausführungsform kann das Folgende für die zugehörige Funktion φ angewendet werden: $$\phi \left(0_{bin}\right)=0_{ter}\text{ und }\phi \left(1_{bin}\right)=2_{ter}.$$

  
• Wird nun der Unterschaltkreis LH⁵ 165 in 4 für m = 4 und M = 6 zum Bestimmen der Hilfslesewerte LH⁵(z₅) so ausgebildet, dass $$L{H}^5\left(0_{ter}\right)=0_{bin},L{H}^5\left(1_{tern}\right)=L{H}^5\left(2_{ter}\right)=1_{bin}$$

  

  ist, dann ist χ(0) = 0 und χ(1) = 1, und der Unterschaltkreis zum Ausführen der Funktion χ besteht dann einfach aus einer Verbindungsleitung.
• Die betrachtete Ausführung ist fehlertolerant für Speicherfehler, in denen ein ternärer Wert z₅ = 2_tern, der in dem Speicher gespeichert ist, in einen ternären Wert $z_5^{\text{'}}=1_{ter}$

  

  verfälscht wurde. Ein binärer Wert 1, der in den ternären Speicher als ein ternärer Wert 2_ter geschrieben wurde, wird unabhängig davon, ob der ternäre Wert 2_ter im Speicher Sp 13 fehlerhafterweise in den ternären Wert 1_ter verfälscht wurde oder nicht, als ein binärer Wert 1_bin ausgelesen. Ebenso ist es möglich, den binären Wert x₇ als einen binären Wert unverändert als z₅ = x₇ in den Speicher Sp 13 zu speichern. In diesem Fall ist es auch möglich, binäre Speicherzellen zum Speichern von z₅ und z₆ zu verwenden, während die ternären Werte z₁, ..., z_m mit m = 4 in den Speicherzellen mit ternären Zustandswerten gespeichert werden.
• Vorteilhafterweise kann der Speicher Sp 13 einen ternären Partialspeicher Sp_ter 131 und einen binären Partialspeicher Sp_bin 132 aufweisen, wie in 1f dargestellt ist, wobei die binären Prüfbits c₁, ..., c_l als binäre Werte in einem binären Partialspeicher Sp_bin 122 gespeichert werden, während die ternären Zustandswerte z₁, ..., z_m und die Zustandswerte z_m+1, ..., z_M in einem ternären Partialspeicher Sp_ter. gespeichert werden.
• Das Speichern der durch den Codierer Cod 12 erzeugten Prüfbits c₁, ..., c_l im Speicher Sp 13 und das Auslesen der gespeicherten Prüfbits aus dem Speicher Sp 13 soll nun nochmals ausführlicher erläutert werden, wenn die Speicherzellen Spc₁, ..., Spc_l entweder ternäre Speicherzellen oder binäre Speicherzellen sind.
• Zuerst wird der Fall beschrieben, dass diese Speicherzellen ternäre Speicherzellen sind und drei verschiedene Zustände annehmen können. Um Verwechslungen zu vermeiden, werden hier die ternären Werte mit 0_ter , 1_ter und 2_ter bezeichnet, und die binären Werte werden mit 0_bin , 1_bin bezeichnet.
• Für j = 1, ..., l wird das binäre Prüfbit c_j , das an dem j-ten Ausgang des Codierers Cod 12 ausgegeben wurde, in den Eingang des Unterschaltkreises bt_j 14j mit einem binären Eingang und einem ternären Ausgang eingegeben. Der Unterschaltkreis bt_j 14j gibt an seinem Ausgang einen ternären Wert $b{t}_j\left(c_j\right)=c^t{}_j$

  

  aus.
• In einer Ausführungsform ist der Unterschaltkreis bt_j (c_j ) so festgelegt, dass das Folgende gilt: $$c_j^t=b{t}_j\left(c_j\right)\text{ mit }b{t}_j\left(0_{bin}\right)=0_{ter}\text{ und }b{t}_j\left(1_{bin}\right)=2_{ter}$$

  
• Die Unterschaltkreise tb₁ , ..., tb_l 15j transformieren die möglicherweise fehlerhaften ternären Werte $c_1^{l\text{'}},\dots ,c_l^{t\text{'}},$

  

  die aus dem Speicher gelesen wurden, komponentenweise in die binären Werte $c_1^{\text{'}}=t{b}_1\left(c_1^{t\text{'}}\right),\dots ,c_l^{\text{'}}=t{b}_l\left(c_l^{t\text{'}}\right),$

  

  sodass für j = 1, ..., l das Folgende gilt: $$c_j^{\text{'}}=t{b}_j\left(c_j^{t\text{'}}\right)\text{ mit }t{b}_j\left(0_{ter}\right)=0_{bin}\text{ und }t{b}_j\left(1_{ter}\right)=t{b}_j\left(2_{ter}\right)=1_{bin}.$$

  
• Wenn in Speicherzellen des ternären Speichers Sp 13, in die Werte $c_j^t,\dots ,c_l^t$

  

  geschrieben wurden, ein ternärer Wert 2 in einen ternären Wert 1 verfälscht ist, dann hat dieser Fehler keine Auswirkung bei der entsprechenden Ausgabe des Unterschaltkreises TrTB 16, da durch die Funktion tb_j sowohl der ternäre Wert 2_ter als auch der ternäre Wert 1_ter in den ternären Wert 1_bin . abgebildet wird. Das ist vorteilhaft.
• Sind die Speicherzellen Spc₁, ..., Spc_l binäre Speicherzellen, dann können sowohl die Unterschaltkreise bt₁ 141, ..., bt_l 14l als auch die Unterschaltkreise tb₁ 151, ..., tb_l 151 als eine Verbindung ihrer Eingänge mit ihren jeweiligen Ausgängen realisiert werden. Die Prüfbits c₁, ..., c_l, die durch den Codierer Cod 12 ausgegeben wurden, werden dann binär in die Speicherzellen Spc₁, ..., Spc_l geschrieben und als möglicherweise fehlerhafte binäre Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  ausgelesen, die an den entsprechenden Eingängen des Korrektors Cor 17 bereitgestellt werden.
• Im Folgenden soll nun eine spezielle Ausführung des Korrektors Cor 17 erläutert werden, die in 1g dargestellt ist. In 1g wird die spezielle Ausführung des Korrektors Cor durch 17c gekennzeichnet. Der Korrektor Cor 17c weist l erste Eingänge für die Eingabe der möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  k zweite Eingänge für die Eingabe der möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und q weitere Eingänge für die Eingabe der Bits $A_1^{\text{'}},\dots ,A_q^{\text{'}}=F\left(A_1^{\text{'}},\dots ,a_Q^{\text{'}}\right)$

  

  auf, die aus den Bits $a_1^{\text{'}},\dots ,a_Q$

  

  der Leseadresse $a^{\text{'}}=a_1^{\text{'}},\dots ,a_Q$

  

  gebildet wurden.
• Der Korrektor Cor 17c weist auch k erste Ausgänge für die Ausgabe eines Korrekturvektors e = e₁, ..., e_k zum Korrigieren der Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und q weitere Ausgänge für die Ausgabe eines Korrekturvektors $a^A=e_1^A,\dots ,e_q^A$

  

  zum Korrigieren der Bits $A_1^{\text{'}},\dots ,{\text{ A}}_q^{\text{'}}$

  

  auf, die aus den Adressbits abgeleitet wurden.
• Die q Ausgänge, welche die Komponente des Korrekturvektors e^A übertragen, sind an die q Eingänge eines OR-Schaltkreises 121c angeschlossen, der q Eingänge und einen einzigen Ausgang aufweist, wobei der Ausgang das Fehlersignal E_A ausgibt, wenn mindestens ein Bit des Korrekturvektors e^A gleich 1 ist, was einen Fehler in der Leseadresse a' anzeigt.
• Ist E_A = 1, dann unterscheidet sich die Leseadresse a' von der Schreibadresse a, sodass Daten ungültig sind.
• Ist q = Q und $a_1^{\text{'}},\dots ,a_Q^{\text{'}}=A_1^{\text{'}},\dots ,A_q^{\text{'}},$

  

  dann wird durch den Korrekturvektor e^A für jedes Adressbit angezeigt, ob es einen Fehler in diesem Bit gibt. Bestimmt der Korrektor ein Fehlersyndrom, wie in 6b beschrieben ist, dann kann eine Fehlernachricht für einen Adressfehler erzeugt werden, wenn das Fehlersyndrom zu einem Adressfehler gehört.
• Es ist auch möglich, den Korrektor so auszuführen, dass er zusätzlich zu den Korrekturbits e₁, ..., e_k, e_a1, ..., e_kQ zur Korrektur der Hilfslesewerte und der Adressbits auch Korrekturwerte $e_1^c,\dots ,e_l^c$

  

  der Prüfbits erzeugt.
• Einer Ausführungsform entsprechend wird eine Schaltung zum Speichern binärer Daten x₁, ..., x_n und zur Fehlerkorrektur mit einem binären Code C bereitgestellt, welche die folgenden Merkmale aufweist:
1. 1. Es gibt eine ternäre Speicherschaltung 13h, die einen ternären Speicher Sp 13 mit ternären Speicherzellen aufweist, wobei die binären Daten x₁, ... x_n in Speicherzellen, die drei Zustände aufweisen, an einer Schreibadresse a₁, ..., a_Q als codierte ternäre Zustände z₁, ..., z_M geschrieben werden und wobei ein Codierer 12h bestimmte binäre Prüfbits c₁, ..., c_l in Speicherzellen schreibt und wobei dann, wenn die Prüfbits c₁, ..., c_l Prüfbits der Datenbits x₁, ..., x_n sind, die an einer Schreibadresse a₁, ..., a_Q geschrieben werden, die Prüfbits auch an derselben Schreibadresse der entsprechenden Datenbits geschrieben werden und wobei beim Lesen an einer Leseadresse $a_1^{\text{'}},\dots ,a_Q^{\text{'}}$
   
   der Speicherzellen des ternären Speichers, die zum Aufnehmen dreier verschiedener Werte geeignet sind, möglicherweise fehlerhafte Zustandswerte $z_1^{\text{'}},\dots ,z_M^{\text{'}}$
   
   ausgegeben werden, die in möglicherweise fehlerhafte binäre Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$
   
   transformiert werden, und wobei ferner möglicherweise fehlerhafte Prüfbits $c_1^{\text{'}}\dots c_l^{\text{'}}$
   
   ausgegeben werden und wobei dann, wenn die Schreibadresse gleich der Leseadresse ist und wenn kein Fehler vorliegt, fehlerfreie Hilfslesewerte y₁, ..., y_k und fehlerfreie Prüfbits c₁, ..., c_l ausgegeben werden.
2. 2. Es gibt einen Codierer Cod 12h , der einen ersten n Bit breiten Eingang für die Eingabe von Datenbits x₁, ..., x_n und einen weiteren q Bit breiten Eingang für die Eingabe von Bits A₁, ..., A_q und einen l Bit breiten Ausgang für die Ausgabe von Prüfbits c₁, ..., c_l aufweist, wobei die Bits A₁, ..., A_q auf Basis der Bits der Schreibadresse a₁, ..., a_Q bestimmt werden, wobei die Datenbits x₁, ..., x_n und die entsprechenden Prüfbits unter der Schreibadresse a₁, ..., a_Q geschrieben werden, wobei der Codierer derart ausgelegt ist, dass die Prüfbits c₁, ..., c_l so aus den Datenbits x₁, ..., x_n und den Bits A₁, ..., A_q bestimmt werden, dass $$y_1^{\text{'}},\dots ,y_k^{\text{'}},A_1,\dots ,A_q,c_1,\dots ,c_l$$
   
   ein Codewort des Fehlerkorrekturcodes C ist, und wobei die Bits A₁, ..., A_q eindeutig aus den Bits der Schreibadresse a₁, .., a_Q bestimmt werden, sodass die Bits A₁, ..., A_q Ausgabewerte einer Kombinationsschaltung F mit Q binären Eingängen und q binären Ausgängen sind, wenn die Schreibadresse a₁, ..., a_Q den Eingängen der Schaltung zugeführt wird, wobei q ≤ Q gilt.
• Gemäß einer speziellen Ausführungsform ist q = Q und a₁, ..., a_Q = A₁, ..., A_Q.
• In einer anderen speziellen Ausführungsform ist A₁ = a₁ ⊕ ... ⊕ a_Q.
• Gemäß einer weiteren Ausführungsform ist der Code C ein linearer Code.
• In einer anderen speziellen Ausführungsform ist der Code C ein linearer Code mit einer Generatormatrix G = (I, P), und wobei I eine (k + q)-Einheitsmatrix ist und wobei P eine [ (k + q), I ]-Paritätsmatrix ist und wobei die Prüfbits c₁, ..., c_l durch $$c_1,\dots c_l=\left(y_1,\dots y_k,A_a,\dots ,A_Q\right)\cdot P$$

  

  definiert sind.
• 1h stellt eine Ausführungsform dar, wobei Datenbits in Speicherzellen einer ternären Speicherschaltung 13h gespeichert sind, wobei die Speicherzellen der ternären Speicherschaltung ausgelegt sind, (einen von) drei verschiedene(n) Zustände(n) anzunehmen. Die Schreib- und Leseadressen des ternären Speichers der ternären Speicherschaltung werden für die Fehlerbehandlung, z.B. für die Fehlererkennung und/oder die Fehlerkorrektur, gebraucht.
• Die ternäre Speicherschaltung 13h weist Speicherzellen auf, in denen Datenbits als ternäre Zustände gespeichert werden können.
• Beim Schreiben werden Eingabewerte x₁, ..., x_n auf der n Bit breiten Eingabeleitung 110g in die ternäre Speicherschaltung 13h eingegeben, und Prüfbits c₁, ..., c_l werden auf der l Bit breiten Eingabeleitung 111g in die ternäre Speicherschaltung 13h eingegeben. Beim Schreiben wird die Schreibadresse a₁, ..., a_Q in die Q Bit breite Adresseingabeleitung 115h eingegeben. Beim Lesen wird die Leseadresse $a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  in die Q Bit breite Eingabeleitung 115h eingegeben. Beim Lesen werden binäre Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  auf der k Bit breiten Ausgabeleitung 112g ausgegeben, und Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  werden auf der l Bit breiten Ausgabeleitung 113h ausgegeben.
• Die Eingabeleitung 110g ist außerdem an einen ersten n Bit breiten Eingang des Codierers Cod 12h angeschlossen. Bits A₁, ..., A_q werden an einem q Bit breiten zweiten Eingang des Codierers Cod 12h eingegeben. Die Bits A₁, ..., A_q werden durch eine Kombinationsschaltung Fs 56h an der Schreibadresse a₁, ..., a_Q gemäß $${\text{A}}_1,\dots ,{\text{ A}}_{\text{q}}=F\left({\text{a}}_1,\dots ,{\text{ a}}_{\text{Q}}\right)$$

  

  erzeugt, wobei F eine eindeutige Abbildung von Q Adressbits a₁, ..., a_Q auf die Bits A₁, ..., A_q ist, die aus den Adressbits abgeleitet werden, wie oben bereits erläutert wurde.
• Die k Bit breite Ausgabeleitung 112g, welche die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  überträgt, ist an einen ersten k Bit breiten Eingang einer Kombinationsschaltung 18h angeschlossen und ist auch an einen ersten k Bit breiten Eingang eines Korrektors Kor 17h angeschlossen. Eine Ausgabeleitung 113h ist an einen zweiten I Bit breiten Eingang des Korrektors Kor 17h angeschlossen, wobei die Ausgabeleitung 113h die möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  überträgt. Ein q Bit breiter Ausgang der Schaltung 55h ist an den dritten q Bit breiten Eingang des Korrektors Kor 17h angeschlossen, wobei ein q Bit breiter Wert $A_1^{\text{'}},\dots ,A_q^{\text{'}}$

  

  auf dem q Bit breiten Ausgang der Schaltung 55h ausgegeben wird. Eine binäre Leseadresse $a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  wird an einem Q Bit breiten Eingang der Schaltung Fs 55h in die Schaltung Fs 55 eingegeben.
• Die Funktionalität der Schaltung F_S 55h ist gleich der Funktionalität der Schaltung Fs 56h, was der Grund dafür ist, dass sowohl der Schaltung 55h als auch der Schaltung 56h die Bezeichnung „Fs“ gegeben wird.
• Der Korrektor Kor 17h gibt den Korrekturvektor e₁, ..., e_k an seinem k Bit breiten Ausgang aus, der mit dem zweiten Eingang der Kombinationsschaltung 18h, die eine Korrekturschaltung ist, verbunden ist. In 1h ist die Korrekturschaltung als eine XOR-Schaltung ausgebildet. In anderen Ausführungsformen können andere Ausbildungen realisiert werden, wie z.B. der Einsatz einer XNOR-Schaltung.
• In der Ausführungsform von 1h gibt die XOR-Schaltung 18h an ihrem k Bit breiten Ausgang die korrigierten Hilfslesewerte $$y^{cor}=y_1^{cor},\dots ,y_k^{cor}=y_1^{\text{'}}\oplus e_1,\dots ,y_k^{\text{'}}\oplus e_k$$

  

  aus, die durch eine Kombinationsschaltung BB 19h in korrigierte Datenwerte $x^{cor}=x_1^{cor},\dots x_n^{cor}$

  

  transformiert werden.
• Wird ${\text{a}}_1,\dots ,{\text{ a}}_{\text{Q}}=a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  angewendet, sodass die Schreibadresse gleich der Leseadresse ist, und liegt in der ternären Speicherschaltung 13h, dem Codierer 12h und der Schaltung Fs 56h kein Fehler vor, dann werden die Hilfslesewerte, die auf der Leitung 112g ausgegeben werden, als korrekte Hilfslesewerte y₁, ..., y_k bezeichnet.
• Die möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}},$

  

  die auf der Ausgabeleitung 113h ausgegeben werden, werden durch die Prüfbits c₁, ..., c_l festgelegt. Diese Prüfbits c₁, ..., c_l werden am Ausgang 111g des Codierers 12h ausgegeben, an der Schreibadresse a₁, ..., a_Q in Speicherzellen der ternären Speicherschaltung 13h gespeichert und an der Leseadresse $a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  ausgelesen. Die Prüfbits können in Speicherzellen gespeichert werden, die einen von drei verschiedenen Zuständen annehmen können, sowie in Speicherzellen, die einen von zwei verschiedenen Zuständen annehmen können.
• Der Codierer Cod 12h ist derart ausgelegt, dass er die Prüfbits c₁, ..., c_l so erzeugt, dass $$y_1^{\text{'}},\dots ,y_k^{\text{'}},A\mathrm{1,}\dots ,A_q,c_1,\dots ,c_l$$

  

  ein Codewort eines Fehlerkorrekturcodes C ist.
• Wenn der Code C ein linearer Code mit einer Generatormatrix G = (I, P) ist, wobei I eine (k + q)-Einheitsmatrix und P eine [(k + q), I]-Paritätsmatrix ist, dann kann c₁, ..., c_l bestimmt werden als $$c_1,\dots c_l=\left(y_1,\dots y_k,A_a,\dots ,A_Q\right)\cdot P$$

  
• Der Korrektor Kor 17h gibt einen Korrekturvektor e = e₁, ..., e_k so aus, dass $$y^{cor}=y_1^{cor},\dots ,y_k^{cor}=y_1^{\text{'}}\oplus e_1,\dots ,y_k^{\text{'}}\oplus e_k=y_1,\dots ,y_k$$

  

  gilt, wenn Fehler, die aufgetreten sind, durch den Fehlerkorrekturcode C korrigierbar sind.
• Ist der Code C zum Beispiel ein 1-Bit-Fehlerkorrekturcode, dann kann jeder einzelne Bitfehler, so zum Beispiel in den Hilfslesewerten oder den Prüfbits, gültig korrigiert werden. Ist der Code C ein 2-Bit-Fehlerkorrekturcode, dann kann jeder 2-Bit-Fehler in den Hilfslesewerten oder den Prüfbits korrigiert werden.
• Durch 1i wird eine erste spezielle Ausführungsform der ternären Speicherschaltung 13h von 1h dargestellt.
• Die ternäre Speicherschaltung 13h umfasst einen Unterschaltkreis BT 11 zum Transformieren der binären Datenbits x₁, ..., x_n in Zustandswerte z₁, ..., z_M, die in Speicherzellen des ternären Speichers Sp 13 zu speichern sind, wobei der ternäre Speicher Sp 13 Speicherzellen aufweist, die ternäre Zustandswerte aufweisen, und wobei der ternäre Speicher Sp 13 Speicherzellen Spc₁, ..., Spc_l mit mindestens zwei Zuständen zum Speichern binärer Prüfbits c₁, ..., c_l aufweist, und einen Unterschaltkreis LH 16 zum Transformieren möglicherweise fehlerhafter ternärer Zustandswerte $z_1^{\text{'}},\dots ,z_M^{\text{'}},$

  

  die aus dem Speicher Sp 13 gelesen werden, in binäre Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}.$

  

  Es ist möglich, dass die Speicherzellen Spc₁, ..., Spc_l binäre Speicherzellen sind.
• Die Datenbits x₁, ..., x_n werden an der n Bit breiten Eingabeleitung 110h eingegeben. Die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  werden auf einer k Bit breiten Ausgabeleitung 112h ausgegeben. Die möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  werden auf einer l Bit breiten Ausgabeleitung 113h ausgegeben. Da die Unterschaltkreise BT 11, Sp 13 und LH 16 bereits mit Bezugnahme auf 1a beschrieben wurden, werden sie nicht noch einmal erläutert.
• Durch 1j wird eine zweite spezielle Ausführungsform der ternären Speicherschaltung 13h von 1h dargestellt. Die ternäre Speicherschaltung in 1j umfasst einen Unterschaltkreis BT 11 zum Transformieren der binären Datenbits in Zustandswerte z₁, ..., z_M, einen Speicher Sp 13, der hier ternäre Speicherzellen Spc₁, ..., Spc_l zum Speichern der Prüfbits aufweist, wobei die Prüfbits c₁, ..., c_l durch Unterschaltkreise bt₁ 141, ..., bt_l 14l in ternäre Werte $c_1^t,\dots ,c_l^t$

  

  transformiert werden, einen Unterschaltkreis LH 16 zum Transformieren möglicherweise fehlerhafter Zustandswerte $z_1^{\text{'}},\dots ,z_M^{\text{'}},$

  

  die aus dem Speicher Sp 13 gelesen werden, in möglicherweise fehlerhafte Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  und Unterschaltkreise tb₁ 151, ..., tb_l 15l zum Transformieren der möglicherweise fehlerhaften Prüfbits, die aus den Speicherzellen Spc₁, ..., Spc_l gelesen werden.
• Die Datenbits x₁, ..., x_n werden an einer n Bit breiten Eingabeleitung 110h eingegeben. Die Prüfbits c₁, ..., c_l werden an der l Bit breiten Eingabeleitung 111h eingegeben. Die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  werden an der k Bit breiten Ausgabeleitung 112h ausgegeben. Die möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  werden an der l Bit breiten Ausgabeleitung 113h ausgegeben. Die verwendeten Unterschaltkreise wurden bereits mit Bezugnahme auf 1a und 1d beschrieben und werden nicht noch einmal beschrieben.
• Durch 1k wird eine weitere spezielle Ausführungsform der ternären Speicherschaltung 13h von 1h dargestellt. Die ternäre Speicherschaltung in 1k umfasst einen Unterschaltkreis BT 11k zum Transformieren der binären Datenbits und der binären Prüfbits in Zustandswerte z₁, ..., z_M', die einen von drei verschiedenen Werten annehmen können, einen ternären Speicher Sp 13, der hier z.B. nur ternäre Speicherzellen aufweist, einen Unterschaltkreis LH 16k zum Transformieren der möglicherweise fehlerhaften Zustandswerte $z_1^{\text{'}},\dots ,{\text{ z}}_M^{\text{'}},$

  

  in möglicherweise fehlerhafte Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}},y_{k+m}^{\text{'}},\dots y_K^{\text{'}}$

  

  und einen Unterschaltkreis BB 19k zum Transformieren der Hilfslesewerte $y_{k+m}^{\text{'}},\dots y_K^{\text{'}}$

  

  in möglicherweise fehlerhafte Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}.$

  

  In dieser Ausführungsform ist es möglich, dass ein Tripel von binären Datenbits wie auch ein Tripel von binären Prüfbits jeweils als ein Tupel von ternären Werten in zwei Speicherzellen des Speichers 13k gespeichert werden. Die Datenbits x₁, ..., x_n werden an der n Bit breiten Eingabeleitung 110h eingegeben. Die Prüfbits c₁, ..., c_l werden an der l Bit breiten Eingabeleitung 111h eingegeben. Die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  werden an der k Bit breiten Ausgabeleitung 112h ausgegeben. Die möglicherweise fehlerhaften Datenbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  werden an der l Bit breiten Ausgabeleitung 113h ausgegeben.
• Da der Unterschaltkreis BT 11k die Datenbits x₁, ..., x_n sowie die Prüfbits, die vom Codierer Cod 12h ausgegeben werden, in ternäre Zustandswerte z₁, ..., z_M' transformiert, ist die Eingabewortbreite des Unterschaltkreises BT 11k hier n + I. Die Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  die durch den Unterschaltkreis LH 16k ausgegeben werden, entsprechen den Datenbits $x_1^{\text{'}},\dots ,x_n^{\text{'}},$

  

  während die Hilfslesewerte $y_{k+m}^{\text{'}},\dots ,y_K^{\text{'}}$

  

  den Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  zugeordnet sind.
• Abgesehen von den Eingabewortbreiten und den Ausgabewortbreiten entsprechen die verwendeten Unterschaltkreise den bereits beschriebenen Unterschaltkreisen.
• Die verwendeten Unterschaltkreise sind, insbesondere mit Bezugnahme auf 1a, bereits beschrieben worden und werden deshalb nicht noch einmal beschrieben.
• Nun soll eine weitere Ausführungsmöglichkeit für den Unterschaltkreis BT 11 beschrieben werden.
• Der Unterschaltkreis BT 11 kann als eine Reihenschaltung eines Unterschaltkreises BBS 94 für die Transformation von binären Eingabewerten x₁, ..., x_n in binäre Hilfsschreibwerte $y_1^s,\dots ,y_k^s$

  

  und eines Unterschaltkreises BTS 95 ausgeführt werden, der die binären Hilfsschreibwerte $y_1^s,\dots ,y_k^s$

  

  in die Zustandswerte z₁, ..., z_m, z_m+1, ..., z_Mtransformiert, wie in 9b dargestellt ist.
• Wie in den 3a, 3b und 3c dargestellt ist, kann der Unterschaltkreis BT 11 seinerseits aus Unterschaltkreisen BT_j , j = 1, 2, ...aufgebaut sein. Als ein Beispiel soll wieder die Ausführung des Unterschaltkreises BT₂ 32 beschrieben werden, der gemäß Tabelle 6 die binären Eingabewerte x₄, x₅, x₆ in ternäre Zustandswerte z₃ und z₄ umwandelt. Seine aktuell betrachtete Ausführung ist in 9a dargestellt. Die beschriebene Umwandlung der binären Eingabewerte x₄, x₅, x₆ in ternäre Zustandswerte wird in dem veranschaulichenden Beispiel in zwei Schritten ausgeführt. In einem ersten Schritt werden die drei binären Eingabewerte x₄, x₅, x₆ in vier binäre Hilfsschreibwerte $y_5^S,y_6^S,y_7^S,y_8^S$

  

  transformiert mit $$y_5^S,y_6^S,y_7^S,y_8^S=k_2\left(x_4,x_5,x_6\right)$$

  
• In einem zweiten Schritt wird dem ersten Paar $y_5^S,y_6^S,y_7^S,y_8^S=k_2\left(x_4,x_5,x_6\right)$

  

  und dem zweiten Paar $y_5^S,y_6^S$

  

  $y_7^S,y_8^S$

  

  der vier binären Hilfsschreibwerte ein ternärer Zustand zugeordnet.
• Es gibt nur acht verschiedene Eingabewerte x₄, x₅, x₆ und somit nur acht verschiedene 4-Tupel von Hilfsschreibwerten $y_5^S,y_6^S,y_7^S,y_8^S.$

  

  Die Transformation der Tripel der Eingabewerte x₄, x₅, x₆ in die Hilfsschreibwerte wird so ausgeführt, dass jedes der zwei Tupel $y_5^S,y_6^S$

  

  und $y_7^S,y_8^S$

  

  nur drei verschiedene Werte annimmt und somit in einem zweiten Schritt codiert und als ein ternärer Zustand gespeichert werden kann. Hierbei ist k₂ eine Kombinationsfunktion mit drei binären Eingabevariablen x₄, x₅, x₆ und vier binären Ausgabevariablen $y_5^S,y_6^S,y_7^S,y_8^S.$

  
• In einem zweiten Schritt wird das erste Paar $y_5^S,y_6^S$

  

  der binären Hilfsschreibwerte durch eine Funktion q₃ mit zwei binären Eingabevariablen $y_5^S,y_6^S$

  

  und einer ternären Ausgabevariable z₃ in einen ersten ternären Zustand z₃ transformiert, während das zweite Paar $y_7^S,y_8^S$

  

  von binären Hilfsschreibwerten durch eine Funktion q₄ mit zwei binären Eingabevariablen und einer ternären Ausgabevariable in einen zweiten ternären Zustand z₄ transformiert wird. Die Funktionen q₃ und q₄ können hier gleich zueinander oder unterschiedlich voneinander gewählt werden.
• Die Funktion q₃ beschreibt eine Digital-Analog-Wandlung der digitalen binären Werte $y_5^S,y_6^S$

  

  in einen analogen Wert, der in Abhängigkeit von der Zuordnung zu einem von drei nicht überlappenden Intervallen einen von drei möglichen ternären Werten von z₃ darstellt. Dementsprechend beschreibt die Funktion q₄ eine Digital-Analog-Wandlung der digitalen Werte y₇, y₈ in einen analogen Wert, der einen der möglichen ternären Werte von z₄ darstellt.
• Die beschriebene Transformation kann durch einen Unterschaltkreis Sk₂ 91 mit drei binären Eingängen und vier binären Ausgängen zum Ausführen der Funktion k₂ und zwei nachgeordnete Unterschaltkreise Sq₃ 92 und Sq₄ 93 zum Ausführen der Funktionen q₃ und q₄ realisiert werden, wie in 9a dargestellt ist.
• An dem 3 Bit breiten Eingang des Unterschaltkreises Sk₂ 91 wird der Wert x₄, x₅, x₆ angewendet. Die ersten zwei binären Ausgänge des Unterschaltkreises Sk₂ 91, welche die Hilfsschreibwerte $y_5^S,y_6^S$

  

  übertragen, werden dem 2 Bit breiten binären Eingang des Unterschaltkreises Sq₃ 92 zugeführt, während die zweiten binären Ausgänge des Unterschaltkreises Sk₂ 91, welche die Hilfsschreibwerte $y_7^S,y_8^S$

  

  übertragen, die dem 2 Bit breiten binären Eingang des Unterschaltkreises Sq₄ 93 zugeführt werden. Der Unterschaltkreis Sq₃ 92 gibt an seinem ternären Ausgang den Wert z₃ aus, während der Unterschaltkreis Sq₄ 93 an seinem ternären Ausgang den Wert z₄ ausgibt.
• Es ist möglich, dass die Hilfsschreibwerte $y_5^S,y_6^S,y_7^S,y_8^S$

  

  funktionell aus den Eingabewerten x₄, x₅, x₆ bestimmt werden, genau wie die Hilfslesewerte $y_5^S,y_6^S,y_7^S,y_8^S$

  

  aus den Eingabewerten x₄, x₅, x₆ bestimmt werden, und sie sind im fehlerfreien Fall gleich, wie zum Beispiel in Tabelle 9 beschrieben ist.
• Es ist nicht nötig, dass die Hilfsschreibwerte, die aus x₄, x₅, x₆ bestimmt wurden, für alle Eingabewerte, hier für die 8 möglichen Werte von x₄, x₅, x₆, gleich den Hilfslesewerten sind, die auch aus x₄, x₅, x₆ bestimmt wurden.
• Es kann jedoch praktisch sein, beim Speichern solche Hilfsschreibwerte zu verwenden, die beim Auslesen als Hilfslesewerte verwendet werden, wie nachfolgend ausführlicher erläutert wird.
• Als ein Beispiel wird hier der Fall von 8 Datenbits x₁, ..., x₈ betrachtet, und es wird auch die Verwendung der Hilfsschreibwerte zur Bestimmung der Prüfbits für eine vorteilhafte Ausführung des Codierers 12 erläutert, wenn die Hilfsschreibwerte gleich den Hilfslesewerten sind. Es wird zum Beispiel angenommen, dass die zwei Tripel x₁, x₂, x₃ und x₄, x₅, x₆ auf die gleiche Weise, wie in 10 dargestellt ist, in Hilfsschreibwerte $y_1^S,y_2^S,y_3^S,y_4^S$

  

  und $y_5^S,y_6^S,y_7^S,y_8^S$

  

  umgewandelt werden.
• Die Bits x₁, x₂, x₃ werden durch den Unterschaltkreis Sk₂ 101 in Hilfslesewerte $y_1^S,y_2^S,y_3^S,y_4^S$

  

  transformiert, während die Bits x₄, x₅, x₆ durch den Unterschaltkreis Sk₂ 102 in Hilfslesewerte $y_5^S,y_6^S,y_7^S,y_8^S$

  

  transformiert werden. Die zwei Bits x₇ und x₈ werden unmittelbar als Hilfsschreibwerte $y_9^S$

  

  und $y_{10}^S$

  

  verwendet.
• Die Paare von Hilfsschreibwerten $\left[y_{\mathrm{1,}}^S{y}_2^S\right],\left[y_{\mathrm{3,}}^S{y}_4^S\right],\left[y_{\mathrm{5,}}^S{y}_6^S\right],\left[y_{\mathrm{7,}}^S{y}_8^S\right]$

  

  werden durch die Unterschaltkreise Sk₃ 103, Sk₄ 104, Sk₃ 105, Sk₄ 106 in die ternären Zustände z₁, z₂, z₃, z₄ transformiert, die im Speicher Sp 1013 gespeichert werden. Der Hilfslesewert $y_9^S=x_7$

  

  wird durch den Unterschaltkreis bt₇ 107 in den ternären Zustand z₅ transformiert. Der Hilfslesewert $y_{10}^S=x_8$

  

  wird durch den Unterschaltkreis bt₈ 108 in den ternären Zustand z₆ transformiert. Die Zustände z₅ und z₆ werden auch im ternären Speicher Sp 1013 gespeichert.
• Die Hilfsschreibwerte $y_1^S,\dots ,y_{10}^S$

  

  werden auch in 10 erste Eingänge des Unterschaltkreises Bincode 109 eingegeben, an dessen q zweiten Eingängen die Bits A₁, ..., A_q, die aus der Leseadresse a, ..., a_Q abgeleitet wurden, eingegeben werden. In dieser Ausführungsform gibt der Unterschaltkreis Bincode 109 die 5 Prüfbits c₁, ..., c₅ aus, die durch den Unterschaltkreis bt₁ 1010, ..., bt₅ 1011 in die ternären Werte $c_1^{\text{'}},\dots ,c_5^{\text{'}}$

  

  transformiert werden, die jeweils in separaten Speicherzellen Spc₁, ..., Spc₅ des Speichers Sp 1013 gespeichert werden.
• Der Unterschaltkreis BT 11 weist hier seinerseits die Unterschaltkreise Sk₂ 101, Sk₂ 102, die Unterschaltkreise Sk₃ 103, Sk₄ 104, Sk3 105, Sk₄ 106, bt₇ 107 und bt₈ 108 auf.
• Der Codierer Cod 12 ist aus den Unterschaltkreisen Sk₂ 101, Sk₂ 102 und dem Unterschaltkreis Bincode 109 aufgebaut. Der Unterschaltkreis BT und der Codierer Cod 12 werden hier zusammen ausgebildet.
• Die Umwandlung der Bits x₄, x₅, x₆ in die Hilfsschreibwerte $y_5^S,y_6^S,y_7^S,y_8^S$

  

  wird im Einzelnen betrachtet, wobei die Hilfslesewerte, die beim Lesen verwendet werden, gleich den Hilfsschreibwerten sind, die beim Schreiben verwendet werden, sodass dann, wenn kein Fehler aufgetreten ist, $\left[y_5,y_6,y_7,y_8\right]=\left[y_5^S,y_6^S,y_7^S,y_8^S\right]$

  

  gilt.
• Beim Lesen ist die Umwandlung der ternären Zustandswerte, die aus den zwei zugehörigen Speicherzellen gelesen wurden, in die entsprechenden binären Hilfslesewerte für die Speicherzelle, in welcher der Zustandswert z₃ gespeichert ist, durch die Funktion LH³ auszuführen, die in Tabelle 7 dargestellt ist, und für die Speicherzelle, in welcher der Zustandswert z₄ gespeichert ist, ist sie durch die Funktion LH⁴ auszuführen, die in Tabelle 8 dargestellt ist.
• In Tabelle 9 ist dargestellt, wie den binären Eingabewerten x₄, x₅, x₆ entsprechende binäre Hilfslesewerte y₅, y₆, y₇, y₈ zugeordnet werden. Wie oben bereits angegeben wurde, kann zum Beispiel für alle Wertekombinationen von x₄, x₅, x₆, die in der Tabelle 9 nicht aufgeführt sind, y₅ = y₆ = y₇ = y₈ = 0 gesetzt werden. Die Zuordnung durch Tabelle 9 wird durch die Funktion k₂ (x₄, x₅, x₆) beschrieben. Für einen Fachmann ist es nicht schwierig, aus der Tabelle 9 einen Kombinationsschaltkreis Sk₂ zu bestimmen, der die Funktion k₂ ausführt.
• Es wird hier angenommen, dass die Hilfsschreibwerte $y_5^S,y_6^S,y_7^S,y_8^S$

  

  durch die gleiche Funktion k₂ wie die Hilfslesewerte bestimmt werden, sodass der Unterschaltkreis Sk₂ 91 einfach ein Kombinationsschaltkreis Sk₂ ist, der die Funktion k₂ ausführt, die in Tabelle 9 beschrieben ist.
• Aus den Paaren y₅, y₆ und y₇, y₈, die gleich den entsprechenden Paaren von Hilfslesewerten oder Hilfsschreibwerten sind, werden dann durch Funktionen q₃ und q₄ gemäß den Tabellen 13 und 14 die ternären Zustandswerte z₃ und z₄ bestimmt, wobei die ternären Zustandswerte z₃ und z₄ in den ternären Speicher Sp 13 gespeichert werden. Hierbei werden die möglichen Zustandswerte von z₃ als A₀, A₁, A₂ bezeichnet, und die möglichen Zustandswerte von z₄ werden als B₀, B₁, B₂ bezeichnet.
• Tabelle 13 beschreibt die Funktion q₃ , und Tabelle 14 beschreibt die Funktion q₄ . Tabelle 13 q₃(y₅, y₆)

  y5	y6	z3
  0	0	0
  0	1	1
  1	1	2
  1	0	-

  Tabelle 14 q₄(y₇, y₈)

  y7	y8	z4
  0	0	0
  1	0	1
  1	1	2
  0	1	-

• Wie zuvor stehen in den durch y_i gekennzeichneten Spalten der Tabellen 13 und 14 binäre Werte, und in den durch z_j gekennzeichneten Spalten stehen ternäre Werte. Die Funktionen q₃ und q₄ werden durch Schaltkreise Sq₃ und Sq₄ verwirklicht, die eine Digital-Analog-Wandlung ausführen, und deren Realisierung durch einen Analog-Digital-Wandler für einen Fachmann nicht schwierig ist.
• Es soll nun die Realisierung des Codierers Cod 12 und des Korrektors Cor 17 für eine spezielle Ausführungsform für einen speziellen linearen Code erläutert werden, wobei acht binäre Eingabewerte x₁, ..., x₈ zu speichern sind. Diese acht binären Eingabewerte werden, wie oben beschrieben ist, in 10 binäre Hilfslesewerte y₁, ..., y₁₀ transformiert, welche die Daten- oder Informationsbits des linearen Codes C darstellen. Der Code C weist 10 Informationsbits y₁, ..., y₁₀ und 5 Prüfbits c₁, ..., c₅ auf. Der Code C kann durch eine (10, 15)-G-Matrix G und durch eine (5, 15)-H-Matrix H beschrieben werden. Als ein Beispiel für eine Generatormatrix wird die folgende Generatormatrix G gewählt. $$G=\left(\begin{array}{lllllllllllllll}1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill & 1\hfill & 0\hfill & 0\hfill \\ 0\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill & 1\hfill & 0\hfill \\ 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill & 0\hfill & 1\hfill \\ 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill \\ 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 1\hfill & 0\hfill & 1\hfill \\ 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill \\ 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill & 1\hfill & 0\hfill \\ 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill & 1\hfill \\ 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 1\hfill & 1\hfill \\ 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill & 1\hfill \end{array}\right)$$

  
• Die G-Matrix weist die folgende Form auf: $$G=\left(I_{10},P_{\mathrm{10,5}}\right).$$

  
• Hierbei ist I₁₀ die 10-dimensionale Einheitsmatrix und P_10,5 mit $$P_{\mathrm{10,5}}=\left(\begin{array}{lllll}1\hfill & 1\hfill & 1\hfill & 0\hfill & 0\hfill \\ 1\hfill & 1\hfill & 0\hfill & 1\hfill & 0\hfill \\ 1\hfill & 1\hfill & 0\hfill & 0\hfill & 1\hfill \\ 1\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill \\ 1\hfill & 0\hfill & 1\hfill & 0\hfill & 1\hfill \\ 1\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill \\ 0\hfill & 1\hfill & 1\hfill & 1\hfill & 0\hfill \\ 0\hfill & 1\hfill & 1\hfill & 0\hfill & 1\hfill \\ 0\hfill & 1\hfill & 0\hfill & 1\hfill & 1\hfill \\ 0\hfill & 0\hfill & 1\hfill & 1\hfill & 1\hfill \end{array}\right)$$

  

  die Paritätsmatrix.
• Die Prüfbits c₁, ..., c₅ werden durch $$c_1,c_2,c_3,c_4,c_5=\left(y_1,y_2,y_3,y_4,y_5,y_6,y_7,y_8,y_9,y_{10}\right)\cdot P_{\mathrm{10,5}}$$

  

  bestimmt, sodass $$c_1=y_1\oplus y_2\oplus y_3\oplus y_4\oplus y_5\oplus y_6$$

  

  $$c_2=y_1\oplus y_2\oplus y_3\oplus y_7\oplus y_8\oplus y_9$$

  

  $$c_3=y_1\oplus y_4\oplus y_5\oplus y_7\oplus y_8\oplus y_{10}$$

  

  $$c_4=y_2\oplus y_4\oplus y_6\oplus y_7\oplus y_9\oplus y_{10}$$

  

  $$c_5=y_3\oplus y_5\oplus y_6\oplus y_8\oplus y_9\oplus y_{10}$$

  

  durch den Unterschaltkreis Bincode 109 in 10 ausgeführt wird. In diesem speziellen Beispiel ist C ein binärer Code, und als ein Spezialfall führt der Schaltkreis Bincode die Prüfbiterzeugung des Codes C aus. Ein Fachmann wird verstehen, dass der betrachtete Code C ein Hsiao-Code ist, der alle 1-Bit-Fehler korrigieren und alle 2-Bit-Fehler erkennen kann.
• Die Implementierung der Prüfbits c₁, ..., c₅, die aus den Hilfslesewerten y₁, ..., y₁₀ durch XOR-Operationen bestimmt sind, ist für einen Fachmann nicht schwierig und muss somit nicht ausführlicher erläutert werden.
• Die Paare [y₁,y₂], [y₃,y₄], [y₅,y₆], [y₇,y₈], ..., von Hilfslesewerten, die jeweils aus einem ternären Zustandswert, der in einer ternären Speicherzelle gespeichert ist, abgeleitet werden, nehmen jeweils nur drei verschiedene Werte, z.B. die Werte [0,0], [0,1], [1,1], an. Paare von Prüfbits nehmen jedoch vier verschiedene Werte an, weshalb ein Paar von Prüfbits nicht in einer ternären Speicherzelle gespeichert werden kann. Das soll für das Paar [c₁,c₂] von Prüfbits erläutert werden.
• Sind alle Hilfslesewerte gleich 0, y₁ = y₂ = ... = y₁₀ = 0, dann ist [c₁,c₂] = [0, 0].
• Ist [y₁, y₂] = [0, 1] und sind alle anderen Hilfslesewerte gleich 0, dann ist [c₁, c₂] = [1,1].
• Ist [y₃, y₄] = [1, 1] und sind alle anderen Hilfslesewerte gleich 0, dann ist [c₁, c₂] = [0, 1].
• Ist [y₁, y₂] = [0, 1] und [y₃, y₄] =[1, 1] und sind alle anderen Hilfslesewerte gleich 0, dann ist [c₁, c₂] = [1, 0].
• Ein Paar von Prüfbits kann somit nicht in einer einzigen ternären Speicherzelle gespeichert werden.
• Nachfolgend wird nun eine mögliche Ausbildung des Korrektors Corr für den betrachteten linearen Code C beschrieben. Die Fehlerkorrektur wird so ausgeführt, dass aus den ausgelesenen, möglicherweise fehlerhaften Speicherzuständen $z_1^{\text{'}},\dots ,z_8^{\text{'}}$

  

  die Hilfslesewerte $y_1^{\text{'}},\dots ,y_{10}^{\text{'}}$

  

  gebildet werden, wie beschrieben wurde, und dann diese Hilfslesewerten und die möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_5^{\text{'}}$

  

  mithilfe des Korrektors Korr 1016 den Korrekturvektor e = e₁, ..., e₁₀ bestimmen.
• Die Fehlerkorrektur wird unter Verwendung der H-Matrix H des Codes C ausgeführt, die bekanntermaßen als $H=\left(P_{\mathrm{5,10}}^T,I_5\right)=\left(h_1,\dots ,h_{15}\right)$

  

  bestimmt wird, wobei $P_{\mathrm{5,10}}^T$

  

  die transponierte Matrix der Matrix P_10,5 ist, in der Zeilen und Spalten vertauscht wurden, und I₅ die 5-dimensionale Einheitsmatrix ist, sodass $$H=\left(\begin{array}{lllllllllllllll}1\hfill & 1\hfill & 1\hfill & 1\hfill & 1\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill \\ 1\hfill & 1\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill & 1\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill \\ 1\hfill & 0\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill & 0\hfill \\ 0\hfill & 1\hfill & 0\hfill & 1\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill & 0\hfill \\ 0\hfill & 0\hfill & 1\hfill & 0\hfill & 1\hfill & 1\hfill & 0\hfill & 1\hfill & 1\hfill & 1\hfill & 0\hfill & 0\hfill & 0\hfill & 0\hfill & 1\hfill \end{array}\right)$$

  

  gilt. Hierbei sind h_i für i= 1, ..., 15 die Spalten der H-Matrix H.
• Alle Spalten der H-Matrix H sind unterschiedlich, und jede Spalte h_i, i = 1, ..., 15, enthält entweder eine 1 oder drei 1-en, d.h. eine ungerade Zahl von Einsen.
• Wie durch 6a dargestellt ist, weist der Korrektor 17a einen Syndromgenerator 61a auf, der für k = 10 und I = 5 die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_{10}^{\text{'}}$

  

  umfasst; und die möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_5^{\text{'}},$

  

  die aus dem Speicher gelesen wurden, bilden gemäß der folgenden Beziehung $$s={\left[s_1,\dots s_5\right]}^T=H\cdot {\left[y_1^{\text{'}},\dots ,z_{10}^{\text{'}},c_1^{\text{'}},\dots ,c_5^{\text{'}}\right]}^T$$

  

  ein Fehlersyndrom s, wie es für einen linearen Code üblich ist, sodass die einzelnen Komponenten s₁ , ..., s₅ des Fehlersyndroms zu $$s_1=c_1^{\text{'}}\oplus y_1^{\text{'}}\oplus y_2^{\text{'}}\oplus y_3^{\text{'}}\oplus y_4^{\text{'}}\oplus y_5^{\text{'}}\oplus y_6^{\text{'}}$$

  

  $$s_2=c_2^{\text{'}}\oplus y_1^{\text{'}}\oplus y_2^{\text{'}}\oplus y_3^{\text{'}}\oplus y_7^{\text{'}}\oplus y_8^{\text{'}}\oplus y_9^{\text{'}}$$

  

  $$s_3=c_3^{\text{'}}\oplus y_1^{\text{'}}\oplus y_4^{\text{'}}\oplus y_5^{\text{'}}\oplus y_7^{\text{'}}\oplus y_8^{\text{'}}\oplus y_{10}^{\text{'}}$$

  

  $$s_4=c_4^{\text{'}}\oplus y_2^{\text{'}}\oplus y_4^{\text{'}}\oplus y_6^{\text{'}}\oplus y_7^{\text{'}}\oplus y_9^{\text{'}}\oplus y_{10}^{\text{'}}$$

  

  $$s_5=c_5^{\text{'}}\oplus y_3^{\text{'}}\oplus y_5^{\text{'}}\oplus y_6^{\text{'}}\oplus y_8^{\text{'}}\oplus y_9^{\text{'}}\oplus y_{10}^{\text{'}}$$

  

  bestimmt werden.
• Hierbei ist ${\left[y_1^{\text{'}},\dots ,y_{10}^{\text{'}},c_1^{\text{'}},\dots ,c_5^{\text{'}}\right]}^T$

  

  der transponierte Spaltenvektor des Zeilenvektors $\left[y_1^{\text{'}},\dots ,y_{10}^{\text{'}},c_1^{\text{'}},\dots ,c_5^{\text{'}}\right]$

  

  und [s₁ , ..., s₅ ]^T ist der transponierte Spaltenvektor des Zeilenvektors [s₁ , ..., s₅ ] der Komponenten des Syndroms.
• Die Implementierung des Syndromgenerators 61a, der die angegebenen Gleichungen für die Komponenten des Fehlersyndroms s₁ , s₂ , s₃ , s₄ , s₅ ausführt, indem zum Beispiel XOR-Gatter verwendet werden oder indem ein gängiges Synthesewerkzeug verwendet wird, ist für einen Fachmann nicht schwierig.
• Aus dem Fehlersyndrom s bestimmt der Decoder 62a den zugehörigen Korrekturvektor e = e₁, ..., e₁₀ für die Hilfslesewerte $y_1^{\text{'}},\dots ,y_{10}^{\text{'}},$

  

  welche die Informationsbits des betrachteten linearen Fehlerkorrekturcodes C sind. Die Tabelle 15 stellt die Wertetabelle des Decoders 52 dar. Tabelle 15

  s1	s2	s3	s4	s5	e1	e2	e3	e4	e5	e6	e7	e8	e9	e10
  0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
  1	1	1	0	0	1	0	0	0	0	0	0	0	0	0
  1	1	0	1	0	0	1	0	0	0	0	0	0	0	0
  1	1	0	0	1	0	0	1	0	0	0	0	0	0	0
  1	0	1	1	0	0	0	0	1	0	0	0	0	0	0
  1	0	1	0	1	0	0	0	0	1	0	0	0	0	0
  1	0	0	1	1	0	0	0	0	0	1	0	0	0	0
  0	1	1	1	0	0	0	0	0	0	0	1	0	0	0
  0	1	1	0	1	0	0	0	0	0	0	0	1	0	0
  0	1	0	1	1	0	0	0	0	0	0	0	0	1	0
  0	0	1	1	1	0	0	0	0	0	0	0	0	0	1

• Insgesamt gibt es 32 = 2⁵ verschiedene Syndromwerte. Entsprechende Korrekturwerte sind mit 11 Syndromwerten von denen in Tabelle 15 verbunden.
• Für alle Syndromwerte, die in der Tabelle 15 nicht aufgeführt sind, können die Werte für e₁, ..., e₁₀ zufällig sein, was zur Optimierung des Decoders dienen kann. Zum Beispiel können alle diese Werte auf 0 festgelegt werden. Ist das Fehlersyndrom gleich 0, dann findet keine Korrektur statt, wie in der ersten Zeile von Tabelle 15 dargestellt ist, da dann e = 0, ..., 0 ist. Gilt für das Fehlersyndrom, dass s = h_i, (i ∈ {1, ..., 10}) ist, dann wird die i-te Komponente der Hilfslesewerte korrigiert, was der Korrektur eines 1-Bit-Fehlers entspricht. In diesem Fall gilt für die i-te Komponente e_i = 1. Alle anderen Komponenten von e sind 0. Ist s = [1, 1, 0, 0, 1]^T= h₃, dann ist e = [0, 0, 1, 0, 0, 0, 0, 0, 0, 0]^T, und die dritte Komponente der Hilfslesewerte wird korrigiert.
• In 11 ist ein möglicher Decoderschaltkreis dargestellt.
• Der Decoderschaltkreis von 11 weist 5 binäre Eingänge, welche die Komponenten s₁ , s₂ , s₃ , s₄ , s₅ übertragen, und 10 binäre Ausgänge auf, welche die Komponenten e₁, ..., e₁₀ ausgeben. Er weist 10 AND-Gatter 110i, i = 1, ..., 10 auf, die jeweils drei Eingänge aufweisen, wobei der Ausgang des AND-Gatters 110i den Wert e_i überträgt.
• Der Eingang des Decoders, der die Komponente s₁ überträgt, ist jeweils an einen ersten Eingang der AND-Gatter 1101, 1102, 1103, 1104, 1105 und 1106 angeschlossen. Der Eingang des Decoders, der die Komponente s₂ überträgt, ist jeweils an einen zweiten Eingang der AND-Gatter 1101, 1102, 1103 und einen ersten Eingang der AND-Gatter 1107, 1108, 1109 angeschlossen. Der Eingang des Decoders, der die Komponente s₃ überträgt, ist an einen ersten Eingang des AND-Gatters 11010, jeweils an einen zweiten Eingang der AND-Gatter 1104, 1105, 1107, 1108 und an den dritten Eingang des AND-Gatters 1101 angeschlossen. Der Eingang des Decoders, der die Komponente s₄ überträgt, ist jeweils an einen zweiten Eingang der AND-Gatter 1106, 1109, 1010 und den dritten Eingang der AND-Gatter 1102, 1104, 1107 angeschlossen. Der Eingang des Decoders, der die Komponente s₅ überträgt, ist jeweils an den dritten Eingang der AND-Gatter 1103, 1105, 1106, 1108, 1109, 11010 angeschlossen.
• 12 zeigt einen möglichen Fehlererkennungsschaltkreis für die beschriebene Ausführungsform. Er weist einen Syndromgenerator 1203, wie er auch für den Korrrektor 17a in 6a verwendet wurde, einen 5-Eingang-XOR-Baum 1201 und einen 5-Eingang-OR-Baum 1202 auf. Der Syndromgenerator weist 10 erste binäre Eingänge, an denen die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_{10}^{\text{'}}$

  

  eingegeben werden, und 5 weitere Eingänge, welche die möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_3^{\text{'}}$

  

  übertragen, sowie 5 Ausgänge auf, an denen die Syndrombits s₁ , s₂ , s₃ , s₄ , s₅ ausgegeben wurden. Die 5 Ausgänge des Syndromgenerators sind sowohl mit den 5 Eingängen des XOR-Baums 1201, der an seinem Ausgang die Parität P(s) der Syndromkomponenten P(s) = s₁ ⊕ s₂ ⊕ ... ⊕ s₅ ausgibt, als auch mit den 5 Eingängen des OR-Baums 1202 verbunden, der die OR-Operation OR(s) = s₁ ∨ s₂ ∨ ... ∨ s₅ der Syndromkomponenten ausgibt.
• Werden nur 1-Bit-Fehler und 2-Bit-Fehler unterschieden, dann gilt das Folgende, weil alle Spalten h_i der H-Matrix H ungerade Zahlen von 1-en aufweisen:
• Es liegt ein 1-Bit-Fehler vor, wenn P(s) = 1 und OR(s) = 1 ist.
• Es liegt ein 2-Bit-Fehler vor, wenn P(s) = 0 und OR(s) = 1 ist.
• 13 zeigt eine gemeinsame Ausführung des Korrekturschaltkreises und des Fehlererkennungsschaltkreises. Da der Syndromgenerator 1301 sowohl für die Fehlerkorrektur als auch für die Fehlererkennung verwendet werden kann, ist es möglich, nur einen Syndromgenerator auszubilden und seine Ausgänge, welche die Komponenten s₁ , ..., s₅ übertragen, gleichzeitig mit den entsprechenden Eingängen des Decoders 1304, den Eingängen des XOR-Baums 1302 und den Eingängen des OR-Baums 1203 zu verbinden, sodass der Korrektor Cor 17 und der Schaltkreis für die Fehlererkennung Det 120 hierbei gemeinsam ausgeführt werden.
• Es soll nun die Funktionsweise der betrachteten Ausführungsform erläutert werden.
• In einem Speicher mit einem Unterschaltkreis BT gemäß 3c sind die binären Werte x₁, ..., x₈ = 0, 0, 1, 1, 0, 1, 1, 1 zu speichern. Der Unterschaltkreis BT weist wiederum, wie in 3c dargestellt ist, die Unterschaltkreise BT₁ 38, BT₂ 39, BT₃ 310 und BT₄ 311 auf, wobei beide Unterschaltkreise BT₁ und BT₂ die gleiche Funktion f ausführen, wie in Tabelle 6 dargestellt ist.
• Der Unterschaltkreis BT₁ transformiert die Bits x₁, x₂, x₃ = 001 gemäß Tabelle 6 in die ternären Zustände 2_ter , 1_ter . Der Unterschaltkreis BT₂ transformiert die Bits x₄, x₅, x₆ = 101 von Tabelle 6 in die ternären Zustände 0_ter , 2_ter . Der Unterschaltkreis BT₃ bildet das Bit x₇ = 1 in den ternären Zustand 1_ter ab, genau wie der Unterschaltkreis BT₄ das Bit x₈ = 1 in den ternären Zustand 1_ter abbildet. Die ternären Zustände 2_ter , 1_ter , 0_ter , 2_ter , 1_ter , 1_ter werden in die ersten 6 Speicherzellen des Speichers Sp 13 geschrieben.
• Der Codierer Cod 12 transformiert die 8 binären Eingabewerte x₁, ..., x₈ = 0, 0, 1, 1, 0, 1, 1, 1 in die fünf binären Prüfbits bits c₁, ..., c₅.
• Die Funktionsweise kann, wie beschrieben wurde, so verstanden werden, dass er zuerst seine Eingabewerte funktionell in die entsprechenden Hilfslesewerte transformiert und die entsprechenden Prüfbits aus den Hilfslesewerten erzeugt, wobei hier ein linearer Code C verwendet wird, obwohl diese zwei Schritte nicht getrennt ausgeführt werden müssen, so zum Beispiel wegen der gemeinsamen Optimierung der entsprechenden Unterschaltkreise .
• Gemäß Tabelle 9 werden die Bits x₁, x₂, x₃ = 0, 0, 1 zuerst in die Hilfslesewerte y₁, y₂, y₃, y₄ = 1, 1, 0, 1 transformiert, die Bits x₄, x5, x₆ = 101 werden in die Hilfslesewerte y₅, y₆, y₇, y₈ = 0, 0, 1, 1 transformiert und Bit x₇ = 1 wird in y₉ = 1 transformiert und Bit x₈ = 1 wird durch den Codierer in y₁₀ = 1 transformiert. Aus den sich ergebenden Hilfslesewerten 1101001111 werden die binären Prüfbits c₁, ..., c₅ bestimmt durch $$c_1,c_2,c_3,c_4,c_5=\left(\mathrm{1,}\mathrm{1,}\mathrm{0,}\mathrm{1,}\mathrm{0,}\mathrm{0,}\mathrm{1,}\mathrm{1,}\mathrm{1,}1\right)\cdot P=\mathrm{1,}\mathrm{1,}\mathrm{1,}\mathrm{1,}1,$$

  

  wie unmittelbar berechnet werden kann. Die binären Prüfbits c₁, c₂, c₃, c₄, c₅ = 1, 1, 1, 1, 1 werden durch die Unterschaltkreise bt₁ 1010, ..., bt₅ 1011 in die ternären Zustände 1 ter, 1_ter , 1_ter , 1_ter , 1_ter transformiert und jeweils in eine separate von fünf weiteren Zellen des Speichers Sp 1013 geschrieben, sodass insgesamt die Werte z₁, ..., z₄, z₅, z₆, c₁, ..., c₅ = 2_ter , 1_ter , 0_ter , 2_ter , 1_ter , 1_ter , 1_ter , 1_ter , 1_ter , 1_ter , 1_ter in den ternären Speicher geschrieben sind.
• Wenn kein Fehler auftritt, dann werden die Zustandswerte $z_1^{\text{'}},\dots ,z_4^{\text{'}},z_5^{\text{'}},z_6^{\text{'}},{\text{ c}}_1^{\text{'}},\dots ,c_5^{\text{'}}=2_{ter}{\mathrm{,1}}_{ter}{\mathrm{,0}}_{ter}{\mathrm{,2}}_{ter}{\mathrm{,1}}_{ter}{\mathrm{,1}}_{ter}{\mathrm{,1}}_{ter}{\mathrm{,1}}_{ter}{\mathrm{,1}}_{ter}{\mathrm{,1}}_{ter}{\mathrm{,1}}_{ter}$

  

  ausgelesen. Die ternären Werte $z_1^{\text{'}},\dots ,z_6^{\text{'}}=2_{ter},1_{ter},0_{ter},2_{ter},1_{ter},1_{ter}$

  

  werden durch den Unterschaltkreis LH 16, der im Einzelnen in 4 dargestellt ist, in die Hilfslesewerte $y_1^{\text{'}}{\text{ y}}_2^{\text{'}}=L{H}^1\left(2_{ter}\right)=\mathrm{11,}$

  

  $y_3^{\text{'}}{\text{, y}}_4^{\text{'}}=L{H}^2\left(1_{ter}\right)=\mathrm{01,}$

  

  $y_5^{\text{'}}{\text{ y}}_6^{\text{'}}=L{H}^3\left(0_{ter}\right)=\mathrm{00,}$

  

  $y_7^{\text{'}}{\text{, y}}_8^{\text{'}}=L{H}^4\left(2_{ter}\right)=\mathrm{11,}$

  

  $y_9^{\text{'}}=L{H}^5\left(1_{ter}\right)=\mathrm{1,}$

  

  $y_{10}^{\text{'}}=L{H}^6\left(1_{ter}\right)=1$

  

  transformiert, wobei für LH¹, LH², LH³ und LH⁴ Tabelle 8 verwendet wird. Die ternären Zustände 1_ter , ..., 1_ter , die den Prüfbits c₁, ..., c₅ entsprechen, werden durch den entsprechenden Unterschaltkreis tb₁ 151, ..., tb₅ 155 in binäre Werte 1_bin , ..., 1_bin transformiert, sodass die Hilfslesewerte y' = (1, 1, 0, 1, 0, 0, 1, 1, 1, 1) durch den Unterschaltkreis LH 16 ausgegeben werden. Diese Hilfslesewerte und die Prüfbits $c_1^{\text{'}},\dots ,c_5^{\text{'}}=\mathrm{1,}\text{ 1},\mathrm{1,}\mathrm{1,}\mathrm{1,}$

  

  die aus dem Speicher gelesen wurden, werden in die entsprechenden Eingänge des Korrektors 17 eingegeben. In seinem Syndromgenerator 61a von 6a bildet der Korrektor das Fehlersyndrom $${\left(s_1,\dots ,s_5\right)}^T=H\cdot {\left(\mathrm{1,1,0,1,0,0,1,1,1,1,1,1,1,1,1}\right)}^T={\left(\mathrm{0,0,0,0,0}\right)}^T$$

  

  das wieder einfach berechnet wird, und der Decoder 62a gibt gemäß der ersten Zeile von Tabelle 15 den Korrekturvektor e = e₁, ..., e₁₀ = 0, ..., 0 aus, dessen Komponenten im XOR-Schaltkreis 18a mit den Hilfslesewerten y' zu den korrigierten Hilfslesewerten $$y^c=y_1^c,\dots ,y_{10}^c=y_1^{\text{'}}\oplus \mathrm{0,}\dots ,y_{10}^{\text{'}}\oplus 0=\mathrm{1,1,0,1,0,0,1,1,1,1}=y\text{'}\oplus e$$

  

  kombiniert werden.
• Aus den korrigierten Hilfslesewerten y^c bildet der Unterschaltkreis BB 19 die korrigierten Ausgabewerte x^c. Der Unterschaltkreis BB 19 ist eingerichtet, wie in 7c dargestellt ist. Der Unterschaltkreis BB1 78 transformiert die korrigierten Hilfslesewerte $y_1^c,\dots ,y_4^c=\mathrm{1,}\mathrm{1,}\mathrm{0,}1$

  

  gemäß Tabelle 10 in die korrigierten Ausgabewerte $x_1^c,x_2^c,x_3^c=\mathrm{0,}\mathrm{0,}1$

  

  Der Unterschaltkreis BB₂ 79 transformiert die korrigierten Hilfslesewerte $y_5^c,\dots ,y_8^c=\mathrm{0,}\text{ 0},\text{ 1},1$

  

  gemäß Tabelle 10 in die korrigierten Ausgabewerte $x_4^c,x_5^c,x_6^c=\mathrm{1,}\mathrm{0,}1$

  

  Der Unterschaltkreis BB₃ 710 transformiert den korrigierten Hilfslesewert $y_9^c=1$

  

  in den korrigierten Ausgabewert x₇ = 1. Der Unterschaltkreis BB₄ 711 transformiert den korrigierten Hilfslesewert $y_{10}^c=1$

  

  in den korrigierten Ausgabewert x₈ = 1. Am Schaltkreisausgang wird somit das korrigierte Ergebnis $x_1^c,\dots ,x_8^c=\mathrm{0,}\mathrm{0,}\mathrm{1,}\mathrm{1,}\mathrm{0,}\mathrm{1,},\mathrm{1,}$

  

  ausgegeben.
• Es wird nun angenommen, dass der ternäre Zustand z₁ = 2, der in Speicher geschrieben wurde, beim Auslesen fehlerhaft in den Zustand $z_1^{\text{'}}=1$

  

  verfälscht wurde. Dann werden beim Lesen aus dem Speicher die Zustandswerte $z_1^{\text{'}},\dots ,z_4^{\text{'}},z_5^{\text{'}},z_6^{\text{'}},c_1^{\text{'}},\dots ,c_5^{\text{'}}=1_{ter},1_{ter},0_{ter},2_{ter},1_{ter},1_{ter},1_{ter},1_{ter},1_{ter},1_{ter},1_{ter},$

  

  ausgelesen. Die ternären Werte $z_1^{\text{'}},\dots ,z_6^{\text{'}}=1_{ter},1_{ter},0_{ter},2_{ter},1_{ter},1_{ter},$

  

  werden durch den Unterschaltkreis LH 16, der in 4 im Einzelnen dargestellt ist, unter Verwendung der Tabelle 8 in die Hilfslesewerte $y_1^{\text{'}}{\text{ y}}_2^{\text{'}}=L{H}^1\left(1_{ter}\right)=\mathrm{01,}$

  

  $y_3^{\text{'}}{\text{ y}}_4^{\text{'}}=L{H}^2\left(1_{ter}\right)=\mathrm{01,}$

  

  $y_5^{\text{'}}{\text{ y}}_6^{\text{'}}=L{H}^3\left(0_{ter}\right)=\mathrm{00,}$

  

  $y_7^{\text{'}}{\text{ y}}_8^{\text{'}}=L{H}^4\left(2_{ter}\right)=\mathrm{11,}$

  

  $y_9^{\text{'}}=L{H}^5\left(1_{ter}\right)=\mathrm{1,}$

  

  $y_{10}^{\text{'}}=L{H}^6\left(1_{ter}\right)=1$

  

  transformiert, sodass durch den Unterschaltkreis LH 16 die Hilfslesewerte y' = (0,1,0,1,0,0,1,1,1,1) ausgegeben werden. Diese Hilfslesewerte und die Prüfbits $c_1^{\text{'}},\dots c_5^{\text{'}}=\mathrm{1,}\mathrm{1,}\mathrm{1,}\mathrm{1,}1;$

  

  die aus dem Speicher gelesen wurden, werden den entsprechenden Eingängen des Korrektors 17 zugeführt. In seinem Syndromgenerator 61a von 6 bildet der Korrektor das Fehlersyndrom $${\left(s_1,\dots ,s_5\right)}^T=H\cdot {\left(\mathrm{0,}\mathrm{1,}\mathrm{0,}\mathrm{1,}\mathrm{0,}\mathrm{0,}\mathrm{1,}\mathrm{1,}\mathrm{1,}\mathrm{1,}\mathrm{1,}\mathrm{1,}\mathrm{1,}\mathrm{1,}1\right)}^T={\left(\mathrm{1,}\mathrm{1,}\mathrm{1,}\mathrm{0,}0\right)}^T,$$

  

  und der Decoder 620 gibt entsprechend der zweiten Zeile von Tabelle 15 den Korrekturvektor e = e₁, ..., e₁₀ = 1, 0, ..., 0 aus, der im XOR-Schaltkreis 18a mit den Hilfslesewerten y' zu den korrigierten Hilfslesewerten $$y^c=y_1^c,\dots ,y_{10}^c=y_1^{\text{'}}\oplus \mathrm{0,}\dots ,y_{10}^{\text{'}}\oplus 0=\mathrm{1,1,0,1,0,0,1,1,1,1}=y\text{'}\oplus e$$

  

  kombiniert wird.
• Ebenso kann aus 11 entnommen werden, dass das AND-Gatter 1101 an seinem Ausgang für das Syndrom 1, 1, 1, 0, 0 = s₁, s₂, s₃, s₄, s₅ den Wert e₁ = 1 ausgibt, während für alle anderen AND-Gatter 110i, i = 2, ..., 10, e_i = 0 gilt. Der Fehler, dass der gespeicherte ternäre Wert 2ter fehlerhaft zu 1_ter verfälscht wurde, ist in den Hilfslesewerten korrigiert worden. Aus den korrigierten Hilfslesewerten y^c bildet der Unterschaltkreis BB 19, wie beschrieben wurde, die korrigierten Ausgabewerte x^c.
• Am Schaltkreisausgang wird somit wieder das korrigierte Ergebnis $x_1^c,\dots ,x_8^c=\mathrm{0,}\mathrm{0,}\mathrm{1,}\mathrm{1,}\mathrm{0,}\mathrm{1,}\mathrm{1,}\mathrm{1,}$

  

  ausgegeben.
• Wenn ein Fehlererkennungsschaltkreis Det 120 vorhanden ist, der wie in 12 den Syndromgenerator 51, den XOR-Baum 1201 und den OR-Baum 1202 umfasst, dann setzt er für das Fehlersyndrom s₁, ..., s₅ = 1, 1, 1, 0, 0 an, dass für die Parität P(s) der Komponente des Fehlersyndroms P(s) = 1 und für die OR-Operation OR(s) = 1 gilt, sodass ein 1-Bit-Fehler angezeigt wird.
• Ausführungsformen stellen eine Schaltung bereit, die zur Speicherung und zur Fehlerkorrektur von Folgen x₁, .., x_n von binären Daten mit n ≥ 3 ausgelegt ist, welche in einem Speicher mit Speicherzellen gespeichert werden können, die ternäre Zustände annehmen können, wobei aus den Folgen von binären Zuständen bestimmte ternäre Werte in Speicherzellen gespeichert werden, die ternäre Zustände annehmen können, und wobei dann, wenn aus dem Speicher aus den Speicherzellen, die ternäre Zustände annehmen können, möglicherweise fehlerhafte ternäre Werte gelesen werden, binäre Hilfslesewerte ausgebildet werden, wobei ein Codierer vorhanden ist, der an seinen Ausgängen in Abhängigkeit von den Daten x₁, ..., x_n, die an seinen mindestens n binären Eingängen eingegeben werden, binäre Prüfbits ausgibt, wobei Ausgänge des Codierers, die ein binäres Prüfbit übertragen, an einen Dateneingang einer Speicherzelle des Speichers angeschlossen sind, wenn in den Speicher geschrieben wird, wobei ein Dateneingang einer Speicherzelle, der an einen Ausgang des Codierers angeschlossen ist, nicht mit irgendeinem weiteren Ausgang des Codierers verbunden ist, und wobei der Codierer so ausgelegt ist, dass die binären Prüfbits, die durch den Codierer bestimmt wurden, und die binären Hilfslesewerte in dem fehlerfreien Fall ein Codewort eines Fehlerkorrekturcodes bilden.
• Einigen Ausführungsformen entsprechend ist der Codierer so ausgelegt, dass der Codierer außer den n binären Eingängen für die Eingabe der Datenwerte x₁, ..., x_n ferner q binäre Eingänge für die Eingabe von binären Werten A = A₁, ..., A_q = F (a₁, ..., a_Q) aufweist, die aus den Adressbits (a = a₁, ..., a_Q) bestimmt wurden, wobei F eine eindeutige Abbildung von Q-stelligen binären Werten auf q-stellige binäre Werte ist, wobei Q die Wortbreite der Speicheradresse ist und wobei 1 ≤ q ≤ Q gilt und wobei der Codierer so eingerichtet ist, dass die binären Prüfbits, die durch den Codierer bestimmt wurden, die Werte A₁ ..., A_q, die aus den Adressbits bestimmt wurden, und die binären Hilfslesewerte in dem fehlerfreien Fall ein Codewort eines Fehlerkorrekturcodes bilden.
• Einige Ausführungsformen stellen eine Schaltung zum Speichern von Folgen binärer Werte x₁, ..., x_n in einem Speicher bereit, wobei n ≥ 3 ist, wobei die Speicherzellen einer nicht leeren Untermenge von Speicherzellen des Speichers drei Zustandswerte annehmen können und wobei alle Speicherzellen, die nicht drei Zustandswerte annehmen können, zwei Zustandswerte annehmen können, mit den folgenden Merkmalen:
1. 1. Es ist ein Unterschaltkreis BT mit n binären Eingängen und M Ausgängen für die Transformation von n binären Eingabewerten x₁, ..., x_n in M Ausgabewerte $$z_1,\dots ,z_m,z_{m+1},\dots ,z_M=BT\left(x_1,\dots ,x_n\right)$$
   
   vorhanden, wobei 2 ≤ m ≤ M und wobei M < n und wobei n ≥ 4 ist, wobei die Ausgabewerte z₁, ..., z_m in Abhängigkeit von den Eingabewerten drei verschiedene Werte annehmen können und wobei die Ausgabewerte z_m+1, ..., z_M in Abhängigkeit von den Eingabewerten höchstens zwei verschiedene Werte annehmen können.
2. 2. Die M Ausgänge des Unterschaltkreises BT werden M Dateneingängen eines Speichers Sp zugeführt, wobei beim Schreiben in den Speicher die Ausgabewerte z₁, ..., z_m des Unterschaltkreises BT in Speicherzellen gespeichert werden, die 3 Zustände annehmen können, und wobei die Ausgabewerte z_m+1, ..., z_M in Speicherzellen gespeichert werden, die mindestens zwei Zustände annehmen können.
3. 3. Es ist ein Unterschaltkreis LH zur Bestimmung binärer Hilfslesewerte $$y_1^{\text{'}}\text{,}\dots {\text{,y}}_k^{\text{'}}=LH\left(z_1^{\text{'}},\dots ,z_m^{\text{'}},z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}\right)$$
   
   mit M Eingängen und k Ausgängen vorhanden, wobei beim Lesen aus dem Speicher m erste Eingänge des Unterschaltkreises LH an die Datenausgänge der Speicherzellen des Speichers Sp angeschlossen sind, in die beim Schreiben die ternären Werte z₁, ..., z_m geschrieben werden und aus dem beim Lesen die möglicherweise fehlerhaften ternären Werte $z_1^{\text{'}},\dots ,z_m^{\text{'}}$
   
   gelesen werden, und wobei die weiteren M - m Eingänge des Unterschaltkreises LH an die Datenausgänge der Speicherzellen angeschlossen sind, in die beim Schreiben die Werte z_m+1, ..., z_M geschrieben werden und aus denen beim Lesen die möglicherweise fehlerhaften Werte $z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}$
   
   gelesen werden, und der an seinen k Ausgängen k binäre Hilfslesewerte $y_1^{\text{'}}\text{,}\dots {\text{,y}}_k^{\text{'}}$
   
   mit k ≥ m + M ausgibt.
4. 4. Es ist ein Codierer Cod mit n binären Eingängen und l binären Ausgängen zum Bestimmen l binärer Prüfbits c₁, ..., c_l aus den n binären Eingabewerten x₁, ..., x_n mit $$c_1,\dots ,c_l=Cod\left(x_1,\dots ,x_n\right)$$
   
   vorhanden, wobei an n binären Eingängen des Codierers Cod die binären Eingabewerte x₁, ..., x_n eingegeben werden und an l binären Ausgängen die entsprechenden binären Prüfbits c₁, ..., c_l ausgegeben werden und wobei der Codierer so ausgelegt ist, dass er die Prüfbits c₁, ...c_l aus den Eingabewerten x₁, ..., x_n so bestimmt, dass die Bits $$y_1,\dots ,y_k,c_1,\dots c_l$$
   
   ein Codewort eines Fehlerkorrekturcodes C der Länge k + l mit k Datenbits und l Prüfbits bilden und die Bits $$y_1,\dots ,y_k=LH\left[BT\left(x_i,\dots ,x_n\right)\right]$$
   
   funktionell durch die anschließenden Transformationen der Datenbits x₁, ..., x_n durch den Unterschaltkreis BT und LH bestimmt werden.
5. 5. Für j = 1, ..., l ist der Ausgang des Codierers Cod, der die Prüfbits c_j überträgt, mit dem Dateneingang der j-ten Speicherzelle verbunden, wenn in den Speicher geschrieben wird, wobei der Dateneingang dieser j-ten Speicherzelle mit keinem weiteren Ausgang des Codierers verbunden ist.
6. 6. Es ist ein Korrektor Cor für einen Fehlerkorrekturcode C mit l ersten binären Eingängen und k zweiten binären Eingängen vorhanden, wobei für j = 1, ..., l der j-te Eingang der l ersten Eingänge des Korrektors an den Datenausgang der Speicherzelle angeschlossen ist, der beim Schreiben mit dem j-ten Ausgang des Codierers verbunden ist, sodass beim Auftreten eines Fehlers an seinem j-ten Eingang der Wert $z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}$
   
   des möglicherweise fehlerhaften j-ten Prüfbits eingegeben wird, und dann, wenn kein Fehler aufgetreten ist, der richtige Wert c_j des j-ten Prüfbits angewendet wird, wobei an dem k Bit breiten zweiten Eingang des Korrektors die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}},$
   
   die durch den Unterschaltkreis LH ausgegeben werden, eingegeben werden und der Korrektor so ausgelegt ist, dass er einen Korrekturvektor e = e₁, ..., e_k an seinem k Bit breiten Ausgang ausgibt, sodass $$y_1,\dots ,y_k=\left[y_1^{\text{'}}o{p}_1{e}_1\right],\dots ,\left[y_k^{\text{'}}o{p}_k{e}_k\right]$$
   
   gilt, wenn ein Fehler auftritt, der durch den Fehlerkorrekturcode C korrigiert werden kann, und op₁, ..., op_k eindeutig umkehrbare binäre Operationen sind und wobei der Korrekturvektor e gleich dem Nullvektor $e^0=e_1^0,\dots ,e_k^0$
   
   ist, wenn kein Fehler aufgetreten ist, wobei $e_1^0$
   
   für i = 1, ..., k das Nullelement der Operation op_i ist.
7. 7. Es ist ein Kombinationsschaltkreis Vkn mit einem k Bit breiten ersten Eingang und einem k Bit breiten zweiten Eingang und einem k Bit breiten Ausgang vorhanden, wobei der erste k Bit breite Eingang an den k Bit breiten Ausgang des Unterschaltkreises LH angeschlossen ist, der die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$
   
   überträgt, und der zweite k Bit breite Eingang an den k Bit breiten Ausgang des Korrektors Cor angeschlossen ist, der den Korrekturvektor e = e₁, ..., e_k überträgt, wobei der Kombinationsschaltkreis so ausgelegt ist, dass er an seinem k-Ausgang den korrigierten Hilfslesewert $$y_1^{cor},\dots ,y_k^{cor}=\left[y_1^{\text{'}}o{p}_1{e}_1\right],\dots ,\left[y_k^{\text{'}}o{p}_k{e}_k\right]$$
   
   ausgibt, wobei op₁, ..., op_k eindeutig umkehrbare Operationen sind und $y_1^{cor},\dots ,y_k^{cor}=y_1,\dots ,y_k$
   
   gilt, wenn kein Fehler oder ein durch den Code C korrigierbarer Fehler aufgetreten ist.
8. 8. Es ist ein Unterschaltkreis BB für die Transformation der korrigierten binären Hilfslesewerte $y_1^{cor},\dots ,y_k^{cor}$
   
   in n korrigierte binäre Datenbits $y_1^{corr},\dots ,y_k^{corr}=BB\left[y_1^{corr},\dots ,y_k^{corr}\right]$
   
   vorhanden, der so ausgelegt ist, dass dann, wenn $y_1^{corr},\dots ,y_k^{corr}=y_1,\dots ,y_k$
   
   gilt, auch ${\text{x}}_{\text{1}},\dots ,{\text{x}}_{\text{n}}=x_1^{corr},\dots ,x_k^{corr}$
   
   gilt.
9. 9. Die Unterschaltkreise BT 11, LH 16 und BB 19 sind so ausgelegt, dass die Eingabewerte x = x₁, ..., x_n mindestens dann wiederhergestellt werden, wenn nach den anschließenden Transformationen der Eingabewerte durch den Unterschaltkreis BT, LH und BB kein Fehler aufgetreten ist und $$BB\left\{LH\left[BT\left(x_1,\dots ,x_n\right)\right]\right\}=x_1,\dots ,x_n$$
   
   gilt.
• In einigen Ausführungsformen ist der Codierer so ausgeführt, dass Prüfbits, die durch den Codierer bestimmt wurden, zusätzlich von Werten der Adressbits der Schreibadresse a = a₁, ..., a_Q abhängen, und der Korrektor ist so ausgeführt, dass der durch den Korrektor bestimmte Korrekturvektor zusätzlich von entsprechenden Werten der Adressbits der Leseadresse $a\text{'}=a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  abhängt.
• Ausführungsformen entsprechend weist der Codierer zusätzlich zu n binären Eingängen für die Eingaben der Datenbits x₁, ...x_n ferner q, q ≥ 1, binäre Eingänge für die Eingabe von q Bits A₁, ..., A_q auf, die aus den Adressbits der Leseadresse a = a₁, ..., a_Q abgeleitet sind, $$A_1,\dots ,Alq=F\left(a_1,\dots ,a_Q\right),$$

  

  wobei F eine eindeutige Zuordnung der Bits A₁, ..., A_q zu den Bits a₁, ..., a_Q der Leseadresse ist und wobei der Codierer so ausgelegt ist, dass c₁, ..., c_l, y₁, ..., y_k, A₁, ..., A_q ein Codewort eines Fehlerkorrektorcodes C ist und wobei der Korrektor außer den l binären Eingängen für die Eingabe der möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}},\dots ,c_l^{\text{'}}$

  

  und der k möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  weitere q binäre Eingänge für die Eingabe von q Bits $A_1^{\text{'}},\dots ,A_q^{\text{'}}$

  

  aufweist, die aus den Q Adressbits der Leseadresse $a\text{'}=a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

  

  abgeleitet sind, $$A_1^{\text{'}},\dots ,A_q^{\text{'}}=F\left(a_1^{\text{'}},\dots ,a_Q^{\text{'}}\right).$$

  
• In einigen Ausführungsformen weist der Korrektor außer k binären Ausgängen für die Ausgabe der Korrekturwerte e₁, ..., e_k zur Korrektur der Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

  

  weitere q binäre Ausgänge für die Ausgabe von Korrekturwerten $e_1^A,\dots ,e_q^A$

  

  zur Korrektur der Bits $A_1^{\text{'}},\dots ,A_q^{\text{'}}$

  

  auf, die aus den Adressbits der Leseadresse abgeleitet sind.
• Ausführungsformen entsprechend gilt q = 1, und $$A_1=F\left(a_1,\dots ,a_Q\right)=a_1\oplus \dots \oplus a_Q$$

  

  ist die Parität der Schreibadresse, und $$A_1^{\text{'}}=F\left(a_1^{\text{'}},\dots ,a_Q^{\text{'}}\right)=a_1^{\text{'}}\oplus \dots \oplus a_Q^{\text{'}}$$

  

  ist die Parität der Leseadresse.
• In Ausführungsformen gilt q = Q, A₁, ..., A_Q = a₁, ..., a_q und $A_1^{\text{'}},\dots ,A_Q^{\text{'}}=a_1^{\text{'}},\dots ,a_q^{\text{'}}$

  
• Einigen Ausführungsformen entsprechend werden die Ausgänge des Korrektors, welche die Korrekturwerte $e_1^A,\dots ,e_q^A$

  

  übertragen, q Eingängen eines Fehlererkennungsschaltkreises zugeführt, der dann, wenn der Korrekturwert $e_1^A,\dots ,e_q^A$

  

  zu einer Adresskorrektur gehört, an seinem Ausgang einen Adressfehler anzeigt.
• In Ausführungsformen wird der Fehlererkennungsschaltkreis als ein NOR-Schaltkreis mit q Eingängen realisiert, in denen die q Eingaben mit den q Korrekturwerten $e_1^A,\dots ,e_q^A$

  

  von den Ausgängen des Korrektors verbunden sind.
• Einigen Ausführungsformen entsprechend ist der Code C ein linearer Code.
• In Ausführungsformen ist der Korrektor eine Reihenschaltung eines Syndromgenerators und eines Decoders.
• Ausführungsformen entsprechend ist der Korrektor eine Reihenschaltung eines Syndromgenerators und eines Decoders, und der Syndromgenerator ist an einen Adressfehlerbestimmer angeschlossen, der ein Signal „Adressfehler“ ausgibt, wenn das Fehlersyndrom, das durch den Syndromgenerator bestimmt wurde, einem Adressfehler entspricht.
• In einigen Ausführungsformen ist für j = 1, ..., l der j-te Ausgang des Codierers für das Prüfbit c_j an den Eingang eines Unterschaltkreises bt_j für die Transformation eines binären Wertes c_j in einen ternären Wert $c_j^{ter}$

  

  angeschlossen, in welchem der Ausgang beim Schreiben an den Dateneingang einer Speicherzelle zum Speichern des ternären Wertes $c_j^{ter}$

  

  angeschlossen ist, und wobei beim Lesen der Datenausgang der ternären Speicherzelle zum Speichern des ternären Wertes $c_j^{ter}$

  

  an den Eingang eines Unterschaltkreises tb_j für die Transformation eines ternären Wertes $c_j^{ter\text{'}}$

  

  in einen binären Wert $c_j^{\text{'}}$

  

  angeschlossen ist, in welchem der Ausgang an die entsprechenden Eingänge des Korrektors angeschlossen ist, wobei tb_j[bt_j(c_j)] = c_j gilt.
• Ausführungsformen entsprechend wird der binäre Wert 0 durch den Unterschaltkreis bt_j in einen minimalen ternären Wert transformiert, und wobei der Wert 1 durch den Unterschaltkreis bt_j in einen maximalen ternären Wert transformiert wird.
• In Ausführungsformen wird der binäre Wert 0 durch den Unterschaltkreis bt_j in einen maximalen ternären Wert transformiert, und wobei der Wert 1 durch den Unterschaltkreis bt_j in einen minimalen ternären Wert transformiert wird.
• Ausführungsformen entsprechend ist der j-te Ausgang des Codierers für mindestens ein j ∈ {1, ..., l} beim Schreiben direkt an den Dateneingang einer Speicherzelle zum Speichern eines binären Wertes c_j angeschlossen und wobei beim Lesen der Datenausgang der Speicherzelle zum Speichern des binären Wertes c_j direkt an den entsprechenden Eingang des Korrektors angeschlossen ist.
• In einigen Ausführungsformen ist der Code C ein linearer Code mit einer Generatormatrix G = (l, P), und der Codierer ist so ausgelegt, dass die Prüfbits c = c₁, ..., c_l gemäß der Beziehung $$c=c_1,\dots ,c_l=\text{'}\left(LH\left[BT\left(x_1,\dots ,x_n\right)\right]\right)\cdot P=\left(y_1,\dots ,y_k\right)\cdot P$$

  

  bestimmt werden, wobei G eine (k, k + l)-Matrix ist, wenn die Adressbits nicht in die Fehlererkennung einbezogen sind, und die Prüfbits gemäß der Beziehung $$c=c_1,\dots ,c_l=\left\{LH\left[BT\left(x_1,\dots ,x_n\right)\right],a_1,\dots ,A_q\right\}\cdot P=\left(y_1,\dots ,y_k,A_1,\dots ,A_q\right)\cdot P,$$

  

  bestimmt werden, in der G eine (k + q, k + l + q)-Matrix ist, wenn die Adressbits über die Bits A₁, ..., A_q, die aus den Adressbits a₁, ..., a_Q abgeleitet sind, in die Fehlererkennung einbezogen sind.
• Ausführungsformen entsprechend ist der Unterschaltkreis BT 11 für die Transformation der Eingabewerte x₁, ..., x_n in die Ausgabewerte z₁, ..., z_m, z_m+1, ..., z_M eine Reihenschaltung eines Unterschaltkreises BSS 94 für die Transformation der Eingabewerte x₁, ..., x_n in k binäre Hilfsschreibwerte $y_1^s,\dots ,y_k^s$

  

  und eines Unterschaltkreises BTS 95 für die Transformation der binären Hilfsschreibwerte $y_1^s,\dots ,y_k^s$

  

  in die Ausgabewerte z₁, ..., z_m, z_m+1, ..., z_M des Schaltkreises BT 11.
• In Ausführungsformen ist der Unterschaltkreis BSS so ausgeführt, dass die Hilfsschreibwerte $y_1^s,\dots ,y_k^s$

  

  die durch den Unterschaltkreis BSS bestimmt wurden, gleich den fehlerfreien Hilfslesewerten y₁, ..., y_k sind, die durch die Unterschaltkreise BB und LH bestimmt wurden, und der Codierer ist so ausgeführt, dass er die Prüfbits c₁, ..., c_l unter Verwendung der Hilfsschreibwerte bestimmt, die durch den Unterschaltkreis BBS ausgegeben wurden.
• Ausführungsformen entsprechend ist der Codierer so ausgeführt, dass die Prüfbits c = c₁, ..., c_l entsprechend der Beziehung $$c=c_1,\dots ,c_l=BBS\left(x_1,\dots ,x_n\right)\cdot P=\left(y_1^s,\dots ,y_k^s\right)\cdot P$$

  

  bestimmt werden, in der G eine (k, k + l)-Matrix ist, wenn die Adressbits nicht in die Fehlererkennung einbezogen sind, und entsprechend der Beziehung $$c=c_1,\dots ,c_l=\left\{BBS\left(x_1,\dots ,x_n\right),A_1,\dots ,A_q\right\}\cdot P=\left(y_1^s,\dots ,y_k^s,A_1,\dots ,A_q\right)\cdot P,$$

  

  bestimmt werden, in der G eine (k + q, k + I + q)-Matrix ist, wenn die Adressbits über die Bits A₁, ..., A_q, die aus den Adressbits a₁, ..., a_Q abgeleitet sind, in die Fehlererkennung einbezogen sind.
• Einer Ausführungsform entsprechend ist der Unterschaltkreis LH 16 zur Bestimmung binärer Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}=LH\left(z_1^{\text{'}},\dots ,z_M^{\text{'}}\right)$

  

  aus den Zustandswerten $z_1^{\text{'}},\dots ,z_M^{\text{'}}$

  

  die aus dem Speicher gelesen wurden, so ausgeführt, dass jeder ternären Zustandskomponente $z_1^{\text{'}},$

  

  i=1, ..., 1, ..., m komponentenweise mindestens zwei binäre Hilfslesewerte zugeordnet werden und jeder binären Zustandskomponente z_m+1, ..., z_M mindestens ein binärer Hilfslesewert zugeordnet wird, und so dass k ≥ m + M gilt.
• Obwohl einige Ausbildungen im Zusammenhang mit einer Vorrichtung beschrieben wurden, ist es klar, dass diese Ausbildungen auch eine Beschreibung des entsprechenden Verfahrens darstellen, in der ein Block oder ein Gerät einem Verfahrensschritt oder einem Merkmal eines Verfahrensschritts entspricht. Analog stellen Ausbildungen, die im Zusammenhang mit einem Verfahrensschritt beschrieben wurden, auch eine Beschreibung einer entsprechenden Einheit oder eines Elements oder eines Merkmals einer entsprechenden Vorrichtung dar.
• Das erfindungsgemäß zerlegte Signal kann in einem digitalen Speichermedium gespeichert oder auf einem Übertragungsmedium, wie z.B. einem drahtlosen Übertragungsmedium oder einem drahtgebundenen Übertragungsmedium, wie z.B. dem Internet, übertragen werden.
• In Abhängigkeit von bestimmten Realisierungsanforderungen können Ausführungsformen von Ausführungen in Hardware oder in Software realisiert werden. Die Realisierung kann unter Verwendung eines digitalen Speichermediums, zum Beispiel einer Diskette, einer DVD, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers erfolgen, die darauf gespeichert elektronisch lesbare Steuersignale aufweisen, die mit einem programmierbaren Computersystem derart zusammenarbeiten (oder zur Zusammenarbeit in der Lage sind), dass das jeweilige Verfahren ausgeführt wird.
• Einige Ausführungsformen weisen einen nichtflüchtigen Datenträger auf, der elektronisch lesbare Steuersignale aufweist, die zur Zusammenarbeit mit einem programmierbaren Computersystem in der Lage sind, sodass eines der hier beschriebenen Verfahren ausgeführt wird.
• Im Allgemeinen können Ausführungsformen der vorliegenden Erfindung als ein Computerprogrammprodukt mit einem Programmcode realisiert werden, wobei der Programmcode funktionsfähig zur Ausführung eines der Verfahren ist, wenn das Computerprogrammprodukt auf einem Computer läuft. Der Programmcode kann zum Beispiel auf einem maschinenlesbaren Träger gespeichert sein.
• Andere Ausführungsformen umfassen das Computerprogramm zum Ausführen eines der hier beschriebenen Verfahren, das auf einem maschinenlesbaren Träger gespeichert ist.
• Mit anderen Worten ist ein Computerprogramm, das einen Programmcode zum Ausführen eines der hier beschriebenen Verfahren aufweist, somit eine Ausführungsform des erfindungsgemäßen Verfahrens, wenn das Computerprogramm auf einem Computer läuft.
• Somit ist ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), der ein darauf aufgezeichnetes Computerprogramm zum Ausführen eines der hier beschriebenen Verfahren aufweist, eine weitere Ausführungsform der erfindungsgemäßen Verfahren.
• Somit ist ein Datenstrom oder eine Signalfolge, welche(r) das Computerprogramm zum Ausführen eines der hier beschriebenen Verfahren darstellt, eine weitere Ausführungsform des erfindungsgemäßen Verfahrens. Der Datenstrom oder die Signalfolge kann zum Beispiel eingerichtet sein, über eine Datenkommunikationsverbindung, zum Beispiel über das Internet, übertragen zu werden.
• Eine weitere Ausführungsform weist Verarbeitungsmittel, zum Beispiel einen Computer oder einen programmierbaren Logikbaustein, auf, die ausgelegt oder geeignet sind, eines der hier beschriebenen Verfahren auszuführen.
• Eine weitere Ausführungsform weist einen Computer auf, der auf ihm installiert ein Computerprogramm zum Ausführen eines der hier beschriebenen Verfahren aufweist.
• In einigen Ausführungsformen kann ein programmierbarer Logikbaustein (zum Beispiel eine feldprogrammierbare Gatteranordnung) verwendet werden, um einige oder alle Funktionalitäten der hier beschriebenen Verfahren auszuführen. In einigen Ausführungsformen kann eine feldprogrammierbare Gatteranordnung mit einem Mikroprozessor zusammenarbeiten, um eines der hier beschriebenen Verfahren auszuführen. Im Allgemeinen werden die Verfahren durch eine beliebige Hardwarevorrichtung ausgeführt.
• Obwohl diese Erfindung in der Form einiger vorteilhafter Ausführungsformen beschrieben worden ist, gibt es Abänderungen, Vertauschungen und Äquivalente, die in den Umfang dieser Erfindung fallen. Es soll auch angemerkt werden, dass es viele alternative Wege zum Realisieren der Verfahren und Anordnungen der vorliegenden Erfindung gibt. Es ist deshalb beabsichtigt, dass die nachfolgenden, beigefügten Ansprüche so interpretiert werden, dass sie alle Abänderungen, Vertauschungen und Äquivalente als ganz im Sinne und Umfang der vorliegenden Erfindung liegend einschließen.
• Die oben beschriebenen Ausführungsformen dienen lediglich der Veranschaulichung der Grundgedanken der vorliegenden Erfindung. Es ist davon auszugehen, dass Abwandlungen und Veränderungen der hier beschriebenen Anordnungen und Details für andere Fachleute offensichtlich sein werden. Es ist deshalb beabsichtigt, dass eine Einschränkung nur durch den Umfang der angemeldeten Patentansprüche und nicht durch die spezifischen Details vorliegt, die hier über die Beschreibung und Erläuterung der Ausführungsformen vorgestellt wurden.
• Obwohl jeder Anspruch nur auf einen einzigen Anspruch zurückverweist, umfasst die Offenbarung auch beliebige denkbare Kombinationen von Ansprüchen.

Claims (45)

1. Schaltung mit: einem Speicher, der mehrere Speicherzellen aufweist, wobei eine oder mehrere von den mehreren Speicherzellen des Speichers jeweils eingerichtet sind, einen von mindestens drei verschiedenen Zuständen anzunehmen, einem ersten Unterschaltkreis BT, der ausgelegt ist, basierend auf einer Folge von binären Werten mehrere Ausgabewerte zu erzeugen, wobei jeder von den mehreren Ausgabewerten gleich einem von mindestens drei verschiedenen Basiswerten ist, wobei der erste Unterschaltkreis BT ausgelegt ist, jeden der Ausgabewerte als einen Zustandswert in einer anderen von der einen oder den mehreren Speicherzellen zu speichern, die jeweils eingerichtet sind, einen von den mindestens drei verschiedenen Zuständen anzunehmen, einem zweiten Unterschaltkreis LH, der ausgelegt ist, den Zustandswert aus jeder von der mindestens einen der Speicherzellen auszulesen, die eingerichtet sind, einen von den mindestens drei verschiedenen Zuständen anzunehmen, wobei der Zustandswert einer von drei verschiedenen Basiswerten ist, wobei der zweite Unterschaltkreis LH außerdem ausgelegt ist, basierend auf dem Zustandswert einer jeden von der mindestens einen der Speicherzellen binäre Hilfslesewerte zu bestimmen, und einem Codierer, der ausgelegt ist, basierend auf mindestens einem Teil der Folge von binären Werten ein oder mehrere binäre Prüfbits zu erzeugen, wobei ein Fehlerkorrekturcode mehrere Codeworte umfasst und wobei der Codierer ausgelegt ist, das eine oder die mehreren binären Prüfbits so zu erzeugen, dass die binären Hilfslesewerte und das eine oder die mehreren binären Prüfbits zusammen eines der Codewörter des Fehlerkorrekturcodes bilden, wenn die binären Hilfslesewerte und das eine oder die mehreren binären Prüfbits fehlerfrei sind, wobei der Codierer ausgelegt ist, jedes von dem erzeugten einen oder den mehreren Prüfbits in einer oder mehreren der Speicherzellen des Speichers derart zu speichern, dass jedes von dem einen oder den mehreren Prüfbits in einer anderen von den Speicherzellen des Speichers gespeichert wird, wobei jede der Speicherzellen, in der ein Prüfbit gespeichert ist, eingerichtet ist, einen von mindestens zwei verschiedenen Zuständen anzunehmen.
2. Schaltung nach Anspruch 1, wobei die eine oder mehreren von den mehreren Speicherzellen des Speichers, die jeweils eingerichtet sind, einen von mindestens drei verschiedenen Zuständen anzunehmen, ternäre Speicherzellen sind, wobei die ternären Speicherzellen eingerichtet sind, einen von genau drei verschiedenen Zuständen anzunehmen, wobei der erste Unterschaltkreis BT ausgelegt ist, die mehreren Ausgabewerte derart zu erzeugen, dass jeder von den mehreren Ausgabewerten einen von genau drei verschiedenen Basiswerten aufweist, wobei der erste Unterschaltkreis BT ausgelegt ist, jeden von den Ausgabewerten als einen Zustandswert in einer anderen von den ternären Speicherzellen zu speichern, und wobei der zweite Unterschaltkreis LH ausgelegt ist, den einen oder die mehreren Zustandswerte aus mindestens einer von den ternären Speicherzellen zu lesen, wobei jeder von dem einen oder den mehreren Zustandswerten einen von genau drei verschiedenen Basiswerten aufweist, wobei der zweite Unterschaltkreis LH außerdem ausgelegt ist, basierend auf dem einen oder den mehreren Zustandswerten die binären Hilfslesewerte zu bestimmen.
3. Schaltung nach Anspruch 1 oder 2, wobei die Schaltung ferner einen Korrektor Cor und einen Kombinationsschaltkreis Vkn aufweist, wobei der zweite Unterschaltkreis LH ausgelegt ist, die binären Hilfslesewerte in den Korrektor Cor und in den Kombinationsschaltkreis Vkn einzugeben, wobei der Korrektor Cor ausgelegt ist, das eine oder die mehreren Prüfbits aus einer oder mehreren der Speicherzellen des Speichers auszulesen und die Fehlerkorrekturbits auf Basis der binären Hilfslesewerte und des einen oder der mehreren Prüfbits zu erzeugen und die Fehlerkorrekturbits in den Kombinationsschaltkreis Vkn einzugeben, und wobei der Kombinationsschaltkreis Vkn ausgelegt ist, basierend auf den Fehlerkorrekturbits die Fehlerkorrektur an den binären Hilfslesewerten auszuführen, um fehlerfreie binäre Hilfslesewerte zu erhalten, wenn der Fehler durch den Fehlerkorrekturcode korrigierbar ist.
4. Schaltung nach Anspruch 3, wobei der Kombinationsschaltkreis Vkn ausgelegt ist, die Fehlerkorrektur derart auszuführen, dass die fehlerfreien binären Hilfslesewerte und das eine oder die mehreren Prüfbits eines der Codewörter des Fehlerkorrekturcodes bilden.
5. Schaltung nach Anspruch 3 oder 4, wobei die Schaltung ferner einen dritten Unterschaltkreis BB aufweist, der ausgelegt ist, die fehlerfreien binären Hilfslesewerte in n fehlerkorrigierte binäre Datenbits zu transformieren, wobei n eine ganze Zahl ist.
6. Schaltung nach einem der Ansprüche 2 bis 5, wobei die Folge von binären Werten n Bits aufweist, wobei n eine ganze Zahl und n ≥ 3 ist, wobei der Codierer mindestens n Codierer-Eingangsanschlüsse aufweist, die eingerichtet sind, binäre Daten zu empfangen, wobei der Codierer einen oder mehrere Codierer-Ausgangsanschlüsse aufweist, wobei der Codierer ausgelegt ist, die Folge von binären Werten an den mindestens n Codierer-Eingangsanschlüssen zu empfangen, wobei der Codierer ausgelegt ist, das eine oder die mehreren binären Prüfbits an dem einen oder den mehreren Codierer-Ausgangsanschlüssen auszugeben, wobei der eine oder die mehreren Codierer-Ausgangsanschlüsse, die eingerichtet sind, jeweils ein oder mehrere binäre Prüfbits zu übertragen, jeweils an einen Eingangsanschluss einer der Speicherzellen des Speichers angeschlossen sind, wenn in den Speicher geschrieben wird, wobei jeder Eingangsanschluss einer jeden Speicherzelle, der an einen der Ausgangsanschlüsse des Codierers angeschlossen ist, nicht an irgendeinen weiteren Ausgangsanschluss des Codierers angeschlossen ist und wobei der Codierer so ausgelegt ist, dass das eine oder die mehreren binären Prüfbits und die binären Hilfslesewerte, die durch den Codierer bestimmt wurden, in dem fehlerfreien Fall eines der Codewörter des Fehlerkorrekturcodes bilden.
7. Schaltung nach einem der Ansprüche 1 bis 6, wobei der Codierer ausgelegt ist, das eine oder die mehreren binären Prüfbits basierend auf Adressbits a = a₁, ..., a_Q zu erzeugen.
8. Schaltung nach Anspruch 7, wobei der Codierer ausgelegt ist, das eine oder die mehreren binären Prüfbits derart zu erzeugen, dass die durch den Codierer bestimmten binären Prüfbits, von den Adressbits a = a₁, ..., a_Q abhängige binäre Werte A₁ ..., A_q und die binären Hilfslesewerte im fehlerfreien Fall ein Codewort eines Fehlerkorrekturcodes bilden.
9. Schaltung nach einem der Ansprüche 6 bis 8, wobei der Codierer so ausgelegt ist, dass der Codierer außerdem q binäre Eingänge für die Eingabe von binären Werten A₁, ..., A_q aufweist, wobei A₁, ..., A_q = F(a₁, ..., a_Q) gilt, wobei a₁, ..., a_Q Adressbits sind, wobei F eine eindeutige Abbildung von Q-stelligen binären Werten auf q-stellige binäre Werte ist, wobei Q die Wortbreite einer Speicheradresse des Speichers ist, wobei 1 ≤ q ≤ Q gilt und wobei der Codierer so ausgelegt ist, dass die binären Prüfbits, die durch den Codierer bestimmt wurden, die Werte A₁ ..., A_q, die aus den Adressbits bestimmt wurden, und die binären Hilfslesewerte im fehlerfreien Fall ein Codewort eines Fehlerkorrekturcodes bilden.
10. Schaltung mit: einem Speicher, der mehrere Speicherzellen aufweist, wobei eine oder mehrere von den mehreren Speicherzellen des Speichers ternäre Speicherzellen sind, die jeweils eingerichtet sind, einen von drei verschiedenen Zuständen anzunehmen, einem ersten Unterschaltkreis BT, der ausgelegt ist, basierend auf einer Folge von binären Werten mehrere Ausgabewerte zu erzeugen, wobei jeder von den mehreren Ausgabewerten einen von drei verschiedenen Basiswerten aufweist, wobei der erste Unterschaltkreis ausgelegt ist, jeden der Ausgabewerte als einen Zustandswert in einer anderen von der einen oder den mehreren Speicherzellen zu speichern, die jeweils eingerichtet sind, einen von den mindestens drei verschiedenen Zuständen anzunehmen, einem zweiten Unterschaltkreis LH, der ausgelegt ist, den Zustandswert aus jeder von der mindestens einen der ternären Speicherzellen zu lesen, die ausgelegt sind, einen der drei verschiedenen Zustände anzunehmen, wobei der Zustandswert einer von drei verschiedenen Basiswerten ist, wobei der zweite Unterschaltkreis LH außerdem ausgelegt ist, basierend auf dem Zustandswert einer jeden von der mindestens einen der ternären Speicherzellen binäre Hilfslesewerte zu bestimmen, und einem Codierer, der ausgelegt ist, basierend auf mindestens einem Teil der Folge von binären Werten ein oder mehrere binäre Prüfbits zu erzeugen, wobei ein Fehlerkorrekturcode mehrere Codeworte umfasst und wobei der Codierer ausgelegt ist, das eine oder die mehreren binären Prüfbits so zu erzeugen, dass die binären Hilfslesewerte und das eine oder die mehreren binären Prüfbits zusammen eines der Codewörter des Fehlerkorrekturcodes bilden, wenn die binären Hilfslesewerte und das eine oder die mehreren binären Prüfbits fehlerfrei sind, wobei der Codierer ausgelegt ist, jedes von dem erzeugten einen oder den mehreren Prüfbits in einer oder mehreren der Speicherzellen des Speichers derart zu speichern, dass jedes von dem einen oder den mehreren Prüfbits in einer anderen von den Speicherzellen des Speichers gespeichert wird, wobei jede der Speicherzellen, in der ein Prüfbit gespeichert ist, eingerichtet ist, einen von mindestens zwei verschiedenen Zuständen anzunehmen, einem Korrektor Cor; einem Kombinationsschaltkreis Vkn; und einem dritten Unterschaltkreis BB, wobei der zweite Unterschaltkreis LH ausgelegt ist, die binären Hilfslesewerte in den Korrektor Cor und in den Kombinationsschaltkreis Vkn einzugeben, wobei der Korrektor Cor ausgelegt ist, das eine oder die mehreren Prüfbits aus einer oder mehreren der Speicherzellen des Speichers zu lesen, wobei der Korrektor Cor ausgelegt ist, die Fehlerkorrekturbits auf Basis der binären Hilfslesewerte und des einen oder der mehreren Prüfbits zu erzeugen und wobei der Korrektor Cor ausgelegt ist, die Fehlerkorrekturbits in den Kombinationsschaltkreis Vkn einzugeben, wobei der Kombinationsschaltkreis Vkn ausgelegt ist, basierend auf den Fehlerkorrekturbits eine Fehlerkorrektur an den binären Hilfslesewerten vorzunehmen, um fehlerfreie binäre Hilfslesewerte zu erhalten, und wobei der dritte Unterschaltkreis BB ausgelegt ist, die fehlerfreien binären Hilfslesewerte in n binäre korrigierte Datenbits zu transformieren.
11. Schaltung, die ausgelegt ist, Folgen von binären Werten x₁, ..., x_n in einem Speicher Sp zu speichern, der Speicherzellen aufweist, wobei n ≥ 4 ist, wobei jede der Speicherzellen des Speichers entweder eingerichtet ist, einen von drei Zustandswerten anzunehmen, oder einen von zwei Zustandswerten anzunehmen, wobei mindestens eine der Speicherzellen des Speichers eingerichtet ist, einen von drei Zustandswerten anzunehmen, und wobei die Schaltung aufweist: einen ersten Unterschaltkreis BT mit n binären Eingängen und M Ausgängen, wobei der erste Unterschaltkreis BT ausgelegt ist, n binäre Eingabewerte x₁, ..., x_n in M Ausgabewerte z₁, ..., z_m, z_m+1, ..., z_M = BT(x1, ..., x_n) zu transformieren, wobei 2 ≤ m ≤ M ist, wobei M < n ist, wobei jeder von den Ausgabewerten z₁, ..., z_m in Abhängigkeit von den binären Eingabewerten einen von drei verschiedenen Werten aufweist und wobei jeder von den Ausgabewerten z_m+1, ..., z_M in Abhängigkeit von den binären Eingabewerten einen von höchstens zwei verschiedenen Werten aufweist, wobei der erste Unterschaltkreis BT M Ausgänge aufweist, die mit M Dateneingängen des Speichers Sp verbunden sind, wobei beim Schreiben in den Speicher Sp die Ausgabewerte z₁, ..., z_m des ersten Unterschaltkreises BT in die Speicherzellen des Speichers gespeichert werden, die eingerichtet sind, einen von drei Zuständen anzunehmen, und wobei die Ausgabewerte z_m+1, ..., z_M in Speicherzellen gespeichert werden, die eingerichtet sind, einen von mindestens zwei Zustandswerten anzunehmen, einen zweiten Unterschaltkreis LH, der ausgelegt ist, binäre Hilfslesewerte $y_1^c,\dots ,y_k^{\text{'}}=\mathrm{1,}=LH\left(z_1^{\text{'}},\dots ,z_m^{\text{'}},z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}\right)$

    

    zu bestimmen, wobei der zweite Unterschaltkreis LH M Eingänge und k Ausgänge aufweist, wobei beim Lesen aus dem Speicher m erste Eingänge der Eingänge des zweiten Unterschaltkreises LH an die Datenausgänge der Speicherzellen des Speichers Sp angeschlossen sind, in die beim Schreiben die ternären Werte z₁, ..., z_m geschrieben werden und aus denen beim Lesen möglicherweise fehlerhafte ternäre Werte $z_1^{\text{'}},\dots ,z_m^{\text{'}}$

    

    gelesen werden, und wobei weitere M - m Eingänge des zweiten Unterschaltkreises LH an die Datenausgänge der Speicherzellen angeschlossen sind, in die beim Schreiben die Werte z_m+1, ..., z_M geschrieben werden und aus denen beim Lesen die möglicherweise fehlerhaften Werte $z_{m+1}^{\text{'}},\dots ,z_M^{\text{'}}$

    

    gelesen werden, und wobei der zweite Unterschaltkreis LH an seinen k Ausgängen k binäre Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

    

    mit k ≥ m + M ausgibt, einen Codierer Cod mit n binären Eingängen und l binären Ausgängen, der ausgelegt ist, l binäre Prüfbits c₁, ..., c_l aus den n binären Eingabewerten x₁, ..., x_n mit c₁,...,c_l = Cod(x₁, ..., x_n) zu bestimmen, wobei an n binären Eingängen des Codierers Cod die binären Eingabewerte x₁, ..., x_n eingegeben werden und an l binären Ausgängen des Codierers binäre Prüfbits c₁, ..., c_l ausgegeben werden, die durch die binären Eingabewerte x₁, ..., x_n bestimmt werden, und wobei der Codierer ausgelegt ist, die Prüfbits c₁, ...c_l aus den binären Eingabewerten x₁, ..., x_n so zu bestimmen, dass Bits y₁, ... , y_k, c₁,....c_l ein Codewort eines Fehlerkorrekturcodes C der Länge k + l mit k Datenbits und l Prüfbits bilden, derart dass jedes der binären Prüfbits in einer anderen von den Speicherzellen gespeichert wird.
12. Schaltung nach Anspruch 11, wobei Bits y₁,... ,y_k = LH[BT(x₁,..., x_n)] über Transformationen der binären Eingabewerte x₁, ..., x_n durch den ersten Unterschaltkreis BT und durch den zweiten Unterschaltkreis LH bestimmt werden, wobei für j = 1, ..., l der Ausgang des Codierers Cod, der das Prüfbit c_j überträgt, beim Schreiben in den Speicher an den Dateneingang der j-ten Speicherzelle angeschlossen ist, wobei der Dateneingang dieser j-ten Speicherzelle an keinen weiteren Ausgang des Codierers angeschlossen ist.
13. Schaltung nach Anspruch 12, wobei die Schaltung ferner einen Korrektor für einen Fehlerkorrekturcode C mit l ersten binären Eingängen und k zweiten binären Eingängen aufweist, wobei für j = 1, ..., l der j-te Eingang der l ersten Eingänge des Korrektors an den Datenausgang der Speicherzelle angeschlossen ist, der beim Schreiben mit dem j-ten Ausgang des Codierers verbunden ist, sodass dann, wenn an seinem j-ten Eingang ein Fehler auftritt, der Wert $c_j^{\text{'}}$

    

    c_l des möglicherweise fehlerhaften j-ten Prüfbits angewendet wird, und wenn kein Fehler auftritt, der korrigierte Wert c_j des j-ten Prüfbits angewendet wird, und wobei an dem k Bit breiten zweiten Eingang des Korrektors die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}},$

    

    die durch den zweiten Unterschaltkreis LH ausgegeben wurden, angewendet werden und wobei der Korrektor so ausgelegt ist, dass er einen Korrekturvektor e = e₁, ..., e_k an seinem k Bit breiten Ausgang so ausgibt, dass $y_1^{\text{'}},\dots ,y_k^{\text{'}}=\left[y_1^{\text{'}}o{p}_1{e}_1\right],\dots ,\left[y_k^{\text{'}}o{p}_k{e}_k\right]$

    

    gilt, wenn ein Fehler auftritt, der durch den Fehlerkorrekturcode C korrigiert werden kann, und wobei op₁, ..., op_k eindeutig umkehrbare binäre Operationen sind.
14. Schaltung nach Anspruch 13, wobei die Schaltung ferner einen Kombinationsschaltkreis Vkn mit einem k Bit breiten ersten Eingang und einem k Bit breiten zweiten Eingang und einem k Bit breiten Ausgang aufweist, wobei der erste k Bit breite Eingang des Kombinationsschaltkreises an den k Bit breiten Ausgang des zweiten Unterschaltkreises LH angeschlossen ist, der die möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

    

    überträgt, und wobei der zweite k Bit breite Eingang des Kombinationsschaltkreises an den k Bit breiten Ausgang des Korrektors Cor angeschlossen ist, der den Korrekturvektor e = e₁, ..., e_k überträgt, und wobei der Kombinationsschaltkreis so ausgelegt ist, dass er an seinen k Ausgängen den korrigierten Hilfslesewert $y_1^{corr},\dots ,y_k^{corr}=\left[y_1^{\text{'}}o{p}_1{\text{ e}}_1\right],\dots ,\left[y_k^{\text{'}}o{p}_k{e}_k\right]$

    

    ausgibt, wobei op₁, ..., op_k eindeutig umkehrbare Operationen sind und wobei $y_1^{corr},\dots ,y_k^{corr}=y_1,\dots ,y_k$

    

    gilt, wenn kein Fehler oder ein durch den Code C korrigierbarer Fehler vorliegt.
15. Schaltung nach Anspruch 14, wobei die Schaltung ferner einen dritten Unterschaltkreis BB aufweist, der ausgelegt ist, die korrigierten binären Hilfslesewerte $y_1^{corr},\dots ,y_k^{corr}$

    

    in n korrigierte binäre Datenbits $x_1^{corr},\dots ,x_n^{corr}=BB\left[y_1^{corr},\dots ,y_k^{corr}\right]$

    

    zu transformieren, wobei der dritte Unterschaltkreis BB so ausgelegt ist, dass dann, wenn $y_1^{corr},\dots ,y_k^{corr}=y_1,\dots ,y_k$

    

    gilt, auch ${\text{x}}_1,\dots ,{\text{x}}_{\text{n}}=y_1^{corr},\dots ,y_n^{corr}$

    

    gilt.
16. Schaltung nach Anspruch 15, wobei der erste Unterschaltkreis BT, der zweite Unterschaltkreis LH und der dritte Unterschaltkreis BB so ausgelegt sind, dass die Eingabewerte x = x₁, ..., x_n mindestens dann wiederhergestellt werden, wenn nach den anschließenden Transformationen der Eingabewerte durch den ersten Unterschaltkreis BT, durch den zweiten Unterschaltkreis LH und durch den dritten Unterschaltkreis BB kein Fehler aufgetreten ist, und wobei BB{LH[BT(x₁, ... ,x_n)]} = x₁,... x_n gilt.
17. Schaltung nach Anspruch 16, wobei der Codierer so ausgelegt ist, dass Prüfbits, die durch den Codierer Cor bestimmt wurden, von Werten der Adressbits einer Schreibadresse a = a₁, ..., a_Q abhängen, und wobei der Korrektor Cor so ausgelegt ist, dass der Korrekturvektor, der durch den Korrektor bestimmt wurde, zusätzlich von entsprechenden Werten der Adressbits einer Leseadresse abhängt.
18. Schaltung nach Anspruch 17, wobei der Codierer zusätzlich zu n binären Eingängen für die Eingaben der binären Eingabewerte x₁, ...x_n ferner q binäre Eingänge für die Eingabe von q Bits A₁, ..., A_q, q ≥ 1, aufweist, die aus den Adressbits der Leseadresse abgeleitet sind, wobei A₁,...,A_q = F (a₁,..., a_Q) gilt, wobei F eine eindeutige Zuordnung der Bits A₁, ..., A_q zu den Bits a₁, ..., a_Q der Leseadresse ist und wobei der Codierer so ausgelegt ist, dass c₁, ..., c_l, y₁, ..., y_k, A₁, ..., A_q ein Codewort eines Fehlerkorrektorcodes C ist, wobei der Korrektor außer den l binären Eingängen für die Eingabe der möglicherweise fehlerhaften Prüfbits $c_1^{\text{'}}\dots c_l^{\text{'}}$

    

    und der k möglicherweise fehlerhaften Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

    

    weitere q binäre Eingänge für die Eingabe von q Bits $A_1^{\text{'}},\dots ,A_q^{\text{'}}$

    

    aufweist, die aus den Q Adressbits der Leseadresse abgeleitet sind, und wobei $A_1^{\text{'}},\dots ,A_q^{\text{'}}$

    

    gilt.
19. Schaltung nach Anspruch 18, wobei der Korrektor außer k binären Ausgängen für die Ausgabe der Korrekturwerte e₁, ..., e_k für die Korrektur der Hilfslesewerte $y_l^{\text{'}},\dots ,y_k^{\text{'}}$

    

    ferner q binäre Ausgänge für die Ausgabe der Korrekturwerte $e_1^A,\dots ,e_q^A$

    

    für die Korrektur der Bits $A_1^{\text{'}},\dots ,A_q^{\text{'}}$

    

    aufweist, die aus den Adressbits der Leseadresse abgeleitet sind.
20. Schaltung nach Anspruch 18 oder 19, wobei q = 1 ist und A₁ = F(a₁,..., a_Q) = a₁ ⊕ ... ⊕ a_Q die Parität der Leseadresse und $A_1^{\text{'}}=F\left(a_1^{\text{'}},\dots ,a_Q^{\text{'}}\right)=a_1^{\text{'}}\oplus \dots \oplus a_Q^{\text{'}}$

    

    die Parität der Schreibadresse ist.
21. Schaltung nach einem der Ansprüche 18 bis 20, wobei q = Q, A₁, ..., A_Q = a₁, ..., a_q und $A_1^{\text{'}},\dots ,A_Q^{\text{'}}=a_1^{\text{'}},\dots ,a_q^{\text{'}}$

    

    ist.
22. Schaltung nach einem der Ansprüche 19 bis 21, wobei die Ausgänge des Korrektors, welche die Korrekturwert $e_1^A,\dots e_q^A$

    

    übertragen, in q Eingänge eines Fehlererkennungsschaltkreises eingegeben werden, der dann, wenn der Korrekturwert $e_1^A,\dots ,e_q^A$

    

    einer Adresskorrektur entspricht, an seinem Ausgang einen Adressfehler anzeigt.
23. Schaltung nach Anspruch 22, wobei der Fehlererkennungsschaltkreis einen NOR-Schaltkreis mit q Eingängen aufweist, in denen die q Eingaben mit den q Korrekturwerten $e_1^A,\dots ,e_q^A$

    

    von den Ausgängen des Korrektors verbunden sind.
24. Schaltung nach einem der Ansprüche 16 bis 23, wobei der Code C ein linearer Code ist.
25. Schaltung nach einem der Ansprüche 16 bis 24, wobei der Korrektor einen in Reihe geschalteten Schaltkreis eines Syndromgenerators und eines Decoders aufweist.
26. Schaltung nach einem der Ansprüche 17 bis 25, wobei der Korrektor eine Reihenschaltung eines Syndromgenerators und eines Decoders aufweist und der Syndromgenerator an einen Adressfehlerbestimmer angeschlossen ist, der ein Signal „Adressfehler“ ausgibt, wenn das Fehlersyndrom, das durch den Syndromgenerator bestimmt wurde, einem Adressfehler entspricht.
27. Schaltung nach einem der Ansprüche 16 bis 26, wobei für j = 1, ..., l der j-te Ausgang des Codierers, wobei das Prüfbit c_j an den Eingang eines vierten Unterschaltkreises bt_j für die Transformation eines binären Wertes c_j in einen ternären Wert $c_j^{ter}$

    

    angeschlossen ist, in welchem der Ausgang beim Schreiben an den Dateneingang einer Speicherzelle zum Speichern des ternären Wertes $c_j^{ter}$

    

    angeschlossen ist, und wobei beim Schreiben der Datenausgang der ternären Speicherzelle zum Speichern des ternären Wertes $c_j^{ter}$

    

    an den Eingang eines fünften Unterschaltkreises tb_j für die Transformation eines ternären Wertes $c_j^{ter\text{'}}$

    

    in einen binären Wert $c_j^{\text{'}}$

    

    angeschlossen ist, in welchem der Ausgang an die entsprechenden Eingänge des Korrektors angeschlossen ist, wobei tb_j[bt_j(_cj)]= c_j gilt.
28. Schaltung nach Anspruch 27, wobei der binäre Wert 0 durch den vierten Unterschaltkreis bt_j in einen minimalen ternären Wert transformiert wird und wobei der Wert 1 durch den vierten Unterschaltkreis bt_j in einen maximalen ternären Wert transformiert wird.
29. Schaltung nach Anspruch 27 oder 28, wobei der binäre Wert 0 durch den vierten Unterschaltkreis bt_j in einen maximalen ternären Wert transformiert wird und wobei der Wert 1 durch den vierten Unterschaltkreis bt_j in einen minimalen ternären Wert transformiert wird.
30. Schaltung nach einem der Ansprüche 16 bis 29, wobei der j-te Ausgang des Codierers für mindestens ein j ∈ {1, ..., l} beim Schreiben direkt an den Dateneingang einer Speicherzelle angeschlossen ist, um einen binären Wert c_j zu speichern, und wobei beim Lesen der Datenausgang der Speicherzelle, die zum Speichern des binären Wertes c_j verwendet wird, direkt an den entsprechenden Eingang des Korrektors angeschlossen ist.
31. Schaltung nach einem der Ansprüche 16 bis 30, wobei der Code C ein linearer Code mit einer Generatormatrix G = (l, P) ist und der Codierer so ausgelegt ist, dass die Prüfbits c = c₁, ..., c_l gemäß der Beziehung $$c=c_1,\dots ,c_l=\text{'}\left(LH\left[BT\left(x_1,\dots ,x_n\right)\right]\right)\cdot P=\left(y_1,\dots ,y_k\right)\cdot P$$

    

    bestimmt werden, wobei G eine (k, k + l)-Matrix, l eine k-dimensionale Einheitsmatrix und P eine (k, l)-Paritätsmatrix ist, wenn die Adressbits nicht in die Fehlerkorrektur oder Fehlererkennung einbezogen sind, wobei k die Anzahl der binären Hilfslesewerte anzeigt, wobei l die Anzahl der Prüfbits anzeigt.
32. Schaltung nach einem der Ansprüche 16 bis 31, wobei der Code C ein linearer Code mit einer Generatormatrix G = (I, P) ist und der Codierer so ausgeführt ist, dass die Prüfbits c = c₁, ..., c_l gemäß der Beziehung $$c=c_1,\dots ,c_l=\left\{LH\left[BT\left(x_1,\dots ,x_n\right)\right],A_1,\dots ,A_q\right\}\cdot P=\left(y_1,\dots ,y_k,A_1,\dots ,A_q\right)\cdot P$$

    

    bestimmt werden, wobei G eine (k + q, k + q + l)-Matrix, l eine (k + q)-Einheitsmatrix und P eine (k + q, l)-Paritätsmatrix ist, wenn die Adressbits über die Bits A₁, ..., A_q, die aus den Adressbits a₁, ..., a_Q abgeleitet sind, zur Fehlererkennung verwendet werden, wobei k die Anzahl der binären Hilfslesewerte anzeigt, wobei l die Anzahl der Prüfbits anzeigt und wobei q die Anzahl der Bits A₁, ..., A_q anzeigt, die aus den Adressbits a₁, ..., a_Q abgeleitet sind.
33. Schaltung nach einem der Ansprüche 16 bis 32, wobei der erste Unterschaltkreis BT 11 für die Transformation der Eingabewerte x₁, ..., x_n in die Ausgabewerte z₁, ..., z_m, z_m+1, ..., z_M eine Reihenschaltung eines sechsten Unterschaltkreises BBS für die Transformation der Eingabewerte x₁, ..., x_n in k binäre Hilfsschreibwerte $y_1^s,\dots ,y_k^s$

    

    und eines siebenten Unterschaltkreises BTS für die Transformation der binären Hilfsschreibwerte $y_1^s,\dots ,y_k^s$

    

    in die Ausgabewerte z₁, ..., z_m, z_m+1, ..., z_M des Schaltkreises BT ist.
34. Schaltung nach Anspruch 33, wobei der sechste Unterschaltkreis BBS so ausgeführt ist, dass die Hilfsschreibwerte $y_1^s,\dots ,y_k^s,$

    

    die durch den sechsten Unterschaltkreis BBS bestimmt wurden, gleich den fehlerfreien Hilfslesewerten y₁, ..., y_k sind, die durch die Unterschaltkreise BB und LH bestimmt wurden, und der Codierer so ausgeführt ist, dass er die Prüfbits c₁, ..., c_l unter Verwendung der Hilfsschreibwerte bestimmt, die durch den Unterschaltkreis BBS ausgegeben wurden.
35. Schaltung nach einem der Ansprüche 31 bis 34, wobei der Codierer so ausgeführt ist, dass die Prüfbits c = c₁, ..., c_l gemäß der Beziehung $$c=c_l,\dots ,c_l=BBS\left(x_1,\dots ,x_n\right)\cdot P=\left(y_1^s,\dots ,y_k^s\right)\cdot P,$$

    

    bestimmt werden, wobei P die (k, l)-Paritätsmatrix des Fehlerkorrekturcodes ist.
36. Schaltung nach einem der Ansprüche 32 bis 35, wobei der Codierer so ausgelegt ist, dass die Prüfbits c = c₁, ..., c_l gemäß der Beziehung $$c=c_1,\dots ,c_l=\left\{BBS\left(x_1,\dots ,x_n\right),A_1,\dots ,A_q\right\}\cdot P=\left(y_1^s,\dots ,y_k^s,A_1,\dots ,A_q\right)\cdot P$$

    

    bestimmt werden, wobei P eine (k + q, l)-Paritätsmatrix ist, wenn die Adressbits über die Bits A₁, ..., A_q, die aus den Adressbits a₁, ..., a_Q abgeleitet sind, für die Fehlererkennung verwendet werden.
37. Schaltung nach einem der Ansprüche 16 bis 36, wobei der zweite Unterschaltkreis LH zur Bestimmung binärer Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}=LH\left(z_1^{\text{'}},\dots ,z_M^{\text{'}}\right)$

    

    aus den Zustandswerten $z_1^{\text{'}},\dots z_M^{\text{'}},$

    

    die aus dem Speicher gelesen wurden, so ausgelegt ist, dass jeder ternären Zustandskomponente $z_1^{\text{'}},$

    

    i = 1, ..., m komponentenweise mindestens zwei binäre Hilfslesewerte zugeordnet werden und jeder binären Zustandskomponente z_m+1, ..., z_M mindestens ein binärer Hilfslesewert zugeordnet wird, und so dass k ≥ m + M gilt.
38. Schaltung zum Speichern binärer Daten x₁, ..., x_n und zur Fehlerkorrektur mit einem binären Code C, wobei die Schaltung aufweist: eine ternäre Speicherschaltung, die einen ternären Speicher Sp mit ternären Speicherzellen aufweist, wobei die ternäre Speicherschaltung derart ausgelegt ist, dass binäre Daten x₁, ... x_n als codierte ternäre Zustände z₁, ..., z_M an einer Schreibadresse a₁, ..., a_Q in eine oder mehrere erste Speicherzellen von den Speicherzellen des ternären Speichers geschrieben werden können, wobei die ersten Speicherzellen von den Speicherzellen des ternären Speichers eingerichtet sind, einen von drei verschiedenen Zuständen anzunehmen, einen Codierer, der ausgelegt ist, binäre Prüfbits c₁, ..., c_l in zweite Speicherzellen von den Speicherzellen des ternären Speichers zu schreiben, wobei der Codierer 12h ausgelegt ist, die binären Prüfbits c₁, ..., c_l an einer Schreibadresse a₁, ..., a_Q zu schreiben, die mit den Datenbits x₁, ..., x_n verbunden ist, wenn die binären Prüfbits c₁, ..., c_l Prüfbits der Datenbits x₁, ..., x_n sind und wenn die Datenbits x₁, ..., x_n an der Schreibadresse a₁, ..., a_Q geschrieben werden, wobei die ternäre Speicherschaltung ausgelegt ist, Zustandswerte $z_1^{\text{'}},\dots ,z_M^{\text{'}}$

    

    auszugeben, wenn an einer Leseadresse $a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

    

    der Speicherzellen des ternären Speichers gelesen wird, wobei die Speicherzellen eingerichtet sind, drei verschiedene Werte anzunehmen, und die Zustandswerte $z_1^{\text{'}},\dots ,z_M^{\text{'}}$

    

    in möglicherweise fehlerhafte binäre Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

    

    zu transformieren, und wobei die ternäre Speicherschaltung ausgelegt ist, beim Lesen an einer Leseadresse $a_1^{\text{'}},\dots ,a_Q^{\text{'}}$

    

    der Speicherzellen des ternären Speichers möglicherweise fehlerhafte Prüfbits $c_1^{\text{'}}\dots c_l^{\text{'}}$

    

    auszugeben, und wobei die ternäre Speicherschaltung ausgelegt ist, fehlerfreie Hilfslesewerte y₁, ..., y_k und fehlerfreie Prüfbits c₁, ..., c_l auszugeben, wenn die Schreibadresse gleich der Leseadresse ist und wenn kein Fehler vorliegt, wobei der Codierer Cod einen ersten n Bit breiten ersten Eingang für die Eingabe von Datenbits x₁, ..., x_n und einen weiteren q Bit breiten Eingang für die Eingabe von Bits A₁, ..., A_q und einen l Bit breiten Ausgang für die Ausgabe von Prüfbits c₁, ..., c_l aufweist, wobei die Bits A₁, ..., A_q von den Bits der Schreibadresse a₁, ..., a_Q abhängen, wobei die Datenbits x₁, ..., x_n und die entsprechenden Prüfbits an die Schreibadresse a₁, ..., a_Q geschrieben werden und wobei der Codierer derart ausgelegt ist, dass die Prüfbits c₁, ..., c_l aus den Datenbits x₁, ..., x_n und den Bits A₁, ..., A_q so bestimmt werden, dass $$y_1,\dots ,y_k,A_1,\dots ,A_q,c_1,\dots ,c_l$$

    

    ein Codewort des Fehlerkorrekturcodes C ist, und wobei die Bits A₁, ..., A_q eindeutig aus den Bits der Schreibadresse a₁, .., a_Q bestimmt werden, sodass die Bits A₁, ..., A_q Ausgabewerte einer Kombinationsschaltung Fs mit Q binären Eingängen und q binären Ausgängen ist, wenn die Schreibadresse a₁, ..., a_Q in die Eingänge der Schaltung eingegeben wird, wobei q ≤ Q gilt.
39. Schaltung nach Anspruch 38, wobei q = Q, und wobei a₁, ..., a_Q = A₁, ..., A_Q ist.
40. Schaltung nach Anspruch 38 oder 39, wobei A₁ = a₁ ⊕ ... ⊕ a_Q ist.
41. Schaltung nach einem der Ansprüche 38 bis 40, wobei der Code C ein linearer Code ist.
42. Schaltung nach einem der Ansprüche 39 bis 41, wobei der Code C ein linearer Code ist.
43. Schaltung nach einem der Ansprüche 40 bis 42, wobei der Code C ein linearer Code ist.
44. Schaltung nach einem der Ansprüche 38 bis 43, wobei der Code C ein linearer Code mit einer Generatormatrix G = (l, P) ist und wobei l eine (k + q)-Einheitsmatrix ist und wobei P eine [(k + q), l]-Paritätsmatrix ist und wobei die Prüfbits c₁, ..., c_l festgelegt sind durch $$c_1,\dots ,c_l=\left(y_1,\dots ,y_k,A_a,\dots ,A_Q\right)\cdot P.$$

    
45. Verfahren, umfassend: Erzeugen von mehreren Ausgabewerten auf der Basis einer Folge von binären Werten, wobei jeder von den mehreren Ausgabewerten einen von mindestens drei verschiedenen Basiswerten aufweist, Speichern eines jeden der Ausgabewerte als ein Zustandswert in einer anderen von einer oder mehreren Speicherzellen der mehreren Speicherzellen eines Speichers, wobei die eine oder die mehreren Speicherzellen, in denen die Ausgabewerte gespeichert werden, jeweils geeignet sind, einen von den mindestens drei verschiedenen Zuständen anzunehmen, Lesen eines oder mehrerer von den Zustandswerten aus mindestens einer der Speicherzellen, die ausgelegt sind, einen der mindestens drei verschiedenen Zustände anzunehmen, wobei jeder von dem einen oder den mehreren Zustandswerten einen von den mindestens drei verschiedenen Basiswerten aufweist, wobei die binären Hilfslesewerte auf der Basis des einen oder der mehreren Zustandswerte bestimmt werden, Erzeugen eines oder mehrerer binärer Prüfbits, sodass die binären Hilfslesewerte und das eine oder die mehreren binären Prüfbits zusammen eines der Codewörter des Fehlerkorrekturcodes bilden, wenn die binären Hilfslesewerte $y_1^{\text{'}},\dots ,y_k^{\text{'}}$

    

    und das eine oder die mehreren Prüfbits c₁,...,c_l fehlerfrei sind, und Speichern eines jeden von dem einen oder den mehreren erzeugten Prüfbits in einer oder mehreren der Speicherzellen des Speichers derart, dass jedes von dem einen oder den mehreren Prüfbits in einer anderen der Speicherzellen des Speichers gespeichert wird, wobei jede der Speicherzellen, in der ein Prüfbit gespeichert ist, ausgelegt ist, einen von mindestens zwei verschiedenen Zuständen anzunehmen.

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