DE102011085602A1

DE102011085602A1 - Vorrichtung und Verfahren zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz

Info

Publication number: DE102011085602A1
Application number: DE102011085602A
Authority: DE
Inventors: Ulrich Backhausen; Michael Goessel; Thomas Kern; Stephane Lacouture; Thomas Rabenalt
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2010-11-10
Filing date: 2011-11-02
Publication date: 2012-07-12
Anticipated expiration: 2031-11-03
Also published as: CN104393878A; US20120117448A1; US10200065B2; DE102011085602B4; US20130346834A1; CN102468855A; US8539321B2

Abstract

Eine Vorrichtung zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz weist einen Fehlersyndromgenerator und einen Bitfehlerkorrektor auf. Der Fehlersyndromgenerator bestimmt das Fehlersyndrom einer codierten Bitsequenz, das ableitbar ist durch eine Multiplikation einer Prüfmatrix mit einer codierten Bitsequenz. Die Prüfmatrix weist eine erste Untermatrix, eine zweite Untermatrix und eine dritte Untermatrix auf, wobei jede Untermatrix eine Mehrzahl von Reihen aufweist, wobei jede Reihe eine Mehrzahl von binären Komponenten aufweist. Zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix weist einen ersten Bitwert auf. Ferner weist die zweite Untermatrix Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix weisen einen gleichen zweiten Bitwert auf. Die dritte Untermatrix weist Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix weist den ersten Bitwert auf. Ferner ist entweder eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix gleich dem zweiten Bitwert und eine XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 1 ist, oder eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 0 ist. Außerdem ist ein Ergebnis einer Multiplikation einer Prüfmatrix und eines Testvektors gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix und eines resultierenden Vektors, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert aufweist. Der Bitfehlerkorrektor korrigiert einen Bitfehler in der codierten Bitsequenz basierend auf dem bestimmten Fehlersyndrom der codierten Bitsequenz.

Description

Ausführungsbeispiele gemäß der Erfindung beziehen sich auf Fehlerkorrektur und Fehlererfassung von digitalen Signalen und insbesondere auf eine Vorrichtung und ein Verfahren zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz.
Aufgrund der hohen Integrationsdichte von elektronischen Schaltungen und Speicherungen erhöht sich die Frequenz von Fehlern.
Abgesehen von 1-Bit-Fehlern sind zunehmend auch 2-Bit-Fehler und allgemein Mehr-Bit-Fehler zu berücksichtigen, d. h. zu korrigieren und zu erfassen. Bei der Fehlerkorrektur ist es insbesondere von Bedeutung, die aufgetretenen Fehler schnell zu korrigieren, falls möglich innerhalb des aktuellen Taktzyklus, um eine verzögerte Verarbeitung der korrigierten Daten im Vergleich zu den unkorrigierten Daten zu verhindern.
Sehr häufig werden Daten unter einer Adresse in einen Speicher geschrieben und nach einer gewissen Zeit ausgelesen. Hier ist es möglich, dass die Daten, wenn sie aus dem Speicher gelesen werden, fehlerhaft oder verfälscht sind und nach dem Auslesen korrigiert werden müssen.
Hier treten sowohl Ein-Bit-Fehler, Zwei-Bit-Fehler und allgemein Mehr-Bit-Fehler auf, die mit abnehmender Wahrscheinlichkeit zufällig verursacht werden, und es treten auch Fehler auf, in denen alle Speicherzellen fälschlicherweise den Wert 0 annehmen, was als „All-0” bezeichnet wird, und auch Fehler, wo alle Speicherzellen den Wert 1 annehmen, was hier als „All-1” bezeichnet wird.
Es ist auch von besonderem Interesse, mögliche Adressfehler mit einer hohen Wahrscheinlichkeit zu erfassen, da eine fehlerhafte Adresse, beispielsweise beim Auslesen aus einem Speicher, zu vollständig unterschiedlichen Daten führen kann. Es ist möglich, 1-Bit-Fehler durch Hamming-Code oder Hsiao-Codes und 2-Bit-Fehler relativ schnell durch BCH-Codes zu korrigieren, die parallel implementiert sind.
Nachteilhaft bei herkömmlichen Lösungen für 1-Bit- und 2-Bit-Fehlerkorrektur ist beispielsweise, dass die Fehler „All-0” und „All-1” nicht Teil der Fehlererfassung sind. Allgemein ist es von großem Interesse, die Zuverlässigkeit von Fehlerkorrektur- und Fehlererfassungskonzepten zu verbessern.
Es ist die Aufgabe der vorliegenden Erfindung, eine Vorrichtung zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz, einen Decodierer zum Decodieren einer fehlerhaften codierten Bitsequenz, eine weitere Vorrichtung, eine Schaltungsanordnung zum Erzeugen eines m-stelligen Syndroms, ein Verfahren zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz sowie ein Computerprogramm mit verbesserten Charakteristika zu schaffen.
Die Aufgabe wird gelöst durch die Merkmale der unabhängigen Ansprüche. Weiterbildungen finden sich in den abhängigen Ansprüchen.
Ein Ausführungsbeispiel der Erfindung schafft eine Vorrichtung zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz. Die Vorrichtung weist einen Fehlersyndromgenerator und einen Bitfehlerkorrektor auf. Der Fehlersyndromgenerator ist konfiguriert, um ein Fehlersyndrom einer codierten Bitsequenz zu bestimmen, das ableitbar ist durch eine Multiplikation einer Prüfmatrix mit der codierten Bitsequenz. Die Prüfmatrix weist eine erste Untermatrix, eine zweite Untermatrix und eine dritte Untermatrix auf. Jede Untermatrix weist eine Mehrzahl von Reihen auf, wobei jede Reihe eine Mehrzahl von binären Komponenten aufweist. Ferner weist zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix einen ersten Bitwert auf. Die zweite Untermatrix weist Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix weisen einen gleichen zweiten Bitwert auf. Die dritte Untermatrix weist Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix weist den ersten Bitwert auf. Ferner ist entweder eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix gleich dem zweiten Bitwert und eine XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 1 ist, oder eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 0 ist. Außerdem ist ein Ergebnis einer Multiplikation der Prüfmatrix und eines Testvektors gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix und eines resultierenden Vektors, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert aufweist. Ferner ist der Bitfehlerkorrektor konfiguriert, um einen Bitfehler in der codierten Bitsequenz zu korrigieren basierend auf dem bestimmten Fehlersyndrom der codierten Bitsequenz.
Durch Verwenden eines Fehlersyndroms, das gemäß einer Prüfmatrix mit oben beschriebenen Eigenschaften bestimmt wird, können die Fehlerkorrektur- und Fehlererfassungsfähigkeiten des vorgeschlagenen Konzepts wesentlich besser sein als mit bekannten Konzepten. Beispielsweise ermöglicht das vorgeschlagene Konzept, jeden 1-Bit-Fehler von All-1-Fehlern oder All-0-Fehlern zu unterscheiden. Somit kann es nicht der Fall sein, dass ein Wort, das aus einem Speicher gelesen wird, im Fall eines korrigierbaren 1-Bit-Fehlers mit einem All-0-Fehler oder einem All-1-Fehler verwechselt wird.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Blockdiagramm einer Vorrichtung zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz;
2 eine schematische Darstellung einer Codierung unter Berücksichtigung von Adressbits;
3 eine schematische Darstellung einer Codierung für eine getrennte H-Matrix unter Berücksichtigung von Adressbits;
4 eine schematische Darstellung einer Integration eines Syndromgenerators;
5 eine schematische Darstellung einer Integration eines Syndromgenerators, der eine All-0- und All-1-Erfassung umfasst;
6 eine schematische Darstellung einer Ableitung eines Korrekturvektors für Datenbits;
7 eine schematische Darstellung einer Ableitung eines Korrekturvektors für Daten- und Prüfbits;
8 eine schematische Darstellung einer Ableitung eines Korrekturvektors für Daten-, Prüf- und Adressbits;
9 eine schematische Darstellung einer Erzeugung eines Adressfehlersignals;
10, 11, 12, 13 schematische Darstellungen einer Ableitung eines Korrektursignals;
14a–14i schematische Darstellungen einer Bestimmung von Korrekturwerten; und
15 ein Blockdiagramm eines Decodierers zum Decodieren einer fehlerhaften codierten Bitsequenz; und
16 ein Flussdiagramm eines Verfahrens zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz.
Nachfolgend werden teilweise die gleichen Bezugszeichen für Objekte und Funktionseinheiten verwendet, die die gleichen oder ähnlichen Funktionseigenschaften haben, und die Beschreibung derselben bezüglich einer Figur soll auch für andere Figuren gelten, um Redundanz bei der Beschreibung der Ausführungsbeispiele zu reduzieren.
Bevor das vorgeschlagene Konzept näher beschrieben wird, werden kurz einige theoretischen Grundlagen und grundlegende Begriffe von linearen Blockcodes, insbesondere Hamming-Codes, Hsiao-Codes und BCH-Codes präsentiert. Diese sind beispielsweise auch beschrieben in „Fujiwara, E., Code Design for Dependable Systems, Wiley, 2006, S. 49–53, S. 98–101, und in Tzschach, H. und Haflinger, G., Codes für den störungsgesicherten Datentransfer, Oldenburg Verlag, 1993, S. 111–121”.
Ein Hamming-Code ist ein linearer Blockcode mit einem Codeabstand 3. Falls m die Anzahl von Prüfbits ist, ist seine Länge n = 2^m – 1. Die Anzahl von Datenbits ist k = 2^m – 1 – m. Wie jeder lineare Code kann der Hamming-Code wie üblich beschrieben werden durch eine Generatormatrix G, kurz G-Matrix, und eine Prüfmatrix H (auch als Paritätsprüfmatrix bezeichnet), kurz H-Matrix. Die Prüfmatrix eines unverkürzten Hamming-Codes ist eine (m, n)-Matrix, deren Spalten alle möglichen unterschiedlichen 2^m – 1 binären Vektoren ungleich 0 sind. Diese Spalten werden auch beschrieben als m-stellige Binärzahlen und das Folgende gilt:
wobei i_bin die Darstellung von i als ein m-stelliges Binärbauglied bezeichnet.
Ein Hamming-Code kann verkürzt werden, wie jeder andere lineare Blockcode, durch Eliminieren einer bestimmten Anzahl von Spalten in der Prüfmatrix des unverkürzten Codes. Abgesehen davon können Spalten auch ausgetauscht werden, sodass die Prüfmatrix transformiert werden kann.
Von der Prüfmatrix eines linearen Codes kann eine Generatormatrix bestimmt werden, kurz G-Matrix. Die Generatormatrix ist eine (k, n)-Matrix. Falls k Informationsbits u₁, ..., u_k vorliegen, werden dieselben durch die Generatormatrix in ein Codewort v codiert: v = (v₁, ..., v_n) = u·G = (u₁, ..., u_k)·G
Falls ein Wort v' = v₁, ..., v_n daraufhin geprüft wird, ob es ein Codewort ist, wird ein Syndrom S gebildet mit S = H·v'^T mit S = S₁, ..., S_m. Falls S = 0, dann wird kein Fehler erfasst. Falls S = h_i, liegt ein 1-Bit-Fehler in dem i-ten Bit von v' vor.
Die Fehlerkorrektur der Bits v'₁, ..., v'_n kann durchgeführt werden durch Korrekturschaltungen K₁, ..., K_n, die einen Korrekturwert Δv₁ von dem Fehlersyndrom S bestimmen, das XOR-verknüpft wird (verbunden durch eine logische XOR-Funktion) mit v'_i. Für i = 1, ..., n im Fall eines 1-Bit-Fehlers gibt die Korrekturschaltung einen Wert 1 aus, falls S = h_i. Falls das Fehlersyndrom gleich 0 ist, gibt die Korrekturschaltung den Wert 0 aus.
Ein Hsiao-Code ist ein linearer Code mit einem Codeabstand von 4. Falls der Hsiao-Code m Prüfbits hat, besteht seine Prüfmatrix H aus nur m-stellige Binärvektoren, die eine ungerade Anzahl von Einsen aufweisen. Die Länge eines (unverkürzten) Hsiao-Codes mit m-Prüfbits ist n = 2^m-1, da es 2^m-1 unterschiedliche m-stellige Binärvektoren mit einer ungeraden Anzahl von Einsen gibt. Durch Löschen von Spalten und durch Neuordnen von Spalten des unverkürzten Hsiao-Codes wird eine Prüfmatrix eines verkürzten Hsiao-Codes erhalten. Testen eines Worts v' = v₁, ..., v_n wird erneut durchgeführt durch Prüfen des Fehlersyndroms S = H·v'^T.
Falls S = h_j, d. h. gleich der j-ten Spalte der Prüfmatrix, wird ein 1-Bit-Fehler in dem j-ten Bit korrigiert durch XOR-Verknüpfen (Anlegen einer logischen XOR-Funktion) eines Korrekturwerts Δv_j = 1 mit v'_j. Dieser Korrekturwert Δv_j kann bestimmt werden von dem Fehlersyndrom S durch eine Korrekturschaltung K_j. Die Korrekturschaltung K_j gibt dann einen Wert 1, aus, falls S = h_j. Falls S ein Binärvektor mit einer geraden Anzahl von Einsen ist, wird ein unkorrigierbarer Fehler angezeigt.
Da die Anwendung des vorgeschlagenen Konzepts auf BCH-Codes (Bose-Chaudhuri-Hocquenghem-Codes) auch von besonderem Interesse ist, werden einige Charakteristika von BCH-Codes beschrieben. Dieselben sind beispielsweise ebenfalls beschrieben in „Tzschach, H. und Haßlinger, G.: Codes für den störungssicheren Datentransfer, Oldenburg Verlag 1993, S. 111–121” und „Lin, S., Costello, D.: Error Control Coding, Prentice Hall, 1983, Kapitel 6”.
Ein BCH-Code ist ein spezieller zyklischer Code und somit ein linearer Code. Ein BCH-Code kann beschrieben werden als ein zyklischer Code durch ein spezielles Generatorpolynom G(z) und als ein linearer Code durch eine Generatormatrix G und durch eine Prüfmatrix H.
Im Fall eines 2-Bit-Fehlerkorrektur-BCH-Codes kann das Generatorpolynom in seiner einfachsten Form dargestellt werden als G(z) = m_α(z)·m_α³(z) (1)
Hier ist m_α(z) ein primitives Polynom, das auch als modulares Polynom des betrachteten Galois-Feldes dient. α ist ein primitives Element des Galois-Feldes und Wurzel des Polynoms. Das Polynom m_α³(z) ist das minimale Polynom der Wurzel α³. Das zugeordnete Galois-Feld ist bezeichnet durch GF(2^M). Die Länge des unverkürzten BCH-Codes ist dann 2^M – 1. Falls die Gesamtparität betrachtet wird, kann G(z) in der folgenden Form dargestellt werden. G(z) = m_α(z)·m_α³(z)·(z + 1) (2)
Ohne die Gesamtparität zu integrieren, kann die Prüfmatrix in ihrer getrennten Form dargestellt werden als
wobei α ein primitives Element des Galois-Feldes GF(2^M) ist, und die Exponenten von α jeweils zu interpretieren sind modulo 2^M – 1. Die Parität kann in der Fehlererfassung enthalten sein durch Auswählen der Prüfmatrix als
wobei es in der letzten Zeile nur Einsen gibt.
Ein 1-Bit-Fehler in der i-ten Bitposition ist beschrieben als [i], ein L-Bit-Fehler in den Positionen i₁, i₂, ..., i_l als [i₁, i₂, ..., i_L]. Jedem Fehler [i₁, ..., i_L] ist ein n-Komponenten-Fehlervektor e(i₁, ..., i_L) = (e₀, ..., e_n-1) zugeordnet, wobei
Die Komponente e_j des Fehlervektors e[i₁, ..., i_L] ist gleich 1, genau wenn das entsprechende j-te Bit fehlerhaft ist.
Einem Fehler [i₁, ..., i_L] mit dem Fehlervektor e = e[i₁, ..., i_L] ist ein Fehlersyndrom
mit s₁ = H₁·e und s₃ = H₃·e zugeordnet.
Durch Löschen von Spalten und durch Neuordnen von Spalten der Prüfmatrix H sep / BCH wird ein verkürzter BCH-Code erhalten, der an eine erforderliche Wortbreite angepasst ist.
Falls die Parität nicht berücksichtigt wird, ist der Codeabstand 5, und falls die Parität berücksichtigt wird, ist der Codeabstand 6. Dann können 1-Bit-Fehler und 2-Bit-Fehler unter Verwendung des Syndroms korrigiert werden. Die Syndrome aller 3-Bit-Fehler, Parität eingeschlossen, unterscheiden sich von den Syndromen von All-1-Bit und 2-Bit-Fehlern, aber können untereinander dieselben sein.
Das Codieren eines BCH-Codes und eines verkürzten BCH-Codes als einen speziellen linearen Code kann mit der Hilfe einer Generatormatrix durchgeführt werden, und das Decodieren mit der Hilfe einer Prüfmatrix. Die Verbindung zwischen dem Generatorpolynom und Generatormatrix und Textmatrix ist beispielsweise beschrieben in „Lin, S. und Costello, D.: Error Control Coding, Prentice-Hall, 1983, S. 92–95”.
Nachfolgend wird das erfindungsgemäße Konzept durch einige allgemeine und einige detaillierte Ausführungsbeispiele beschrieben.
1 zeigt ein Blockdiagramm einer Vorrichtung 100 zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz 102 gemäß einem Ausführungsbeispiel der Erfindung. Die Vorrichtung 100 weist einen Fehlersyndromgenerator 110 auf, der mit einem Bitfehlerkorrektor 120 verbunden ist. Der Fehlersyndromgenerator 110 bestimmt ein Fehlersyndrom 112 einer codierten Bitsequenz 102, ableitbar durch eine Multiplikation einer Prüfmatrix H mit der Bitsequenz 102. Die Prüfmatrix H weist eine erste Untermatrix H^u, eine zweite Untermatrix H^a und eine dritte Untermatrix H^c auf. Jede Untermatrix weist eine Mehrzahl von Reihen auf und jede Reihe weist eine Mehrzahl von binären Komponenten auf. Zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix H^u weist einen ersten Bitwert (1 oder 0) auf. Ferner weist die zweite Untermatrix H^a Reihen auf, die linear unabhängig voneinander sind (d. h. jede Reihe der zweiten Untermatrix ist linear unabhängig von jeder anderen Reihe der zweiten Untermatrix), und die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix H^a weist einen gleichen zweiten Bitwert (0 oder 1) auf. Die dritte Untermatrix H^c weist Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix H^c weist den ersten Bitwert (1 oder 0) auf. Falls der erste Bitwert gleich 1 ist, ist eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix H^u und der dritten Untermatrix H^c gleich dem zweiten Bitwert 0, und die XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix H^u und der dritten Untermatrix H^c ist gleich dem zweiten Bitwert 0. Falls der erste Bitwert gleich 0 ist, ist eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix H^u und der dritten Untermatrix H^c gleich dem zweiten Bitwert 1, und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix H^u und der dritten Untermatrix H^c ist gleich dem zweiten Bitwert 1. Zusätzliche Ergebnisse einer Multiplikation der Prüfmatrix H und eines Testvektors sind gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix H^a und eines resultierenden Vektors, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert (0 oder 1) aufweist. Ferner korrigiert der Bitfehlerkorrektor 120 einen Bitfehler in der codierten Bitsequenz 102 basierend auf dem bestimmten Fehlersyndrom 112 der codierten Bitsequenz 102, um eine korrigierte Bitsequenz 122 zu erhalten.
Durch Verwenden eines Fehlersyndroms 112, ableitbar durch eine oben beschriebene Prüfmatrix, kann eine Fehlerkorrekturschaltung für 1-Bit- und 2-Bit-Fehler realisiert werden, die in der Lage ist, beispielsweise auch die Fehler All-0 und All-1 zu erfassen. Anders ausgedrückt, die Vorrichtung 100 ermöglicht es, jeden 1-Bit-Fehler von Fehlern All-1 und All-0 zu unterscheiden. Somit kann es beispielsweise nicht mehr der Fall sein, dass ein Wort, das aus einem Speicher gelesen wird, im Fall eines korrigierbaren 1-Bit-Fehlers mit einem All-0- oder All-1-Fehler verwechselt wird. Die Erfassung und/oder Korrektur von All-0- und All-1-Fehlern ist von großem Interesse, da diese Ausfälle sehr häufig sind.
Der erste Bitwert und der zweite Bitwert können eine logische 0 oder eine logische 1 sein oder ein hoher Pegel oder ein niedriger Pegel eines Signals in der Schaltungsanordnung. Daher gibt es zwei mögliche Fälle. Entweder ist der erste Bitwert gleich 1 (logische 1) und der zweite Bitwert ist gleich 0 (logische 0) oder der erste Bitwert ist gleich 0 und der zweite Bitwert ist gleich 1. Beide Fälle stellen äquivalente Implementierungen des beschriebenen Konzepts dar.
Dies zeigt, dass das beschriebene Konzept realisiert werden kann unter Verwendung von positiver oder negativer Logik. Der einzige Unterschied ist, dass die XOR-Summe verwendet wird, falls der erste Bitwert gleich 1 ist, und die XNOR-Summe verwendet wird, falls der erste Bitwert gleich 0 ist. In diesem Zusammenhang bedeutet eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen das Anlegen der logischen XOR-Funktion (Exklusive-OR-Funktion) an die ersten vordefinierten Komponenten aller Reihen, was zu einem Bitwert (entweder 0 oder 1) führt. Folglich bedeutet die XNOR-Summe der ersten vordefinierten Komponenten aller Reihen das Anlegen der logischen XNOR-Funktion (Exklusive-Nicht-OR-Funktion) an die ersten Komponenten aller Reihen, was zu einem Bitwert (entweder 0 oder 1) führt. Dasselbe gilt für die zweite vordefinierte Komponente. Dies kann beispielsweise realisiert werden durch ein XOR-Gatter oder ein XNOR-Gatter mit einer Anzahl von Eingängen, die der Anzahl von Reihen der Matrizen entspricht.
Ferner kann eine Reihe einer Matrix eine Zeile oder eine Spalte einer Matrix sein. Da eine Matrix leicht zu transponieren ist, kann das erfindungsgemäße Konzept unabhängig davon realisiert werden, ob eine Reihe einer Matrix eine Zeile oder eine Spalte ist. Daher gibt es erneut zwei mögliche Fälle. Entweder jede erwähnte Reihe einer Matrix ist eine Spalte der jeweiligen Matrix und die gleichen Komponenten (z. B. erste vordefinierten Komponenten oder zweite vordefinierten Komponenten) jeder Reihe einer Matrix stellen eine Zeile dieser Matrix dar. Andernfalls ist jede Reihe einer Matrix eine Zeile der jeweiligen Matrix und die gleichen Komponenten der Reihe einer Matrix stellen eine Spalte dieser Matrix dar.
Folglich ist in Verbindung mit dem beschriebenen Konzept jede Reihe der ersten Untermatrix, der zweiten Untermatrix und der dritten Untermatrix eine Spalte der jeweiligen Untermatrix. Die ersten vordefinierten Komponenten der Reihen der ersten Untermatrix H^u, der zweiten Untermatrix H^a und der dritten Untermatrix H^c stellen eine Zeile der Prüfmatrix H dar, und die zweiten vordefinierten Komponenten der Reihen der ersten Untermatrix H^u, der zweiten Untermatrix H^a und der dritten Untermatrix H^c stellen eine weitere Zeile der Prüfmatrix H dar. Alternativ ist jede Reihe der ersten Untermatrix H^u, der zweiten Untermatrix H^a und der dritten Untermatrix H^c eine Zeile der jeweiligen Untermatrix. Die ersten vordefinierten Komponenten der Reihen der ersten Untermatrix H^u, der zweiten Untermatrix H^a und der dritten Untermatrix H^c stellen eine Spalte der Prüfmatrix H dar, und die zweiten vordefinierten Komponenten der Reihen der ersten Untermatrix H^u, der zweiten Untermatrix H^a und der dritten Untermatrix H^c stellen eine andere Spalte der Prüfmatrix H dar.
Jede Reihe einer Matrix weist eine Mehrzahl von binären Komponenten auf. Anders ausgedrückt, jede Komponente ist entweder gleich 1 oder gleich 0. In diesem Zusammenhang können eine erste vordefinierte Komponente und eine zweite vordefinierte Komponente tatsächlich die erste und die zweite Komponente einer Reihe sein, aber dieselben können auch beliebige andere Komponenten sein (z. B. die letzte und die zweitletzte Komponente oder die dritte Komponente und die fünfte Komponente oder eine andere vordefinierte Komponentenkombination). Die erste vordefinierte Komponente der ersten Untermatrix, der zweiten Untermatrix und der dritten Untermatrix sind jedoch die gleichen Komponenten innerhalb der Reihen der jeweiligen Matrix, was entsprechend gilt für die zweiten vordefinierten Komponenten der Reihen der ersten Untermatrix, der zweiten Untermatrix und der dritten Untermatrix. Falls die erste vordefinierte Komponente beispielsweise die n-te Komponente einer Reihe der ersten Untermatrix ist, dann bedeutet die erste vordefinierte Komponente einer Reihe der zweiten Untermatrix auch die n-te Komponente der Reihe. Das gleiche gilt für die dritte Untermatrix sowie für die gesamte Prüfmatrix.
Die Prüfmatrix kann auch als Paritätsprüfmatrix bezeichnet werden.
Die Prüfmatrix kann beispielsweise in getrennter Form dargestellt werden. Ferner kann die Prüfmatrix beispielweise eine Prüfmatrix eines verkürzten Hamming-Codes, eines verkürzten Hsiao-Codes oder eines verkürzten BCH-Codes sein.
Der Fehlersyndromgenerator 110 kann das Fehlersyndrom 112 bestimmen durch Multiplizieren der Prüfmatrix mit der codierten Bitsequenz 102. Alternativ kann der Fehlersyndromgenerator 110 einen Speicher aufweisen, der eine Nachschlagtabelle enthält. Diese Nachschlagtabelle kann Informationen über Fehlersyndrome enthalten, die unterschiedlichen codierten Bitsequenzen 102 entsprechen. Anders ausgedrückt, die Nachschlagtabelle kann für jede mögliche codierte Bitsequenz das entsprechende Fehlersyndrom enthalten, ableitbar durch eine Multiplikation der Prüfmatrix mit der codierten Bitsequenz 102. Bei diesem Beispiel kann der Fehlersyndromgenerator 110 ohne weiteres das Fehlersyndrom 112 bestimmen durch Nehmen des gespeicherten Fehlersyndroms, das der codierten Bitsequenz 102 zugeordnet ist.
Der Fehlersyndromgenerator 110, der Bitfehlerkorrektor 120 und/oder andere optionale Elemente, die später beschrieben werden, können unabhängige Hardwareeinheiten oder Teil eines Computers oder Mikrocontrollers sein, sowie ein Computerprogramm oder ein Softwareprodukt zum Laufen auf einem Computer oder Mikrocontroller.
Der Fehlersyndromgenerator 110, der Bitfehlerkorrektor 120 und/oder andere optionale Komponenten, die später beschrieben werden, können unabhängig voneinander oder zumindest teilweise zusammen implementiert sein. Dafür können beispielsweise die Funktionalität des Fehlersyndromgenerators 110, des Bitfehlerkorrektors 120 und/oder anderer optionaler nachfolgend beschriebene Komponenten zumindest teilweise vereint sein zu einer kombinierten Hardwareeinheit oder Softwareeinheit durch ein Synthesewerkzeug.
Während einer Multiplikation der Prüfmatrix H mit der codierten Bitsequenz 102 wird eine erste Gruppe von Bits der codierten Bitsequenz 102 mit der ersten Untermatrix multipliziert, eine zweite Gruppe von Bits der codierten Bitsequenz wird mit der zweiten Untermatrix multipliziert, und eine dritte Gruppe von Bits der codierten Bitsequenz wird mit der dritten Untermatrix multipliziert. Anders ausgedrückt, das Fehlersyndrom der codierten Bitsequenz ist ableitbar basierend auf einer Multiplikation der ersten Untermatrix mit einer ersten Gruppe von Bits der codierten Bitsequenz, einer Multiplikation der zweiten Untermatrix mit der zweiten Gruppe von Bits der codierten Bitsequenz, und einer Multiplikation der dritten Untermatrix mit einer dritten Gruppe von Bits der codierten Bitsequenz.
Bei einigen Ausführungsbeispielen der Erfindung kann die erste Gruppe von Bits Informationsbits darstellen, die zweite Gruppe von Bits kann Adressbits darstellen und die dritte Gruppe von Bits kann Prüfbits darstellen. Daher kann die erste Gruppe von Bits auch als Informationsbits (oder nützliche) Datenbits bezeichnet werden, die zweite Gruppe von Bits kann als Adressbits bezeichnet werden und die dritte Gruppe von Bits kann als Prüfbits bezeichnet werden.
Beispielsweise kann die codierte Bitsequenz oder Teil der codierten Bitsequenz durch einen adressierbaren Speicher gespeichert werden, auch bezeichnet als Speichereinheit, Speicherung oder Speicherungseinheit (z. B. Nur-Lese-Speicher, Direktzugriffsspeicher oder nichtflüchtiger Speicher).
Die erste Gruppe von Bits (Datenbits) kann unabhängig von der zweiten Gruppe von Bits (Adressbits) sein. Daher kann es sein, dass nur die erste Gruppe von Bits und die dritte Gruppe von Bits der codierten Bitsequenz an einer Adresse des adressierbaren Speichers gespeichert ist, angezeigt durch die zweite Gruppe von Bits. Alternativ kann die codierte Bitsequenz auch durch einen inneren Code codiert werden, sodass zumindest ein Bit der ersten Gruppe von Bits von zumindest einem Bit der zweiten Gruppe von Bits abhängt.
Nachfolgend wird ein Ausführungsbeispiel der Erfindung näher beschrieben. Bei diesem Beispiel sind die Reihen der Matrizen Spalten, die ersten vordefinierten Komponenten der Reihen der Matrizen stellen die erste Zeile der Matrizen dar, die zweiten vordefinierten Komponenten der Reihen der Matrizen stellen die zweiten Zeilen der Matrizen dar, der erste Bitwert ist gleich 1 und der zweite Bitwert ist gleich 0. Die Beschreibung des detaillierten Ausführungsbeispiels umfasst mehrere zusätzliche und/oder optionale Merkmale, die alle zusammen implementiert sein können, oder eines oder einige derselben können unabhängig von den anderen beschriebenen Merkmalen implementiert sein.
In 2 ist dargestellt, wie die Adressen a = a₁, ..., a_l (z. B. bereitgestellt durch einen Adressgenerator 13) zu berücksichtigen sind bei der codierten Speicherung der Nutzdatenbits u = u₁, ..., u_k. Bei dem Codierer werden 11 kBits breite Nutzdaten u = u₁, ..., u_k und die l Bit breite Adresse a = a₁, ..., a_l, an der in den Speicher 12 zu schreiben ist, angelegt, so dass die Adresse a auch an den Adresseingang des Speichers 12 angelegt wird. Der Codierer 11 bildet das k + l + m Bit breite Codewort v (codierte Bitsequenz) von den Nutzdaten u (Informationsbits) und der Adresse a (Adressbits), v = (u, a)·G
In dem Speicher 12 ist unter der Adresse a das Codewort v gespeichert, dessen Bits sowohl von den Nutzdaten (Informationsbits) und auch von der Adresse (Adressbits) abhängen. Falls die Generatormatrix in ihrer systematischen Form G = (I_k+l, P_k+l,m) verwendet wird.
Das Codewort v hat die Form v = u, a, c und die Prüfbits c, die zu den Nutzdatenbits und den Adressbits hinzugefügt werden, sind bezeichnet durch c = (u, a)·P währen die Nutzdatenbits u und die Adressbits a bei diesem Beispiel nicht modifiziert sind. I_k+l ist die (k + l) Dimensionseinheitsmatrix und P ist die (k + l, m) Matrix, die die Testgleichungen des Codes bestimmt.
Das Codieren einschließlich der Adressbits für eine Generatormatrix in der systematischen Form ist in 3 dargestellt. In dem Speicher 22 (adressierbare Speicher) sind nur die Datenbits u und die Prüfbits c gespeichert, während die Adressbits a nicht gespeichert werden müssen. Die Prüfbits c hängen hier sowohl von den Datenbits u als auch von den Adressbits a ab. Die Adressbits, die durch den Adressgenerator 23 erzeugt werden, werden an den Adresseingang des Speichers 22 angelegt und an die entsprechenden ersten Eingänge des Codierers in einer systematischen Form 21, während an dem zweiten k Bit breiten Eingang des Codierers das Nutzdatenbit u angelegt wird, die gleichzeitig auch an den ersten k Bit breiten Dateneingang des Speichers 22 angelegt werden. Der Codierer erzeugt an seinem m Bit breiten Ausgang die Prüfbits c, die an den zweiten m Bit breiten Dateneingang des Speichers 22 angelegt werden.
4 zeigt eine Schaltungsanordnung zum Erzeugen eines Syndroms S = (s₁, s₃) für einen 2-Bit-fehlerkorrekturverkürzten BCH-Code gemäß einem Ausführungsbeispiel. Die Bits u' und c', die in dem Speicher 32 (adressierbarer Speicher) gespeichert sind, werden von dem Speicher 32 unter der Adresse a' ausgegeben, die durch den Adressgenerator 33 bereitgestellt wird. Die Adresse, die durch den Adressgenerator hier erzeugt wird, hat die Wortbreite l – 1. Die Daten-, die Adress- und die Prüfbits werden in 3 bezeichnet durch u', a', c', um anzuzeigen, dass die entsprechenden Bits fehlerhaft geändert werden können. Die Datenbits u' werden in einen ersten Eingang 311 der Wortbreite k geliefert, die Prüfbits c' werden in einen zweiten Eingang 312 geliefert und die Adressbits a' werden in einen dritten Eingang 313 der Wortbreite l – 1 des Syndromgenerators 31 geliefert. An einem vierten l Bit breiten Eingang 314 wird der konstante Wert 1 angelegt. Der Syndromgenerator 31 kann eine Kombinationsschaltung sein, die durch die Prüfmatrix bestimmt wird. Dieselbe dient zum Bilden des Syndroms S = (s₁, s₃) des berücksichtigten BCH-Codes, bestimmt als ein Spaltenvektor S^T bezüglich S^T = (s₁, s₃)^T = (S₁, S₂, ..., S_m)^T = H·(u'₁, ..., u'_k, a'₁, ..., a'_l, c'₁, ..., c'_m)^T
Die Adressbits a'₁, ..., a'_l-1, die durch den Adressgenerator bereitgestellt werden, und der konstante Wert 1 bilden, wie es nachfolgend näher beschrieben wird, die Adressbits a'₁, ..., a'_l. Die Prüfmatrix H des verkürzten BCH-Codes besteht aus einer ersten (m, k) Untermatrix H^u, einer zweiten (m, l) Untermatrix H^a und einer dritten (m, m) Untermatrix H^c, wobei die ersten k Spalten der Prüfmatrix H die Untermatrix H^u bilden, die nachfolgenden l Spalten die Untermatrix H^a bilden und die letzten m Spalten die Untermatrix H^c. Eine Untermatrix kann auch als Teilmatrix bezeichnet werden. Hier gilt das Folgende:
Für die Komponenten S₁, S₂, ..., S_m des Syndroms S = (S₁, ..., S_m) = (s₁, s₃) gilt (s₁, s₃)^T = (S₁, ..., S_m)^T = (H^u, H^a, H^c)·(u₁, ..., u_k, a₁, ..., a_l, c₁, ..., c_m)^T, und der Syndromgenerator 31 realisiert an seinen m Ausgängen für i = 1, ..., m die Booleschen Funktionen S_i = h u / i,1u'₁ ⊕ ... ⊕ h u / i,ku'_k ⊕ h a / i,1a'₁ ⊕ ... ⊕ h a / i,la'_l ⊕ h c / i,1c'₁ ⊕ ... ⊕ h c / i,mc'_m die eindeutig bestimmt werden durch die Elemente h u / i,j , h a / i,j , h c / i,j der Untermatrizen H^u, H^a, H^c. Eine konkrete Implementierung, z. B. durch XOR-Gatter, ist leicht realisierbar, so dass der vorgeschlagene Syndromgenerator ohne weiteres beschrieben werden kann durch die konkrete Form der Matrizen H^u, H^a, H^c.
Die Matrizen H^u, H^a, H^c werden bestimmt durch Löschen bestimmter Spalten und durch Neuordnen von Spalten von den Spalten der (m, 2^M – 1) Prüfmatrix H BCH / unverk eines unverkürzten 2-Bit-Fehlerkorrektur-BCH-Codes der Länge 2^M – 1, sodass m + l + k < 2^M – 1. Hier wird die Prüfmatrix des unverkürzten Codes beispielsweise in ihrer getrennten Form ausgewählt. Die Matrix H BCH / unverk hat dann die folgende Form:
Da die i-te Spalte der Matrix H₁ bestimmt wird durch αⁱ, i = 0, ..., 2^M – 2 und α ein primitives Element des Galois-Feldes GF(2^M) ist, treten alle 2^M – 1 M-stellige Binärvektoren, außer 0, als Spalten von H₁ auf. Nun werden eine j-te Komponente und eine k-te Komponente der ersten M Komponenten der Prüfmatrix ausgewählt, wobei j ≠ k. Die j-te Komponente wird bezeichnet als die erste (ausgewählte) Komponente (erste vordefinierte Komponente) und die k-te Komponente als die zweite (ausgewählte) Komponente (zweite vordefinierte Komponente). Da α ein primitives Element des Galois-Feldes GF(2^M) ist, und alle 2^M – 1 möglichen m-stelligen Binärvektoren als Spalten der Prüfmatrix H₁ auftreten, gibt es für jeden der Werte 01, 10 und 11 2^M-2 Spalten der Prüfmatrix H₁, die den Wert 01, 10 und 11 annehmen in den beiden ausgewählten Komponenten (vordefinierte Komponenten). Abgesehen davon gibt es 2^M-2 – 1 Spalten der Matrix H₁, die den Wert 00 in den beiden ausgewählten Komponenten annehmen. Alle Spalten der Prüfmatrix H BCH / unverk sind klassifiziert in vier getrennte Sätze Sp⁰⁰, Sp¹⁰, Sp⁰¹ und Sp¹¹, wobei Sp⁰⁰ alle 2^M-2 – 1 Spalten mit den ersten zwei Komponenten 00 enthält, Sp¹⁰ alle 2^M-2 mit den ersten zwei Komponenten 10, Sp⁰¹ alle 2^M-2 Spalten mit den ersten zwei Komponenten 01 und Sp¹¹ alle 2^M-2 Spalten mit den ersten zwei Komponenten 11.
Gemäß dem beschriebenen Konzept bilden l linear unabhängige Spalten h a / 1, ..., h a / l die Matrix H^a H^a = (h a / 1, ..., h a / l), wobei h a / j ∈ Sp⁰⁰ gilt.
Da die ersten zwei Komponenten von Sp⁰⁰ gleich 00 sind (erste vordefinierte Komponente und zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix weisen den gleichen zweiten Bitwert auf), gibt es m – 2 linear unabhängige Spalten und l ≤ m – 2 gilt. Für l = m – 2 kann die (l, l) Matrix H ~^a, die sich aus H^a ergibt, umkehrbar sein durch Löschen der ersten zwei Reihen (die 0, ..., 0 lauten).
Anders ausgedrückt, eine Anzahl von Bits der zweiten Gruppe von Bits der codierten Bitsequenz kann kleiner sein als oder gleich einer Anzahl von Bits der dritten Gruppe von Bits der codierten Bitsequenz minus 2.
Die Spalten der Matrix H^c, H^c = (h c / 1, ..., h c / m), sind gewählt, sodass dieselben linear unabhängig sind und dass ihre ersten zwei Komponenten (erste vordefinierte Komponente und zweite vordefinierte Komponente) ungleich 00 sind (erste vordefinierte Komponente oder zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix weist den ersten Bitwert auf), sodass für i = 1, ..., m das Folgende gilt: h c / i ∈ {Sp¹⁰ ∪ Sp⁰¹ ∪ Sp¹¹}
Die Spalten der Matrix H^c bilden den Satz
Die Spalten der Matrix H^u, H^u = (h u / 1, ..., h u / k), sind gewählt, sodass die ersten zwei Komponenten ungleich 00 sind (erste vordefinierte Komponente oder zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix weist den ersten Bitwert auf), sodass für i = 1, ..., k das Folgende gilt:
Anders ausgedrückt, die Reihen (bei diesem Beispiel die Spalten) der ersten Untermatrix unterscheiden sich alle von den Reihen der dritten Untermatrix.
Zusätzlich werden die Spalten der Matrizen H^u, H^a, H^c bestimmt, sodass das Folgende gilt:

1. Die XOR-Summe über die ersten Komponenten aller Spalten ist gleich 0 (zweiter Bitwert).
2. Die XOR-Summe über die zweiten Komponenten aller Spalten ist gleich 0 (zweiter Bitwert).
3. Der eindimensionale Binärvektor a_1', ..., a_l' (resultierender Vektor), bestimmt durch
hat zumindest eine Komponente a_i' = 0, i ∈ {1, ..., 1} (zumindest eine Komponente des resultierenden Vektors weist den zweiten Bitwert auf). Der Vektor (1, ..., 1)^T, der mit der ersten Untermatrix und der zweiten Untermatrix zu multiplizieren ist, kann auch als Testvektor bezeichnet werden. Alternativ wird der Testvektor mit der gesamten Prüfmatrix multipliziert. Dafür weist der Testvektor Nullen auf für Bits, die mit Komponenten von Reihen der zweiten Untermatrix multipliziert werden.

Anders ausgedrückt, jede Komponente des Testvektors, die mit der Komponente einer Reihe der ersten Untermatrix und der dritten Untermatrix multipliziert wird, weist den ersten Bitwert auf, und jede Komponente des Testvektors, die mit einer Komponente einer Reihe der zweiten Untermatrix multipliziert wird, weist den zweiten Bitwert auf.
Nachfolgend wird beschrieben, wie die Matrizen H^u, H^a, H^c des erfindungsgemäßen Syndromgenerators praktisch bestimmt werden können.
Von den Sätzen Sp¹⁰, Sp⁰¹ und Sp¹¹ werden die Sätze Spe¹⁰, Spe⁰¹, Spe¹¹ gebildet durch Löschen von jeweils zwei beliebigen Spalten und Summieren der gelöschten Spalte in die Sätze Sp2¹⁰, Sp2⁰¹ und Sp2¹¹. Somit enthält der Satz Sp2⁰¹ die zwei Spalten, die von dem Satz Sp⁰¹ gelöscht wurden, um den Satz Spe⁰¹ zu bestimmen.
Von dem Satz {Spe¹⁰ ∪ Spe⁰¹ ∪ Spe¹¹} werden m linear unabhängige Spalten bestimmt, bezeichnet durch h c / 1, ..., h c / m, und die die Matrix (dritte Untermatrix) H^c = (h c / 1, ..., h c / m) bilden.
Als ein Satz werden diese Spalten kombiniert in den Satz
Von dem Satz Spe⁰⁰ werden l Spalten bestimmt, die linear unabhängig sind. Diese Spalten werden bezeichnet durch h a / 1, ..., h a / l und bilden die Matrix (zweite Untermatrix) H^a = (h a / 1, ..., h a / l).
Die Matrix H^u (erste Untermatrix) besteht aus k Spalten h u / 1, ..., h u / k, wobei
gilt, und wobei zumindest eine Spalte von Spe¹⁰, zumindest eine Spalte von Spe⁰¹ und zumindest eine Spalte von Spe¹¹ enthalten ist in {h u / 1, ..., h u / k}.
Somit enthält H^u zumindest eine Spalte, deren erste zwei Komponenten gleich 10 sind, zumindest eine Spalte, deren erste zwei Komponenten gleich 01 sind, und zumindest eine Spalte, deren erste zwei Komponenten gleich 11 sind.
Allgemeiner weist die erste Untermatrix zumindest eine Reihe auf mit der ersten vordefinierten Komponente gleich dem ersten Bitwert, und der zweiten vordefinierten Komponente gleich dem zweiten Bitwert, wobei zumindest eine Reihe mit der ersten vordefinierten Komponente gleich dem zweiten Bitwert ist und die zweite vordefinierte Komponente gleich dem ersten Bitwert ist, und zumindest eine Reihe mit der ersten vordefinierten Komponente und der zweiten vordefinierten Komponente gleich dem ersten Bitwert ist.
Nun wird die XOR-Summe der ersten und der zweiten Komponente der Spalten von H^u und H^c bestimmt. Abhängig von dem Wert dieser XOR-Summe werden die folgenden vier Fälle betrachtet:

1. Falls die XOR-Summe (1, 1) ist, wird eine Spalte von H^u, deren erste zwei Komponenten gleich (0, 1) sind, ersetzt durch eine Spalte von Sp2¹⁰. Dann ist die XOR-Summe der ersten zwei Komponenten der Spalten von H^u, H^c nach diesem Austausch gleich (0, 0).
2. Falls die XOR-Summe gleich (0, 1) ist, wird eine Spalte von H^u, deren erste zwei Komponenten gleich (1, 0) sind, durch eine Spalte von Sp2¹¹ ersetzt. Dann ist die XOR-Summe der ersten zwei Komponenten der Spalten von H^u, H^c nach diesem Austausch gleich (0, 0).
3. Falls die XOR-Summe gleich (1, 0) ist, wird eine Spalte von H^u, deren erste zwei Komponenten gleich (0, 1) sind, durch eine Spalte von Sp2¹¹ ersetzt. Dann ist die XOR-Summe der ersten zwei Komponenten der Spalten von H^u, H^c nach diesem Austausch gleich (0, 0).
4. Falls die XOR-Summe gleich (0, 0) ist, dann wird in diesem Schritt keine Modifikation ausgeführt.

Von den Matrizen H^u und H^c, die bisher erhalten wurden, wird nun der Vektor α'₁, ..., α'_l bestimmt durch Lösen des linearen Gleichungssystems
Falls i, 1 ≤ i ≤ 1, sodass a'_i = 0, dann wird durch die Prüfmatrix H = (H^u H^a H^c), die bisher bestimmt wurde, der Syndromgenerator bestimmt. An dem Eingang 314 von 4 wird dann der Wert 1 für die i-ten Adressbits a'_i = 1 als konstant angegeben. Falls es kein i, 1 ≤ i ≤ 1 gibt, sodass a'_i = 0, gilt das Folgende:
Dann wird in H^u eine Spalte h u / j mit dem Wert der ersten zwei Komponenten (0, 1) beispielsweise ersetzt durch eine Spalte h ∈ Sp2⁰¹, die vorher nicht Teil von H^u war. Die Matrix H^u, die auf diese Weise modifiziert wird, wird bezeichnet mit H^u'. Die Lösung des linearen Gleichungssystems
führt dann unvermeidbar zu einer Lösung mit
da
und h u / j + h ≠ 0.
Falls a_1', ..., a_l' die Lösung von Gleichung (9) ist, dann ist nach dieser Modifikation von H^u in H^u' a'_i = 0. Wie es in 4 dargestellt ist, wird dann für das i-te Bit der Adresse der konstante Wert 1 eingegeben als Eingang 314. Anders ausgedrückt, ein Bit der zweiten Gruppe von Bits, das der zumindest einen Komponente des resultierenden Vektors zugeordnet ist, der den zweiten Bitwert aufweist, weist den ersten Bitwert auf.
Die eben bestimmte H-Matrix kann dann beispielsweise die XOR-Bäume bestimmen, die den Syndromgenerator implementieren. Bei diesem Beispiel hat der Syndromgenerator beispielsweise die folgenden vorteilhaften Charakteristika:

1. Für jede Adresse a₁, ..., a_i-1a_i = 1, a_i+1, ..., a₁ und für u = 0, ..., 0 und c = 0, ..., 0 oder u = 1, ..., 1 und c = 1, ..., 1 gibt es keinen Codevektor des verkürzten BCH-Codes. Die Fehler „All-0” und „All-1” können somit niemals Codevektoren des verkürzten BCH-Codes sein, wodurch dieselben relativ leicht erfasst werden. Diese Charakteristik wird beispielsweise insbesondere dadurch erreicht, dass der Wert eines bestimmten Adressbits konstant gleich 1 ist, dass die Spalten der Matrix H^a linear unabhängig sind, dass die XOR-Summe der ersten und der zweiten Komponente der Spalten der Matrizen H^u und H^c gleich 0 ist, und dass die erste und die zweite Komponente aller Spalten der Matrix H^a gleich 0 sind.
2. Ein Wort, das genau eine 1 in den Datenbits u oder den Prüfbits c aufweist, kann niemals ein Codewort sein. Da die ersten zwei Komponenten der Spalten von H^u und der Spalten von H^c ≠ 00 sind und die ersten zwei Komponenten von H^a (0, 0) sind, sind die ersten zwei Komponenten S₁, S₂ des Syndroms S für einen 1-Bit-Fehler in den Datenbits oder Prüfbits immer ungleich 00 und kein Codewort kann vorliegen. Somit ist es nicht möglich, dass ein Codewort durch einen 1-Bit-Fehler in „All-0” verfälscht wird.
3. Ein Wort, das genau 0 in den Datenbits u oder den Prüfbits c aufweist, kann niemals ein Codewort sein. Da die ersten zwei Komponenten der Spalten von H^u und der Spalten von H^c ≠ (0, 0) sind, und die XOR-Summe dieser Komponenten aller Spalten der Matrizen H^u und H^c gleich (0, 0) sind, und die ersten zwei Komponenten von H^a gleich (0, 0) sind, sind die ersten zwei Komponenten S₁, S₂ des Syndroms S immer ungleich 00 und kein Codewort kann existieren. Somit ist es auch nicht möglich, dass ein Codewort durch einen 1-Bit-Fehler in „All-1” verfälscht wird.

Das Konzept, das zum Bestimmen eines Syndromgenerators durch Bestimmen seiner Prüfmatrix beschrieben wurde, kann relativ leicht verallgemeinert werden, falls weitere Bedingungen bezüglich Spalten der Prüfmatrix zu erfüllen sind. Als ein Beispiel einer solchen Bedingung wird der Fall betrachtet, dass in jeder Spalte der Prüfmatrix die Anzahl von Einsen in einem Teilsatz von Komponenten (vordefinierte Mehrzahl von Komponenten) der Spalte ungerade ist. Anders ausgedrückt, eine XOR-Summe einer vordefinierten Mehrzahl von Komponenten jeder Reihe der Prüfmatrix H ist gleich einem gleichen Bitwert. Als ein Beispiel für solch einen Teilsatz werden hier die unteren N Komponenten jeder Spalte so gesehen, dass sie zu der Matrix H₃ gehören. Die Anzahl von Einsen in den unteren N Komponenten muss somit ungerade sein. Falls diese Bedingung erfüllt ist, kann die Parität P bestimmt werden als eine XOR-Summe über die Komponenten des Teilsyndroms s₃, was durch einen XOR-Baum mit nur N Eingängen durchgeführt werden kann. Für die Bestimmung der Gesamtparität von den Datenbits, den Adressbits und den Prüfbits ist jedoch ein XOR-Baum mit n Eingängen erforderlich, wobei n die Länge des Codes ist.
Für ein Paritätsbit kann beispielsweise eine Zeile zu der Prüfmatrix hinzugefügt werden, die nur Einsen aufweist. Anders ausgedrückt, eine vordefinierte gleiche Komponente aller Reihen der Prüfmatrix kann einen gleichen Bitwert aufweisen.
Von den Spalten der Prüfmatrix H BCH / unverk mit 2^M – 1 Spalten werden die Spalten dieser Matrix bestimmt, die die erforderliche Bedingung erfüllen. Es sind hier die Spalten, die eine ungerade Anzahl von Einsen in den N unteren Komponenten aufweisen. Abhängig davon, ob die ersten zwei Komponenten dieser Spalten 00, 10, 01 oder 11 sind, werden diese Spalten dem Satz Sp^*00, Sp^*10, Sp^*01 und Sp^*11 zugeordnet.
Basierend auf diesen Sätzen Sp^*00, Sp^*10, Sp^*01 und Sp^*11, wie es eben beschrieben wurde für den Satz Sp⁰⁰, Sp¹⁰, Sp⁰¹ und Sp¹¹, kann eine Prüfmatrix H^* = (H^*u, H^*a, H^*c) und somit ein Syndromgenerator bestimmt werden, sodass die Spalten seiner Prüfmatrix H^* eine zusätzliche Charakteristik aufweisen. Hier ist es die Charakteristik, dass die unteren N Komponenten eine ungerade Anzahl von Einsen aufweisen.
Ein konkretes Beispiel ist beschrieben für N = 7 und das Galois-Feld GF(2⁷). Als ein modulares Polynom wird das primitive Polynom m_α = z⁷ + z³ + 1 verwendet, wie es beispielsweise angezeigt ist in „Peterson, W., und Weldon, E.: Error Correcting Codes, 2. Auflage, MIT Press, 1972, Annex C, S. 476”. Die Länge des unverkürzten Codes ist n = 2⁷ – 1 = 127. Die H-Matrix des unverkürzten BCH-Codes für die 2-Bit-Fehlerkorrektur ist dann
wobei die Exponenten j von α^j so anzusehen sind als modulo 127, sodass beispielsweise der Exponent 3·126 (3·126) modulo 127 = 124 bedeutet. Die Werte α¹ und α³ⁱ in der Spalte αⁱ, α³ⁱ sind anfangs dargestellt in der Vektordarstellung als 2 7-stellige Binärvektoren, kombiniert in einen 14-stelligen Binärvektor und angesehen als eine 14-stellige Binärzahl. Diese 14-stellige Binärzahl kann als eine Dezimalzahl dargestellt werden.
Das Folgende gilt (α⁰, α⁰) = (00000010000001)_bin = 129 (α¹, α³) = (00000100001000)_bin = 264 (α⁰, α⁰) = (00001001000000)_bin = 576
Wobei die 129 der Dezimalwert für die erste Spalte ist, 264 der Dezimalwert für die zweite Spalte ist und 576 der Dezimalwert für die dritte Spalte ist.
Hier ist das am weitesten links liegende Bit das erste Bit und das am weitesten rechts liegende Bit das vierzehnte Bit. Das erste Bit und das zweite Bit sind unterstrichen. Dies sind die Bits, deren XOR-Summe über alle Spalten der Prüfmatrix des verkürzten BCH-Codes 0, 0 sind. Die Spalten der unverkürzten H-Matrix sind dann durch die folgenden Dezimalzahlen gegeben.
129, 264, 576, 1060, 2098, 4107, 8280, 1261, 2398, 4701, 9285, 3212, 6496, 12854, 8363, 1482, 2932, 5663, 11377, 7351, 14627, 13962, 10704, 6061, 12154, 6895, 13646, 11988, 6541, 13160, 8950, 399, 888, 1663, 3143, 6172, 12393, 9470, 3535, 7004, 13901, 10444, 5572, 11012, 4768, 9490, 3737, 7489, 14892, 12530, 9647, 4074, 8038, 15878, 14512, 13723, 12241, 7077, 14138, 10955, 4604, 9055, 725, 1285, 2600, 5202, 10301, 5363, 10535, 5802, 11586, 7860, 15675, 16067, 14780, 14331, 11239, 5006, 10096, 2751, 5475, 10798, 4322, 8486, 1698, 3330, 6672, 13321, 11464, 7652, 15126, 12985, 8659, 1973, 3891, 7683, 15384, 15561, 15852, 16342, 15261, 13281, 9150, 1003, 1902, 3654, 7188, 14377, 13530, 11773, 8151, 16149, 15009, 12698, 10201, 3045, 5918, 11897, 6391, 12551, 9912, 2523, 4981, 9751, 2225, 4371, 8721
Basierend auf diesen 127 Spalten werden nun die Sätze Sp⁰⁰, Sp¹⁰, Sp⁰¹ und Sp¹¹ gebildet, deren erste zwei Komponenten in binärer Darstellung 00, 10, 01 und 11 sind. Somit sind beispielsweise die Spalten 129, 264 und 567 Teil des Satzes Sp⁰⁰, da die ersten zwei Komponenten dieser Zahlen in einer Binärdarstellung gleich 00 sind.
Basierend auf den Sätzen Sp⁰⁰, Sp¹⁰, Sp⁰¹ and Sp¹¹ werden die Sätze Sp^*00, Sp^*10, Sp^*01 and Sp^*11 bestimmt durch die zusätzliche Bedingung, dass die Spalten der Prüfmatrix in ihrer Binärdarstellung in den Bits 8–14 eine ungerade Anzahl von Einsen aufweisen. Somit gehören die Spalten 1, 2 und 3 (129, 264, 567) zu Sp^*00, da diese Spalten zu Sp^*00 gehören und zusätzlich dazu in den Bits 8–14 jeweils eine 1 aufweisen, d. h. eine ungerade Anzahl von Einsen.
Das Folgende gilt: Sp^*00 = {129, 264, 576, 2098, 1261, 2398, 1482, 1663, 3535, 3737, 3330, 1003, 1902, 3654, 2523, 2225} Sp^*10 = {8280, 9285, 12154, 11988, 8950, 10444, 11012, 9647, 12241, 10301, 11239, 10096, 8486, 9150, 11897, 9912} Sp^*01 = {4107, 4701, 5663, 7351, 6541, 6172, 4768, 7077, 4604, 5202, 5363, 5802, 7860, 5006, 4322, 6672, 7652, 8151, 4981, 4371} Sp^*11 = {14627, 13160, 14892, 15675, 16067, 15126, 15561, 13281, 14377, 16149, 12698, 12551}.
Von dem Satz Sp^*10 wird der Satz Spe¹⁰ gebildet durch Entfernen der zwei Spalten 9647, 12241 und Kombinieren dieser zwei Spalten in den Satz Sp2¹⁰ = {9647, 12241}. Das Folgende gilt: Sp^e10 = {8280, 9285, 12154, 11988, 8950, 10444, 11012, 10301, 11239, 10096, 8486, 9150, 11897, 9912}.
Von dem Satz Sp^*01 wird der Satz Spe⁰¹ gebildet durch Entfernen der zwei Spalten 7077, 4604 und Kombinieren dieser zwei Spalten in den Satz Sp2⁰¹ = {7077, 4604}. Das Folgende gilt: Sp^e01 = {4107, 4701, 5663, 7351, 6541, 6172, 4768, 5202, 5363, 5802, 7860, 5006, 4322, 6672, 7652, 8151, 4981, 4371}.
Von dem Satz Sp^*11 wird der Satz Spe¹¹ gebildet durch Entfernen der zwei Spalten 16149, 13281 und Kombinieren dieser zwei Spalten in den Satz Sp2¹¹ = {16149, 13281}. Das Folgende gilt: Sp^e10 = {14627, 13160, 14892, 15675, 16067, 15126, 15561, 14377, 12698, 12551}.
Von dem Satz Sp^*00, m – 2 = 14 – 2 = 12 werden linear unabhängige Vektoren ausgewählt, die die Matrix H^a bilden. Das Folgende gilt: H^a = (129, 264, 576, 2098, 1261, 2398, 1482, 3737, 3330, 1003, 3654, 2225).
Von dem Satz Spe¹⁰ ∪ Spe⁰¹ ∪ Spe¹¹ werden 14 linear unabhängige Spalten bestimmt, die die Matrix H^c bilden. Das Folgende gilt: H^c = (8280, 4107, 6672, 9285, 4768, 11012, 6172, 5202, 8486, 4371, 4322, 10444, 12551, 14377).
Diese Spalten bilden den Satz
wobei
Von dem Satz
werden 16 Vektoren ausgewählt, die die Spalten von H^u bilden. Diese Spalten werden bestimmt, sodass dieselben zumindest einen Vektor von Spe¹⁰, einen Vektor von Spe⁰¹ und einen Vektor von Spe¹¹ enthalten. Vorübergehend ergibt sich die Matrix H^u mit H^u = (4701, 14627, 6541, 13160, 14892, 10301, 5802, 5006, 10096, 12698, 9912, 5663, 11988, 8950, 15675, 7351).
Für die XOR-Summe der ersten zwei Komponenten der Spalten von H^u und H^c ergibt sich der Wert 10. Um einen Wert 00 für diese Summe zu erhalten, wird eine Spalte mit den ersten zwei Komponenten 10 ersetzt durch eine Spalte mit den ersten zwei Komponenten 11 von Spe¹¹, sodass die XOR-Summe nun 00 beträgt. Konkret wird die Spalte 7351 ersetzt durch die Spalte 16149 von Spe¹¹. Die Matrix H^u ist nun: H^u = (4701, 14627, 6541, 13160, 14892, 10301, 5802, 5006, 10096, 12698, 9912, 5663, 11988, 8950, 15675, 16149)
Von den so bestimmten Matrizen H^u, H^a, H^c wird nun der Vektor a₁, ..., a_l bestimmt, für den
gilt.
Aufgrund von S_All1 = 00010000110110 wird a'₁, ..., a'₁₂ bestimmt als die Lösung des linearen Gleichungssystems S_All1 = H^a·(a'₁, ..., a'₁₂) für a'₁, ..., a'₁₂ = 101000000011. Da z. B. a'₂ = 0, wird der Syndromgenerator bestimmt durch die eben bestimmte Prüfmatrix einfach durch eine Implementierung der entsprechenden linearen Gleichungen, z. B. mit einem Synthesewerkzeug.
Das Paritätssignal führt bei dem dargestellten Ausführungsbeispiel zu einer XOR-Operation der Komponenten des Teilsyndroms s₃, d. h. durch eine XOR-Operation der Komponenten 8 bis 14 des Syndroms S. Falls die Nebenbedingung dass 8 bis 14 Spalten der Textmatrix eine ungerade Anzahl von Einsen enthalten, nicht erforderlich ist, kann die Prüfmatrix auch durch eine Reihe ersetzt werden, die aus nur Einsen besteht. In einem 2-Bit-Fehlerkorrektur-BCH-Code wird dann eine ungerade Anzahl von Prüfbits erhalten.
In 5 ist dargestellt, wie das Konzept der Speicherzellen (des Speichers) bezüglich der Fehler „All-1” und „All-0” überwacht werden kann. Die Teilschaltungen und Verbindungen, die in 5 und 4 durch die gleichen Bezugszeichen bezeichnet sind, haben die gleiche Bedeutung wie in 4. Zusätzlich zu 4 werden der k Bit breite Ausgang, der das Signal u trägt (erste Gruppe von Bits, Informationsbits), und der m Bit breite Ausgang, der das Signal c trägt (dritte Gruppe von Bits, Prüfbits) des Speichers 32 sowohl in den k + m Bit breiten Eingang eines NOR-Gatters 34 als auch in den k + m Bit breiten Eingang des AND-Gatters 35 zugeführt. Das NOR-Gatter 34 gibt den Wert All-0 = 1 aus, falls der Speicher den Wert „All-0” unter jeder Adresse ausgibt, während das AND-Gatter den Wert All-1 = 1 ausgibt, falls der Speicher den Wert All-1 unter jeder Adresse ausgibt. Da weder All-1 noch All-0 ein Codewort für eine Adresse ist, wird ein All-0-Fehler an den Ausgängen des NOR-Gatters 34 zu 100% erfasst, während ein All-1-Fehler an dem Ausgang des AND-Gatters 35 zu 100% erfasst wird.
Allgemeiner gesagt können das NOR-Gatter 34 und das AND-Gatter 35 auch als Gleicher-Bitwert-Detektor bezeichnet werden. Ein Gleicher-Bitwert-Detektor kann ein Signal liefern, das anzeigt, ob alle Bits der ersten Gruppe von Bits und alle Bits der dritten Gruppe von Bits der codierten Bitsequenz einen gleichen Bitwert aufweisen (All-0 oder All-1) oder nicht.
6 zeigt einen erfindungsgemäßen Syndromgenerator 40, der an seinem m Bit breiten Ausgang den Wert des Fehlersyndroms S ausgibt, wobei der Ausgang mit den jeweiligen Eingängen der Schaltungen K u / 1 , K u / 2 , ..., K u / k 41, 42, 4k (die Teil des Bitfehlerkorrektors sein können) verbunden ist zum Bestimmen von l Bit breiten Korrekturwerten Δu₁, Δu₂, Δu_k, die durch diese Schaltungen an ihren jeweiligen Ausgängen ausgegeben werden und XOR-verknüpft werden mit den Datenbits u_1', u_2', ... u_k', die zu korrigieren sind. Funktional ist für i = 1, ..., k für die Korrekturwerte Δu₁:
Hier ist h u / i die i-te Spalte der Matrix H^u und h eine Spalte der Matrix H^u oder eine Spalte der Matrix H^c, wobei h ≠ h u / i.
Korrekturschaltungen sind beispielsweise ebenfalls beschrieben in „Okamo, H. and Imai, H.: A Construction Method for Decodierers of BCH-Codes for Bose Chaudhuri-Hocquenghem and Reed Salomon Codes, IEEE Trans. Corp. C 36, Nr. 10, S. 1165–1171, 1985”.
7 zeigt einen erfindungsgemäßen Syndromgenerator 40, der zusätzlich zu 6 ferner die Schaltungen K c / 1 411, K c / 2 412, ..., K c / m 41m aufweist (die auch Teil des Bitfehlerkorrektors sein können) zum Bestimmen von Korrekturwerten Δc₁, Δc₂, ..., Δc_m, die durch diese Schaltungen an ihren Ausgängen ausgegeben werden, und die mit den Prüfbits Komponente um Komponente XOR-verknüpft werden zum Korrigieren der Prüfbits. Die Schaltungsteile, die sich nicht von 6 unterscheiden, sind wie in 6 nummeriert. Funktional realisiert die Schaltung K c / j 41 mit (j = 1, ..., m) im Fall eines 1-Bit- oder 2-Bit-Fehlers die Funktion
Dabei ist h c / j die j-te Spalte der Matrix H^c und h ist eine Spalte der Matrix H^u oder der Matrix H^c mit h ≠ h c / j.
8 zeigt einen erfindungsgemäßen Syndromgenerator 40, der zusätzlich zu 7 eine weitere Schaltung aufweist zum Bestimmen von Adressfehlern 421 (die auch Teil des Bitfehlerkorrektors sein kann). Diese Schaltung gibt den Wert E_a = 1 an ihrem Ausgang aus, wenn ein 1-Bit- oder 2-Bit-Adressfehler aufgetreten ist. Funktional gilt für die Schaltung 421 zum Bestimmen von Adressfehlern das Folgende
wobei h^a eine Spalte der Matrix H^a ist, h eine Spalte der Matrizen H^u, H^a, H^c mit h ≠ h^a und h* und h' Spalten der Matrizen H^u and H^c sind.
9 zeigt ein spezifisches Ausführungsbeispiel einer Schaltung 421 von 8 zum Erfassen von Adressfehlern. Die Schaltung von 9 besteht aus l Schaltungen K a / 1 51, ..., K a / l 5l zum Bestimmen von l Korrekturwerten Δa₁, ..., Δa_l der wahrscheinlich fehlerhaften Adressbits a'₁, ..., a'_l. Die Ausgänge der Schaltungen 51, ..., 5l, die die Korrekturwerte Δa₁, ..., Δa_l tragen, werden in den Eingang eines OR-Gatters 53 geleitet, das das Adressfehlersignal E_a an seinem Ausgang ausgibt.
Für i = 1, ..., l, für den Korrekturwert Δa_i, gilt das Folgende
Dabei ist h a / i die i-te Spalte der Matrix H^a und h ist eine Spalte der Matrizen H^u, H^a, H^c mit h ≠ h a / i.
In 10 ist dargestellt, wie für i = 1, ..., k die Ausgänge der Schaltungen K u / i , die ein Korrektursignal Δu_i ausgeben zum Korrigieren des Bits u'_i, durch ein OR-Gatter mit k Eingängen 61 mit einem Korrektursignal u OR / korr verbunden sind. Basierend auf dem Signal u OR / korr kann leicht bestimmt werden, ob überhaupt eine Korrektur stattgefunden hat in den Bits u'₁, ..., u'_k. Die Ausgänge der Schaltungen K u / i , i = 1, ..., k sind mit dem jeweiligen i-ten Eingang des OR-Gatters 61 verbunden, das das Signal u OR / korr = Δu₁v Δu₂v ... vΔu_k an seinem Ausgang ausgibt.
In 11 ist dargestellt, wie für i = 1, ..., k die Ausgänge der Schaltungen K u / i , die ein Korrektursignal Δu_i ausgeben zum Korrigieren des Bits u'₁ an seinem Ausgang, mit einem Korrektursignal u XOR / korr verbunden sind durch ein XOR-Gatter mit k Eingängen 62. Basierend auf dem Signal u XOR / korr kann leicht bestimmt werden, ob eine ungerade Anzahl von Korrekturen von Bits u'₁, ..., u'_k stattgefunden hat. Die Ausgänge der Schaltungen K u / i , i = 1, ..., k sind mit dem jeweiligen i-ten Eingang des XOR-Gatters 62 verbunden, der das Signal u XOR / korr = Δu₁ ⊕ Δu₂ ⊕ ... ⊕ Δu_k an seinem Ausgang ausgibt.
In 12 ist dargestellt, wie für i = 1, ..., m die Ausgänge der Schaltungen K c / i , die ein Korrektursignal Δc_i ausgeben zum Korrigieren der Bits c'_i an ihrem Ausgang, mit einem Korrektursignal c OR / korr verbunden sind durch ein OR-Gatter mit m Eingängen 71. Basierend auf dem Signal c OR / korr kann leicht bestimmt werden, ob Korrektur überhaupt stattgefunden hat in den Bits c'₁, ..., c'_m. Die Ausgänge der Schaltungen K c / i , i = 1, ..., m sind mit dem jeweiligen i-ten Eingang des OR-Gatters 71 verbunden, das das Signal c OR / korr = Δc₁v Δc₂v ... vΔc_m an seinem Ausgang ausgibt.
In 13 ist dargestellt, wie für i = 1, ..., m die Ausgänge der Schaltungen K c / i , die ein Korrektursignal Δc_i ausgeben zum Korrigieren des Bits c'_i an ihrem Ausgang mit einem Korrektursignal c XOR / korr verbunden sind durch ein XOR-Gatter mit m Eingängen 72. Basierend auf dem Signal c OR / korr kann leicht bestimmt werden, ob eine ungerade Anzahl von Korrekturen der Bits c'₁, ..., c'_m stattgefunden hat. Die Ausgänge der Schaltungen K c / i , i = 1, ..., m sind mit dem jeweiligen i-ten Eingang des XOR-Gatters 72 verbunden, der das Signal c XOR / korr = Δc₁ ⊕ Δc₂ ⊕ ... ⊕ Δc_m an seinem Ausgang ausgibt.
Da der verwendete BCH-Code verkürzt ist, kann es sein, dass ein Mehr-Bit-Fehler auf das Syndrom S(1) eines 1-Bit-Fehlers abgebildet wird, wobei S(1) gleich einer Spalte der Prüfmatrix des unverkürzten BCH-Codes ist, die gelöscht wurde, als die Matrix reduziert wurde. Diese Situation kann leicht erfasst werden, wenn die Signale u OR / korrek und c OR / korr beide gleich 0 sind, aber das Fehlersyndrom S(1) eines 1-Bit-Fehlers existiert.
Das vorgeschlagene Konzept wird nun bei einem besonders einfachen Beispiel eines unverkürzten Hamming-Codes mit vier Informationsbits u₁, u₂, u₃, u₄, vier Prüfbits c₁, ..., c₄ und zwei Adressbits a₁, a₂ beschrieben. Die Wortbreite k = 4, m = 4 und l = 2 ist ausgewählt, um anfangs gering zu sein, um in der Lage zu sein, das Konzept so deutlich wie möglich darzustellen.
Die Prüfmatrix des unverkürzten Hamming-Codes ist
Der Satz Sp⁰⁰ der Spalten der Prüfmatrix, dessen erste zwei Komponenten gleich 0, 0 sind, ist Sp⁰⁰ = {(0010)^T, (0001)^T, (0011)^T}.
Der Satz Sp⁰¹ der Spalten der Prüfmatrix, dessen erste zwei Komponenten gleich 0, 1 sind, ist Sp⁰¹ = {(0110)^T, (0101)^T, (0111)^T, (0100)^T}.
Der Satz Sp¹⁰ der Spalten der Prüfmatrix, dessen erste zwei Komponenten gleich 1, 0 sind, ist Sp¹⁰ = {(1010)^T, (1001)^T, (1011)^T, (1000)^T}.
Der Satz Sp¹¹ der Spalten der Prüfmatrix, dessen erste zwei Komponenten gleich 1, 1 sind, ist Sp¹¹ = {(1110)^T, (1101)^T, (1111)^T, (1100)^T}.
Als Spalten der (zweiten) Untermatrix H^a werden zwei linear unabhängige Spalten ausgewählt von SP⁰⁰, z. B. Spalten (0010)⁷, (0001)^T.
Als Spalten der (dritten) Untermatrix H^c werden vier Spalten ausgewählt von Sp¹⁰ und Sp⁰¹, nämlich Spalten (0100)^T, (0111)^T, (1000)^T, (1001)^T, die linear unabhängig sind. Als Spalten der (ersten) Untermatrix H^u werden vier Spalten ausgewählt von Sp¹¹, nämlich Spalten (1100)^T, (1101)^T, (1110)^T, (1111)^T. In den ersten zwei Komponenten tritt jeder der Werte 10, 01, 11 eine gerade Anzahl von Malen auf, sodass die XOR-Summe der ersten und zweiten Komponenten der Matrix
gleich 00 ist. Für das Syndrom S = S₁, S₂, S₃, S₄ ergibt sich Folgendes S = H∙(u, a, c)^T S₁ = u₁ + u₂ + u₃ + u₄ + c₁ + c₄ S₂ = u₁ + u₂ + u₃ + u₄ + c₂ + c₃ S₃ = u₂ + u₄ + a₁ + c₃ S₄ = u₃ + u₄ + a₂ + c₃ + c₄
Für den zweidimensionalen Binärvektor a'₁, a'₂, der gemäß der Gleichung (7) bestimmt wurde, ergibt sich das Folgende
und somit
mit der Lösung a'₁ = 1 und a'₂ = 0.
Da a'₂ = 0, ist konstant a₂ = 1 gesetzt, was zu den Gleichungen S₁ = u₁ + u₂ + u₃ + u₄ + c₁ + c₄ S₂ = u₁ + u₂ + u₃ + u₄ + c₂ + c₃ S₃ = u₂ + u₄ + a₁ + c₃ S₄ = u₃ + u₄ + 1 + c₃ + c₄ führt, was logisch einen Syndromgenerator gemäß dem beschriebenen Konzept beschreibt, dessen Implementierung beispielsweise mit einem handelsüblichen Synthesewerkzeug realisiert werden kann.
Die verfügbaren Adressen sind hier nur die Adressen a₁, a₂ = 0,1 und a₁, a₂ = 1,1. Das Syndrom des Vektors (0000a₁a₂0000) ist S = (00a₁1) und somit ungleich 0. Das Syndrom des Vektors (1111a₁, a₂1111) ist gleich S = (00a ₁1) und somit ungleich 0. Somit sind die Vektoren (0000a₁, a₂0000) und (1111a₁, a₂1111) niemals Codevektoren.
Vektor 0000a₁, a₂ 0100 wird als ein Beispiel eines Vektors betrachtet, der eine Eins aufweist in den Bits, die in dem Speicher gespeichert sind. Das zugeordnete Syndrom ist S(10a₁1). Dasselbe hat zumindest 2 Einsen. Durch Prüfen aller möglichen 1-Bit-Fehler ist es leichter zu bestätigen, dass kein 1-Bit-Fehler den Vektor 0000a₁, a₂ 0100 in ein Codewort mit dem Fehlersyndrom S = 0 modifizieren kann.
Eine entsprechende Aussage gilt für alle Vektoren mit genau einer Eins in den Bits u₁, u₂, u₃, u₄ c₁, c₂, c₃, c₄. Ein Beispiel für die Schaltung zum Bestimmen der Korrekturwerte K u / 1 , K u / 2 , K u / 3 , K u / 4 , K a / 1 , K c / 1 , K c / 2 , K c / 3 , K c / 4 ist in 14a–14i gezeigt. Der Wert S = (S₁, S₂, S₃, S₄) wird in die Korrekturschaltungen K u / 1 81, K u / 2 82, K u / 3 83, K u / 4 84, K a / 1 85, K c / 1 86, K c / 2 87, K c / 3 88, K c / 4 89 eingefügt.
Die Korrekturschaltung K u / 1 81 gibt die Korrekturwerte Δu₁ = 1 genau aus, wenn S = 1100.
Die Korrekturschaltung K u / 2 82 gibt die Korrekturwerte Δu₂ = 1 genau aus, wenn S = 1110.
Die Korrekturschaltung K u / 3 83 gibt die Korrekturwerte Δu₃ = 1 genau aus, wenn S = 1101.
Die Korrekturschaltung K u / 4 84 gibt die Korrekturwerte Δu₄ = 1 genau aus, wenn S = 1111.
Die Korrekturschaltung K a / 1 85 gibt die Korrekturwerte Δa₁ = 1 genau aus, wenn S = 0010.
Die Korrekturschaltung K c / 1 86 gibt die Korrekturwerte Δc₁ = 1 genau aus, wenn S = 1000.
Die Korrekturschaltung K c / 2 87 gibt die Korrekturwerte Δc₂ = 1 genau aus, wenn S = 0100.
Die Korrekturschaltung K c / 3 88 gibt die Korrekturwerte Δc₃ = 1 genau aus, wenn S = 0111.
Die Korrekturschaltung K c / 4 89 gibt die Korrekturwerte Δc₄ = 1 genau aus, wenn S = 1001.
Das dargestellte Konzept ist auch anwendbar wenn die Bits u = u₁, ..., u_k aus K Nutzdaten bestehen und q Bits, die davon abgeleitet sind. Dann, mit k = K + q, gilt das Folgende u₁, ..., u_k, = u₁, ..., u_K, w₁, ..., w_q.
Die Bits w₁, ..., w_q können auch als innere Prüfbits bezeichnet werden und diese Bits als Prüfbits eines inneren Codes, die bestimmt werden von Bits u₁, ..., u_K durch
Dadurch sind f₁, ..., f_q K-stellige Boolesche Funktionen und k = K + q gilt. Falls die Booleschen Funktionen f₁, ..., f_q linear sind, dann ist der innere Code linear. Falls zumindest eine dieser Funktionen nicht linear ist, dann ist der Code nicht linear.
Bits u₁, ..., u_k, = u₁, ..., u_K, w₁, ..., w_q werden beispielsweise korrigiert durch einen verkürzten BCH-Code, der einen 2-Bit-Fehler korrigiert durch Verwenden seiner Prüfbits c₁, ..., c_m. Zum Erhalten einer besonders hohen Wahrscheinlichkeit für eine Fehlererfassung von Fehlern in den Bits u₁, ..., u_k kann nach der möglichen Fehlerkorrektur durch den BCH-Code Fehlererfassung in Bits u₁, ..., u_k durchgeführt werden durch Verwenden der Prüfbits des inneren Codes, ohne die Anzahl von Prüfbits des externen Codes erhöhen zu müssen.
Als ein Beispiel kann ein nichtlinearer Code verwendet werden, beschrieben im Dokument DE 10 2006 005 836 oder „Gössel, M., Otcheretny, V., Sogomonyan, E. und Marienfeld, D.: New Methods of Concurrent Checking, Springer Verlag 2008, S. 49–53”, wo hier zwei interne Prüfbits bestimmt werden durch w₁ = u₁u₂ ⊕ u₃u₄ ⊕ ... ⊕ u_K-1u_K und w₂ = u₂ ∨ u₃ ⊕ u₄ ∨ u₅ ⊕ ... ⊕ u_K ∨ u₁
Jeder beliebige Fehler, der nicht gleichzeitig alle Bits u₁, ..., u_k verfälscht, kann dann vorteilhafterweise zumindest mit der Wahrscheinlichkeit ½ erfasst werden, wie es beispielsweise beschrieben ist in „Gössel, M., Otcheretny, V., Sogomonyan, E. und Marienfeld, D.: New Methods of Concurrent Checking, Springer Verlag 2008, S. 49–53”. Es ist auch möglich, die Adressbits in die Bestimmung der Prüfbits des inneren Codes aufzunehmen. Beispielsweise können w₁ und w₂ bestimmt werden als
Es ist auch möglich, dass Bits w₁, ..., w_q nur von Adressbits a₁, ..., a_l abhängen und nicht von Bits u₁, ..., u_k. Beispielsweise können die Bits w₁, w₂ bestimmt werden durch w₁w₂ = (a₁ + 2a₂ + ... + 2^l-1a_l)mod3
Durch Verwenden des vorgeschlagenen Konzepts kann eine Fehlerkorrekturschaltung für 1-Bit- und 2-Bit-Fehler, bei der die Adressbits in die Fehlererfassung integriert sind, ermöglicht werden, wobei auch die Fehler All-0 und All-1 als Fehler in allen Adresswerten erfasst werden können.
Ferner kann es das beschriebene Konzept auch ermöglichen, unter jeder Adresse alle Daten, insbesondere auch den Wert (0, ..., 0), (1, ..., 1) in alle Datenbits zu schreiben, ohne dass alle Speicherzellen besetzt werden durch 0 (1), sodass All-1 (All-0) unter keiner Adresse ein gültiges Codewort in allen Speicherzellen ist.
Gleichartig dazu kann es die Schaltungsanordnung ermöglichen, jeden 1-Bit-Fehler von den Fehlern „All-1” und „All-0” zu unterscheiden, was vorteilhaft ist. Somit kann es nicht der Fall sein, dass ein Wort, das aus dem Speicher gelesen wird, im Fall eines korrigierbaren 1-Bit-Fehlers mit einem Fehler „All-0” oder „All-1” verwechselt wird.
Nachfolgend wird das oben sehr detailliert beschriebene Beispiel allgemeiner erklärt, wobei auch einige optionale oder zusätzliche Merkmale angezeigt werden.
Es gibt eine Schaltungsanordnung zum Erzeugen eines m-stelligen Syndroms S = (S₁, ..., S_m) eines Codes C, das zumindest einen 1-Bit-Fehler eines Codeworts der Länge n korrigiert mit einer Prüfmatrix H zum Korrigieren von Fehlern von Bits, die in einem adressierbaren Speicher gespeichert sind. Eine erste Gruppe u = u₁, ..., u_k von k Bits, eine zweite Gruppe a = a₁, ..., a_l von l Bits und eine dritte Gruppe c = c₁, ..., c_m von m Bits existiert, und die erste Gruppe von k Bits und die dritte Gruppe von m Bits sind in dem adressierbarem Speicher unter der Adresse a gespeichert. In dem fehlerfreien Fall werden Bits c = c₁, ..., c_m logisch abgeleitet von den Bits u = u₁, ..., u_k und a = a₁, ..., a_l durch XOR-Verbindungen, n = k + l + m, wobei die Schaltungsanordnung n Eingänge aufweist, wobei die Bits u₁, ..., u_k, a₁, ..., a_l, c₁, ..., c_m angelegt werden, wobei die Bits u₁, ..., u_k, c₁, ..., c_m von dem Speicher ausgegeben werden, wenn die Adresse a₁, ..., a_l angelegt wird, und die Werte des Fehlersyndroms S = S₁, ..., S_m bestimmt werden durch S = H·(u, a, c)^T und (u, a, c)^T ist der transponierte Spaltenvektor des Zeilenvektors (u, a, c) und der Prüfmatrix H.
Die Prüfmatrix H besteht aus drei Untermatrizen H^u, H^a, H^c, wobei die Untermatrix H^u aus k ersten Spalten von H besteht, die Untermatrix H^a aus l zweiten Spalten von H besteht und die Untermatrix H^c aus den restlichen m Spalten von H besteht, sodass H = (H^u, H^a, H^c) gilt.
Ferner gibt es eine erste vordefinierte Komponente und eine zweite vordefinierte Komponente der Spalten von H^u und H^c jeweils ungleich [0, 0], und sodass die XOR-Summe dieser ersten vordefinierten Komponenten der Spalten von H^u und der Spalten von H^c Komponente um Komponente und die XOR-Summe der zweiten vordefinierten Komponenten der Spalten von H^u und H^c Komponente um Komponente jeweils gleich 0 sind.
Die Werte der ersten vordefinierten Komponente und die Werte der zweiten vordefinierten Komponente der Spalten von H^a sind jeweils gleich [0, 0].
Die l Spalten der Matrix H^a sind linear unabhängig.
Die m Spalten der Matrix H^c sind linear unabhängig.
Ferner gibt es eine Bitposition r, 1 ≤ r ≤ 1, sodass
gilt, wobei a'₁, ..., a'_r-1, a'_r+1, ..., a'_l ∈ {0, 1} Mit m + l + k ≤ 2^m – 1 und l ≤ m – 2.
Gemäß einem Aspekt werden k Korrekturschaltungen K u / 1, ..., K u / k mit jeweils m Eingängen und einem Ausgang zum Erzeugen von Korrekturwerten Δu₁, ..., Δu_k für XOR-Verbindung mit Bits u₁, ..., u_k, ausgelesen von dem Speicher, gleichzeitig verbunden mit m Ausgängen der oben erwähnten Schaltung, die die m Komponenten des Fehlersyndroms S = S₁, ..., S_m ausgibt.
Ferner realisieren die Korrekturschaltungen K u / 1, ..., K u / k, wenn C ein 1-Bit-Fehlerkorrekturcode ist, in dem Fall eines 1-Bit-Fehlers oder keines Fehlers, für j = 1, ..., k eine m-stellige Boolesche Funktion K u / j(S) mit
wobei h u / j die j-te Spalte der Untermatrix H^u ist.
Alternativ oder zusätzlich realisieren die Korrekturschaltungen K u / 1, ..., K u / k, wenn C ein 1-Bit-Fehler- und ein 2-Bit-Fehlerkorrekturcode ist, in dem Fall eines 1-Bit-Fehlers oder eines 2-Bitfehlers oder keines Fehlers, für j = 1, ..., k eine m-stellige Boolesche Funktion K u / j(S) mit
wobei h u / j die j-te Spalte von H^u ist und h eine beliebige Spalte von H^u oder H^c.
Gemäß einem weiteren Aspekt ist die Schaltungsanordnung konfiguriert, sodass das logische r-te Adressbit a_r auf 1 gesetzt ist, wenn a₁, a₂, ..., a_r-1, ..., a₁ = 0, ..., 0 und wenn a₁, a₂, ..., a_r-1, a_r+1 ..., a_l = a'₁, a'₂, ..., a'_r-1, a'_r+1 ..., a'_l wobei a'₁, a'₂, ..., a'_r-1, a'_r+1 ..., a'_l bestimmt ist, sodass
gilt.
Ferner kann dieselbe konfiguriert sein, sodass a_r konstant auf 1 gesetzt ist.
Gemäß einem weiteren Aspekt existiert eine weitere Teilschaltung F₀ mit k + m Eingängen und einem Ausgang zum Erfassen der Zuordnung All-0 von einer Speicherzelle, die eine (k + m)-stellige Boolesche Funktion F₀(u, c) realisiert, für die das Folgende gilt:
Gemäß einem Aspekt existiert eine weitere Teilschaltung F₁ mit k + m Eingängen und einem Ausgang zum Erfassen der Zuordnung All-1 einer Speicherzelle, die eine (k + m)-stellige Boolesche Funktion F₁(u, c) realisiert, für die das Folgende gilt: F₁(u, c) = u₁ ∧ u₂ ∧ ... ∧ u_k ∧ c₁ ∧ ... ∧ c_m.
Ferner kann die Prüfmatrix H ergänzt werden durch eine Zeile
Gemäß einem weiteren Aspekt gibt es q Komponenten i₁, i₂, ..., i_q der Spalten der Prüfmatrix H, sodass für jede Spalte h der Prüfmatrix H die XOR-Summe der Werte dieser Komponenten gleich 1 ist.
Zusätzlich kann eine Schaltungskomponente mit q Eingängen und einem Ausgang zum Bilden der XOR-Summe der q Komponenten s_i1, ..., s_iq des Fehlersyndroms zum Bilden der Parität P P = s_i1 ⊕ ... ⊕ s_iq existieren.
Gemäß einem Aspekt kann eine weitere Teilschaltung für Adressfehlererfassung (Gleicher-Bitwert-Erfassung) existieren, die im Falle eines Adressfehlers einen Frequenzwert an ihrem Eingang ausgibt.
Ferner kann die Teilschaltung für Adressfehlererfassung in dem Fall, dass der Code C ein 1-Bit-Fehler-Erfassungscode ist, in dem Fall eines 1-Bit-Fehlers oder keines Fehlers den Wert E^a(S) ausgeben, mit
wobei h^a eine beliebige Spalte der Untermatrix H^a ist.
Zusätzlich kann die Teilschaltung für Adressfehlererfassung in dem Fall, dass der Code C ein 1-Bit-Fehler- und 2-Bit-Fehlerkorrekturcode ist, in dem Fall eines 1-Bit-Fehlers, eines 2-Bit-Fehlers oder keines Fehlers den Wert E_a(S) ausgeben mit
wobei h^a eine beliebige Spalte der Matrix H^a ist, h eine beliebige Spalte der Matrizen H^u, H^a, H^c mit h ≠ h^a ist.
Gemäß einem weiteren Aspekt existieren l zusätzliche Korrekturschaltungen K a / 1, ..., K a / l mit m Eingängen und einem Ausgang, sodass für j = 1, ..., l die Korrekturschaltung K a / j für den Fall, dass C ein 1-Bit-Fehlerkorrekturcode ist, eine l-stellige Boolesche Funktion K a / j(s) realisiert, für die
gilt, wobei h j / a die j-te Spalte der Prüfmatrix H^a ist und H eine beliebige Spalte der Matrizen H^u und H^c mit h' ≠ h a / j.
Gemäß einem weiteren Aspekt existieren l zusätzliche Korrekturschaltungen K a / 1, ..., K a / l mit m Eingängen und einem Ausgang, sodass für j = 1, ..., l die Korrekturschaltung K a / j für den Fall, dass C ein 1-Bit-Fehler- und 2-Bit-Fehlerkorrekturcode ist, eine l-stellige Boolesche Funktion K a / j(s) realisiert, für die
gilt, wobei h j / a die j-te Spalte der Prüfmatrix von H^a ist und H eine beliebige Spalte von Matrizen H^u und H^c mit h' ≠ h a / j.
Zusätzlich können die l Ausgänge der Korrekturschaltungen K a / 1, ..., K a / l in Eingänge einer Schaltung mit l Eingängen und einem Ausgang geführt werden, wodurch die logische OR-Verbindung ihrer Eingänge realisiert wird.
Gemäß einem Aspekt existieren m zusätzliche Korrekturschaltungen K c / 1, ..., K c / m mit m Eingängen und einem Ausgang, wobei in dem Fall dass C ein 1-Bit-Fehlerkorrekturcode für j = 1, ..., m ist, die Korrekturschaltung K c / j eine m-stellige Boolesche Funktion K c / j(S) realisiert, für die in dem Fall für einen 1-Bit-Fehler oder keinen Fehler das Folgende gilt
und h^c die j-te Spalte der Untermatrix K^c ist.
Gemäß einem weiteren Aspekt existieren m zusätzliche Korrekturschaltungen K c / 1, ..., K c / m mit m Eingängen und einem Ausgang, wobei in dem Fall, dass C ein 1-Bit- und ein 2-Bit-Fehlerkorrekturcode ist, für j = 1, ..., m die Korrekturschaltung K c / j eine m-stellige Boolesche Funktion K c / j(S) realisiert, für die in dem Fall eines 1-Bit-Fehlers, eines 2-Bitfehlers oder keines Fehler das Folgende gilt
wobei h c / j die j-te Spalte der Untermatrix H^c ist und H eine beliebige Spalte der Matrizen H^u oder H^c mit h' ≠ h c / j.
Gemäß einem weiteren Aspekt werden die k Ausgänge der Korrekturschaltungen K u / 1, ..., K u / k in die Eingänge einer Schaltung mit k Eingängen und einem Ausgang geführt, wodurch eine Logik-ODER-Verbindung ihrer Eingänge realisiert wird.
Gemäß einem alternativen Aspekt werden die m Ausgänge der Korrekturschaltungen K u / 1, ..., K u / k in die Eingänge einer Schaltung mit k Eingängen und einem Ausgang geführt, wodurch eine Logik-XOR-Verbindung ihrer Eingänge realisiert wird.
Ferner können die m Ausgänge der Korrekturschaltungen K c / 1, ..., K c / m in die Eingänge einer Schaltung mit m Eingängen und einem Ausgang geführt werden, wodurch eine Logik-ODER-Verbindung ihrer Eingänge realisiert wird.
Zusätzlich können die m Ausgänge der Korrekturschaltungen K c / 1, ..., K c / m in die Eingänge einer Schaltung mit m Eingängen und einem Ausgang geführt werden, wodurch eine Logik-XOR-Verbindung ihrer Eingänge realisiert wird.
Gemäß einem Aspekt werden die Bits u_k, ..., u_k-v in dem Speicher gespeichert und bestimmt von den Bits u₁, ..., u_k-v-1, die in dem Speicher gespeichert sind, und den Adressbits a₁, ..., a_l durch v + 1 Schaltungen f_k, f_k-1, ..., f_k-v, die jeweils k – v + 1 Eingänge und einen Ausgang aufweisen, wodurch die (k – v + 1)-stelligen Booleschen Funktionen realisiert werden
Zusätzlich kann es sein, dass die Booleschen Funktionen f_k, ..., f_k-v nicht von Adressbits a₁, ..., a_l abhängen.
Ferner kann es sein, dass die Booleschen Funktionen f_k, ..., f_k-v nicht von Bits u₁, ..., u_k-v-1 abhängen.
Außerdem kann es sein, dass zumindest eine der Booleschen Funktionen f_k, ..., f_k-v nicht linear ist.
Ferner kann v gleich 1 sein.
Außerdem kann f_k definiert werden durch:
und optional kann f_k-1 definiert werden durch:
Gemäß einem Aspekt hat die Prüfmatrix H_unverk des unverkürzten BCH-Codes die Form
und der jeweilige Exponent j ist zu interpretieren von α^j modulo 2^M – 1.
Gemäß einem weiteren Aspekt sind die Korrekturschaltungen K u / i zumindest teilweise zusammen implementiert, die Korrekturschaltungen K c / j und K u / i sind zumindest teilweise zusammen implementiert und/oder die Korrekturschaltungen K c / j , K u / i und K a / j sind zumindest teilweise zusammen implementiert.
Einige Ausführungsbeispiele gemäß der Erfindung beziehen sich auf eine Vorrichtung zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz, die eine Einrichtung zum Bestimmen einer Fehlersyndroms und eine Einrichtung zum Korrigieren von Bitfehlern aufweist. Die Einrichtung zum Bestimmen eines Fehlersyndroms kann ein Fehlersyndrom einer codierten Bitsequenz bestimmen, das ableitbar ist durch eine Multiplikation einer Prüfmatrix mit der codierten Bitsequenz. Die Prüfmatrix weist eine erste Untermatrix, eine zweite Untermatrix und eine dritte Untermatrix auf, wobei jede Untermatrix eine Mehrzahl von Reihen aufweist, wobei jede Reihe eine Mehrzahl von binären Komponenten aufweist. Zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix weist einen ersten Bitwert auf. Ferner weist die zweite Untermatrix Reihen auf, die linear unabhängig voneinander sind. Die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix weisen einen gleichen zweiten Bitwert auf. Die dritte Untermatrix weist Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix weist den ersten Bitwert auf. Ferner ist entweder eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der Untermatrix und der dritten Untermatrix gleich dem zweiten Bitwert und eine XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 1 ist, oder eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 0 ist. Außerdem ist ein Ergebnis einer Multiplikation der Prüfmatrix und des Testvektors gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix und eines resultierenden Vektors, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert aufweist. Die Einrichtung zum Korrigieren von Bitfehlern kann einen Bitfehler in der codierten Bitsequenz korrigieren basierend auf dem bestimmten Fehlersyndrom der codierten Bitsequenz.
Einige weitere Ausführungsbeispiele gemäß der Erfindung können sich auf einen Decodierer 1500 zum Decodieren der fehlerhaften codierten Bitsequenz beziehen, wie es in 15 gezeigt ist. Der Decodierer 1500 kann eine Vorrichtung aufweisen zum Korrigieren eines Bitfehlers in einer codierten Bitsequenz gemäß dem oben beschriebenen Konzept und einer Decodiereinheit 1510. Die Decodiereinheit 1510 kann die korrigierte Bitsequenz 122, die durch die Vorrichtung zum Korrigieren eines Bitfehlers bereitgestellt wird in einer codierten Bitsequenz decodieren, um eine decodierte Bitsequenz 1512 zu erhalten.
16 zeigt ein Flussdiagramm eines Verfahrens 1600 zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz gemäß einem Ausführungsbeispiel der Erfindung. Das Verfahren 1600 weist das Bestimmen 1610 eines Fehlersyndroms einer codierten Bitsequenz auf, das ableitbar ist durch eine Multiplikation einer Prüfmatrix mit der codierten Bitsequenz. Die Prüfmatrix weist eine erste Untermatrix, eine zweite Untermatrix und eine dritte Untermatrix auf, wobei jede Untermatrix eine Mehrzahl von Reihen aufweist, wobei jede Reihe eine Mehrzahl von binären Komponenten aufweist. Ferner weist zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix einen ersten Bitwert auf. Die zweite Untermatrix weist Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix weisen einen zweiten Bitwert auf. Die dritte Untermatrix weist Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix weist den ersten Bitwert auf. Ferner ist entweder eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix gleich dem zweiten Bitwert und eine XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 1 ist, oder eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 0 ist. Außerdem ist das Ergebnis einer Multiplikation der Prüfmatrix und eines Testvektors gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix und eines resultierenden Vektors, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert aufweist. Ferner weist das Verfahren 1600 das Korrigieren 1620 eines Bitfehlers in der codierten Bitsequenz basierend auf dem bestimmten Fehlersyndrom der codierten Bitsequenz auf.
Zusätzlich kann das Verfahren 1600 ferner Schritte aufweisen, die einen oder mehrere der optionalen Aspekte des oben beschriebenen vorgeschlagenen Konzepts darstellen.
Obwohl einige Aspekte des beschriebenen Konzepts im Zusammenhang einer Vorrichtung beschrieben wurden, ist klar, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, wo ein Block oder eine Vorrichtung einem Verfahrensschritt oder einem Merkmal eines Verfahrensschritts entspricht. Analog stellen Aspekte, die im Zusammenhang eines Verfahrens beschrieben werden, auch eine Beschreibung eines entsprechenden Blocks oder Elements oder Merkmals einer entsprechenden Vorrichtung dar.
Abhängig von bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann durchgeführt werden unter Verwendung eines digitalen Speichermediums, beispielsweise einer Diskette, einer DVD, einer Blu-Ray, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines Flash-Speichers mit darauf gespeicherten elektronisch lesbaren Steuersignalen, die zusammenarbeiten (oder in der Lage sind, zusammenzuarbeiten) mit einem programmierbaren Computersystem, sodass das jeweilige Verfahren durchgeführt wird. Daher kann das digitale Speichermedium computerlesbar sein.
Einige Ausführungsbeispiele gemäß der Erfindung weisen einen Datenträger auf mit elektronisch lesbaren Steuersignalen, die in der Lage sind, mit einem programmierbaren Computersystem zu kooperieren, sodass eines der hierin beschriebenen Verfahren durchgeführt wird.
Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als ein Computerprogrammprodukt mit einem Programmcode implementiert werden, wobei der Programmcode wirksam ist zum Durchführen eines der Verfahren, wenn das Computerprogrammprodukt auf einem Computer läuft. Der Programmcode kann beispielsweise auf einem maschinenlesbaren Träger gespeichert sein.
Andere Ausführungsbeispiele weisen das Computerprogramm auf zum Durchführen eines der hierin beschriebenen Verfahren, das auf einem maschinenlesbaren Träger gespeichert ist.
Anders ausgedrückt, ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist daher ein Computerprogramm mit einem Programmcode zum Durchführen eines der hierin beschriebenen Verfahren, wenn das Computerprogramm auf einem Computer läuft.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist daher ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), das darauf aufgezeichnet das Computerprogramm aufweist zum Durchführen von einem der hierin beschriebenen Verfahren.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist daher ein Datenstrom oder eine Sequenz von Signalen, der/die das Computerprogramm darstellt zum Durchführen eines der hierin beschriebenen Verfahren. Der Datenstrom oder die Sequenz von Signalen kann beispielsweise konfiguriert sein, um über eine Datenkommunikationsverbindung, beispielsweise über das Internet, übertragen zu werden.
Ein weiteres Ausführungsbeispiel weist eine Verarbeitungseinrichtung auf, beispielsweise einen Computer oder ein programmierbares Logikbauelement, das konfiguriert oder angepasst ist zum Durchführen eines der hierin beschriebenen Verfahren.
Ein weiteres Ausführungsbeispiel weist einen Computer auf mit darauf installiertem Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren.
Bei einigen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray) verwendet werden, um einige oder alle der hierin beschriebenen Funktionalitäten durchzuführen. Bei einigen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren vorzugsweise durch jede Hardwarevorrichtung durchgeführt.
Die oben beschriebenen Ausführungsbeispiele sind lediglich darstellend für die Prinzipien der vorliegenden Erfindung. Es ist klar, dass Modifikationen und Variationen der Anordnungen und der hierin beschriebenen Einzelheiten für andere Fachleute auf diesem Gebiet offensichtlich sind. Dieselbe ist nur durch den Schutzbereich der angehängten Patentansprüche begrenzt und nicht durch die spezifischen Einzelheiten, die durch Beschreibung und Erklärung der Ausführungsbeispiele hierin präsentiert wurden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

DE 102006005836 [0160]

Zitierte Nicht-Patentliteratur

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Tzschach, H. und Haflinger, G., Codes für den störungsgesicherten Datentransfer, Oldenburg Verlag, 1993, S. 111–121 [0027]
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Peterson, W., und Weldon, E.: Error Correcting Codes, 2. Auflage, MIT Press, 1972, Annex C, S. 476 [0100]
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Gössel, M., Otcheretny, V., Sogomonyan, E. und Marienfeld, D.: New Methods of Concurrent Checking, Springer Verlag 2008, S. 49–53 [0160]
Gössel, M., Otcheretny, V., Sogomonyan, E. und Marienfeld, D.: New Methods of Concurrent Checking, Springer Verlag 2008, S. 49–53 [0161]

Claims

Vorrichtung zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz (102), wobei die Vorrichtung folgende Merkmale aufweist: einen Fehlersyndromgenerator (110), der konfiguriert, um ein Fehlersyndrom einer codierten Bitsequenz (102) zu bestimmen, das ableitbar ist durch eine Multiplikation einer Prüfmatrix (H) mit der codierten Bitsequenz (102), wobei die Prüfmatrix (H) eine erste Untermatrix (H^u), eine zweite Untermatrix (H^a) und eine dritte Untermatrix (H^c) aufweist, wobei jede Untermatrix eine Mehrzahl von Reihen aufweist, wobei jede Reihe eine Mehrzahl von binären Komponenten aufweist, wobei zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix (H^u) einen ersten Bitwert aufweist, wobei die zweite Untermatrix (H^a) Reihen aufweist, die linear unabhängig voneinander sind, wobei die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix (H^a) einen gleichen zweiten Bitwert aufweisen, wobei die dritte Untermatrix (H^c) Reihen aufweist, die linear unabhängig voneinander sind, wobei die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix (H^c) den ersten Bitwert aufweist, wobei entweder eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist und eine XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist, falls der erste Bitwert gleich 1 ist, oder eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist, falls der erste Bitwert gleich 0 ist, wobei ein Ergebnis einer Multiplikation der Prüfmatrix (H) und eines Testvektors gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix und eines resultierenden Vektors ist, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert aufweist; und einen Bitfehlerkorrektor (120), der konfiguriert ist, um einen Bitfehler in der codierten Bitsequenz (102) zu korrigieren basierend auf dem bestimmten Fehlersyndrom der codierten Bitsequenz (102).
Vorrichtung gemäß Anspruch 1, bei der jede Komponente des Testvektors, die mit einer Komponente der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) multipliziert wird, den ersten Bitwert aufweist, wobei jede Komponente des Testvektors, die mit einer Komponente einer Reihe der zweiten Untermatrix (H^a) multipliziert wird, den zweiten Bitwert aufweist.
Vorrichtung gemäß Anspruch 1 oder 2, bei der die Reihen der ersten Untermatrix (H^u) alle unterschiedlich sind zu den Reihen der dritten Untermatrix (H^c).
Vorrichtung gemäß einem der Ansprüche 1 bis 3, bei der das Fehlersyndrom der codierten Bitsequenz (102) ableitbar ist basierend auf einer Multiplikation der ersten Untermatrix (H^u) mit einer ersten Gruppe von Bits der codierten Bitsequenz (102), einer Multiplikation der zweiten Untermatrix (H^a) mit einer zweiten Gruppe von Bits der codierten Bitsequenz (102) und einer Multiplikation der dritten Untermatrix (H^c) mit einer dritten Gruppe von Bits der codierten Bitsequenz (102).
Vorrichtung gemäß Anspruch 4, bei der die erste Gruppe von Bits Informationsbits darstellt, die zweite Gruppe von Bits Adressbits darstellt und die dritte Gruppe von Bits Prüfbits darstellt.
Vorrichtung gemäß Anspruch 4 oder 5, bei der zumindest ein Bit der ersten Gruppe von Bits von zumindest einem Bit der zweiten Gruppe von Bits abhängt.
Vorrichtung gemäß Anspruch 5 oder 6, die einen adressierbaren Speicher aufweist, wobei zumindest die erste Gruppe von Bits und die dritte Gruppe von Bits der codierten Bitsequenz (102) an einer Adresse der Speichereinheit gespeichert sind, die durch die zweite Gruppe von Bits angezeigt ist.
Vorrichtung gemäß einem der Ansprüche 4 bis 7, bei der ein Bit der zweiten Gruppe von Bits, das der zumindest einen Komponente des resultierenden Vektors zugeordnet ist, die den zweiten Bitwert aufweist, den ersten Bitwert aufweist.
Vorrichtung gemäß einem der Ansprüche 4 bis 8, die einen Gleicher-Bitwert-Detektor aufweist, der konfiguriert ist, um ein Signal zu liefern, das anzeigt, ob alle Bits der ersten Gruppe von Bits und alle Bits der dritten Gruppe von Bits der codierten Bitsequenz (102) einen gleichen Bitwert aufweisen oder nicht.
Vorrichtung gemäß einem der Ansprüche 4 bis 9, bei der eine Anzahl von Bits der zweiten Gruppe von Bits der codierten Bitsequenz (102) kleiner ist als oder gleich einer Anzahl von Bits der dritten Gruppe von Bits der codierten Bitsequenz (102) minus 2.
Vorrichtung gemäß einem der Ansprüche 1 bis 10, bei der eine XOR-Summe einer vordefinierten Mehrzahl von Komponenten jeder Reihe der Prüfmatrix (H) gleich einem gleichen Bitwert ist.
Vorrichtung gemäß einem der Ansprüche 1 bis 11, bei der jede Reihe der ersten Untermatrix (H^u), der zweiten Untermatrix (H^a) und der dritten Untermatrix (H^c) eine Spalte der jeweiligen Untermatrix ist, die ersten vordefinierten Komponenten der Reihen der ersten Untermatrix (H^u), der zweiten Untermatrix (H^a) und der dritten Untermatrix (H^c) eine Zeile der Prüfmatrix (H) darstellen, und die zweiten vordefinierten Komponenten der Reihen der ersten Untermatrix (H^u), der zweiten Untermatrix (H^a) und der dritten Untermatrix (H^c) eine weitere Zeile der Prüfmatrix (H) darstellen, oder wobei jede Reihe der ersten Untermatrix (H^u), der zweiten Untermatrix (H^a) und der dritten Untermatrix (H^c) eine Zeile der jeweiligen Untermatrix ist, die ersten vordefinierten Komponenten der Reihen der ersten Untermatrix (H^u), der zweiten Untermatrix (H^a) und der dritten Untermatrix (H^c) eine Spalte der Prüfmatrix (H) darstellen und die zweiten vordefinierten Komponenten der Reihen der ersten Untermatrix (H^u), der zweiten Untermatrix (H^a) und der dritten Untermatrix (H^c) eine weitere Spalte der Prüfmatrix (H) darstellen.
Vorrichtung gemäß einem der Ansprüche 1 bis 12, bei der der Fehlersyndromgenerator (110) konfiguriert ist, um das Fehlersyndrom zu bestimmen durch Multiplizieren der Prüfmatrix (H) mit der codierten Bitsequenz (102).
Vorrichtung gemäß einem der Ansprüche 1 bis 13, bei der der Fehlersyndromgenerator (110) und der Bitfehlerkorrektor (120) zumindest teilweise zusammen implementiert sind.
Vorrichtung gemäß einem der Ansprüche 1 bis 14, bei der eine vordefinierte gleiche Komponente aller Reihen der Prüfmatrix (H) einen gleichen Bitwert aufweist.
Vorrichtung gemäß einem der Ansprüche 1 bis 15, bei der die Prüfmatrix (H) in einer getrennten Form dargestellt ist.
Vorrichtung gemäß einem der Ansprüche 1 bis 16, bei der die Prüfmatrix (H) eine Prüfmatrix (H) eines verkürzten Hamming-Codes, eines verkürzten Hsiao-Codes oder eines verkürzten BCH-Codes ist.
Decodierer zum Decodieren einer fehlerhaften codierten Bitsequenz (102), der folgende Merkmale aufweist: eine Vorrichtung zum Korrigieren eines Bitfehlers in einer codierten Bitsequenz (102) gemäß Anspruch 1; und eine Decodiereinheit, die konfiguriert ist, um die korrigierte Bitsequenz (102) zu decodieren.
Vorrichtung zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz (102), wobei die Vorrichtung folgende Merkmale aufweist: eine Einrichtung zum Bestimmen einer Fehlersyndroms, die konfiguriert ist, um ein Fehlersyndrom einer codierten Bitsequenz (102) zu bestimmen, das ableitbar ist durch eine Multiplikation einer Prüfmatrix (H) mit der codierten Bitsequenz (102), wobei die Prüfmatrix (H) eine erste Untermatrix (H^u), eine zweite Untermatrix (H^a) und eine dritte Untermatrix (H^c) aufweist, wobei jede Untermatrix eine Mehrzahl von Reihen aufweist, wobei jede Reihe eine Mehrzahl von binären Komponenten aufweist, wobei zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix (H^u) einen ersten Bitwert aufweist, wobei die zweite Untermatrix Reihen aufweist, die linear unabhängig voneinander sind, wobei die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix einen gleichen zweiten Bitwert aufweist, wobei die dritte Untermatrix (H^c) Reihen aufweist, die linear unabhängig voneinander sind, wobei die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix (H^c) den ersten Bitwert aufweist, wobei entweder eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist und eine XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist, falls der erste Bitwert gleich 1 ist, oder eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist, falls der erste Bitwert gleich 0 ist, wobei ein Ergebnis einer Multiplikation der Prüfmatrix (H) und eines Testvektors gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix und eines resultierenden Vektors ist, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert aufweist; und eine Einrichtung zum Korrigieren von Bitfehlern, die konfiguriert ist, um einen Bitfehler in der codierten Bitsequenz (102) zu korrigieren basierend auf dem bestimmten Fehlersyndrom der codierten Bitsequenz (102).
Schaltungsanordnung zum Erzeugen eines m-stelligen Syndroms S = (S₁, ..., S_m) eines Codes C, das zumindest einen 1-Bit-Fehler eines Codeworts der Länge n korrigiert mit einer Prüfmatrix H zum Korrigieren von Fehlern von Bits, die in einem adressierbaren Speicher gespeichert sind, wobei eine erste Gruppe u = u₁, ..., u_k von k Bits, eine zweite Gruppe a = a₁, ..., a_l von l Bits und eine dritte Gruppe c = c₁, ..., c_m von m Bits existiert, und die erste Gruppe von k Bits und die dritte Gruppe von m Bits in adressierbarem Speicher unter der Adresse a gespeichert sind, wobei in dem fehlerfreien Fall Bits c = c₁, ..., c_m logisch abgeleitet werden von Bits u = u₁, ..., u_k und a = a₁, ..., a_l durch XOR-Verbindungen, n = k + l + m, wobei die Schaltungsanordnung n Eingänge aufweist, wo die Bits u₁, ..., u_k, a₁, ..., a_l, c₁, ..., c_m angelegt werden, wobei Bits u₁, ..., u_k, c₁, ..., c_m von dem Speicher ausgegeben werden, wenn die Adresse a₁, ..., a_l angelegt wird, und die Werte des Fehlersyndroms S = S₁, ..., S_m bestimmt werden durch S = H·(u, a, c)^T und (u, a, c)^T der transponierte Spaltenvektor des Zeilenvektors (u, a, c) und der Prüfmatrix H ist, wobei die Prüfmatrix H aus drei Untermatrizen H^u, H^a, H^c besteht, wobei die Untermatrix H^u aus k ersten Spalten von H besteht, die Untermatrix H^a aus l zweiten Spalten von H besteht und die Untermatrix H^c aus den restlichen m Spalten von H besteht, sodass H = (H^u H^a, H^c) gilt, wobei es eine erste vordefinierte Komponente und eine zweite vordefinierte Komponente der Spalten von H^u und H^c jeweils ungleich [0, 0] gibt, und sodass die XOR-Summe dieser ersten vordefinierten Komponenten der Spalten von H^u und der Spalten von H^c Komponente um Komponente und die XOR-Summe der zweiten vordefinierten Komponenten der Spalten von H^u und H^c Komponente um Komponente jeweils gleich 0 sind, wobei die Werte der ersten vordefinierten Komponente und die Werte der zweiten vordefinierten Komponente der Spalten von H^a jeweils gleich [0, 0] sind, wobei die l Spalten der Matrix H^a linear unabhängig sind, wobei die m Spalten der Matrix H^c linear unabhängig sind, wobei es eine Bitposition r, 1 ≤ r ≤ 1 gibt, sodass
gilt, wobei a'₁, ..., a'_r-1, a'_r+1, ..., a'_l ∈ {0, 1} mit m + l + k ≤ 2^m – 1 und l ≤ m – 2.
Verfahren zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz (102), wobei das Verfahren folgende Schritte aufweist: Bestimmen eines Fehlersyndroms einer codierten Bitsequenz (102), das ableitbar ist durch eine Multiplikation einer Prüfmatrix (H) mit der codierten Bitsequenz (102), wobei die Prüfmatrix (H) eine erste Untermatrix (H^u), eine zweite Untermatrix (H^a) und eine dritte Untermatrix (H^c) aufweist, wobei jede Untermatrix eine Mehrzahl von Reihen aufweist, wobei jede Reihe eine Mehrzahl von binären Komponenten aufweist, wobei zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix (H^u) einen ersten Bitwert aufweist, wobei die zweite Untermatrix Reihen aufweist, die linear unabhängig voneinander sind, wobei die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix (H^a) einen gleichen zweiten Bitwert aufweisen, wobei die dritte Untermatrix (H^c) Reihen aufweist, die linear unabhängig voneinander sind, wobei die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix (H^c) den ersten Bitwert aufweist, wobei entweder eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist und eine XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist, falls der erste Bitwert gleich 1 ist, oder eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix (H^u) und der dritten Untermatrix (H^c) gleich dem zweiten Bitwert ist, falls der erste Bitwert gleich 0 ist, wobei ein Ergebnis einer Multiplikation der Prüfmatrix (H) und eines Testvektors gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix und eines resultierenden Vektors ist, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert aufweist; und Korrigieren eines Bitfehlers in der codierten Bitsequenz (102) basierend auf dem bestimmten Fehlersyndrom der codierten Bitsequenz (102).
Computerprogramm mit einem Programmcode zum Durchführen des Verfahrens gemäß Anspruch 22, wenn das Computerprogramm auf einem Computer oder einem Mikrocontroller läuft.