CN102468855A - 用于纠正在编码比特序列中的至少单比特错误的设备和方法 - Google Patents

Abstract

本发明涉及用于纠正在编码比特序列中的至少单比特错误的设备和方法。一种用于纠正在编码比特序列中的至少单比特错误的设备包括错误校正子发生器和比特错误纠正器。错误校正子发生器确定编码比特序列的错误校正子，其通过将校验矩阵与编码比特序列相乘而得出。

Description

用于纠正在编码比特序列中的至少单比特错误的设备和方法

技术领域

根据本发明的实施例涉及数字信号的错误纠正以及错误检测，并且具体地涉及一种用于纠正在编码比特序列中的至少单比特错误的设备和方法。

背景技术

由于电子电路和存储器的高集成密度，错误的频率增加。

除了1比特错误，也越来越多地要考虑也就是要纠正且要检测2比特错误和通常多比特错误。尤其，在错误纠正中，如果可能在当前时钟周期中快速地纠正发生的错误是重要的，以便防止纠正后的数据相较未纠正数据的延迟处理。

频繁地，数据在一地址下写入存储器并在某一时间之后读出。这里有可能数据在从存储器读出时是有错误的或损坏的，以及需要在将其读出之后进行纠正。

这里，单比特错误、双比特错误以及通常多比特错误都会发生，其以降低的概率随机地引起，以及还会发生其中所有存储器单元错误地呈现值0、将被称为“全0”的错误，以及还会发生其中所有存储器单元呈现值1、这里将被称为“全1”的错误。

对于检测具有高概率的可能地址错误也有特别的兴趣，因为例如当从存储器读出时有错误的地址可能导致完全不同的数据。有可能用汉明(Hamming)码或者萧氏(Hsiao)码来纠正单比特错误以及用并行实现的BCH码来相对快速地纠正2比特错误。

用于1比特和2比特错误纠正的现有技术方案的缺点例如是“全0”和“全1”错误不是错误检测的部分。通常，对于提高错误纠正和错误检测原理的可靠性有很高的兴趣。

发明内容

本发明的实施例提供一种用于纠正在编码比特序列中的至少单比特错误的设备。该设备包括错误校正子发生器和比特错误纠正器。该错误校正子发生器被配置为确定通过将校验矩阵与编码比特序列相乘得出的该编码比特序列的错误校正子。校验矩阵包括第一子矩阵、第二子矩阵和第三子矩阵。每个子矩阵包括多条线，其中每条线包括多个二进制分量。进一步地，第一子矩阵的每条线的至少第一预定分量或第二预定分量包括第一比特值。第二子矩阵包括彼此线性无关的线，以及第二子矩阵的每条线的第一预定分量和第二预定分量包括相同的第二比特值。第三子矩阵包括彼此线性无关的线，以及第三子矩阵的每条线的第一预定分量或第二预定分量包括第一比特值。进一步地，如果第一比特值等于1，则第一子矩阵和第三子矩阵的所有线的第一预定分量的XOR(异或)求和等于第二比特值，以及第一子矩阵和第三子矩阵的所有线的第二预定分量的XOR求和等于第二比特值；或者，如果第一比特值等于0，则第一子矩阵和第三子矩阵的所有线的第一预定分量的XNOR(异或非)求和等于第二比特值，以及第一子矩阵和第三子矩阵的所有线的第二预定分量的XNOR求和等于第二比特值。另外，将校验矩阵与测试向量相乘的结果等于将第二子矩阵和结果向量相乘的结果，其中结果向量的至少一个分量包括第二比特值。进一步地，比特错误纠正器被配置为基于所确定的编码比特序列的错误校正子来纠正该编码比特序列中的比特错误。

通过使用根据具有上述属性的校验矩阵所确定的错误校正子，所提出原理的错误纠正和错误检测能力可以显著好于已知原理。例如，所提出原理使得人们能够将每个1比特错误与全1错误或全0错误区别开。因此，在可纠正的1比特错误与全0错误或全1错误混合起来的情况下从存储器读出字的情况可能不是如此。

附图说明

根据本发明的实施例将在后面参考附图进行详细说明，在附图中：

图1是用于纠正在编码比特序列中的至少单比特错误的设备的框图；

图2是在考虑到地址比特情况下的编码的示意图；

图3是在考虑到地址比特情况下的分离H矩阵的编码的示意图；

图4是校正子发生器的集成的示意图；

图5是包括全0和全1检测的校正子发生器的集成的示意图；

图6是用于数据比特的纠正向量的得出的示意图；

图7是用于数据比特和校验比特的纠正向量的得出的示意图；

图8是用于数据比特、校验比特和地址比特的纠正向量的得出的示意图；

图9是地址错误信号的生成的示意图；

图10、11、12和13是纠正信号的得出的示意图；

图14a-14i是纠正值的确定的示意图；以及

图15是用于对有错误的编码比特序列进行解码的解码器的框图；以及

图16是用于纠正在编码比特序列中的至少单比特错误的方法的流程图。

具体实施方式

在下文中，相同的附图标记被部分用于具有相同或相似功能属性的对象和功能单元，以及其关于附图的描述也将适用于其他附图以便减少在实施例描述中的冗余性。

在更详细地描述所提出的原理之前，简单介绍关于线性分组码尤其是汉明码、萧氏码以及BCH码的一些理论基础和基础术语。例如，这些也在“Fujiwara，E.，Code Design for Dependable Systems，Wiley，2006，p.49-53，p.98-101”中以及在“Tzschach，H.and Haflinger，G.，Codes für den

Datentransfer，Oldenburg Verlag，1993，p.111-121”中进行了描述。

汉明码是码距为3的线性分组码。如果m是校验比特的数量，其长度为n＝2^m-1。数据比特的数量为k＝2^m-1-m。作为任何线性码，汉明码通常可以用生成矩阵G(简称G矩阵)以及校验矩阵H(也称为奇偶校验矩阵)(简称H矩阵)来描述。未缩短的汉明码的校验矩阵为(m，n)矩阵，其各列是不等于0的任何可能不同的2^m-1个二进制向量。这些列也被描述为m位二进制数，以及适用下式：

$H=(h_1,...,h_{2^m-1})=(1_{\mathrm{bin}},2_{\mathrm{bin}},...,[2^m-1{]}_{\mathrm{bin}}),$

其中i_bin将i的表示指定为m位二进制成员。

如任何其他线性分组码那样，通过去除未缩短码的校验矩阵中一定数量的列，可以缩短汉明码。除此之外，还可以对列进行交换，因此可以变换校验矩阵。

可以根据线性码的校验矩阵来确定生成矩阵(简称为G矩阵)。生成矩阵是(k，n)矩阵。如果存在k个信息比特u₁，...，u_k，用生成矩阵将该k个信息比特编码为码字v

v＝(v₁，...，v_n)＝u·G＝(u₁，...，u_k)·G

如果对字v′＝v₁，...，v_n校验其是否是码字，则利用下式形成校正子S，

S＝H·v′^T

其中S＝S₁，...，S_m。如果S＝0，则没有检测出错误。如果S＝h_i，则在v′的第i比特中存在1比特错误。

比特v′₁，...，v′_n的错误纠正可以通过纠正电路K₁，...，K_n来完成，所述纠正电路K₁，...，K_n根据与v′_i进行XOR(用逻辑XOR函数关联)的错误校正子S来确定纠正值Δv₁。对于i＝1，...，n来说，在1比特错误的情况下，如果S＝h_i，纠正电路输出值1。如果错误校正子等于0，则纠正电路输出值0。

萧氏码是码距为4的线性码。如果萧氏码具有m个校验比特，其校验矩阵H由包括奇数个1的所有m位二进制向量组成。具有m个校验比特的(未缩短的)萧氏码的长度是n＝2^m-1，因为存在2^m-1个不同的具有奇数个1的m位二进制向量。通过对未缩短的萧氏码的列进行删除和重新排序，获得缩短的萧氏码的校验矩阵。通过校验错误校正子来再次完成对字v′＝v₁，...，v_n′的测试

S＝H·v′^T

如果S＝h_j，也就是等于校验矩阵的第j列，则通过将纠正值Δv_j＝1与v′_j进行XOR(应用逻辑XOR函数)来在第j比特中纠正1比特错误。可以根据错误校正子S由纠正电路K_j确定此纠正值Δv_j。如果S＝h_j，则纠正电路K_j输出值1。如果S是具有偶数个1的二进制向量，则指示不可纠正的错误。

因为对将所提出的原理应用于BCH码(Bose-Chaudhuri-Hocquenghem码)也特别感兴趣，所以将对BCH码的一些特性进行描述。例如，它们也在“Tzschach，H.and Haβlinger，G.：Codes für den

Datentransfer，Oldenburg Verlag 1993，p.111-121”以及“Lin，S.，Costello，D.：Error Control Coding，Prentice Hall，1983，chapter 6”中进行了描述。

BCH码是特殊循环码，因此是线性码。BCH码可以用特殊生成多项式G(z)描述为循环码，以及用生成矩阵G和用校验矩阵H描述为线性码。

在纠正2比特错误的BCH码的情况下，生成多项式可以以其最简单形式表示为

$G\left(z\right)=m_{\mathrm{\α}}\left(z\right)\·m_{{\mathrm{\α}}^3}\left(z\right)---\left(1\right)$

这里，m_α(z)是本原多项式，也用作所考虑的伽罗瓦(Galois)域的模多项式。α是伽罗瓦域的本原元素以及多项式的根。多项式是根为α³的最小多项式。用GF(2^M)来指定相关联的伽罗瓦域。则未缩短的BCH码的长度为2^M-1。如果考虑总体奇偶性，则G(z)可以表示为以下形式：

$G\left(z\right)=m_{\mathrm{\α}}\left(z\right)\·m_{{\mathrm{\α}}^3}\left(z\right)\·(z+1)---\left(2\right)$

在不对总体奇偶性进行整合的情况下，校验矩阵可以以其分离形式表示为

$H_{\mathrm{BCH}}^{\mathrm{sep}}=\left(\begin{array}{cccccc}{\mathrm{\α}}^{2^m-k}& ...& {\mathrm{\α}}^i& ...& {\mathrm{\α}}^1& {\mathrm{\α}}^0\\ {\mathrm{\α}}^{3\·(2^m-k)}& ...& {\mathrm{\α}}^{3\·i}& ...& {\mathrm{\α}}^{3\·1}& {\mathrm{\α}}^0\end{array}\right)=\left(\begin{array}{c}{H}_1\\ H_3\end{array}\right)$

其中α是伽罗瓦域GF(2^M)的本原元素，以及α的指数每个要被解释为对2^M-1取模。可以通过将校验矩阵选择为下式来在错误检测中包括该奇偶性：

$H_{\mathrm{BCH}}^{\mathrm{sep}}=\left(\begin{array}{cccccc}{\mathrm{\α}}^{2^m-k}& ...& {\mathrm{\α}}^i& ...& {\mathrm{\α}}^1& {\mathrm{\α}}^0\\ {\mathrm{\α}}^{3\·(2^m-k)}& ...& {\mathrm{\α}}^{3\·i}& ...& {\mathrm{\α}}^{3\·1}& {\mathrm{\α}}^0\\ 1& ...& 1& ...& 1& 1\end{array}\right)=\left(\begin{array}{c}{H}_1\\ H_3\\ P\end{array}\right)---\left(4\right)$

其中在最后行中仅仅具有1。

将在第i比特位置中的1比特错误描述为[i]，以及将在位置i₁，i₂，...，i₁中的L比特错误描述为[i₁，i₂，...，i_L]。对于每个错误[i₁，...，i_L]来说，关联n分量的错误向量e(i₁，...，i_L)＝(e₀，...，e_n-1)，其中

当对应的第j比特是有错误的时，错误向量e[i₁，...，i_L]的分量e_j恰好等于1。

对于错误[i₁，...，i_L]来说，下式的错误校正子与错误向量e＝e[i₁，...，i_L]相关联：

$S=H_{\mathrm{BCH}}^{\mathrm{sep}}\·e=\left(\begin{array}{c}{H}_1\\ H_3\end{array}\right)\·e=\left(\begin{array}{c}{s}_1\\ s_3\end{array}\right)$

其中s₁＝H₁·e以及s₃＝H₃·e。

通过对校验矩阵

的列进行删除和重新排序，获得适用于所需字宽度的、缩短的BCH码。

如果不考虑奇偶性，则码距是5，以及如果考虑奇偶性，则码距为6。然后，可以使用校正子来纠正1比特错误和2比特错误。包括奇偶性的、所有3比特错误的校正子，不同于所有1比特和2比特错误的校正子，但是它们彼此间可以是相同的。

作为特殊线性码的BCH码和缩短的BCH码的编码可以在生成矩阵的帮助下完成，而其解码则可以在校验矩阵的帮助下完成。在生成多项式与生成矩阵和文本矩阵之间的连接例如在Lin，S.and Costello，D.：Error Control Coding，Prentice-Hall，1983，p.92-95中进行了描述。

在下文中，通过一些通用的实施例和一些详细的实施例对发明原理进行描述。

图1示出了根据本发明实施例的用于在编码比特序列102中纠正至少单比特错误的设备100的框图。该设备100包括连接到比特错误纠正器120的错误校正子发生器110。该错误校正子发生器110确定通过将校验矩阵H与比特序列102相乘而得出的编码比特序列102的错误校正子112。校验矩阵H包括第一子矩阵H^u、第二子矩阵H^a以及第三子矩阵H^c。每个子矩阵包括多条线，以及每条线包括多个二进制分量。第一子矩阵H^u的每条线的至少第一预定分量或第二预定分量包括第一比特值(1或0)。进一步地，第二子矩阵H^a包括彼此线性无关的线(也就是第二子矩阵的每条线与第二子矩阵的每条其他线是线性无关的)，以及第二子矩阵H^a的每条线的第一预定分量和第二预定分量包括相同的第二比特值(0或1)。第三子矩阵H^c包括彼此线性无关的线，以及第三子矩阵H^c的每条线的第一预定分量或第二预定分量包括第一比特值(1或0)。如果第一比特值等于1，则第一子矩阵H^u和第三子矩阵H^c的所有线的第一预定分量的XOR求和等于第二比特值0，以及第一子矩阵H^u和第三子矩阵H^c的所有线的第二预定分量的XOR求和等于第二比特值0。如果第一比特值等于0，则第一子矩阵H^u和第三子矩阵H^c的所有线的第一预定分量的XNOR求和等于第二比特值1，以及第一子矩阵H^u和第三子矩阵H^c的所有线的第二预定分量的XNOR求和等于第二比特值1。将校验矩阵H与测试向量相乘的另外结果等于将第二子矩阵H^a与结果向量相乘的结果，其中结果向量的至少一个分量包括第二比特值(0或1)。进一步地，比特错误校正器120基于所确定的编码比特序列102的错误校正子112来纠正在该编码比特序列102中的比特错误，以获得纠正后的比特序列122。

通过使用可用上述校验矩阵得出的错误校正子112，能够实现用于1比特和2比特错误的错误纠正电路，其例如能够还检测全0和全1错误。换句话说，设备100使得能够将每个1比特错误与全1和全0错误区分开。因此，例如，在将可纠正的1比特错误与全0或全1错误混合起来的情况下从存储器读出字的情况可能不再如此。对全0和全1错误的检测和/或纠正有很高的兴趣，因为这些故障是非常常见的。

第一比特值和第二比特值可以是逻辑0或逻辑1，或者电路中信号的高电平或低电平。因此，具有两种可能的情况。第一比特值等于1(逻辑1)且第二比特值等于0(逻辑0)，或者第一比特值等于0且第二比特值等于1。这两种情况都表示所述原理的等效实现。

这示出，所述原理能够使用正逻辑或负逻辑来实现。仅有的区别在于：如果第一比特值等于1，则使用XOR求和；以及如果第一比特值等于0，则使用XNOR求和。关于这一点，所有线的第一预定分量的XOR求和意味着将逻辑XOR函数(异或函数)施加到所有线的第一预定分量，导致比特值(0或1)。由此，所有线的第一预定分量的XNOR求和意味着将逻辑XNOR函数(异或非函数)施加到所有线的第一预定分量，导致比特值(0或1)。对于第二预定分量同样有效。这可以例如通过具有与矩阵的线数对应的输入数量的XOR门或XNOR门来实现。

进一步地，矩阵的线可以是矩阵的行或列。因为矩阵容易转置，所以发明原理可以与矩阵的线是行还是列无关地实现。因此，再次具有两种可能的情况。矩阵的每个提及的线是相应矩阵的列，以及矩阵的每条线的相同分量(例如第一预定分量或第二预定分量)表示该矩阵的行。否则，矩阵的每条线是相应矩阵的行，且矩阵的线的相同分量表示此矩阵的列。

由此，结合所述原理，第一子矩阵、第二子矩阵和第三子矩阵的每条线是相应子矩阵的列。第一子矩阵H^u、第二子矩阵H^a和第三子矩阵H^c的线的第一预定分量表示校验矩阵H的行，以及第一子矩阵H^u、第二子矩阵H^a和第三子矩阵H^c的线的第二预定分量表示校验矩阵H的另一行。备选地，第一子矩阵H^u、第二子矩阵H^a和第三子矩阵H^c的每条线是相应子矩阵的行。第一子矩阵H^u、第二子矩阵H^a和第三子矩阵H^c的线的第一预定分量表示校验矩阵的列，以及第一子矩阵H^u、第二子矩阵H^a和第三子矩阵H^c的线的第二预定分量表示校验矩阵H的另一列。

矩阵的每条线包括多个二进制分量。换句话说，每个分量等于1或等于0。关于这一点，第一预定分量和第二预定分量可以实际上是线的第一和第二分量，但是它们也可以是任意其他分量(例如最后以及倒数第二的分量或第三分量以及第五分量或另一预定分量组合)。然而，第一子矩阵、第二子矩阵和第三子矩阵的第一预定分量是在相应矩阵的线中的相同分量，这因而对于第一子矩阵、第二子矩阵和第三子矩阵的线的第二预定分量是有效的。例如，如果第一预定分量是第一子矩阵的线的第n分量，则第二子矩阵的线的第一预定分量也意味着该线的第n分量。对于第三子矩阵以及对于整个校验矩阵同样有效。

校验矩阵也可以称为奇偶校验矩阵。

例如，校验矩阵可以用分离形式来表示。进一步地，校验矩阵可以例如是缩短的汉明码、缩短的萧氏码或者缩短的BCH码的校验矩阵。

错误校正子发生器110可以通过将校验矩阵与编码比特序列102相乘来确定错误校正子112。备选地，错误校正子发生器110可以包括存储器，该存储器包含查找表。此查找表可以包含关于对应于不同的编码比特序列102的错误校正子的信息。换句话说，查找表可以为每个可能的编码比特序列包含通过将校验矩阵与该编码比特序列102相乘而得出的对应错误校正子。在此示例中，错误校正子发生器110可以通过取得与编码比特序列102相关联的、所存储的错误校正子来容易地确定错误校正子112。

错误校正子发生器110、比特错误纠正器120和/或稍后描述的其他可选元件可以是独立的硬件单元，或计算机或微控制器的部分，以及用于在计算机或微控制器上运行的计算机程序或软件产品。

错误校正子发生器110、比特错误纠正器120和/或稍后描述的其他可选元件可以彼此独立地实现或者至少部分一起实现。为此，例如，错误校正子发生器110、比特错误纠正器120和/或下面描述的其他可选元件的功能可以由合成工具至少部分地整合到组合硬件单元或软件单元。

在将校验矩阵H与编码比特序列102相乘期间，将编码比特序列102的第一组比特与第一子矩阵相乘，将编码比特序列的第二组比特与第二子矩阵相乘，并将编码比特序列的第三组比特与第三子矩阵相乘。换句话说，编码比特序列的错误校正子是基于将编码比特序列的第一组比特与第一子矩阵相乘、将编码比特序列的第二组比特与第二子矩阵相乘、并将编码比特序列的第三组比特与第三子矩阵相乘来得出的。

在本发明的一些实施例中，第一组比特可以表示信息比特，第二组比特可以表示地址比特，以及第三组比特可以表示校验比特。因此，第一组比特也可以称为信息比特或(有用)数据比特，第二组比特可以称为地址比特，以及第三组比特可以称为校验比特。

例如，编码比特序列或编码比特序列的部分可以用可寻址存储器进行存储，所述可寻址存储器也称为存储器单元、存储器或存储单元(例如只读存储器、随机存取存储器或非易失性存储器)。

第一组比特(数据比特)可以独立于第二组比特(地址比特)。因此，仅仅编码比特序列的第一组比特和第三组比特可以被存储在用第二组比特所指示的可寻址存储器的地址处。备选地，编码比特序列也可以用内码来编码，以便第一组比特的至少单比特依赖于第二组比特的至少单比特。

在下文中，更详细地描述本发明的实施例。在此示例中，矩阵的线是列，矩阵的线的第一预定分量表示矩阵的第一行，矩阵的线的第二预定分量表示矩阵的第二行，第一比特值等于1，且第二比特值等于0。在详细实施例的描述中，若干另外和/或可选特征能够全部一起实现，或者它们中的一个或一些可以独立于所描述的其他特征得以实现。

在图2中示出了在有用数据比特u＝u₁，...，u_k的编码存储中将如何考虑(例如由地址发生器13提供的)地址a＝a₁，...a_l。在编码装置(或编码器)11处，施加k比特宽的有用数据u＝u₁，...，u_k以及l比特宽的地址a＝a₁，...a_l(将在该地址处写入存储器12)，以便地址a也被施加到存储器12的地址输入。编码器11根据有用数据u(信息比特)和地址a(地址比特)而形成k+l+m比特宽的码字v(编码比特序列)，

v＝(u，a)·G

在存储器12中在地址a下存储码字v，其比特既依赖于有用数据(信息比特)又依赖于地址(地址比特)。如果生成矩阵以其系统形式加以使用

G＝(I_k+1，P_k+1，m)

码字v具有形式v＝u，a，c，且添加到有用数据比特和地址比特的校验比特c用下式来指定

c＝(u，a)·P，

虽然有用数据比特u和地址比特a在此示例中不进行修正，但是I_k+l是(k+l)维单位矩阵并且P是确定码的测试方程的(k+l，m)矩阵。

包括用于以系统形式的生成矩阵的地址比特的编码在图3中示出。在存储器22(可寻址存储器)中，仅仅存储数据比特u和校验比特c，而地址比特无需存储。这里的校验比特c既依赖于数据比特u又依赖于地址比特a。用地址发生器23生成的地址比特被施加到存储器22的地址输入和以系统形式21的编码装置(或编码器)的对应第一输入，同时在编码器的第二k比特宽的输入处施加有用数据比特u，其同时也被施加到存储器22的第一k比特宽的数据输入。编码器在其m比特宽的输出处生成校验比特c，其被施加到存储器22的第二m比特宽的数据输入。

图4示出根据实施例的用于为纠正2比特错误的缩短的BCH码生成校正子S＝(s₁，s₃)的电路。存储在存储器32(可寻址存储器)中的比特u′和c′在用地址发生器33提供的地址a′下从存储器32输出。这里用地址发生器生成的地址具有字宽度l-1。在图3中用u′，a′，c′来指定数据、地址和校验比特，以指示对应的比特可能被变成有错误。数据比特u′被提供给字宽度为k的第一输入311，校验比特c′被提供给第二输入312，以及地址比特a′被提供给校正子发生器31的字宽度为l-1的第三输入313。在第四1比特宽的输入314处，施加常数值1。校正子发生器31可以是用校验矩阵确定的组合电路。其用于关于下式形成确定为列向量S^T的所考虑BCH码的校正子S＝(s₁，s₃)：

S^T＝(s₁，s₃)^T＝(S₁，S₂，...，S_m)^T＝H·(u′₁，...，u′_ka′₁，...，a′_l，c′₁，...，c′_m)^T。

用地址发生器提供的地址比特a′₁，...，a′_l-1以及常数值1形成地址比特a′₁，...，a′_l，如稍后详细描述的。缩短的BCH码的校验矩阵H由第一(m，k)子矩阵H^u、第二(m，l)子矩阵H^a和第三(m，m)子矩阵H^c组成，其中校验矩阵H的前k列形成子矩阵H^u，接着l列形成子矩阵H^a，以及最后m列形成子矩阵H^c。子矩阵也可以称为部分矩阵。这里应用下式：

$H^u=\left(\begin{array}{ccc}{h}_{\mathrm{1,1}}^u& ...& h_{1,k}^u\\ .& .& .\\ .& .& .\\ .& .& .\\ h_{m,1}^u& ...& h_{m,k}^u\end{array}\right)=(h_1^u,...,h_k^u),$

$H^a=\left(\begin{array}{ccc}{h}_{\mathrm{1,1}}^a& ...& h_{1,l}^a\\ .& .& .\\ .& .& .\\ .& .& .\\ h_{m,1}^a& ...& h_{m,l}^a\end{array}\right)=(h_1^a,...,h_l^a),$

$H^c=\left(\begin{array}{ccc}{h}_{\mathrm{1,1}}^c& ...& h_{1,m}^c\\ ...& ...& ...\\ h_{m,1}^c& ...& h_{m,m}^c\end{array}\right)=(h_1^c,...,h_m^c).$

对于校正子S＝(S₁，...，S_m)＝(s₁，s₃)的分量S₁，S₂，...，S_m，应用下式：

(s₁，s₃)^T＝(S₁，...，S_m)^T＝(H^u，H^a，H^c)·(u₁，...，u_k，a₁，...，a_l，c₁，...，c_m)^T，

以及校正子发生器31在其m个输出处对于i＝1，...，m实现布尔函数

$S_i=h_{i,1}^u{u^{\′}}_1\⊕...\⊕h_{i,k}^u{u^{\′}}_k\⊕h_{i,1}^a{a^{\′}}_1\⊕...\⊕h_{i,l}^a{a^{\′}}_l\⊕h_{i,1}^c{c^{\′}}_1\⊕...\⊕h_{i,m}^c{c^{\′}}_m$

其用子矩阵H^u，H^a，H^c的元素

来明确确定。例如通过XOR门的具体实现是容易可实现的，以便用矩阵H^u，H^a，H^c的具体形式容易地描述所提出的校正子发生器。

通过从长度为2^M-1的未缩短的纠正2比特错误的BCH码的(m，2^M-1)校验矩阵

的列中删除某些列和对列进行重新排序，来确定矩阵H^u，H^a，H^c，以便m+l+k＜2^M-1。这里，未缩短的码的校验矩阵例如用其分离形式进行选择。则矩阵具有以下形式

$H_{\mathrm{unverk}}^{\mathrm{BCH}}=\left(\begin{array}{c}{H}_1\\ H_3\end{array}\right).$

因为矩阵H₁的第i列用αⁱ，i＝0，...，2^M-2来确定并且α是伽罗瓦域GF(2^M)的本原元素，所有2^M-1个M位二进制向量(除了0之外)作为H₁的列发生。现在，选择校验矩阵的前m个分量的第j分量和第k分量，其中j≠k。该第j分量被指定作为第一(选择)分量(第一预定分量)，以及第k分量被指定作为第二(选择)分量(第二预定分量)。因为α是伽罗瓦域GF(2^M)的本原元素，且所有2^M-1个可能的m位二进制向量作为校验矩阵H₁的列发生，所以对于值01、10和11中的每个值来说，在两个选择的分量(预定分量)中具有校验矩阵H₁的2^M-2个列呈现值01、10和11。除此之外，在该两个选择的分量中具有矩阵H₁的2^M-2-1个列呈现值00。校验矩阵

的所有列被分类为四个不相交集Sp⁰⁰，Sp¹⁰，Sp⁰¹和Sp¹¹，其中Sp⁰⁰包含前两个分量为00的全部2^M-2-1个列，Sp¹⁰包含前两个分量为10的全部2^M-2个列，Sp⁰¹包含前两个分量为01的全部2^M-2个列，以及Sp¹¹包含前两个分量为11的全部2^M-2个列。

根据所描述的原理，l个线性无关的列

形成矩阵H^a

$H^a=(h_1^a,...,h_l^a),$

其中应用

因为Sp⁰⁰的前两个分量等于00(第一子矩阵的每条线的第一预定分量和第二预定分量包括相同的第二比特值)，所以具有m-2个线性无关的列，且应用l≤m-2。对于l＝m-2，通过删除前两条线(其假定0，...0)从H^a得到的(l，l)矩阵可以是可逆的。

换句话说，编码比特序列的第二组比特的比特数可以小于或等于编码比特序列的第三组比特的比特数减2。

矩阵H^c的列，

$H^c=(h_1^c,...,h_m^c),$

被选择为使得它们是线性无关的并且使得它们前两个分量(第一预定分量和第二预定分量)不等于00(第三子矩阵的每条线的第一预定分量或第二预定分量包括第一比特值)，以便对于i＝1，...，m来说应用下式：

$h_i^c\∈\{{\mathrm{Sp}}^{10}\∪{\mathrm{Sp}}^{01}\∪{\mathrm{Sp}}^{11}\}$

矩阵H^c的列形成集

矩阵H^u的列，

$H^u=(h_1^u,...,h_k^u),$

被选择为使得前两个分量不等于00(第二子矩阵的每条线的第一预定分量或第二预定分量包括第一比特值)，以便对于i＝1，...，k来说应用下式：

$h_i^u\∈\{{\mathrm{Sp}}^{10}\∪{\mathrm{Sp}}^{01}\∪{\mathrm{Sp}}^{11}\}\backslash {\mathrm{Sp}}^{H^c}.$

换句话说，第一子矩阵的线(在此示例中为列)全部不同于第三子矩阵的线。

除此之外，确定矩阵H^u，H^a，H^c的列以便应用以下情况：

1.横跨所有列的第一分量的XOR求和等于0(第二比特值)。

2.横跨所有列的第二分量的XOR求和等于0(第二比特值)。

3.用下式确定的1维二进制向量a_1′，...，a_l′(结果向量)

i.具有至少一个分量a_i′＝0，i∈{1，...，l}(结果向量的至少一个分量包括第二比特值)。待与第一子矩阵和第二子矩阵相乘的向量(1，...，1)^T也可以称为测试向量。备选地，将测试向量与整个校验矩阵相乘。为此，测试向量包括针对与第二子矩阵的线的分量相乘的比特的0。

换句话说，测试向量的与第一子矩阵和第三子矩阵的线的分量相乘的每个分量包括第一比特值，而测试向量的与第二子矩阵的线的分量相乘的每个分量包括第二比特值。

在下文中，将描述实际上如何可以确定创造性校正子发生器的矩阵H^u，H^a，H^c。

从集Sp¹⁰，Sp⁰¹和Sp¹¹，通过从每个集删除两个随机列并且将所删除的列汇总到集Sp2¹⁰，Sp2⁰¹和Sp2¹¹中来形成集Spe¹⁰，Spe⁰¹，Spe¹¹。因此，集Sp2⁰¹包含从集Sp⁰¹删除的两个列，以便确定集Spe⁰¹。

从集{Spe¹⁰∪Spe⁰¹∪Spe¹¹}，确定用指定的m个线性无关的列，且这些列形成矩阵(第三子矩阵)

$H^c=(h_1^c,...,h_m^c).$

作为集，这些列被组合为集

从集Spe⁰⁰，确定l个列，其是线性无关的。这些列由

指定且它们形成矩阵(第二子矩阵)

$H^a=(h_1^a,...,h_l^a).$

矩阵H^u(第一子矩阵)由k个列

组成，其中应用

$h_i^u=\{{\mathrm{Spe}}^{10}\∪{\mathrm{Spe}}^{01}\∪{\mathrm{Spe}}^{11}\}\backslash {\mathrm{Sp}}^{h^c}$

且其中来自Spe¹⁰的至少一列、来自Spe⁰¹的至少一列以及来自Spe¹¹的至少一列被包含在

中。

因此，H^u包含其前两个分量等于10的至少一列，其前两个分量等于01的至少一列，以及其前两个分量等于11的至少一列。

更一般地，第一子矩阵包括：其第一预定分量等于第一比特值且其第二预定分量等于第二比特值的至少一条线；其第一预定分量等于第二比特值且其第二预定分量等于第一比特值的至少一条线；以及其第一预定分量和第二预定分量等于第一比特值的至少一条线。

现在，确定H^u和H^c的列的第一和第二分量的XOR求和。根据该XOR求和的值，考虑以下四种情况：

1.如果XOR求和为(1，1)，将H^u的其前两个分量等于(0，1)的一列用Sp2¹⁰的列替代。然后，在此替代后，H^u的列的前两个分量的XOR求和等于(0，0)。

2.如果XOR求和等于(0，1)，将H^u的其前两个分量等于(1，0)的列用来自Sp2¹¹的列替代。然后，在该替代后，H^u、H^c的列的前两个分量的XOR求和等于(0，0)。

3.如果XOR求和等于(1，0)，则将H^u的其前两个分量等于(0，1)的列用Sp2¹¹的列替代。然后，在该替代后，H^u、H^c的列的前两个分量的XOR求和等于(0，0)。

4.如果XOR求和等于(0，0)，则在此步骤中不执行任何修正。

根据迄今为止获得的矩阵H^u和H^c，现在通过对下述线性方程组求解来确定向量a′₁，...，a′_l：

如果i，1≤i≤l使得a′_l＝0，则用迄今为止确定的校验矩阵H＝(H^u H^aH^c)来确定校正子发生器。在图4的输入314处，则输入第i地址比特的值1(a′_i＝1)作为常数。如果没有i，1≤i≤l使得a′_i＝0，则应用下式：

然后，在H^u中，前两个分量的值为(0，1)的列

例如用列h∈Sp2⁰¹来替代，该列h∈Sp2⁰¹之前不是H^u的部分。以此方式修正的矩阵H^u用H^u′指定。线性方程组的解

然后必然致使的解为

且 $h_j^u+h\≠0.$

如果a_1′，...，a_l′是方程(9)的解，则H^u至H^u′的此修正后，a′_i＝0。如图4中所示，则对于地址的第i比特来说，输入常数值1作为输入314。换句话说，与结果向量中的包括第二比特值的至少一个分量相关联的第二组比特中的比特包括第一比特值。

然后，刚才确定的H矩阵可以确定例如实现校正子发生器的XOR树。在此示例中，校正子发生器具有例如以下有利特性：

1.对于任何地址a₁，...，a_i-la_i＝1，a_i+1...，a_l并且对于u＝0，...，0且c＝0，...，0或者u＝1，...，1且c＝1，...，1来说，没有缩短的BCH码的码向量。因此，错误“全0”和“全1”可能绝不是缩短的BCH码的码向量，由此它们被相对容易地检测出。

i.例如，此特性尤其用恒等于1的某个地址比特的值来实现，使得矩阵H^a的列是线性无关的，使得矩阵H^u和H^c的列的第一和第二分量的XOR求和等于0，且使得矩阵H^a的所有列的第一和第二分量等于0。

2.在数据比特u或校验比特c中恰好包括一个1的字可能绝不是码字。

i.当H^u的列和H^c的列的前两个分量≠00且H^a的前两个分量为(0，0)时，且用于数据比特或校验比特中的1比特错误的校正子S的前两个分量S₁，S₂总是不等于00，且不可能存在码字。因此，对于被“全0”中的1比特错误损坏的码字来说也是不可能的。

3.在数据比特u或校验比特c中恰好包括0的字可能绝不是码字。

i.当H^u的列和H⁰的列的前两个分量≠(0，0)，且矩阵H^u和H^c的所有列的这些分量的XOR求和等于(0，0)，并且H^a的前两个分量等于(0，0)时，校正子S的前两个分量S₁，S₂总是不等于00并且不可能存在码字。因此，对于待被“全1”中的1比特错误损坏的码字来说也是不可能的。

如果要满足关于校验矩阵的列的进一步条件，则可以相对容易地概括用于通过确定其校验矩阵来确定校正子发生器的所述原理。作为这种条件的示例，考虑如下情况：在校验矩阵的每个列中，该列的分量子集(预定多个分量)中的1的数量是奇数。换句话说，校验矩阵H的每条线的预定多个分量的XOR求和等于相同的比特值。作为这种子集的示例，这里每个列的下方N个分量被认为属于矩阵H₃。下方N个分量中的1的数量因此将是奇数。如果满足此条件，则可以经由子校正子s₃的分量来确定奇偶性P为XOR求和，这可以通过具有仅仅N个输入的XOR树来完成。然而为了根据数据比特、地址比特和校验比特确定总体奇偶性，需要具有n个输入的XOR树，其中n是码的长度。

例如，对于奇偶性比特来说，可以将包括仅仅1的行添加到校验矩阵。换句话说，校验矩阵的所有线的预定相同分量可以包括相同的比特值。

根据具有2^M-1个列的校验矩阵

的列，此矩阵的列被确定满足所需条件。这里，其是在N个底部分量中包括奇数个1的列。根据这些列的前两个分量是00，10，01还是11，将这些列与集Sp^*00，Sp^*10，Sp^*01和Sp^*11相关联。

基于这些集Sp^*00，Sp^*10，Sp^*01和Sp^*11，恰如针对集Sp⁰⁰，Sp¹⁰，Sp⁰¹和Sp¹¹所描述的，可以确定校验矩阵H^*＝(H^*u，H^*a，H^*c)并因此确定校正子发生器，以便其校验矩阵H^*的列包括另外特性。这里，其是底部N个分量包括奇数个1的特性。

针对N＝7和伽罗瓦域GF(2⁷)描述具体示例。例如在“Peterson，W.，and Weldon，E.：Error Correcting Codes，2.Auflage，MIT Press，1972，Annex C，S.476“中指出的，作为模多项式，使用本原多项式m_α＝z⁷+z³+1。未缩短码的长度是n＝2⁷-1＝127。用于2比特错误纠正的未缩短BCH码的H矩阵则为

$H_{\mathrm{BCH}}^{\mathrm{sep}}=\left(\begin{array}{ccccc}{\mathrm{\α}}^{126}& ...& {\mathrm{\α}}^2& {\mathrm{\α}}^1& {\mathrm{\α}}^0\\ {\mathrm{\α}}^{3\·126}& ...& {\mathrm{\α}}^{3\·2}& {\mathrm{\α}}^{3\·1}& {\mathrm{\α}}^0\end{array}\right),---\left(10\right)$

其中α^j的指数j要被认为是对127取模，以便例如指数3·126意味着(3·126)对127取模＝124。在列αⁱ，α³ⁱ中的值α¹和α³ⁱ最初在向量图中示出为2个七位二进制向量，被组合为14位二进制向量且被认为14位二进制数。此14位二进制数可以被表示为十进制数。

应用下式：

(α⁰，α⁰)＝(00000010000001)_bin＝129

(α¹，α³)＝(00000100001000)_bin＝264

(α⁰，α⁰)＝(00001001000000)_bin＝576

其中129是第一列的十进制值，264是第二列的十进制值，以及576是第三列的十进制值。

这里，最左边的比特是第一比特，而最右边的比特是第十四比特。第一比特和第二比特用下划线注出。这些是其在缩短BCH码的校验矩阵的所有列上的XOR求和为0，0的比特。未缩短H矩阵的列则由以下十进制数给出：

129，264，576，1060，2098，4107，8280，1261，2398，4701，9285，3212，6496，12854，8363，1482，2932，5663，11377，7351，14627，13962，10704，6061，12154，6895，13646，11988，6541，13160，8950，399，888，1663，3143，6172，12393，9470，3535，7004，13901，10444，5572，11012，4768，9490，3737，7489，14892，12530，9647，4074，8038，15878，14512，13723，12241，7077，14138，10955，4604，9055，725，1285，2600，5202，10301，5363，10535，5802，11586，7860，15675，16067，14780，14331，11239，5006，10096，2751，5475，10798，4322，8486，1698，3330，6672，13321，11464，7652，15126，12985，8659，1973，3891，7683，15384，15561，15852，16342，15261，13281，9150，1003，1902，3654，7188，14377，13530，11773，8151，16149，15009，12698，10201，3045，5918，11897，6391，12551，9912，2523，4981，9751，2225，4371，8721

基于这127个列，现在形成集Sp⁰⁰，Sp¹⁰，Sp⁰¹和Sp¹¹，其在二进制表示下的前两个分量为00，10，01和11。因此，例如列129，264和567是集Sp⁰⁰的部分，因为这些数字的前两个分量在二进制表示下等于00。

基于集Sp⁰⁰，Sp¹⁰，Sp⁰¹和Sp¹¹，用另外条件来确定集Sp^*00，Sp^*10，Sp^*01和Sp^*11，所述另外条件是校验矩阵在它们的二进制表示下的列在第8-14比特中包括奇数个1。因此，列1、2和3(129，264，567)属于Sp^*00，因为这些列属于Sp^*00，且除此之外，在第8-14比特中每个包括一个1，也就是奇数个1。

应用下式：

Sp^*00＝{129，264，576，2098，1261，2398，1482，1663，3535，3737，3330，1003，1902，3654，2523，2225}

Sp^*10＝{8280，9285，12154，11988，8950，10444，11012，9647，12241，10301，11239，10096，8486，9150，11897，9912}

Sp^*01＝{4107，4701，5663，7351，6541，6172，4768，7077，4604，5202，5363，5802，7860，5006，4322，6672，7652，8151，4981，4371}

Sp^*11＝{14627，13160，14892，15675，16067，15126，15561，13281，14377，16149，12698，12551}.

根据集Sp^*10，通过移除两个列9647，12241并将这两个列组合为集Sp2¹⁰＝{9647，12241}，形成集Spe¹⁰。应用下式：

Sp^e10＝{8280，9285，12154，11988，8950，10444，11012，10301，11239，10096，8486，9150，11897，9912}.

根据集Sp^*01，通过移除两个列7077，4604并将这两个列组合为集Sp2⁰¹＝{7077，4604}，形成集Spe⁰¹。应用下式：

Sp^e01＝{4107，4701，5663，7351，6541，6172，4768，5202，5363，5802，7860，5006，4322，6672，7652，8151，4981，4371}.

根据集Sp^*11，通过移除两个列16149，13281并将这两个列组合为集Sp2¹¹＝{16149，13281}，形成集Spe¹¹。应用下式：

Sp^e10＝{14627，13160，14892，15675，16067，15126，15561，14377，12698，12551}.

根据集Sp^*00，选择m-2＝14-2＝12个线性无关的向量来形成矩阵H^a。应用下式：

H^a＝(129，264，576，2098，1261，2398，1482，3737，3330，1003，3654，2225).

根据集Spe¹⁰∪Spe⁰¹∪Spe¹¹，确定14个线性无关的列来形成矩阵H^c。应用下式：

H^c＝(8280，4107，6672，9285，4768，11012，6172，5202，8486，4371，4322，10444，12551，14377).

这些列形成集

其中

${\mathrm{Sp}}^{H_c}=\{\mathrm{8280,4107,6672,9285,4768,11012,6172,5202,8486},\mathrm{4371,4322,10444,12551,14377}\}.$

根据集

选择16个向量来形成H^u的列。确定这些列以便它们包含来自Spe¹⁰的至少一个向量、来自Spe⁰¹的一个向量以及来自Spe¹¹的一个向量。临时地，得到矩阵H^u为：H^u＝(4701，14627，6541，13160，14892，10301，5802，5006，10096，12698，9912，5663，11988，8950，15675，7351).

对于H^u和H^c的列的前两个分量的XOR求和，得到值10。为了获得针对该求和的值00，前两个分量为10的列用Spe¹¹的前两个分量来替代，以便XOR求和现在为00。具体地，列7351用Spe¹¹的列16149来替代。矩阵H^u现在是：

H^u＝(4701，14627，6541，13160，14892，10301，5802，5006，10096，12698，9912，5663，11988，8950，15675，16149)

从由此确定的矩阵H^u，H^a，H^c，现在确定向量a₁，...，a_l，对其应用下式：

由于

s_All1＝00010000110110

确定a′₁，...，a′₁₂作为下述线性方程组的解：

s_All1＝H^a·(a′₁...，a′₁₂)

其中a′₁，...，a′₁₂＝101000000011。在例如a′₂＝0时，例如由简单通过以合成工具实现对应的线性方程而刚刚确定的校验矩阵来确定校正子发生器。

奇偶性信号导致所提出的实施例作为子校正子s₃的分量的XOR操作，也就是通过校正子S的第8到14分量的XOR操作。如果不需要文本矩阵的列的副条件8到14包含奇数个1，则也可以用由全1组成的线来补充校验矩阵。在纠正2比特错误的BCH码中，则获得奇数个校验比特。

在图5中示出可以如何监视关于错误“全1”和“全0”的(存储器的)存储器单元的原理。在图5和图4中用相同的数字指定的部分电路和连接具有与图4中相同的含义。除了图4之外，将存储器32的携载信号u(第一组比特，信息比特)的k比特宽的输出和携载信号c(第三组比特，校验比特)的m比特宽的输出两者提供到NOR门34的k+m比特宽的输入中以及还提供到AND门35的k+m比特宽的输入中。如果存储器在任何地址下输出值“All-0(全0)”，则NOR门34输出值All-0＝1，而如果存储器在任何地址下输出值All-1(全1)，则AND门输出值All-1＝1。因为全1或全0均不是任何地址的码字，所以100％地在NOR门34的输出处检测出全0错误，同时100％地在AND门35的输出处检测出全1错误。

更一般地，NOR门34和AND门35也可以称为相同比特值检测器。相同比特值检测器可以提供指示编码比特序列的第一组比特的所有比特和第三组比特的所有比特是否包括相同的比特值(全0或全1)的信号。

图6示出创造性校正子发生器40，其在其m比特宽的输出处输出错误校正子S的值，该输出与电路41，42，4k(其可以是比特错误纠正器的部分)的相应输入相连接以用于确定1比特宽的纠正值Δu₁，Δu₂，Δu_k，其由这些电路在它们相应的输出处输出且与待纠正的数据比特u_1′，u_2′，...u_k′进行XOR。从函数上来说，对于i＝1，...，k，纠正值是Δu₁：

这里，是矩阵H^u的第i列，以及h是矩阵H^u的列或者矩阵H^c的列，其中

纠正电路例如也在“Okamo，H.and Imai，H.：A ConstructionMethod for Decoders of BCH-Codes for Bose Chaudhuri-Hocquenghemand Reed Salomon Codes，IEEE Trans.Comp.C 36，No 10，pp.1165-1171，1985”中进行了描述。

图7示出了创造性校正子发生器40，其除了图6以外包括进一步电路(其也可以是比特错误纠正器的部分)用于确定纠正值Δc₁，Δc₂，...，Δc_m，其由这些电路在它们的输出处输出并且与校验比特逐分量地进行XOR以纠正所述校验比特。与图6没有区别的电路部分如图6中的那样进行编号。从函数上来说，在1比特或2比特错误的情况下，电路(其中j＝1，...，m)实现下述函数：

从而

是矩阵H^c的第j列，以及h是矩阵H^u或矩阵H^c的列，其中 $h\≠h_j^c.$

图8示出创造性校正子发生器40，其除了图7以外包括用于确定地址错误421的进一步电路(其也可以是比特错误纠正器的部分)。当发生了1比特或2比特地址错误时，该电路在其输出处输出值E_a＝1。从函数上说，对于用于确定地址错误的电路421，应用下式：

其中ha是矩阵H^a的列，h是矩阵H^u，H^a，H^c的列，其中h≠ha，以及h*和h′是矩阵H^u和H^c的列，其中h*≠h′。

图9示出用于检测地址错误的图8的电路421的特定实施例。图9的电路由用于确定可能错误的地址比特a′₁，...，a′_l的l个纠正值Δa₁，...，Δa_l的l个电路

组成。携载纠正值Δa₁，...，Δa_l的电路51，...，5l的输出被导引到OR门53的输入，该OR门53在其输出处输出地址错误信号E_a。

对于i＝1，...，l，对于纠正值Δa_i，应用下式：

从而是矩阵H^a的第i列，以及h是矩阵H^u，H^a，H^c的列，其中

在图10中示出：对于i＝1，...，k，电路

的输出(其正在输出纠正信号Δu_i用于纠正比特u′_i)如何用具有k个输入的OR门61连接到纠正信号

基于信号

能够容易地确定是否在比特u′₁，...，u′_k中发生了纠正。电路i＝1，...，k的输出与OR门61的相应第i输入相连接，该OR门61在其输出处输出信号

$u_{\mathrm{korr}}^{\mathrm{OR}}=\mathrm{\Δ}{u}_1\mathrm{v\Δ}{u}_{2}v...\mathrm{v\Δ}{u}_k.$

在图11中，示出：对于i＝1，...，k，电路

的输出(其在其输出处正在输出纠正信号Δu_i用于纠正比特u′_i)如何用具有k个输入的XOR门62连接到纠正信号基于信号

能够容易地确定是否发生了比特u′₁，...，u′_k的奇数个纠正。电路i＝1，...，k的输出与XOR门62的相应第i输入相连接，该XOR门62在其输出处输出信号

$u_{\mathrm{korr}}^{\mathrm{XOR}}=\mathrm{\Δ}{u}_1\⊕\mathrm{\Δ}{u}_2\⊕...\⊕\mathrm{\Δ}{u}_k.$

在图12中，示出：对于i＝1，...，m，电路

的输出(其在它们的输出处正在输出纠正信号Δc_i用于纠正比特c′_i)如何用具有m个输入的OR门71连接到纠正信号

基于信号

能够容易地确定是否在比特c′₁，...，c′_m中真的发生了纠正。电路

i＝1，...，m的输出连接到OR门71的相应第i输入，该OR门71在其输出处输出信号

$c_{\mathrm{korr}}^{\mathrm{OR}}=\mathrm{\Δ}{c}_1\mathrm{v\Δ}{c}_{2}v...\mathrm{v\Δ}{c}_m.$

在图13中，示出：对于i＝1，...，m，电路

的输出(其在它们的输出处正在输出纠正信号Δc_i用于纠正比特c′_i)如何用具有m个输入的XOR门72连接到纠正信号

基于信号

能够容易地确定是否发生了比特c′₁，...，c′_m的奇数个纠正。电路

i＝1，...，m的输出连接到XOR门72的相应第i输入，该XOR门72在其输出处输出信号

$c_{\mathrm{korr}}^{\mathrm{XOR}}=\mathrm{\Δ}{c}_1\⊕\mathrm{\Δ}{c}_2\⊕...\⊕\mathrm{\Δ}{c}_m.$

因为缩短了所使用的BCH码，可能发生将多比特错误映射到1比特错误的校正子S(1)，其中S(1)等于未缩短BCH码的校验矩阵的列，其在约简矩阵时已被删除。当信号

和

两者均等于0时，能够容易地检测出这种状况，但是存在1比特错误的错误校正子S(1)。

现在，将以具有四个信息比特u₁，u₂，u₃，u₄、四个校验比特c₁，...，c₄以及两个地址比特a₁，a₂的未缩短汉明码的特定简单示例来描述所提出的原理。字宽度k＝4，m＝4和l＝2被有意选择为小以便能够尽可能清楚地说明原理。

未缩短汉明码的校验矩阵为：

$H=(1_{\mathrm{bin}},2_{\mathrm{bin}},3_{\mathrm{bin}},4_{\mathrm{bin}},...,{\left[15\right]}_{\mathrm{bin}})=\left(\begin{array}{cccccc}1& 0& 1& 0& ...& 1\\ 0& 1& 1& 0& ...& 1\\ 0& 0& 0& 1& ...& 1\\ 0& 0& 0& 0& ...& 1\end{array}\right).$

其前两个分量等于0，0的校验矩阵的列的集Sp⁰⁰为：

Sp⁰⁰＝{(0010)^T，(0001)^T，(0011)^T}。

其前两个分量等于0，1的校验矩阵的列的集Sp⁰¹为：

Sp⁰¹＝{(0110)^T，(0101)^T，(0111)^T，(0100)^T}。

其前两个分量等于1，0的校验矩阵的列的集Sp¹⁰为：

Sp¹⁰＝{(1010)^T，(1001)^T，(1011)^T，(1000)^T}。

其前两个分量等于1，1的校验矩阵的列的集Sp¹¹为：

Sp¹¹＝{(1110)^T，(1101)^T，(1111)^T，(1100)^T}。

从SP⁰⁰中选择两个线性无关的列，例如列(0010)^T，(0001)^T，作为(第二)子矩阵H^a的列。

从Sp¹⁰和Sp⁰¹中选择四个线性无关的列，也就是列(0100)^T，(0111)^T，(1000)^T，(1001)^T，作为(第三)子矩阵H^c的列。从Sp¹¹中选择四个列，也就是列(1100)^T，(1101)^T，(1110)^T，(1111)^T，作为(第一)子矩阵H^u的列。在前两个分量中，每个值10，01，11发生偶数次，以便下述矩阵的第一和第二分量的XOR求和等于00：

$H=(H^u,H^a,H^c)=\left(\begin{array}{cccccccccc}1& 1& 1& 1& 0& 0& 1& 0& 0& 1\\ 1& 1& 1& 1& 0& 0& 0& 1& 1& 0\\ 0& 1& 0& 1& 1& 0& 0& 0& 1& 0\\ 0& 0& 1& 1& 0& 1& 0& 0& 1& 1\end{array}\right).$

对于校正子S＝S₁，S₂，S₃，S₄，得到：

S＝H·(u，a，c)^T

S₁＝u₁+u₂+u₃+u₄+c₁+c₄

S₂＝u₁+u₂+u₃+u₄+c₂+c₃

S₃＝u₂+u₄+a₁+c₃

S₄＝u₃+u₄+a₂+c₃+c₄。

对于根据方程(7)确定的二维二进制向量a′₁，a′₂，得到下式：

并且因此，

${\left(0010\right)}^T=\left(\begin{array}{cc}0& 0\\ 0& 0\\ 1& 0\\ 0& 1\end{array}\right)\·{(a_1^{\′},a_2^{\′})}^T$

其中解为a′₁＝1且a′₂＝0。

因为a′₂＝0，恒定地设置a₂＝1，这导致以下方程：

S₁＝u₁+u₂+u₃+u₄+c₁+c₄

S₂＝u₁+u₂+u₃+u₄+c₂+c₃

S₃＝u₂+u₄+a₁+c₃

S₄＝u₃+u₄+1+c₃+c₄

其在逻辑上描述了根据所述原理的校正子发生器，其实现可以例如利用市场上可买到的合成工具来实现。

可用地址这里仅仅是地址a₁，a₂＝0，1且a₁，a₂＝1，1。向量(0000a₁a₂0000)的校正子是S＝(00a₁1)，以及因此不等于0。向量(1111a₁，a₂1111)的校正子等于

以及因此不等于0。因此，向量(0000a₁，a₂0000)和(1111a₁，a₂1111)绝不是码向量。

向量0000a₁，a₂0100将被认为在存储器中存储的比特中具有1的向量的示例。相关联的校正子是S(10a₁1)。其具有至少两个1。通过校验所有可能的1比特错误，更容易确认没有1比特错误能够将向量0000a₁，a₂0100修正为具有错误校正子S＝0的码字。

相应的阐述适用于在比特u₁，u₂，u₃，u₄ c₁，c₂，c₃，c₄中具有恰好一个1的所有向量。用于确定纠正值的电路的示例

在图14a-14i中示出。将值S＝(S₁，S₂，S₃，S₄)插入到纠正电路 $K_1^{u}81,K_2^{u}82,K_3^{u}83,K_4^{u}84,K_1^{a}85,K_1^{c}86,K_2^{c}87,K_3^{c}88,K_4^{c}89$ 中。

恰好在S＝1100时，纠正电路

输出纠正值Δu₁＝1。

恰好在S＝1110时，纠正电路输出纠正值Δu₂＝1。

恰好在S＝1101时，纠正电路

输出纠正值Δu₃＝1。

恰好在S＝1111时，纠正电路

输出纠正值Δu₄＝1。

恰好在S＝0010时，纠正电路

输出纠正值Δa₁＝1。

恰好在S＝1000时，纠正电路输出纠正值Δc₁＝1。

恰好在S＝0100时，纠正电路

输出纠正值Δc₂＝1。

恰好在S＝0111时，纠正电路

输出纠正值Δc₃＝1。

恰好在S＝1001时，纠正电路

输出纠正值Δc₄＝1。

当比特u＝u₁，...，u_k由K个有效载荷数据和从其得出的q个比特组成时，所示出的原理也是适用的。然后对于k＝K+q，应用下式：

u₁，...，u_k，＝u₁，...，u_K，w₁，...，w_q。

比特w₁，...，w_q也能够称为内校验比特，以及这些比特作为用下式根据比特u₁，...，u_K确定的内码的校验比特：

w₁＝f₁(u₁，...，u_K)，

w₂＝f₂(u₁，...，u_K)，

.

.

.

w_q＝f_q(u₁，...，u_K)。

从而f_l，...，f_q是K位布尔函数，且应用k＝K+q。如果布尔函数f_l，...，f_q是线性的，则内码是线性的。如果这些函数中的至少一个是非线性的，则码是非线性的。

例如，用缩短BCH码来纠正比特u₁，...，u_k，＝u₁，...，u_K，w₁，...，w_q，该缩短BCH码通过使用其校验比特c_l，...，c_m来纠正2比特错误。为了获得在比特u_l，...，u_k中的错误的错误检测的尤其高概率，在用BCH码进行的可能的错误纠正之后，能够通过使用内码的校验比特来执行在比特u_l，...，u_k中的错误检测，而无需增加外码的校验比特的数量。

作为示例，可以使用在文档DE 10 2006 005 836或“

M.，Otcheretny，V.，Sogomonyan，E.and Marienfeld，D..：New Methods ofConcurrent Checking，Springer Verlag 2008，p.49-53”中描述的非线性码，其中这里用下式来确定两个内部校验比特：

$w_1=u_1{u}_2\⊕u_3{u}_4\⊕...\⊕u_{K-1}{u}_K$

以及

不同时损坏所有比特u_l，...，u_k的任何任意错误然后能够至少以1/2的概率有利地检测出，例如如在“

M.，Otcheretny，V.，Sogomonyan，E.and Marienfeld，D..：New Methods of ConcurrentChecking，Springer Verlag 2008，p.49-53”中所描述的。也有可能将地址比特包括到内码的校验比特的确定中。例如，w₁和w₂能够确定为：

以及

也有可能比特w_l，...，w_q仅仅依赖于地址比特a₁，...，a_l而不依赖于比特u_l，...，u_k。例如，比特w₁，w₂能够用下式来确定：

w₁w₂＝(a₁+2a₂+...+2^l-1a_l)mod3

通过使用所提出的原理，可以启用用于1比特和2比特错误的错误纠正电路，其中地址比特被整合到错误检测中，其中也可以检测出错误全0和全1作为在任何地址值中的错误。

进一步地，所述原理可以使得能够在任何地址下写入任何数据，尤其还将值(0，...，0)，(1，...，1)写入到所有数据比特中而不让所有存储器单元被0(1)所占据，以便全1(全0)在所有存储器单元中在任何地址下均不是有效码字。

同样地，电路可以使得能够将每个1比特错误与错误“全1”和“全0”区别开，这是有利的。因此，在可纠正的1比特错误与错误“全0”或“全1”混合起来的情况下从存储器读出字的情况可能不是如此。

在下文中，之前描述的非常详细的示例以还指示可选或附加特征中的一些的更一般措辞进行解释。

具有一种用于生成码C的m位校正子S＝(S_l，...，S_m)的电路，其中所述码C纠正长度为n的码字的至少1比特错误，该校正子具有校验矩阵H用于纠正在可寻址的存储器中存储的比特的错误。存在第一组k比特u＝u₁，...，u_k，第二组l比特a＝a₁，...，a_l，以及第三组m比特c＝c_l，...，c_m，且第一组k比特和第三组m比特被存储在可寻址的存储器中地址a下。在没有错误的情况下，根据比特u＝u₁，...，u_k和a＝a₁，...，a_l通过XOR连接来逻辑上得出比特c＝c_l，...，c_m，n＝k+l+m，其中电路具有n个输入，其中应用比特u₁，...，u_k，a₁，...，a_l，c_l，...，c_m，其中当应用地址a₁，...，a_l时从存储器输出比特u₁，...，u_k，c_l，...，c_m，以及错误校正子S＝S_l，...，S_m的值用下式确定：

S＝H·(u，a，c)^T

以及(u，a，c)^T是行向量(u，a，c)和校验矩阵H的转置列向量。

校验矩阵H由三个子矩阵H^u，H^a，H^c组成，其中子矩阵H^u由H的前k个列组成，子矩阵H^a由H的接着l个列组成，以及子矩阵H^c由H的剩余m个列组成，以便应用

H＝(H^u，H^a，H^c)。

进一步地，具有每个不等于[0，0]的、H^u和H^c的列的第一预定分量和第二预定分量，且使得H^u的这些列和H^c的这些列的这些第一预定分量的逐分量的XOR求和以及H^u和H^c的这些列的第二预定分量的逐分量的XOR求和每个等于0。

H^a的列的第一预定分量的值和第二预定分量的值每个等于[0，0]。

矩阵H^a的l个列是线性无关的。

矩阵H^c的m个列是线性无关的。

进一步地，具有比特位置r，1≤r≤l，使得应用

其中

a′₁，...，a′_r-1，a′_r+1，...，a′_l∈{0，1}

其中m+l+k≤2^m-1且l≤m-2。

根据一方面，每个具有m个输入以及用于生成纠正值Δu₁，...，Δu_k以与从存储器读出的比特u_l，...，u_k进行XOR连接的输出的k个纠正电路在输出错误校正子S＝S_l，...，S_m的m个分量之前，被同时连接到所提及的电路的m个输出。

进一步地，当C是1比特错误纠正码时，纠正电路

在1比特错误或没有错误的情况下对于j＝l，...，k实现m位布尔函数

其中

其中

是子矩阵H^u的第j列。

备选地或者附加地，当C是1比特错误和2比特错误纠正码时，纠正电路

在1比特错误或2比特错误或没有错误的情况下对于j＝1，..，k实现m位布尔函数

其中

其中

是H^u的第j列，以及h是H^u或H^c的任意列。

根据另一方面，电路被配置为使得当a₁，a₂，...，a_r-1，...，a_l＝0，...，0且当

a₁，a₂，...，a_r-1，a_r+1...，a_l＝a′₁，a′₂，...，a′_r-1，a′_r+1...，a′_l时将逻辑上第r地址比特a_r设置为1，

其中确定

a′₁，a′₂，...，a′_r-1，a′_r+1...，a′_l

使得应用

进一步地，其可以配置为使得a_r恒定地设置为1。

根据进一步方面，存在具有k+m个输入和用于检测存储器单元的分配全0的输出的进一步子电路F_o，实现(k+m)位布尔函数F₀(u，c)，对其应用下式：

根据一方面，存在具有k+m个输入和用于检测存储器单元的分配全1的输出的进一步子电路F₁，实现(k+m)位布尔函数F₁(u，c)，对其应用下式：

F₁(u，c)＝u₁∧u₂∧...∧u_k∧c₁∧...∧c_m。

进一步地，校验矩阵H可以用行

来补充。

根据另一方面，具有校验矩阵H的列的q个分量i₁，i₂，...，i_q，以便对于校验矩阵H的每个列h来说，这些分量的值的XOR求和每个等于1。

另外，可以存在电路构件，该电路构件具有：q个输入；以及输出，用于形成错误校正子的q个分量s_i1，...，s_iq的XOR求和以形成奇偶性P，

$P=s_{i1}\⊕...\⊕s_{\mathrm{iq}}.$

根据一方面，可以存在用于地址错误检测(相同比特值检测)的进一步子电路，其在地址错误的情况下在其输出处输出错误信号。

进一步地，在码C是1比特错误检测码的情况下用于地址错误检测的子电路可以在1比特错误或没有错误的情况下输出值E^a(S)，其中

其中h^a是子矩阵H^a的任意列。

另外，在码C是1比特错误和2比特错误纠正码的情况下用于地址错误检测的子电路可以在1比特错误、2比特错误或没有错误的情况下输出值E_a(S)，其中

其中h^a是矩阵H^a的任意列，h是矩阵H^u，H^a，H^c的任意列，其中h≠h^a。

根据另一方面，存在l个具有m个输入和一个输出的另外纠正电路以便对于j＝1，...，l，纠正电路

对于C是1比特错误纠正码的情况而言实现1位布尔函数对其应用下式：

其中

是校验矩阵H^a的第j列，以及H是矩阵H^u和H^c的任意列，其中 $h^{\′}\≠h_j^a.$

根据进一步方面，存在l个具有m个输入和一个输出的另外纠正电路以便对于j＝1，...，l，纠正电路

对于C是1比特错误和2比特错误纠正码的情况而言实现1位布尔函数且

其中

是H^a的校验矩阵的第j列，以及h是矩阵H^u和H^c的任意列，其中

另外，可以将纠正电路的l个输出导引到具有l个输入和一个输出的电路的输入中，实现其输入的逻辑OR连接。

根据一方面，存在m个具有m个输入和一个输出的另外纠正电路

其中在C是1比特错误纠正码的情况下，对于j＝l，...，m，纠正电路实现m位布尔函数

对于其来说在1比特错误或没有错误的情况下应用下式：

以及h^c是子矩阵K^c的第j列。

根据另一方面，存在m个具有m个输入和一个输出的另外纠正电路

其中在C是1比特和2比特错误纠正码的情况下，对于j＝l，...，m，纠正电路

实现m位布尔函数

对其来说在1比特错误、2比特错误或没有错误的情况下应用下式：

其中

是子矩阵H^c的小第j列，以及h是子矩阵H^u或H^c的任意列，其中

根据进一步方面，纠正电路

的k个输出被导引到具有k个输入和一个输出的电路的输入中，实现其输入的逻辑OR连接。

根据备选方面，纠正电路

的m个输出被导引到具有k个输入和输出的电路的输入中，实现其输入的逻辑XOR连接。

进一步地，纠正电路

的m个输出可以被导引到具有m个输入和一个输出的电路的输入中，实现其输入的逻辑OR连接。

另外，纠正电路

的m个输出可以被导引到具有m个输入和一个输出的电路的输入中，实现其输入的逻辑XOR连接。

根据一方面，存储在存储器中的比特u_k，...，u_k-v用v+1个电路f_k，f_k-1，...，f_k-v从存储在存储器中的比特u₁，...，u_k-v-1以及地址比特a₁，...，a_l来确定，所述v+1个电路每个具有k-v+1个输入和一个输出，实现(k-v+1)位布尔函数

u_k＝f_k(u₁，...，u_k-v-1，a₁，...，a_l)，

.

.

.

u_k-v＝f_k-v(u₁，...，u_k-v-1，a₁，...，a₁)。

另外，布尔函数f_k，...，f_k-v可以不依赖于地址比特a₁，...，a_l。

进一步地，布尔函数f_k，...，f_k-v可以不依赖于比特u₁，...u_k-v-1。

另外，布尔函数f_k，...，f_k-v中的至少一个可以是非线性的。

进一步地，v可以等于1。

另外，f_k可以用下式定义：

以及可选地，f_k-1可以用下式定义：

根据一方面，未缩短BCH码的校验矩阵H_unverk具有如下形式：

$H_{\mathrm{unverk}}=\left(\begin{array}{cccccc}{\mathrm{\α}}^{2^M-2}& ...& {\mathrm{\α}}^i& ...& {\mathrm{\α}}^1& {\mathrm{\α}}^0\\ {\mathrm{\α}}^{3\·(2^M-2)}& ...& {\mathrm{\α}}^{3\·i}& ...& {\mathrm{\α}}^{3\·1}& {\mathrm{\α}}^0\end{array}\right)$

以及相应的指数j将通过α^j对2^M-1取模来解析。

根据另一个方面，纠正电路

至少部分地一起实现，纠正电路

和至少部分地一起实现，和/或纠正电路

和

至少部分地一起实现。

根据本发明的一些实施例涉及一种用于纠正在编码比特序列中的至少单比特错误的设备，其包括用于确定错误校正子的装置和用于纠正比特错误的装置。用于确定错误校正子的装置可以确定通过将校验矩阵与编码比特序列相乘而得出的编码比特序列的错误校正子。校验矩阵包括第一子矩阵、第二子矩阵和第三子矩阵，每个子矩阵包括多条线，每条线包括多个二进制分量。第一子矩阵的每条线的至少第一预定分量或第二预定分量包括第一比特值。进一步地，第二子矩阵包括彼此线性无关的线。第二子矩阵的每条线的第一预定分量和第二预定分量包括相同的第二比特值。第三子矩阵包括彼此线性无关的线，且第三子矩阵的每条线的第一预定分量或第二预定分量包括第一比特值。进一步地，如果第一比特值等于1，则子矩阵和第三子矩阵的所有线的第一预定分量的XOR求和等于第二比特值，以及第一子矩阵和第三子矩阵的所有线的第二预定分量的XOR求和等于第二比特值；如果第一比特值等于0，则第一子矩阵和第三子矩阵的所有线的第一预定分量的XNOR求和等于第二比特值，以及第一子矩阵和第三子矩阵的所有线的第二预定分量的XNOR求和等于第二比特值。另外，将校验矩阵与测试向量相乘的结果等于将第二子矩阵与结果向量相乘的结果，其中结果向量的至少一个分量包括第二比特值。用于纠正比特错误的装置可以基于所确定的编码比特序列的错误校正子来纠正在该编码比特序列中的比特错误。

根据本发明的一些进一步实施例可以涉及一种用于对有错误的编码比特序列进行解码的解码器1500，如图15中所示。解码器1500可以包括用于根据上述原理来纠正在编码比特序列中的比特错误的设备以及解码单元1510。解码单元1510可以对由用于纠正在编码比特序列中的比特错误的设备提供的纠正后的比特序列122进行解码，以获得解码后的比特序列1512。

图16示出根据本发明的实施例的用于纠正在编码比特序列中的至少单比特错误的方法1600的流程图。方法1600包括确定1610可通过将校验矩阵与编码比特序列相乘而得出的该编码比特序列的错误校正子。校验矩阵包括第一子矩阵、第二子矩阵和第三子矩阵，每个子矩阵包括多条线，每条线包括多个二进制分量。进一步地，第一子矩阵的每条线的至少第一预定分量或第二预定分量包括第一比特值。第二子矩阵包括彼此线性无关的线，以及第二子矩阵的每条线的第一预定分量和第二预定分量包括第二比特值。第三子矩阵包括彼此线性无关的线，且第三子矩阵的每条线的第一预定分量或第二预定分量包括第一比特值。进一步地，如果第一比特值等于1，则第一子矩阵和第三子矩阵的所有线的第一预定分量的XOR求和等于第二比特值，以及第一子矩阵和第三子矩阵的所有线的第二预定分量的XOR求和等于第二比特值；如果第一比特值等于0，则第一子矩阵和第三子矩阵的所有线的第一预定分量的XNOR求和等于第二比特值，以及第一子矩阵和第三子矩阵的所有线的第二预定分量的XNOR求和等于第二比特值。另外，将校验矩阵与测试向量相乘的结果等于将第二子矩阵与结果向量相乘的结果，其中结果向量的至少一个分量包括第二比特值。进一步地，所述方法1600包括基于所确定的编码比特序列的错误校正子来纠正1620在该编码比特序列中的比特错误。

另外，方法1600可以包括表示上述所提出的原理的一个或多个可选方面的进一步步骤。

虽然所述原理的一些方面已在设备的背景下进行了描述，但是显然，这些方面也表示对应方法的描述，其中块或装置对应于方法步骤或方法步骤的特征。类似地，在方法步骤的背景下描述的方面也表示对应设备的对应块或项或特征的描述。

根据某些实现要求，本发明的实施例可以在硬件中或在软件中实现。该实现能够使用上面存储有电子可读控制信号的数字存储介质来执行，所述数字存储介质例如软盘、DVD、蓝光光盘、CD、ROM、PROM、EPROM、EEPROM或闪速存储器，其与可编程计算机系统协作(或能够与之协作)以便执行相应的方法。因此，数字存储介质可以是计算机可读的。

根据本发明的一些实施例包括具有电子可读控制信号的数据载体，其能够与可编程计算机系统协作以便执行本文中描述的方法之一。

通常，本发明的实施例能够被实现为具有程序代码的计算机程序产品，当计算机程序产品在计算机上运行时该程序代码可操作用于执行方法之一。程序代码例如可以存储在非暂时可机读载体诸如盘或其他介质上。

其他实施例包括存储在可机读载体上的、用于执行本文中描述的方法之一的计算机程序。

换句话说，因此，创造性方法的实施例是计算机程序，该计算机程序具有用于在该计算机程序在计算机上运行时执行本文中描述的方法之一的程序代码。

因此，创造性方法的进一步实施例是非暂时数据载体(或数字存储介质或计算机可读介质)，其包括记录于其上的用于执行本文中描述的方法之一的计算机程序。

因此，创造性方法的进一步实施例是表示用于执行本文中描述的方法之一的计算机程序的数据流或信号序列。该数据流或信号序列可以例如被配置为经由数据通信连接例如经由因特网来传输。

进一步实施例包括被配置为或适于执行本文中描述的方法之一的处理装置，例如计算机或可编程逻辑装置。

进一步实施例包括计算机，该计算机上安装有用于执行本文中描述的方法之一的计算机程序。

在一些实施例中，可编程逻辑装置(例如现场可编程门阵列)可以用于执行本文中描述的方法的功能的一些或全部。在一些实施例中，现场可编程门阵列可以与微处理器协作以便执行本文中描述的方法之一。一般地，方法优选用任何硬件设备来执行。

上述实施例仅仅说明了本发明的原理。要理解，本文中描述的布置和细节的修正和变型对于本领域技术人员来说将是显而易见的。因此，意图仅仅由待决的专利权利要求的范围来限定，而不是由经由本文中的实施例的描述和解释所呈现的特定细节来限定。

Claims (21)

1.一种用于纠正在编码比特序列中的至少单比特错误的设备，所述设备包括：

错误校正子发生器，配置为确定编码比特序列的错误校正子，其中所述错误校正子通过将校验矩阵(H)与编码比特序列相乘来得出，

其中所述校验矩阵(H)包括第一子矩阵(H^u)、第二子矩阵(H^a)和第三子矩阵(H^c)，其中每个子矩阵包括多条线，其中每条线包括多个二进制分量，

其中第一子矩阵(H^u)的每条线的至少第一预定分量或第二预定分量包括第一比特值，

其中第二子矩阵(H^a)包括彼此线性无关的线，其中第二子矩阵(H^a)的每条线的第一预定分量和第二预定分量包括相同的第二比特值，

其中第三子矩阵(H^c)包括彼此线性无关的线，其中第三子矩阵(H^c)的每条线的第一预定分量或第二预定分量包括第一比特值，

其中如果第一比特值等于1，则第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第一预定分量的XOR求和等于第二比特值，以及第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第二预定分量的XOR求和等于第二比特值；或者，如果第一比特值等于0，则第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第一预定分量的XNOR求和等于第二比特值，以及第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第二预定分量的XNOR求和等于第二比特值，

其中将校验矩阵(H)与测试向量相乘的结果等于将第二子矩阵与结果向量相乘的结果，其中结果向量的至少一个分量包括第二比特值；以及

比特错误纠正器，配置为基于所确定的编码比特序列的错误校正子来纠正在该编码比特序列中的比特错误。

2.根据权利要求1的设备，其中测试向量中的与第一子矩阵(H^u)和第三子矩阵(H^c)的线的分量相乘的每个分量包括第一比特值，以及其中测试向量中的与第二子矩阵(H^a)的线的分量相乘的每个分量包括第二比特值。

3.根据权利要求1的设备，其中第一子矩阵(H^u)的线全部不同于第三子矩阵(H^c)的线。

4.根据权利要求1的设备，其中编码比特序列的错误校正子基于将第一子矩阵(H^u)与编码比特序列的第一组比特相乘、将第二子矩阵(H^a)与编码比特序列的第二组比特相乘、以及将第三子矩阵(H^c)与编码比特序列的第三组比特相乘来得出。

5.根据权利要求4的设备，其中第一组比特表示信息比特，第二组比特表示地址比特，以及第三组比特表示校验比特。

6.根据权利要求5的设备，包括可寻址存储器，其中编码比特序列的至少第一组比特和第三组比特被存储在用第二组比特指示的存储器单元的地址处。

7.根据权利要求4的设备，其中第一组比特中的至少单比特依赖于第二组比特中的至少一比特。

8.根据权利要求4的设备，其中与包括第二比特值的结果向量的所述至少一个分量相关联的、第二组比特中的一比特包括第一比特值。

9.根据权利要求4的设备，还包括：相同的比特值检测器，配置为提供信号，所述信号指示编码比特序列的第一组比特的所有比特和第三组比特的所有比特是否包括相同的比特值。

10.根据权利要求4的设备，其中编码比特序列的第二组比特的比特数小于或等于编码比特序列的第三组比特的比特数减2。

11.根据权利要求1的设备，其中校验矩阵(H)的每条线的预定多个分量的XOR求和等于相同的比特值。

12.根据权利要求1的设备，其中第一子矩阵(H^u)、第二子矩阵(H^a)和第三子矩阵(H^c)的每条线是相应子矩阵的一列，第一子矩阵(H^u)、第二子矩阵(H^a)和第三子矩阵(H^c)的线的第一预定分量表示校验矩阵(H)的一行，以及第一子矩阵(H^u)、第二子矩阵(H^a)和第三子矩阵(H^c)的线的第二预定分量表示校验矩阵(H)的另一行，或者其中第一子矩阵(H^u)、第二子矩阵(H^a)和第三子矩阵(H^c)的每条线是相应子矩阵的一行，第一子矩阵(H^u)、第二子矩阵(H^a)和第三子矩阵(H^c)的线的第一预定分量表示校验矩阵(H)的一列，以及第一子矩阵(H^u)、第二子矩阵(H^a)和第三子矩阵(H^c)的线的第二预定分量表示校验矩阵(H)的另一列。

13.根据权利要求1的设备，其中错误校正子发生器配置为通过将校验矩阵(H)与编码比特序列相乘来确定所述错误校正子。

14.根据权利要求1的设备，其中错误校正子发生器和比特错误纠正器被至少部分地一起实现。

15.根据权利要求1的设备，其中校验矩阵(H)的所有线的预定相同分量包括相同的比特值。

16.根据权利要求1的设备，其中校验矩阵(H)以分离形式来表示。

17.根据权利要求1的设备，其中校验矩阵(H)是缩短汉明码、缩短萧氏码或缩短BCH码的校验矩阵(H)。

18.根据权利要求1的设备，还包括：解码单元，配置为对来自比特错误纠正器的纠正后的比特序列进行解码。

19.一种用于纠正在编码比特序列中的至少单比特错误的设备，所述设备包括：

用于确定编码比特序列的错误校正子的装置，其中所述错误校正子通过将校验矩阵(H)与编码比特序列相乘来得出，

其中所述校验矩阵(H)包括第一子矩阵(H^u)、第二子矩阵(H^a)和第三子矩阵(H^c)，其中每个子矩阵包括多条线，其中每条线包括多个二进制分量，

其中第一子矩阵(H^u)的每条线的至少第一预定分量或第二预定分量包括第一比特值，

其中第二子矩阵包括彼此线性无关的线，其中第二子矩阵的每条线的第一预定分量和第二预定分量包括相同的第二比特值，

其中第三子矩阵(H^c)包括彼此线性无关的线，其中第三子矩阵(H^c)的每条线的第一预定分量或第二预定分量包括第一比特值，

其中如果第一比特值等于1，则第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第一预定分量的XOR求和等于第二比特值，以及第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第二预定分量的XOR求和等于第二比特值；或者，如果第一比特值等于0，则第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第一预定分量的XNOR求和等于第二比特值，以及第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第二预定分量的XNOR求和等于第二比特值，

其中将校验矩阵(H)与测试向量相乘的结果等于将第二子矩阵与结果向量相乘的结果，其中结果向量的至少一个分量包括第二比特值；以及

用于基于所确定的编码比特序列的错误校正子来纠正在该编码比特序列中的比特错误的装置。

20.一种用于生成用于纠正长度为n的码字的至少1比特错误的码C的m位校正子S＝(S_l，...，S_m)的电路，所述校正子具有校验矩阵H用于纠正在可寻址存储器中存储的比特的错误，其中存在第一组k比特u＝u₁，...，u_k、第二组l比特a＝a₁，...，a_l以及第三组m比特c＝c_l，...，c_m，以及第一组k比特和第三组m比特被存储在可寻址存储器中地址a下，其中在没有错误的情况下，从比特u＝u₁，...，u_k和a＝a₁，...，a_l通过XOR连接来逻辑上得出比特c＝c_l，...，c_m，n＝k+l+m，其中所述电路具有n个输入，在该n个输入处施加比特u₁，...，u_k，a₁，...，a_l，c_l，...，c_m，其中当施加地址a₁，...，a_l时从存储器输出比特u₁，...，u_k，c_l，...，c_m，以及错误校正子S＝S_l，...，S_m的值用下式来确定：

S＝H·(u，a，c)^T

且(u，a，c)^T是行向量(u，a，c)和校验矩阵H的转置列向量，

其中校验矩阵H由三个子矩阵H^u，H^a，H^c组成，其中子矩阵H^u由H的前k个列组成，子矩阵H^a由H的接着l个列组成，以及子矩阵H^c由H的剩余m个列组成，以便应用下式：

H＝(H^u，H^a，H^c)，

其中具有每个不等于[0，0]的、H^u和H^c的列的第一预定分量和第二预定分量，且使得H^u的这些列和H^c的这些列的这些第一预定分量的逐分量的XOR求和以及H^u和H^c的这些列的第二预定分量的逐分量的XOR求和每个等于0，

其中H^a的列的第一预定分量的值和第二预定分量的值每个等于[0，0]，

其中矩阵H^a的l个列是线性无关的，

其中矩阵H^c的m个列是线性无关的，

其中具有比特位置r，1≤r≤l，使得应用下式：

其中

a′₁，...，a′_r-1，a′_r+1，...，a′_l∈{0，1}

其中m+l+k≤2^m-1且l≤m-2。

21.一种用于纠正在编码比特序列中的至少单比特错误的方法，所述方法包括：

确定编码比特序列的错误校正子，其中所述错误校正子通过将校验矩阵(H)与编码比特序列相乘来得出，

其中所述校验矩阵(H)包括第一子矩阵(H^u)、第二子矩阵(H^a)和第三子矩阵(H^c)，其中每个子矩阵包括多条线，其中每条线包括多个二进制分量，

其中第一子矩阵(H^u)的每条线的至少第一预定分量或第二预定分量包括第一比特值，

其中第二子矩阵包括彼此线性无关的线，其中第二子矩阵的每条线的第一预定分量和第二预定分量包括相同的第二比特值，

其中第三子矩阵(H^c)包括彼此线性无关的线，其中第三子矩阵(H^c)的每条线的第一预定分量或第二预定分量包括第一比特值，

其中如果第一比特值等于1，则第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第一预定分量的XOR求和等于第二比特值，以及第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第二预定分量的XOR求和等于第二比特值；或者，如果第一比特值等于0，则第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第一预定分量的XNOR求和等于第二比特值，以及第一子矩阵(H^u)和第三子矩阵(H^c)的所有线的第二预定分量的XNOR求和等于第二比特值，

其中将校验矩阵(H)与测试向量相乘的结果等于将第二子矩阵与结果向量相乘的结果，其中结果向量的至少一个分量包括第二比特值；以及

基于所确定的编码比特序列的错误校正子来纠正在该编码比特序列中的比特错误。

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