DE102013112749A1

DE102013112749A1 - Anordnung und Verfahren zur Analog-Digital-Wandlung

Info

Publication number: DE102013112749A1
Application number: DE102013112749.5A
Authority: DE
Inventors: Christian Mayr; Johannes Partzsch
Original assignee: Technische Universitaet Dresden
Current assignee: Technische Universitaet Dresden
Priority date: 2013-11-19
Filing date: 2013-11-19
Publication date: 2015-05-21

Abstract

Der Erfindung, welche eine Anordnung und ein Verfahren zur Analog-Digital-Wandlung betrifft, liegt die Aufgabe zugrunde, ein Verfahren und eine zugehörige Schaltungsanordnung anzugeben, womit eine Wandlung einer oder mehrerer Eingangsspannungen mittels einer einstellbaren oder auswählbaren Wandlerkennlinie erreicht und der Einfluss von Fertigungstoleranzen oder alterungsbedingter Veränderungen innerhalb der analogen Grundbestandteile verringert wird. Diese Aufgabe wird anordnungsseitig dadurch gelöst, dass der erste Eingang mit einer ersten und einer zweiten Eingangs-Wandlerstufe verbunden ist, dass die Ausgänge der Wandlerstufen jeweils mit einem Eingang einer nachgeschalteten Pulsregistrierungsanordnung verbunden sind, dass die Ausgänge der Pulsregistrierungsanordnung mit je einem Eingang eines Zählers oder Flankendetektors verbunden sind, dass die Ausgänge der Zähler oder Flankendetektoren mit einer gemeinsamen Summationsstufe verbunden sind, dass der Ausgang der Summationsstufe mit einem Eingang eines Filters verbunden ist und dass der Ausgang des Filters mit dem ersten Ausgang der Analog-Digital-Wandleranordnung verbunden ist.

Description

Die Erfindung betrifft eine Anordnung zur Analog-Digital-Wandlung, welche mindestens einen ersten Eingang zum Anlegen einer ersten zu wandelnden Eingangsspannung (V_in) und einen ersten Ausgang zur Ausgabe eines ersten Digitalwerts, welcher der angelegte Eingangsspannung (V_in) in einer digitaler Form entspricht, aufweist.
Die Erfindung betrifft auch ein Verfahren zur Analog-Digital-Wandlung, bei welchem ein analoger Eingangsspannungswert in eine digitale Repräsentation dieses Eingangsspannungswerts gewandelt und ausgegeben wird.
Die vorliegende Erfindung dient der Wandlung von analogen Eingangssignalen in digitale Repräsentationen, der sogenannten Analog-Digital-Wandlung (A/D-Wandler).
Eine Notwendigkeit einer Analog-Digital-Wandlung besteht in einer Vielzahl von elektronischen Geräten. Dies betrifft vorrangig Geräte der Kommunikations- und Unterhaltungselektronik wie beispielsweise Mobiltelefone, Digitalkameras, oder Camcordern. Weitere Einsatzgebiete sind die Messwerterfassung in industriellen Anwendungen, Maschinen und in technischen Alltagsgegenständen wie Autos oder Haushaltsgeräten und vielen mehr.
Es gibt eine große Bandbreite an integrierten A/D-Wandlern, beispielsweise umgesetzt in einer CMOS-Technologie, die verschiedenste technische Anforderungen und Charakteristiken erfüllen. Die überwiegende Mehrheit ist in klassischer analoger Schaltungstechnik aufgebaut.
Die Grundelemente dabei sind kapazitive und resistive Rechenschaltungen, Integratoren, Schwellwertschalter und digitale Auswertelogik. Stichworte für die diesbezüglichen Wandlerarchitekturen sind etwa SAR, Flash, Slope, Pipeline oder Delta-Sigma. Einzelne Arbeiten verwenden ebenfalls neuronale Netze für die A/D-Wandlung, wie beispielsweise B. Watson, „Analog to digital conversion using recurrent neural networks“, US-Patent US 7 345 604 B2 , 2008 (2), W. Stryjewski, „Multiple neural network analog to digital converter for processing multiple samples“, US-Patent US 5 479 169 A , 1995 (3) oder R. Sarpeshkar, „Current-mode spike-based analog-to-digital conversion”, US-Patent US 6 262 678 B1 , 2001 (4).
Die aus dem Stand der Technik bekannten klassischen Wandler bestehen aus hochkomplexen Einzelbaugruppen mit maßgeschneiderter Funktionalität. Wenn eine Einzelbaugruppe von einer Idealkennlinie/-funktion abweicht, werden die Wandlerergebnisse signifikant negativ beeinflusst. Ein derartiger Einfluss ist beispielsweise in M. Marijan and Z. Ignjatovic, „Code division parallel delta-sigma AD converter with probabilistic iterative decoding", in Proceedings of 2010 IEEE International Symposium on Circuits and Systems (ISCAS), 2010, pp. 4025–4028 (5) beschrieben.
Insbesondere die gleichzeitige A/D-Wandlung und Signalverarbeitung wurde bisher in separaten Baugruppen abgehandelt, wie aus C. Reddy and Y. Vadapalli, „Analog frontend for ccd/cis sensor“, US-Patentanmeldung US 2013/0 069 808 A1 , 2013 (6) bekannt ist.
Eine Kennlinienanpassung, beispielsweise von einer linearen auf eine logarithmische Wandlercharakteristik, zur Laufzeit ist nur mit großem Aufwand möglich. Die gleichzeitige Verarbeitung mehrerer Eingangssignale (z. B. Kombination von Sensorinformationen) wurde bisher nur für maßgeschneiderte Einzellösungen gezeigt.
In (3) wird mit nicht-dynamischen Neuronen ein Wandler vergleichbar mit konventionellen SAR- und Flash-Wandlern aufgebaut.
In (4) wird mittels dynamischer Neuronen ein Wandler vergleichbar mit konventionellen Slope-Wandlern aufgebaut. Die oben erwähnten Nachteile für konventionelle Wandler treffen damit auf diese beiden Prinzipien ebenfalls zu.
In (2) wird ein einstufiges Netzwerk aus dynamischen Neuronen in einer Rückkopplung vergleichbar mit konventionellen Delta-Sigma-Modulatoren (5) betrieben. Diese Struktur ermöglicht keine Anpassung der Wandlerkennlinie und auch keine gleichzeitige Verarbeitung mehrerer Eingangssignale.
Der Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren und eine zugehörige Schaltungsanordnung zur Analog-Digital-Wandlung anzugeben, womit eine Wandlung einer oder mehrerer Eingangsspannungen mittels einer einstellbaren oder auswählbaren Wandlerkennlinie erreicht und der Einfluss von Fertigungstoleranzen oder alterungsbedingter Veränderungen innerhalb der analogen Grundbestandteile verringert wird.
Es sollen analoge Eingangssignale vorzugsweise in einem integrierten Schaltkreis in digitale Repräsentationen gewandelt werden. Insbesondere soll dabei in den Wandlervorgang eine Signalverarbeitung, etwa Vorverstärkung oder eine konfigurierbare Wandlerkennlinie integriert sein. Der Wandler soll mehrere Eingangssignale gleichzeitig verarbeiten können und zwischen diesen mathematische Querbezüge herstellen können. Bekannt ist dies unter dem Stichwort „Sensor Fusion“, beschrieben beispielsweise in C. Toumazou and A. Burdett, „Hybrid digital/analog processing circuit“, US-Patent US 6 954 163 B2 , 2005 (7).
Der Wandler soll aus sehr einfachen analogen Grundbestandteilen bestehen und einen hohen digitalen Schaltungsanteil beinhalten, um die Designzeit kurz zu halten. Ähnliche analoge Grundbestandteile sollen mit möglichst wenigen Änderungen im gesamten Wandler eigesetzt werden. Fertigungstoleranzen oder Alterung der analogen Grundbestandteile sollen möglichst wenig Einfluss auf die Gesamtfunktionalität haben. Die Charakteristiken des Wandlers (Wandlerrate, Auflösung, ...) sollen durch möglichst einfache Parameteranpassung während des Designs oder idealerweise zur Laufzeit angepasst werden können.
Gemäß der Erfindung wird die Aufgabe bei einer Anordnung zur Analog-Digital-Wandlung der eingangs genannten Art dadurch gelöst, dass der erste Eingang mit einer ersten und einer zweiten Eingangs-Wandlerstufe verbunden ist, dass die Ausgänge der Wandlerstufen jeweils mit einem Eingang einer nachgeschalteten Pulsregistrierungsanordnung verbunden sind, dass die Ausgänge der Pulsregistrierungsanordnung mit je einem Eingang eines Zählers oder Flankendetektors verbunden sind, dass die Ausgänge der Zähler oder Flankendetektoren mit einer gemeinsamen Summationsstufe verbunden sind, dass der Ausgang der Summationsstufe mit einem Eingang eines Filters verbunden ist und dass der Ausgang des Filters mit dem ersten Ausgang der Analog-Digital-Wandleranordnung verbunden ist.
Der erfindungsgemäße A/D-Wandler weist mindestens zwei parallele Zweige auf, in welchen jeweils eine mit dem Eingang des A/D-Wandlers verbundene Eingangs-Wandlerstufe, eine Pulsregistrierungsanordnung und ein Zähler oder Flankendetektor mit einem Register angeordnet sind. Die Ausgänge der Register der Zähler oder Flankendetektoren sind mit einer gemeinsamen Summationsstufe verbunden, welcher ein Filter nachgeschaltet ist. Dieses Filter hat einen Ausgang, welcher gleichzeitig den Ausgang des A/D-Wandlers darstellt.
In einer Ausgestaltung der Erfindung ist vorgesehen, dass jede Eingangs-Wandlerstufe ein Eingangstransistor, einen Schwellwertdetektor und eine Rücksetzanordnung aufweist.
Vorgesehen ist, je Eingangs-Wandlerstufe eine Eingangstransistor, beispielsweise zur Spannungs-Strom-Wandlung, einen Schwellwertdetektor, zum Erkennen eines Schwellwerts eines auf eine Kapazität aufintegrierten gewandelten Stroms, sowie eine den Wandlungsvorgang unterbrechende und die Stufe zurücksetzende Rücksetzanordnung anzuordnen.
In einer weiteren Ausgestaltung der Erfindung ist vorgesehen, dass jeder Zähler oder Flankendetektor ein voreinstellbares Register zur Speicherung von Gewichtswerten aufweist.
Die Zähler weisen mindestens ein zugehöriges Register auf, in welchen die Ergebnisse der Zählung gespeichert werden. Darüber hinaus können die Zähler bereits vor dem Beginn eines Zählvorgangs mit einem Wert voreingestellt werden. Derart kann eine Wichtung der verschiedene Zähler vorgenommen werden. Alternativ kann ein Flankendetektor mit einem zugeordneten Register zur Anwendung kommen. In diesem Fall wird nicht erst beim Erreichen eines vorbestimmten Zählerwerts der Registerinhalt ausgegeben, sondern bereits bei der Detektion einer Flanke.
In einer besonderen Ausführung der Erfindung ist vorgesehen, dass jede Eingangs-Wandlerstufe mindestens einen zweiten Eingangstransistor verbunden mit einem weiteren Eingang aufweist, dass jeder Pulsregistrierungsanordnung mindestens mit einem zweiten Zähler verbunden ist, dass die Ausgänge der zweiten Zähler mit einer zweiten Summationsstufe verbunden sind und dass ein Ausgang der zweiten Summationsstufe mit einem zweiten Ausgang der Analog-Digital-Wandleranordnung verbunden ist.
Zur Wandlung mehrerer Eingangsspannungen mittels der erfindungsgemäßen Wandleranordnung ist es notwendig verschieden Elemente und/oder Baugruppen des Wandlers mehrfach anzuordnen um die Parallelverarbeitung zu ermöglichen.
Gemäß der Erfindung wird die Aufgabe bei einem Verfahren zur Analog-Digital-Wandlung der eingangs genannten Art dadurch gelöst, dass in einem ersten Verfahrensschritt der Eingangsspannungswert unter Nutzung mindestens einer ersten und einer zweiten Wandlerkennlinie in eine erste und eine zweite Folge von Schaltimpulsen mit einer den Eingangsspannungswert repräsentierende Wiederholrate gewandelt wird, dass in einem zweiten Verfahrensschritt jeweils eine Zählung der ersten und zweiten Folge von Schaltimpulsen innerhalb eines vorgegebenen Zeitfensters erfolgt und ein erster und eine zweiter digitaler Zählerwert erzeugt wird, dass in einem nachfolgende dritten Verfahrensschritt der erste digitale Zählerwert mit einem ersten Wichtungsfaktor und der zweite digitale Zählerwert mit einem zweiten Wichtungsfaktor gewichtet ausgelesen und in einem Summationsmittel akkumuliert werden, dass das Ergebnis der Akkumulation in einem vierten Verfahrensschritt gefiltert und nachfolgend als erste digitale Repräsentation des Eingangsspannungswerts ausgegeben wird.
Die Erfindung realisiert eine Umsetzung der zu wandelnden Eingangsspannung in eine innerhalb eines Zeitabschnitts zählbare Folge von Impulsen. Diese Umsetzung erfolgt unter Nutzung verschiedener, voneinander abweichender, Kennlinien in mehreren Stufen parallel zueinander zeitgleich. Dabei kann das voneinander abweichen der Kennlinien durch Herstellungstoleranzen bei der Fertigung oder gezielt bei der Fertigung bzw. bereits beim Entwurf der Schaltungen herbeigeführt werden.
Die Folgen dieser derart erzeugten Impulse werden aufbereitet oder den Anforderungen der digitalen Schaltung entsprechend geformt und innerhalb des Zeitabschnitts gezählt. Die Ergebnisse der Zählungen werden mit einer Wichtung versehen ausgelesen und akkumuliert. Das Akkumulationsergebnis wird mittels eines Filters gefiltert und mit einer vorgegebenen Samplerate abgetastet. Das Ergebnis dieser Abtastung wird als digitale Repräsentation der zu wandelnden Eingangsspannung ausgegeben.
In einer Ausgestaltungsform der Erfindung ist vorgesehen, dass der erste bis vierte Verfahrensschritt zeitgleich unter Nutzung je einer dritten und einer vierten Wandlerkennlinie durchgeführt und dass parallel zur ersten eine zweite digitale Repräsentation des Eingangsspannungswerts ausgegeben wird.
Vorgesehen ist die Eingangsspannung in einer Vielzahl von Eingangs-Wandlerstufen gleichzeitig zu wandeln. Da jede Wandlerstufe durch Fertigungstoleranzen bedingt unterschiedliche Wandlerkennlinien aufweist, werden die Stufen mit einer Wichtung beaufschlagt, um eine der Eingangsspannung entsprechende digitale Repräsentation zu erreichen und/oder um eine gewünschte Form einer Wandlerkennlinie einzustellen.
Die Erfindung ermöglicht sowohl eine Wandlung einer Eingangsspannung in parallelen Stufen um ein Wandlerergebnis zu erzeugen, als auch die Möglichkeit mehrere Eingangsspannungen in parallelen Stufen zu wandeln um je Eingangsspannung ein Wandlerergebnis auszugeben.
Die Erfindung soll nachfolgend anhand eines Ausführungsbeispiels näher erläutert werden. In den zugehörigen Zeichnungen zeigt
1 eine Darstellung einer ersten Kennlinie in einem Spannungs-Frequenz-Diagramm aus dem Stand der Technik,
2 eine Darstellung einer zweiten Kennlinie in einem Spannungs-Frequenz-Diagramm aus dem Stand der Technik,
3 eine Darstellung mehrerer erster Kennlinien in einem Spannungs-Frequenz-Diagramm aus dem Stand der Technik,
4 eine Darstellung mehrerer zweiter Kennlinien in einem Spannungs-Frequenz-Diagramm aus dem Stand der Technik,
5 eine Prinzipdarstellung eines erfindungsgemäßen Analog-Digital-Wandlers,
6 eine zweite Realisierung der Erfindung zur Analog-Digital-Wandlung einer Eingangsspannung (V_in) in einen digitalen Ausgangswert und
7 eine dritte Realisierung der Erfindung zur Analog-Digital-Wandlung mehrerer Eingangsspannung (V₁, V₂ und V₃) in einen digitalen Ausgangswert.
Die Umsetzung der Erfindung kann als eine Umsetzung mit Hilfe zeitdynamischer neuronaler Netze betrachtet werden. Insbesondere befasst sich die Erfindung mit der Applikation des 'Neural Engineering Framework' (NEF), bekannt aus C. Eliasmith, „How to build a brain: from function to implementation", Synthese, vol. 159, no. 3, pp. 373–388, 2007. [Online]. Available: http://dx.doi.org/10.1007/s11229-007-9235-0) (1) auf die A/D-Wandlung in integrierten Schaltkreisen. Neben der konventionellen A/D-Wandlung eines Einzelsignals mit linearer Kennlinie werden damit während der Wandlung die Signalverarbeitung von einzelnen Signalen oder Kombinationen von Eingangssignalen sowie eine Änderung der Wandlerkennlinie ermöglicht.
Das Neural Engineering Framework (1) erlaubt die Codierung eines oder mehrerer skalarer Eingangswerte mittels einer Population integrierender, pulsender Neuronen. Beliebige lineare oder nichtlineare Funktionen dieser Eingangswerte können mit Hilfe eines Dekodierungsvektors und exponentiell abfallenden Filterkernen wieder aus den Pulsantworten der Population extrahiert werden.
Die vorliegende Erfindung gibt eine Methode vor, diese skalaren Eingangswerte als Spannungssignale auf analoge integrierte Neuronen wirken zu lassen.
Über ein durch die Neuronenpulse aktiviertes digitales Dekodernetzwerk und einen digitalen Akkumulator mit exponentiellen Filterkernen wird die A/D-Wandlung erreicht. Die Parametrisierung des Dekodernetzwerks gibt dabei die digitale Funktion vor die über den Eingangswerten ausgeführt werden soll. Die Spannbreite reicht von linearer Repräsentation des/der Eingangssignale bis zu verschiedensten nichtlinearen Funktionen der Einzelsignale oder Kombinationen der Eingangssignale (1).
Die analogen Eingangswerte werden damit in einer Population gleichartiger analoger Neuronen repräsentiert, wodurch das obige Ziel erreicht wird, den analogen Schaltungsaufwand auf ein Minimum zu beschränken und analoge Schaltungsbaublöcke mehrfach zu verwenden. Der Großteil der Signalverarbeitung liegt im digitalen Schaltungsteil, was das Wandlerprinzip leicht technologieportierbar macht und vorteilhaft ist insbesondere für moderne CMOS-Technologien mit dichter digitaler Funktionalität. Der gesamte digitale Schaltungsteil ist synthetisierbar. Durch die verteilte Signalrepräsentation in der Population ist der Wandler robust gegenüber Fertigungsstreuung, Rauschen und sogar dem Totalausfall von Neuronen. Verschiedene Parameter (Speichertiefe des digitalen Akkumulators, Zeitkonstante der exponentiellen Filterkerne, Größe der Neuronenpopulation, Speicherwerte des Dekodernetzwerks) können einfach während des Entwurfs oder zur Laufzeit umkonfiguriert werden, um alle Parameter des Wandlers wie Rate, Kennlinie oder Auflösung zu parametrisieren. In dieser Beschreibung werden die oben genannten Neuronen innerhalb von Eingangs-Wandlerstufen realisiert.
In der 1 ist ein Spannungs-Frequenz-Verlauf einer in der Erfindung eingesetzten ersten Eingangs-Wandlerstufe 3 dargestellt. Gezeigt ist eine erste Kennlinie, für den Fall, dass mit zunehmender Eingangsspannung V_in am Eingang 2 der Wandleranordnung 1 die Frequenz f_out am Ausgang der Wandleranordnung 1 ebenfalls zunimmt. Dies erfolgt in dem durch die Kennlinie dargestellten Bereich beispielsweise mittels eines nichtlinearen Verlaufs.
Die 2 zeigt einen zweiten Spannungs-Frequenz-Verlauf einer in der Erfindung eingesetzten zweiten Eingangs-Wandlerstufe 4, bei welcher für den Fall, dass die Eingangsspannung V_in am Eingang 2 der Wandleranordnung 1 zunimmt die Frequenz f_out am Ausgang der Wandleranordnung 1 umgekehrt proportional abnimmt. Beide Arten von Eingangs-Wandlerstufen 3 und 4 sind notwendig um den gesamten Wertebereich der zu verarbeitenden Eingangsspannung V_in abzudecken.
In der 3 sind mehrere Spannungs-Frequenz-Verläufe mehrerer in der Erfindung eingesetzter ersten Eingangs-Wandlerstufen 3 dargestellt. Zu sehen ist, dass die Kennlinien der Eingangs-Wandlerstufen 3 voneinander abweichende Verläufe aufweisen, wobei das zur 1 erläuterte Verhältnis von V_in zu f_out prinzipiell beibehalten wird.
Die 4 zeigt, angelehnt an die 2, mehrere Spannungs-Frequenz-Verläufe mehrerer in der Erfindung eingesetzter zweiter Eingangs-Wandlerstufen 4, wobei auch hier das umgekehrt proportionale Verhältnis von V_in zu f_out prinzipiell beibehalten wird.
In der 5 ist das A/D-Wandlerprinzip in einer ersten Ausführung dargestellt. Die Analog-Digital-Wandleranordnung 1 weist einen Eingang 2 auf, an welchen die zu wandelnde analoge Eingangsspannung V_in anlegbar ist. Das Ergebnis der Analog-Digital-Wandlung wird am Ausgang 13 der Anordnung 1 ausgegeben.
Der Eingang 2 ist mit einer ersten und einer zweiten Eingangs-Wandlerstufe 3 und 4 verbunden, in welchen jeweils eine Wandlung der Eingangsspannung V_in beispielsweise in eine Folge von Impulsen erfolgt. Der Abstand der Impulse zueinander also deren Widerholrate steht in einem direkten Verhältnis zur Eingangsspannung V_in. Dieses Verhältnis wird durch eine Kennlinie der Spannungs-Frequenz-Wandlung abgebildet, wie sie beilspielhaft in den 1 und 2 dargestellt ist.
Zur Erfassung der erzeugten Impulse und zu deren Aufbereitung, wie beispielsweise eine Pegelanpassung, werden diese in der Pulsregistrierungsanordnung 9 verarbeitet.
Die erzeugten Impulse werden innerhalb eines festgelegten Zeitfensters innerhalb des Zählers 10 gezählt und in dem Register 14 gespeichert. Das Register 14 kann mit einem Wert vorgeladen werden. Derart besteht die Möglichkeit, die Wandlung beispielsweise durch Vorgabewerte in den Registern 14 zu beeinflussen. Die Werte der Register 14 werden ausgelesen und in einer Summationsstufe 11 addiert. Dieses Ergebnis wird in einem Filter 12, welches eine vorgegebene Filterfunktion, wie beispielsweise die Funktion einen Tiefpassfilters, abbildet, gefiltert und nachfolgend als digitales Ergebnis der A/D-Wandlung am Ausgang 13 ausgegeben.
In der 6 ist eine weitere Realisierung eines erfindungsgemäßen Analog-Digital-Wandlers 1 (A/D-Wandler) gezeigt. Der A/D-Wandler 1 weist einen Eingang 2 zum Anlegen einer Eingangsspannung V_in auf. Dieser Eingang 2 ist mit allen Eingängen der ersten und zweiten Eingangs- Wandlerstufen 3 und 4 verbunden. Jede Wandlerstufe 3 und 4 kann beispielsweise einen Eingangstransistor zur Wandlung der Eingangsspannung V_in in einen Strom I aufweisen. Je nach Typ der Wandlerstufe 3 oder 4 haben die Eingangstransistor 5 eine unterschiedliche Ausführung, wie beispielsweise invertierend oder nichtinvertierend. Im Beispiel sind die Eingangstransistor 5 als p-MOS- und n-MOS-Transistoren ausgeführt. Alternative Lösungen zur Spannungs-Strom-Wandlung in den Wandlerstufe 3 und 4 sind möglich und haben keinen Einfluss auf die Erfindung.
Die Wandlerstufen 3 und 4 weisen jeweils einen Möglichkeit zur Rücksetzung der Stufe bzw. des Schwellwertdetektor 6 der Stufe auf. Diese Rücksetzanordnung 7 ist in der Darstellung der 6 als ein Schalter ausgeführt, welcher von dem Schwellwertdetektor 6 der jeweiligen Stufe geschaltet wird.
Nach der Wandlung der Eingangsspannung V_in in einen Strom I wird dieser Strom mittels einer Kapazität 15 aufintegriert, und mittels des Schwellwertdetektors 6 eine Schwellwertprüfung realisiert. Nach dem Erreichen eines jeder Eingangs-Wandlerstufe 3 und 4 vorgegebenen Schwellwerts erzeugt die Stufe eine Ausgangssignal in Form einer Schaltflanke oder eines Schaltimpulses.
Eine Schaltflanke oder ein Schaltimpuls wird immer nur beim Erreichen des Schwellwerts des Schwellwertdetektors 6 in der entsprechenden Stufe erzeugt. Der Wandler arbeitet derart, dass die Schaltflanken oder Schaltimpulse einer Eingangs-Wandlerstufe 3 oder 4 asynchron digital registriert werden, während ein nachfolgendes Auslesen der Werte aus den Registern 14 eines Zählers oder Flankendetektors 10 synchronisiert erfolgt.
Durch die integrierende Funktion der Eingangs-Wandlerstufen 3 und 4 und die hohe Pulsfrequenz des Wandlers 1 bzw. des Wandlerverfahrens erübrigt sich ein aus dem Stand der Technik bekanntes Sample-Hold-Glied am Eingang des Wandlers 1.
Derart werden an den Ausgängen 8 der Wandlerstufen 3 und 4 Schaltflanken oder Schaltimpulse mit einer von der Eingangsspannung V_in abhängigen Wiederholhäufigkeit der Bildung von Schaltflanken oder Schaltimpulsen erzeugt. Diese Wiederholhäufigkeit wird nachfolgend eine Frequenz f_out genannt. Somit wird die Eingangsspannung V_in in jeder Wandlerstufe 3 und 4 in eine zugehörige Ausgangsfrequenz f_out gewandelt, jeweils in Abhängigkeit der der Wandlerstufe zugehörigen Spannungs-Frequenz-Kennlinie, wie sie in den 1 bis 4 beispielhaft abgebildet sind. Diese verschiedenen Spannungs-Frequenz-Kennlinien der Wandlerstufen 3 und 4 haben ihren Ursprung in Fertigungstoleranzen bei der Herstellung dieser Wandlerstufen in einem Halbleiterfertigungsprozess und werden durch die Erfindung vorteilhaft ausgenutzt.
Die Eingangs-Wandlerstufe 3 und 4 existieren in zwei verschiedenen Ausprägungen, mit zum Eingangssignal proportionaler und invers proportionalem Spannungs-Frequenz-Verhalten, um den gesamten Wertebereich des Eingangssignals abzudecken.
Die erzeigten Schaltflanken oder Schaltimpulse am Ausgang jeder Eingangs-Wandlerstufe 3 und 4 werden durch eine nachgeschaltete Pulsregistrierungsanordnung 9 erfasst und als digitale Zählerimpulse am Ausgang der Pulsregistrierungsanordnung 9 als zählbare Impulse für einen jeweils nachgeschalteten Zähler 10 bereitgestellt. In der 5 ist die Pulsregistrierungsanordnung 9 beispielhaft als ein über einen Rücksetzeingang rücksetzbares RS-Flipflop ausgeführt. Das Rücksetzsignal „Reset“ in der 6 wird für alle Anordnungen 9 durch eine, nicht dargestellte und die Abläufe bei der gesamten Wandlung steuernde, zentrale Steuereinheit bereitgestellt.
Die Schaltflanken oder Schaltimpulse am Ausgang jeder Eingangs-Wandlerstufe 3 und 4 werden asynchron ausgelesen und beispielsweise im Zähler 10 gezählt oder nur in einem Flankendetektor erfasst. Das Auslesen der Zählerergebnisse erfolgt nachfolgen synchron. Die Zählerergebnisse werden gewichtet.
Zu diesem Zweck werden die entsprechenden Wichtungen in Abhängigkeit der Kennlinien der Eingangs-Wandlerstufen 3 und 4 und einem gewünschten Gesamtkennlinienverlauf des A/D-Wandlers 1 ermittelt und zu jedem Zählers oder Flankendetektor 10 abgespeichert, beispielsweise durch laden eines Vorgabewertes in ein zu jedem Zähler oder Flankendetektor 10 zugehöriges Register 14. Die Zähler 10 sind an einer gemeinsamen Taktleitung angeschlossen deren Takt „Sample Clock“ von der zentralen Steuereinheit bereitgestellt wird.
Die ausgelesenen gewichteten Werte aller Zähler 10 werden mittels einer Summationsstufe 11 akkumuliert. Dieses Akkumulationsergebnis der Summationsstufe 11 ist das Eingangssignal eines nachgeordneten Filters 12. Dieses Filter 12 kann beispielsweise eine exponentiell abklingende Filter-Funktion aufweisen.
Der Momentanzustand des Filters 12 wird mit einer festgelegten Sampelrate abgetastet und das Ergebnis dieser Abtastung als digitaler Ausgabewert der Analog-Digital-Wandleranordnung 1 am Ausgang 13 ausgegeben. Durch eine Vorgabe entsprechender Vorgabewerte für die Register 14 der Zähler 10, also eine entsprechende Wichtung (Dekodergewichte), kann eine lineare oder nichtlineare Transformation des Eingangssignals der Analog-Digital-Wandleranordnung 1 in einen digitalen Ausgabewert erreicht werden.
Die fertigungsbedingte Streuung der Spannungs-Frequenz-Kennlinien der Eingangs-Wandlerstufen 3 und 4 wird erfindungsgemäß genutzt, um das Eingangssignal in verschiedenen Charakteristiken analog abzutasten. So erfolgt je nach gewünschtem Kennlinienverlauf eine Auswahl derjenigen Spannungs-Frequenz-Kennlinien aus der Vielzahl der Kennlinien, wie sie beispielsweise in den 3 und 4 dargestellt sind, die den gewünschten Kennlinienverlauf am optimalsten nachbilden. Wobei auch mehrere Kennlinien ausgewählt werden können deren Gesamtkennlinienverlauf der gewünschten Kennlinie am nächsten kommt.
Zur Ermittlung der erforderlichen Wichtung oder der Dekodergewichte kann ein aus dem Stand der Technik bekanntes Verfahren nach (1) oder wie beispielsweise in C. Mayr, S. Henker, A. Krause, J.-U. Schlüssler, and R. Schüffny, „65 nm CMOS sensors applied to mathematically exact colorimetric reconstruction", in Proceedings IASTED International Conference on Computer Graphics and Imaging CGIM 08, 2008, pp. 56–63 (8) beschrieben, genutzt werden.
Die derart ermittelten Dekodergewichte können in einem im A/D-Wandler 1 angeordneten Speicher, wie beispielsweise einem ROM, fest gespeichert werden. Derart wird eine A/D-Wandler 1 mit einer festgelegten Wandlerkennlinie bereitgestellt. Alternativ kann der eine A/D-Wandler 1 derart ausgeführt sein, dass die mit dem Verfahren nach (8) ermittelten Korrekturdaten oder Dekodergewichte mit der hergestellten A/D-Wandleranordnung 1 einem Endnutzer zur Verfügung gestellt werden und dieser somit die Möglichkeit hat, gezielt Einfluss auf die Wandlerkennlinie zu nehmen. Hierfür ist eine entsprechende Programmierung notwendig.
In der 7 ist eine weitere Realisierung der Erfindung dargestellt. Ein wesentlicher Unterschied zu der in der 6 gezeigten und beschriebenen Umsetzung der Erfindung besteht darin, dass die A/D-Wandleranordnung 1 Wandlerstufen 3 und 4 aufweist, welchen mehrere Eingangstransistoren 5 zugeordnet sind. Derart besteht die Möglichkeit, wie beispielhaft in der 7 dargestellt, drei Eingangsspannungen V₁, V₂, V₃ an die A/D-Wandleranordnung 1 eingangsseitig anzulegen und zu wandeln.
Hierfür erfolgt ein Zuschalten aller oder eine Auswahl einer Reihe von Eingangstransistoren 5 gesteuert durch die zentrale Steuereinheit derart, dass beispielsweise alle oder alle mit dem Eingang 2 für die erste Eingangsspannung V₁ verbundenen Eingangstransistoren 5 ausgewählt und angesteuert werden, um die erste Eingangsspannung V₁ mit der A/D-Wandleranordnung 1 zu wandeln.
Der Ablauf der Umsetzung der Eingangsspannung V₁ in einen Strom I und die Erzeugung der Schaltflanken oder Schaltimpulse durch den Eingangstransistor 5 und den Schwellwertdetektor 6 erfolgt in der bereits zur 6 beschriebenen Weise.
Gleiches gilt auch für die Arbeitsweise der Pulsregistrierungsanordnung 9 und die Bereitstellung zählbarer Impulse für die jeweils nachgeschalteten Zähler 10. Vorgesehen ist mehrerer Zähler 10 einem Ausgang einer Pulsregistrierungsanordnung 9 nachzuschalten, wobei sich die Anzahl der Zähler 10 vorzugsweise nach der Anzahl der zu wandelnden Eingangsspannungen richtet. Wenn auch in der 7 aus Platzgründen nur je zwei Zähler 10 dargestellt sind, so ist bei einer Realisierung mit drei Eingangsspannungen vorgesehen drei Zähler 10 zu implementieren.
Die Arbeitsweise der Zähler 10 sowie das Voreinstellen von Dekodergewichten entspricht wiederum dem zur 6 beschriebenen Verfahrensablauf. Vorgesehen ist den jeweils ersten Zählern 10 eine erste Summationsstufe 11, den jeweils zweiten Zählern 10 eine zweite Summationsstufe 11 und den jeweils dritten Zählern 10 eine dritte Summationsstufe 11 nachzuschalten. Derart werden drei Akkumulationsergebnisse in den drei Summationsstufen 11 gebildet, welche dann wiederum je ein Eingangssignal für je ein nachgeordnetes Filter 12 darstellen.
Die Momentanzustände in den Filtern 12 werden mit einer festgelegten Samplerate abgetastet und die Ergebnis dieser Abtastung jeweils als ein digitaler Ausgabewert der Analog-Digital-Wandleranordnung 1 an drei verschiedenen Ausgängen 13 ausgegeben.
Derart kann das Ausgangssignal ein einzelnes Eingangssignal in verschiedenen nichtlinearen Transformationen darstellen. Alternativ könnten auch Kombinationen der Ausgangssignale, beispielsweise eine Multiplikation zweier auswählbarer Eingangssignale, bereitgestellt werden.
Darüber hinaus sind weitere Kombinationen realisierbar, wie beispielsweise die Wandlung eines einzelnen Eingangssignals mittels verschiedenen Kennlinien, wie sie in den 3 und/oder 4 dargestellt sind, in verschiedene Ausgangssignale sowie eine Wandlung mehrerer Eingangssignale, welche nur einmal als Kombination ausgelesen werden.
Wesentliche Eigenschaften der vorliegenden Erfindung sind nachfolgen stichpunktartig aufgelistet:

• Die Anwendung des Neural Engineering Framework (NEF) aus (1) auf integrierte A/D-Wandler.
• Der Aufbau einer NEF-konformen Schaltungsstruktur aus analogen Neuronen mit einem oder mehreren Eingängen, synchroner Aktivierung des Dekoder-Gewichtsspeichers und die digitale Signalkonstruktion mit Hilfe eines exponentiell abklingenden Akkumulators.
• Die Möglichkeit, als Ausgang der AD-Wandlung neben der linearen Signalrepräsentation beliebige nichtlineare Funktionen von Einzelsignalen oder Kombinationen der Eingangssignale darzustellen.
• Die Verwendung der statistischen Fertigungsstreuung der analogen Bestandteile (d. h. der Neuronen), um das Eingangssignal in hoher Dimensionalität für die Berechnung der digitalen Repräsentation bereitzustellen.

Die Erfindung bietet somit eine signifikant Reduzierung der Komplexität der analogen Schaltungsteile gegenüber bisherigen konventionellen Wandlern sowie die Möglichkeit mehrere Eingangssignale gleichzeitig verarbeiten zu können.
Zusätzlich kann das oder können die Eingangssignale während der A/D-Wandlung mit verschiedensten Transformationen beaufschlagt werden, was die Verwendung dedizierter AFEs (6) überflüssig macht und wodurch im Ausgangssignal Korrelationen zwischen Eingangssignale direkt ausgegeben werden können (7).
Durch Konfiguration des Digitalteil können verschiedene Parameter des Wandlers (Rate, Auflösung, Kennlinie) in weiten Bereichen zur Laufzeit eingestellt werden.
Bezugszeichenliste

1: Analog-Digital-Wandleranordnung
2: Eingang V_in/Eingänge V₁, V₂, V₃
3: erste Eingangs-Wandlerstufe
4: zweite Eingangs-Wandlerstufe
5: Eingangstransistoren
6: Schwellwertdetektor
7: Rücksetzanordnung
8: Ausgänge der Wandlerstufen
9: Pulsregistrierungsanordnung
10: Zähler oder Flankendetektor
11: Summationsstufe
12: Filter
13: Ausgang
14: Registerspeicher
15: Kapazität

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 7345604 B2 [0006]
US 5479169 A [0006]
US 6262678 B1 [0006]
US 2013/0069808 A1 [0008]
US 6954163 B2 [0014]

Zitierte Nicht-Patentliteratur

M. Marijan and Z. Ignjatovic, „Code division parallel delta-sigma AD converter with probabilistic iterative decoding“, in Proceedings of 2010 IEEE International Symposium on Circuits and Systems (ISCAS), 2010, pp. 4025–4028 [0007]
C. Eliasmith, „How to build a brain: from function to implementation“, Synthese, vol. 159, no. 3, pp. 373–388, 2007 [0038]
http://dx.doi.org/10.1007/s11229-007-9235-0 [0038]
C. Mayr, S. Henker, A. Krause, J.-U. Schlüssler, and R. Schüffny, „65 nm CMOS sensors applied to mathematically exact colorimetric reconstruction“, in Proceedings IASTED International Conference on Computer Graphics and Imaging CGIM 08, 2008, pp. 56–63 [0064]

Claims

Anordnung zur Analog-Digital-Wandlung, welche mindestens einen ersten Eingang (2) zum Anlegen einer ersten zu wandelnden Eingangsspannung (V_in) und einen ersten Ausgang (13) zur Ausgabe eines ersten Digitalwerts, welcher der angelegte Eingangsspannung (V_in) in einer digitaler Form entspricht, aufweist, dadurch gekennzeichnet, dass der erste Eingang (2) mit einer ersten und einer zweiten Eingangs-Wandlerstufe (3 und 4) verbunden ist, dass die Ausgänge (8) der Wandlerstufen (3 und 4) jeweils mit einem Eingang einer nachgeschalteten Pulsregistrierungsanordnung (9) verbunden sind, dass die Ausgänge der Pulsregistrierungsanordnung (9) mit je einem Eingang eines Zählers oder Flankendetektors (10) verbunden sind, dass die Ausgänge der Zähler oder Flankendetektoren (10) mit einer gemeinsamen Summationsstufe (11) verbunden sind, dass der Ausgang der Summationsstufe (11) mit einem Eingang eines Filters (12) verbunden ist und dass der Ausgang des Filters (12) mit dem ersten Ausgang (13) der Analog-Digital-Wandleranordnung (1) verbunden ist.
Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass jede Eingangs-Wandlerstufe (3 und 4) ein Eingangstransistor (5), einen Schwellwertdetektor (6) und eine Rücksetzanordnung (7) aufweist.
Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jeder Zähler oder Flankendetektor (10) ein voreinstellbares Register (14) zur Speicherung von Gewichtswerten aufweist.
Anordnung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass jede Eingangs-Wandlerstufe (3 und 4) mindestens einen zweiten Eingangstransistor (5) verbunden mit einem weiteren Eingang (2) aufweist, dass jeder Pulsregistrierungsanordnung (9) mindestens mit einem zweiten Zähler oder Flankendetektor (10) verbunden ist, dass die Ausgänge der zweiten Zähler oder Flankendetektor (10) mit einer zweiten Summationsstufe (11) verbunden sind und dass ein Ausgang der zweiten Summationsstufe (11) mit einem zweiten Ausgang (13) der Analog-Digital-Wandleranordnung (1) verbunden ist.
Verfahren zur Analog-Digital-Wandlung, bei welchem ein analoger Eingangsspannungswert in eine digitale Repräsentation dieses Eingangsspannungswerts gewandelt und ausgegeben wird, dadurch gekennzeichnet, dass in einem ersten Verfahrensschritt der Eingangsspannungswert unter Nutzung mindestens einer ersten und einer zweiten Wandlerkennlinie in eine erste und eine zweite Folge von Schaltimpulsen mit einer den Eingangsspannungswert repräsentierende Wiederholrate gewandelt wird, dass in einem zweiten Verfahrensschritt jeweils eine Zählung der ersten und zweiten Folge von Schaltimpulsen innerhalb eines vorgegebenen Zeitfensters erfolgt und ein erster und eine zweiter digitaler Zählerwert erzeugt wird, dass in einem nachfolgende dritten Verfahrensschritt der erste digitale Zählerwert mit einem ersten Wichtungsfaktor und der zweite digitale Zählerwert mit einem zweiten Wichtungsfaktor gewichtet ausgelesen und in einem Summationsmittel akkumuliert werden, dass das Ergebnis der Akkumulation in einem vierten Verfahrensschritt gefiltert und nachfolgend als erste digitale Repräsentation des Eingangsspannungswerts ausgegeben wird.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der erste bis vierte Verfahrensschritt zeitgleich unter Nutzung je einer dritten und einer vierten Wandlerkennlinie durchgeführt und dass parallel zur ersten eine zweite digitale Repräsentation des Eingangsspannungswerts ausgegeben wird.