DE102013105722B4 - Verbindungsmetallisierung durch chemische direkte Strukturplattierung und Metallstruktur, die durch dieselbe hergestellt ist - Google Patents

Verbindungsmetallisierung durch chemische direkte Strukturplattierung und Metallstruktur, die durch dieselbe hergestellt ist Download PDF

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Abstract

Halbleiterstruktur, die Folgendes umfasst:
ein Substrat (10), das eine planare obere Fläche (12) aufweist;
eine Verbindungsschicht (14) über der planaren oberen Fläche (12), wobei die Verbindungsschicht (14) Folgendes umfasst:
eine strukturierte Keimschicht (16a, b) über der planaren oberen Fläche, wobei die strukturierte Keimschicht (16a, b) ein erstes Keimschichtmaterial (16a) und ein zweites Keimschichtmaterial (16b) aufweist,
eine erste Metallleitung (18a) über dem ersten Keimschichtmaterial (16a),
eine zweite Metallleitung (18b) über dem zweiten Keimschichtmaterial (16b) und
ein Dielektrikum (20) zwischen der ersten Metallleitung (18a) und der zweiten Metallleitung (18b), wobei sich das Dielektrikum (20) über der ersten Metallleitung (18a), der zweiten Metallleitung (18b) oder beiden erstreckt, und
wobei die erste Metallleitung eine abgerundete obere Fläche aufweist,
eine zusätzliche Struktur (36) über der Verbindungsschicht (14), und
ein selektiv in die dielektrische Schicht geätztes Via (28), das die erste Metallleitung (18a) mit der zusätzlichen Struktur (36) verbindet.

Description

  • HINTERGRUND
  • Ein wichtiger Aspekt von Halbleiterstrukturen, wie etwa integrierten Schaltkreisen, ist die Fähigkeit, verschiedene Komponenten sowohl in derselben Schicht als auch in unterschiedlichen Schichten des integrierten Schaltkreises zu verbinden. Indem integrierte Schaltkreise und andere Halbleiterstrukturen kleiner werden, verringert sich auch die Größe der relevanten Verbindungen. Herkömmliche Verbindungs-Ablagerungstechniken umfassen Damaszierverfahren, in denen die Verbindung mit einer anderen Struktur, wie etwa einem Dielektrikum, strukturiert wird. Das Damaszierverfahren wird seit Hunderten von Jahren verwendet, um Schmuck und verschiedene andere Schmuckgegenstände herzustellen. Mit der fortlaufenden Verringerung der Größe von integrierten Schaltkreisen wird es jedoch schwieriger, herkömmliche Techniken zu verwenden, um Verbindungen und vertikale Verbindungszugänge („Vias“, Kontaktlöcher) auszubilden, besonders wenn Strukturen mit einem hohen Seitenverhältnis verwendet werden. Dies schränkt die Möglichkeiten stark ein, weiter herkömmliche Verbindungs-Ablagerungstechniken zu verwenden.
  • Die US 2004/0185683 A1 beschreibt eine Halbleiterstruktur gemäß dem Stand der Technik.
  • Die Erfindung sieht eine Halbleiterstruktur gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 9 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beigefügten Zeichnungen gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen die verschiedenen Merkmale der Zeichnungen nicht notwendigerweise im Maßstab gezeichnet sind. Im Gegenteil sind die Abmessungen der verschiedenen Merkmale zur besseren Klarheit beliebig vergrößert oder verkleinert. Gleiche Bezugszeichen bezeichnen gleiche Merkmale überall in der Beschreibung und den Zeichnungen.
    • 1 ist ein Flussdiagramm zum Ausbilden einer Metallstruktur, in Übereinstimmung mit manchen Ausführungsformen.
    • 2A und 2B sind eine Schnittdarstellung bzw. eine Draufsicht einer Zwischenstruktur, die auf das Ausbilden einer Keimschicht folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 3A und 3B sind eine Schnittdarstellung bzw. eine Draufsicht einer Zwischenstruktur, die auf das Ausbilden einer strukturierten Keimschicht folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 4A und 4B sind eine Schnittdarstellung bzw. eine Draufsicht einer Zwischenstruktur, die auf das Ausbilden einer Metallleitung über der Keimschicht folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 5 ist ein Schema einer Schnittdarstellung, die zeigt, wie eine Kupferleitung über der Keimschicht abgelagert werden kann, in Übereinstimmung mit manchen Ausführungsformen.
    • 6A und 6B sind eine Schnittdarstellung bzw. eine Draufsicht einer Zwischenstruktur, die auf das Ablagern einer Sperrschicht auf einer Metallleitung folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 7 ist eine Schnittdarstellung der Zwischenstruktur von 6, die auf das Entfernen der Sperrschicht zwischen angrenzenden Metallleitungen folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 8 ist eine Schnittdarstellung der Zwischenstruktur von 6, die auf das Ablagern einer dielektrischen Schicht zwischen und über den Metallleitungen folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 9 ist eine Schnittdarstellung der Zwischenstruktur von 8, die auf das Ausbilden eines Kanals in der dielektrischen Schicht folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 10 ist eine Schnittdarstellung der Zwischenstruktur von 9, die auf das Füllen des Kanals mit einem Metall, um ein Via auszubilden, folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 11 ist eine Schnittdarstellung der Zwischenstruktur von 10, die auf das Ausbilden von zusätzlichen Strukturen über der Verbindungsschicht folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 12 ist eine Schnittdarstellung der Zwischenstruktur von 8, die auf das Planarisieren und Ausbilden von zusätzlichen Strukturen über einer Verbindungsschicht folgt, in Übereinstimmung mit manchen Ausführungsformen.
    • 13 ist eine Schnittdarstellung der Struktur von 11, die dem Ablagern einer Zwischenschicht und einer zweiten Verbindungsschicht folgt.
    • 14 ist eine Schnittdarstellung von Metallleitungen verschiedener Breite, in Übereinstimmung mit manchen Ausführungsformen.
    • 15 ist eine Schnittdarstellung einer Struktur, in der eine Metallschicht über einer Keimschicht abgelagert wurde, die über einem Siliziumsubstrat abgelagert wurde.
  • DETAILLIERTE BESCHREIBUNG
  • Die Offenbarung sieht das Ausbilden von Metallstrukturen, wie etwa Verbindungen und vertikalen Verbindungszugängen („Vias“) in MOS-Vorrichtungen, wie etwa Metalloxid-Feldeffekttransistoren (Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET) und integrierten Schaltkreisen vor. Während sich Vorrichtungsgrößen verringern, wird die Fähigkeit, gleichförmige leitende (z.B. metallische) Leitungen in Vias oder Gräben in dielektrischen Schichten mittels einzelnen und/oder dualen Damaszierverfahren abzulagern, geringer. Die Offenbarung sieht Verfahren zum Ablagern erster und zweiter Metallleitungen über der Oberfläche des Substrates vor dem Ablagern der dielektrischen Schicht vor, die die Leiterbahnen bedeckt. Ein Überblick über das Verfahren, das verwendet wird, um verschiedene Metallstrukturen gemäß der Offenbarung auszubilden, ist in der 1 bereitgestellt. Weitere Details des Verfahrens und der Strukturen, die gemäß den Verfahren ausgebildet werden, sind in Zusammenhang mit den nachfolgenden Figuren bereitgestellt.
  • Die 1 ist ein Flussdiagramm, das ein allgemeines Verfahren beschreibt, um das Ausbilden einer Metallverbindung oder eines Vias auszuführen, in Übereinstimmung mit manchen Ausführungsformen. In Schritt 100 wird ein Halbleitersubstrat bereitgestellt. Das Halbleitersubstrat kann aus Silizium bestehen, wie etwa kristallinem Silizium, Silizium-auf-Isolator (Silicon on Insulator, SOI) oder einem anderen geeigneten Halbleitermaterial. In manchen Ausführungsformen kann das Halbleitersubstrat aus einem strukturierten Substrat bestehen, das eine oder mehrere Vorrichtungen in Schichten mit aktiven Vorrichtungen aufweist, wie etwa einen MOSFET, eine Diode, einen Kondensator oder Ähnliches.
  • Schritt 102 sieht das Ausbilden einer strukturierten Keimschicht über oder auf dem Substrat vor. Schritt 104 sieht das Ablagern einer Metallleitung über der Keimschicht vor. In manchen Ausführungsformen sieht Schritt 106 einen optionalen Schritt des Ablagerns einer Sperrschicht um die Metallleitung vor. Schritt 108 sieht das Ablagern einer dielektrischen Schicht zwischen angrenzenden Metallleitungen vor, d.h. das Füllen des Raumes zwischen angrenzenden, in einem Abstand zu einander angeordneten Metallleitungen (wie etwa ersten und zweiten Metallleitungen) mit einer dielektrischen Schicht. Schritt 110 sieht das Planarisieren der Verbindungsschicht vor, z.B. durch chemisch-mechanisches Polieren. Schritt 112 sieht einen optionalen Schritt des Ausbildens eines gefüllten Vias von der Oberfläche der Verbindungsschicht zu der Metallleitung vor. Schritt 114 sieht das Ausbilden von zusätzlichen Strukturen über oder auf der Verbindungsschicht vor. Schritt 116 sieht zusätzliche Verarbeitung vor. Beispiele von zusätzlichen Verfahrensschritten können das Ablagern einer dielektrischen Schicht, zusätzliche Ätz- und Polierschritte, das Ablagern von zusätzlichen Schaltkreisen und Ähnliches umfassen, sind aber nicht darauf beschränkt.
  • Das Verfahren zum Ausbilden einer Metallverbindung oder eines Vias umfasst das Bereitstellen eines Substrats 10, das eine obere Fläche 12 aufweist, und das Ausbilden einer Verbindungsschicht 14 über oder auf der oberen Fläche 12. Das Verfahren zum Ausbilden der Verbindungsschicht 14 umfasst das Ausbilden einer strukturierten Keimschicht 16 mit mehreren Merkmalen (z.B. 16a, 16b) über oder auf der oberen Fläche 12, das selektive Ablagern einer Metallleitung 18 über der Keimschicht 16 und das Ablagern einer dielektrischen Schicht 20 zwischen angrenzenden Metallleitungen 18 (z.B. der ersten und der zweiten Metallleitung 18a, 18b). Die dielektrische Schicht 20 kann aus einem Dielektrikum, einem Low-k-Material oder einem Extreme-low-k-Material ausgebildet werden. Wie es hier verwendet wird, bezieht sich der Ausdruck „Low-k“ auf ein Material, das eine dielektrische Konstante aufweist, die niedriger als die von Silizium ist, während der Ausdruck „Extreme-low-k (ELK)“ sich auf ein Material bezieht, das eine niedrige dielektrische Konstante von etwa 2,6 oder weniger aufweist. Manche ELK-Materialien können eine dielektrische Konstante aufweisen, die von etwa 2,4 bis etwa 2,6 reicht. Wie es hier verwendet wird, beziehen sich „Merkmale“ der strukturierten Keimschicht auf einzelne, getrennte Teile der Keimschicht.
  • In den 2-4 und 6 ist die A-Reihe (2A, 3A, 4A und 6A) eine Schnittdarstellung der relevanten Unterstruktur, während die B-Reihe (2B, 3B, 4B und 6B) eine Draufsicht der relevanten Unterstruktur ist. Die 2 und 3 zeigen eine Ausführungsform des Ausbildens einer strukturierten Keimschicht 16. Wie in der 2 gezeigt ist, kann eine Basis-Keimschicht 15 über oder auf der planaren oberen Fläche 12 des Substrats 10 abgelagert werden. Teile der Basis-Keimschicht 15 können entfernt werden, um die strukturierte Keimschicht 16 auszubilden, wie in der 3 gezeigt ist. In einer solchen Ausführungsform können die Teile der Basis-Keimschicht 15 mittels Lithographie und selektivem Ätzen entfernt werden. Alternativ kann die strukturierte Keimschicht 16 ohne den Zwischenschritt, der in der 2 gezeigt ist, direkt aufgebracht werden. In manchen Ausführungsformen kann die Dicke der strukturierten Keimschicht 16 1-100 Å betragen und kann 3-50 Å in anderen Ausführungsformen betragen. Wie es hier verwendet wird, soll „über“ sowohl „direkt auf“ als auch „über, aber nicht direkt auf“ umfassen.
  • Die Keimschicht 15, 16 kann aus einer Leitfähigkeitsschicht bestehen, um den Elektronenübergang während des Ausbildens der Metallleitung(en) 18 zu erleichtern. Die Metallleitung(en) 18 können über der strukturierten Keimschicht 16 in manchen Ausführungsformen durch direktes chemisches Plattieren und in anderen Ausführungsformen durch jedes geeignete Verfahren abgelagert werden. Die Keimschicht 15, 16 kann ein Element, wie etwa Cu, Ru, Co, Al, Fe, Mn, Zn, W, Sn, Ag, Au, Pt, Ta, Ti und Kombinationen daraus umfassen, ist aber nicht darauf beschränkt. Die Keimschicht 15, 16 kann eine Verbindung umfassen, wie etwa RuO, RuTa, RuTi, CoO, MnO, CuCo, RuCu, TaCu oder Kombinationen daraus, ist aber nicht darauf beschränkt.
  • Die 4A und B zeigen eine Ansicht der Struktur von 3, nachdem die Metallleitung 18 über der strukturierten Keimschicht 16 abgelagert wurde. Die Metallleitung 18 kann aus einem Metall ausgebildet werden, das Kupfer (Cu), Gold (Au), Silber (Ag), Nickel (Ni), Rhodium (Rh), Chrom (Cr), Zink (Zn), Zinn (Sn), Kadmium (Cd), Wolfram (W), Aluminium (A1), Titan (Ti), Ruthenium (Ru), Tantal (Ta), Kobalt (Co) und Kombinationen daraus umfasst, ist aber nicht darauf beschränkt.
  • In manchen Ausführungsformen kann die Höhe (H) der Metallleitung 10-1000 Å oder 50-500 Å betragen.
  • Die Metallleitung 18 kann in manchen Ausführungsformen durch eine Redox-Ablagerungstechnik ausgebildet werden. Die Redox-Ablagerungstechnik kann in manchen Ausführungsformen aus einem direkten chemischen Plattieren und in anderen Ausführungsformen aus jeder geeigneten Technik bestehen. Die 5 zeigt ein Schema einer Redox-Ablagerungstechnik für das Ablagern der Kupferleitung. Wie in der 5 gezeigt ist, wird die Struktur von 3 einer Lösung ausgesetzt, die sowohl Kupfer-Kationen (Cu2+ ) als auch ein Reduktionsmittel enthält, was zu dem Ablagern von Kupfer auf der strukturierten Keimschicht 16 und dem Oxidieren des Reduktionsmittels führt. Beispiele von geeigneten Reduktionsmitteln umfassen Hypophosphit (H2P02"), Natriumborhydrid (NaBH4) und Mischungen daraus, sind aber nicht darauf beschränkt. Die Metallleitung 18 kann als Ergebnis des direkten chemischen Plattierverfahrens Fremdstoffe umfassen, wie etwa Bor oder Phosphor. Die 15 zeigt eine Schnittdarstellung einer Struktur, in der eine Kupferschicht 18 auf einer Ruthenium-Keimschicht 15 abgelagert wurde, die auf einem Siliziumsubstrat 10 abgelagert wurde.
  • Wie in der 6 gezeigt ist, kann eine Sperrschicht 22 um die Metallleitung 18 ausgebildet werden. Die Sperrschicht 22 kann aus einem Material ausgebildet werden, das als eine Barriere für die Diffusion eines Elements (z.B. eines Metalls), das in der Metallleitung 18 vorkommt, in das umgebende Dielektrikum 20 (8) wirkt. Die Sperrschicht 22 kann auch die Haftung zwischen der Metallleitung 18 und der dielektrischen Schicht 20 verbessern. Wie in der 6 gezeigt ist, können die erste Metallleitung 16a, die zweite Metallleitung 16b oder beide 16a, 16b abgerundete obere Flächen aufweisen. In manchen Ausführungsformen können die erste Metallleitung 16a, die zweite Metallleitung 16b oder beide 16a, 16b abgerundete obere Flächen entlang Abschnitten oder entlang ihrer Gesamtheit aufweisen.
  • Wie in der 7 gezeigt ist, ist in manchen Ausführungsformen die Sperrschicht 22a, 22b nicht durchgängig zwischen der ersten und der zweiten Metallleitung 18a und 18b, die angrenzende Metallleitungen sein können. Wo die Sperrschicht 22a, 22b nicht durchgängig ist, wie in der 6 gezeigt ist, ist es möglich, dass die Sperrschicht 22a, 22b entweder leitend oder nicht leitend ist, ohne dass ein Kurzschluss zwischen der ersten und der zweiten Metallleitung 18a, 18b auftritt. Wenn die Sperrschicht 22a, 22b jedoch ein leitendes Material umfasst, kann die Sperrschicht 22a, 22b nicht durchgängig sein, wie in der 7 gezeigt ist, um es zu vermeiden, dass ein Kurzschluss zwischen der ersten und der zweiten Metallleitung 18a, 18b auftritt. Wie es hier verwendet wird, können die erste und die zweite Metallleitung 18a und 18b angrenzende Metallleitungen sein und vice versa. Eine solche nicht durchgängige Sperrschicht 22a, 22b kann in manchen Ausführungsformen mittels eines chemischen Gasphasenabscheidungsverfahrens mit oder ohne Ätzen und in anderen Ausführungsformen mittels jedes geeigneten Verfahrens ausgebildet werden. Geeignete Verfahren zum Ablagern der Sperrschicht 22 umfassen eine chemische Gasphasenabscheidungs-(Chemical Vapor Deposition, CVD)-Technik oder eine physikalische Gasphasenabscheidungs-(Physical Vapor Deposition, PVD)-Technik mit oder ohne Maskierungstechniken (wie etwa Lithographie), sind aber nicht darauf beschränkt. Beispiele von CVD- und PVD-Techniken umfassen chemische Gasphasenabscheidung bei Atmosphärendruck (Atmospheric Pressure Chemical Vapor Deposition, APCVD), Atomlagen-Ablagerung (Atomic Layer Deposition, ALD), chemische Gasphasenabscheidung im Plasma (Plasma Enhanced Chemical Vapor Deposition, PECVD), metallorganische chemische Gasphasenabscheidung (Metal Organic Chemical Vapor Deposition, MOCVD) und Sputtern, sind aber nicht darauf beschränkt.
  • Die Sperrschicht 22a, 22b kann durch (i) selektives Ablagern von Sperrschichtmaterialien, so dass die Sperrschicht 22a, 22b nicht über dem Substrat 10 zwischen angrenzenden Metallleitungen 18a und 18b abgelagert wird; (ii) Ätzen der Sperrschicht 22a, 22b, um Sperrschichtmaterial zu entfernen, das zwischen angrenzenden Metallleitungen 18a und 18b abgelagert wurde; oder (iii) beides ausgebildet werden. Wie in der 7 gezeigt ist, gibt es, wenn die Sperrschicht 22a, 22b leitend ist, keine durchgängige Sperrschicht 22a, 22b, die über oder auf dem Substrat 10 abgelagert ist und angrenzende Metallleitungen 18a, 18b verbindet, zwischen angrenzenden Keimschichtmaterialien 16a und 16b oder beiden. Eine leitende Sperrschicht 22a, 22b kann beispielsweise Material umfassen, wie etwa Co, CoO, CoN, Ta, TaN, TaO, Ru, RuO, RuN, Mn, MnO, MnN, Ti, TiN, W, WO, ist aber nicht darauf beschränkt.
  • In anderen Ausführungsformen, wie etwa der, die in der 6 gezeigt ist, umfasst die Sperrschicht 22a, 22b ein dielektrisches Material. Ein solches nicht leitendes Material kann zwischen angrenzenden Metallleitungen 18a, 18b, zwischen angrenzenden Keimschichtmaterialien 16a, 16b oder beiden vorkommen, ohne dass es zu Kurzschlüssen zwischen angrenzenden Leitungen kommt. Wenn die Sperrschicht 22a, 22b aus einem dielektrischen Sperrschichtmaterial besteht, kann die Sperrschicht 22a, 22b aus einem Low-k-Material oder einem Extreme-low-k-Material ausgebildet werden. Die Sperrschicht 22a, 22b kann beispielsweise ein Material umfassen, wie etwa AlxOy, AlxNy, SiC, SiOxNy und Kombinationen daraus, ist aber nicht darauf beschränkt.
  • In manchen Ausführungsformen wird nach dem Ablagern der Metallleitungen 18 eine dielektrische Schicht 20 zwischen und über angrenzenden Metallleitungen 18a und 18b abgelagert. Die 8 zeigt eine Schnittdarstellung der Struktur von 6, nachdem eine dielektrische Schicht 20 zwischen und über angrenzenden Metallleitungen 18a und 18b abgelagert wurde.
  • In manchen Ausführungsformen umfasst das Verfahren das Planarisieren der Verbindungsschicht 14, wie in der 8 gezeigt ist. Der Planarisierungsschritt kann in manchen Ausführungsformen durch chemisch-mechanisches Polieren und in anderen Ausführungsformen durch andere geeignete Techniken ausgeführt werden. In manchen Ausführungsformen kann der Planarisierungsschritt 110 das Planarisieren der dielektrischen Schicht 20 ohne das Planarisieren der Sperrschicht 22 oder der Metallleitung 18 umfassen. In anderen Ausführungsformen, wie etwa wenn die Verbindungsschicht 14 auf die Planarisierungsebene 26 planarisiert wurde, kann der Planarisierungsschritt 110 das Planarisieren der dielektrischen Schicht, der Sperrschicht 22 und der Metallleitung 18 umfassen.
  • In manchen Ausführungsformen erstreckt sich die dielektrische Schicht 20 über der Metallleitung 18 und der Sperrschicht 22. Wie in den 9 und 10 gezeigt ist, kann in solchen Ausführungsformen das Verfahren weiter das Ausbilden eines Vias 28 umfassen, das sich von einer oberen Fläche 30 der Verbindungsschicht 14 zu der Metallleitung 18 erstreckt. Das Via 28 kann ausgebildet werden, indem selektiv ein vertikaler Kanal 32 in die dielektrische Schicht 20 geätzt wird, wie in der 9 gezeigt ist, gefolgt von dem Füllen des Kanals 32 mit einem leitenden Material 34, um das Via auszubilden, wie in der 10 gezeigt ist. Nach dem Füllen des Vias 28 mit Masse kann die Verbindungsschicht 14 planarisiert werden. Die Metallleitung 18 und das Via 28 können mit einander elektrisch verbunden werden. In manchen Ausführungsformen wird der Großteil des Vias 28 durch die Metallleitung 18 gebildet, so dass Strukturen mit hohem Seitenverhältnis während dieses Schrittes nicht ausgebildet werden, und das Via 28 kann mittels Techniken, wie etwa Einzel-Damasziertechniken, ausgebildet werden.
  • In manchen Ausführungsformen kann das Verfahren auch das Ablagern von zusätzlichen Strukturen 36 über der Verbindungsschicht 14 umfassen. Die 11 zeigt eine Ausführungsform, in der zusätzliche Strukturen 36 über der Verbindungsschicht 14 abgelagert werden, nachfolgend auf das Ablagern einer zweiten Metallleitung 38 als Teil des Vias 28. Die 12 zeigt eine Ausführungsform, in der zusätzliche Strukturen 36 über der Verbindungsschicht 14 abgelagert werden, nachfolgend auf das Planarisieren bis auf die Metallleitung 18 (d.h. auf die Planarisierungsebene 26 von 8). Wie man aus der 12 ersieht, können die erste Metallleitung 16a, die zweite Metallleitung 16b oder beide 16a, 16b im Wesentlichen ebene obere Flächen aufweisen.
  • Wie in den 11 und 12 gezeigt ist, können die zusätzlichen Strukturen 36 elektrisch mit dem Substrat 10 durch die Metallleitung 18 und optional durch die zweite Metallleitung 34 verbunden werden. Die zusätzlichen Strukturen 36 können aus Leiterbahnen, Vias, Kondensatoren, Induktionsspulen, Verbindungsfeldern, Hilfsstrukturen oder jeder anderen Struktur, die geeignet ist, um in den Verbindungsschichten eines integrierten Schaltkreises umfasst zu werden, bestehen.
  • Die 13 zeigt die Struktur von 11, wobei eine Zwischenschicht 38 über der zusätzlichen Struktur 36 abgelagert wurde. Zusätzlich wurde eine zweite Keimschicht mit einem dritten und einem vierten Merkmal 16c, 16d über der Zwischenschicht 38 abgelagert. Eine dritte und eine vierte Metallleitung 18c, 18d wurden auf dem dritten und dem vierten Merkmal 16c, 16d abgelagert. Eine dritte und eine vierte Sperrschicht 22c, 22d wurden auf der dritten und der vierten Metallleitung 18c, 18d abgelagert. Schließlich wurde ein Dielektrikum 40 zwischen der dritten und der vierten Metallleitung 18c, 18d abgelagert. Alle Aspekte der ersten und der zweiten Metallleitung 18a, 18b, einschließlich ihrer Ausbildung, Eigenschaften, Zusammensetzungen und der Komponenten, die sie umgeben, können auf die dritte und die vierte Metallleitung 18c, 18d angewendet werden.
  • Die Breite von mindestens einer Metallleitung kann in einer Ausführungsform mindestens fünfmal die Höhe der Metallleitung betragen und die Breite von allen Metallleitungen kann in anderen Ausführungsformen mindestens fünfmal die Höhe betragen. In noch anderen Ausführungsformen kann die Breite der Metallleitung oder -leitungen <1H sein oder kann von 1H bis 2H reichen oder kann von 2H bis 3H reichen oder kann von 3H bis 4H reichen oder kann von 4H bis 5H reichen oder jede Kombination daraus (z.B. <2H oder >3H oder kann von 1 bis 5H reichen).
  • Die 14 zeigt eine Schnittdarstellung der Breite (W) und der Höhe (H) der Metallleitungen 18 mit verschiedenen Breiten. Wie man sieht, weist die breiteste Metallleitung (14C) eine im Wesentlichen eben Oberseite auf, während die schmaleren Metallleitungen der 14A und 14B abgerundete Oberseiten aufweisen. In manchen Ausführungsformen ist eine im Wesentlichen ebene Oberfläche vorgesehen, um nachfolgende Schichten beim Ausbilden einer Halbleiterstruktur abzulagern.
  • Es werden nun Halbleiterstrukturen 2 beschrieben, wie etwa die, die in den 11 und 12 gezeigt sind. Die Halbleiterstruktur 2 kann ein Substrat 10 umfassen, das eine obere Fläche 12 und eine Verbindungsschicht 14 über der oberen Fläche 12 aufweist. Die Verbindungsschicht 14 kann eine strukturierte Keimschicht 16 über dem Substrat 12, mindestens zwei Metallleitungen 18 über der Keimschicht 16 und ein Dielektrikum 20 zwischen angrenzenden Metallleitungen 18a und 18b umfassen.
  • Eine Sperrschicht 22 kann seitliche Abschnitte der Metallleitung 18, obere Abschnitte der Metallleitung 18 oder beide umgeben. Die dielektrische Schicht 20 kann in manchen Ausführungsformen aus einem Extreme-low-k-Dielektrikum oder einem Low-k-Dielektrikum oder in anderen Ausführungsformen aus jedem anderen geeigneten Dielektrikum ausgebildet werden. Die Metallleitung 18 kann ein Metall (z.B. Kupfer) umfassen und die Sperrschicht 22 kann als eine Barriere zum Wandern (z.B. Diffusion) des Metalls (z.B. Kupfer) dienen. Zusätzliche Strukturen 36 können über der Verbindungsschicht 14 abgelagert werden. Die 11 zeigt eine Ausführungsform, in der zusätzliche Strukturen 36 über der Verbindungsschicht 14 abgelagert werden, nachfolgend auf das Ablagern einer zweiten Metallleitung 38 als Teil eines Vias 28. Die 12 zeigt eine Ausführungsform, in der zusätzliche Strukturen 36 über der Verbindungsschicht 14 abgelagert sind, nachfolgend auf die Planarisierung auf die Metallleitung 18 (d.h. auf die Planarisierungsebene 26 von 8).

Claims (16)

  1. Halbleiterstruktur, die Folgendes umfasst: ein Substrat (10), das eine planare obere Fläche (12) aufweist; eine Verbindungsschicht (14) über der planaren oberen Fläche (12), wobei die Verbindungsschicht (14) Folgendes umfasst: eine strukturierte Keimschicht (16a, b) über der planaren oberen Fläche, wobei die strukturierte Keimschicht (16a, b) ein erstes Keimschichtmaterial (16a) und ein zweites Keimschichtmaterial (16b) aufweist, eine erste Metallleitung (18a) über dem ersten Keimschichtmaterial (16a), eine zweite Metallleitung (18b) über dem zweiten Keimschichtmaterial (16b) und ein Dielektrikum (20) zwischen der ersten Metallleitung (18a) und der zweiten Metallleitung (18b), wobei sich das Dielektrikum (20) über der ersten Metallleitung (18a), der zweiten Metallleitung (18b) oder beiden erstreckt, und wobei die erste Metallleitung eine abgerundete obere Fläche aufweist, eine zusätzliche Struktur (36) über der Verbindungsschicht (14), und ein selektiv in die dielektrische Schicht geätztes Via (28), das die erste Metallleitung (18a) mit der zusätzlichen Struktur (36) verbindet.
  2. Halbleiterstruktur nach Anspruch 1, wobei die Breite der ersten Metallleitung (18a) weniger als fünfmal die Höhe der ersten Metallleitung (18a) beträgt.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, wobei die zweite Metallleitung (18b) eine im Wesentlichen ebene obere Fläche aufweist.
  4. Halbleiterstruktur nach Anspruch 3, wobei die Breite der zweiten Metallleitung (18b) mindestens fünfmal die Höhe der zweiten Metallleitung beträgt.
  5. Halbleiterstruktur nach einem der vorangehenden Ansprüche, wobei die strukturierte Keimschicht (16a, b) ein Element umfasst, das aus der Gruppe ausgewählt ist, die aus Cu, Ru, Co, Al, Fe, Mn, Zn, W, Sn, Ag, Au, Pt, Ta, Ti oder Kombinationen daraus besteht.
  6. Halbleiterstruktur nach einem der vorangehenden Ansprüche, die weiter eine Sperrschicht (22) über den mindestens zwei Metallleitungen (18a, b) umfasst.
  7. Halbleiterstruktur nach Anspruch 6, wobei die Sperrschicht (22) zwischen angrenzenden Metallleitungen (18a, b) nicht durchgängig ist.
  8. Halbleiterstruktur nach Anspruch 6 oder 7, wobei die Sperrschicht (22) nicht leitend ist.
  9. Verfahren zum Ausbilden einer Metallverbindung (38) oder eines Vias (28), das Folgendes umfasst: Bereitstellen eines Substrats (10), das eine planare obere Fläche (12) aufweist; und Ausbilden einer Verbindungsschicht (14) über der planaren oberen Fläche (12), wobei das Ausbilden der Verbindungsschicht (14) Folgendes umfasst: Ausbilden einer strukturierten Keimschicht (16a, b) über der planaren oberen Fläche (12), die ein erstes Keimschichtmaterial (16a)und ein zweites Keimschichtmaterial (16b) aufweist, selektives Ablagern einer ersten Metallleitung (18a) über dem ersten M Keimschichtmaterial(16a) und einer zweiten Metallleitung (18b) über dem zweiten Keimschichtmaterial (16b) und Ablagern einer dielektrischen Schicht (20) zwischen der ersten und der zweiten Metallleitung (18a, b), wobei die genannte erste und die genannte zweite Metallleitung (18a, b) durch ein Verfahren abgelagert werden, das direktes chemisches Plattieren umfasst, wobei sich die dielektrische Schicht über der ersten Metallleitung (18a), der zweiten Metallleitung (18b) oder beiden erstreckt und das Ausbilden der Verbindungsschicht (14) weiter Folgendes umfasst: selektives Ätzen eines Kanals (28) in der dielektrischen Schicht (20) und Füllen des Kanals (28) mit einem leitenden Material (34), wobei die Metallleitung (18a) und das leitende Material (34) über das leitende Material des Kanals in Kontakt zu einander stehen.
  10. Verfahren nach Anspruch 9, wobei das Ausbilden der Verbindungsschicht (14) weiter Folgendes umfasst: Ausbilden einer Sperrschicht (22) um die erste und die zweite Metallleitung (18a, b), bevor die dielektrische Schicht (20) abgelagert wird.
  11. Verfahren nach Anspruch 9 oder 10, wobei das Ausbilden der Sperrschicht (22) das selektive Ablagern von Sperrschichtmaterialien umfasst, so dass die Sperrschicht (22) nicht über dem Substrat (10) zwischen angrenzenden Metallleitungen (18a, b) abgelagert wird.
  12. Verfahren nach Anspruch 9 oder 10, wobei das Ausbilden der Sperrschicht (22) das Ätzen der Sperrschicht (22) umfasst, um Sperrschichtmaterial zu entfernen, das zwischen angrenzenden Metallleitungen (18a, b) abgelagert wurde.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei das Ausbilden der Verbindungsschicht (14) weiter das Planarisieren der dielektrischen Schicht (20) umfasst.
  14. Verfahren nach einem der Ansprüche 9 bis 13, das weiter das elektrische Verbinden einer oder mehrerer Metallleitungen (18a, b) der Verbindungsschicht (14) mit zusätzlichen Strukturen (36) umfasst.
  15. Verfahren nach einem der Ansprüche 9 bis 13, das weiter das Ablagern von zusätzlichen Metallleitungen (18c, d) über der genannten Verbindungsschicht (14) umfasst, wobei das genannte Ablagern von zusätzlichen Metallleitungen (18c, d) Folgendes umfasst: Ausbilden einer zweiten strukturierten Keimschicht (16c, d) über der Verbindungsschicht (14), die ein drittes Keimschichtmaterial (16c) und ein viertes Keimschichtmaterial (16d) aufweist und selektives Ablagern einer dritten Metallleitung (18c) über dem dritten Keimschichtmaterial (16c) und einer vierten Metallleitung (18d) über dem vierten Keimschichtmaterial(16d), wobei die dritte und die vierte Metallleitung (18c, d) durch ein Verfahren abgelagert werden, das direktes chemisches Plattieren umfasst.
  16. Verfahren nach einem der Ansprüche 9 bis 15, wobei die erste Metallleitung (18a) eine abgerundete obere Fläche aufweist.
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DE (1) DE102013105722B4 (de)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117784A (en) * 1997-11-12 2000-09-12 International Business Machines Corporation Process for integrated circuit wiring
US20030003701A1 (en) * 2001-06-27 2003-01-02 Ramkumar Subramanian Growing copper vias or lines within a patterned resist using a copper seed layer
US20030054633A1 (en) * 1998-07-31 2003-03-20 Industrial Technology Research Institute Method of electroless plating copper on nitride barrier
US20040185683A1 (en) * 2003-03-20 2004-09-23 Hiroki Nakamura Wiring, display device and method of manufacturing the same
US20040203235A1 (en) * 2003-01-15 2004-10-14 Seiko Epson Corporation Formation method for metal element, production method for semiconductor device, production method for electronic device, semiconductor device, electronic device, and electronic equipment
DE102008048424A1 (de) * 2007-10-22 2009-05-20 Infineon Technologies Ag Elektronikbauelement

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117784A (en) * 1997-11-12 2000-09-12 International Business Machines Corporation Process for integrated circuit wiring
US20030054633A1 (en) * 1998-07-31 2003-03-20 Industrial Technology Research Institute Method of electroless plating copper on nitride barrier
US20030003701A1 (en) * 2001-06-27 2003-01-02 Ramkumar Subramanian Growing copper vias or lines within a patterned resist using a copper seed layer
US20040203235A1 (en) * 2003-01-15 2004-10-14 Seiko Epson Corporation Formation method for metal element, production method for semiconductor device, production method for electronic device, semiconductor device, electronic device, and electronic equipment
US20040185683A1 (en) * 2003-03-20 2004-09-23 Hiroki Nakamura Wiring, display device and method of manufacturing the same
DE102008048424A1 (de) * 2007-10-22 2009-05-20 Infineon Technologies Ag Elektronikbauelement

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