DE102010043450A1 - Verfahren zur Herstellung von Trench-Metalloxid-Halbleiter-Feldeffekttransistoren - Google Patents

Verfahren zur Herstellung von Trench-Metalloxid-Halbleiter-Feldeffekttransistoren Download PDF

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Abstract

Ein Verfahren zur Herstellung eines zellularen Trench-Metallodix-Halbleiter-Feldeffekttransistors (MOSFET) umfasst das Aufbringen eines ersten Photoresist auf eine erste Epitaxialschicht (Epi-Schicht), um einen Trench-Bereich zu bilden, das Aufbringen eines zweiten Photoresist auf eine erste Gate-Leiterschicht, um einen Mesa-Bereich zu bilden, das Wegätzen eines Teils der ersten Gate-Leiterschicht in dem Mesa-Bereich, um eine zweite Gate-Leiterschicht mit einem Höcker zu bilden, und das kristallische Titanisieren der zweiten Gate-Leiterschicht, um eine Ti-Gate-Leiterschicht zu bilden. Kanten des Mesa-Bereichs werden an Kanten des Trench-Bereichs ausgerichtet. Daher wird etwa mehr als die Hälfte an Polysilicium in der zweiten Gate-Leiterschicht kristallisch titanisiert. Ein Distanzhalter kann gebildet werden, um die Ecken der ersten Gate-Leiterschicht zu schützen und um der Gate-Leiterstruktur eine größere Robustheit für die mechanische Halterung zu verleihen. (1)

Description

  • Für die vorliegende Anmeldung wird die Priorität der provisorischen US-Anmeldung Nr. 61/259,275 mit der Bezeichnung ”Methods for fabricating trench metal oxide semiconductor field effect transistors” vom 9. November 2009 in Anspruch genommen, auf deren gesamten Inhalt hiermit verwiesen wird.
  • HINTERGRUND
  • Während der letzten Jahrzehnte bestand ein zunehmendes Interesse an Halbleitervorrichtungen wie Leistungs-Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), die bei verschiedenen Anwendungen zum Einsatz kamen. Der Leistungs-MOSFET hat normalerweise eine Polysiliciumschicht. Die Polysiliciumschicht kann zum Beispiel als Gate-Elektrode des Leistungs-MOSFET verwendet werden.
  • Der Leistungs-MOSFET kann eine von zwei Hauptstrukturen haben, zum Beispiel die eines vertikalen diffundierten MOSFET (VDMOSFET) oder die eines Trench-MOSFET. Der VDMOSFET war Mitte der Siebzigerjahre erhältlich, und zwar aufgrund der verfügbaren Planartechnologie. In den späten Achtzigerjahren drängte der Trench-MOSFET auf den Markt, bei dem die Trench-Technologie des dynamischen Speichers mit wahlfreiem Zugriff (DRAM) zum Einsatz kam und durch welchen der spezifische Durchlasswiderstand zwischen einem Drain-Terminal und einem Source-Terminal (RDSON) des Leistungs-MOSFET verbessert wurde. Jedoch können Gate-Ladungen in dem Trench-MOSFET Hochgeschwindigkeitsanwendungen (oder dv/dt-Anwendungen) im Vergleich zu dem DVMOSFET einschränken. Der hauptsächliche Kompromiss liegt zwischen dem RDSON und Gate-Ladungen, die mit einem Poly-Gate-Widerstand und einer Kapazität verbunden sind.
  • KURZE BESCHREIBUNG DER ERFINDUNG
  • Ausführungsformen der Erfindung betreffen Verfahren zur Herstellung eines zellularen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET). In einer Ausführungsform umfasst das Verfahren das Aufbringen eines ersten Photoresist auf eine erste Epitaxialschicht (Epi-Schicht), um einen Trench-Bereich zu bilden, das Aufbringen eines zweiten Photoresist auf eine erste Gate-Leiterschicht, um einen Mesa-Bereich zu bilden, das Wegätzen eines Teils der ersten Gate-Leiterschicht in dem Mesa-Bereich, um eine zweite Gate-Leiterschicht mit einem Höcker zu bilden, und das kristallische Titanisieren der zweiten Gate-Leiterschicht, um eine Ti-Gate-Leiterschicht zu bilden. Kanten des Mesa-Bereichs werden an Kanten des Trench-Bereichs ausgerichtet. Daher wird etwa mehr als die Hälfte von Polysilicium in der zweiten Gate-Leiterschicht kristallisch titanisiert. Der Polyschichtwiderstand des zellularen Trench-MOSFET kann reduziert werden, wodurch die Gate-Leitfähigkeit des zellularen Trench-MOSFET verbessert wird. Zum Schutz der Ecken der ersten Gate-Leiterschicht und um die Gate-Leiterstruktur für eine mechanische Halterung robuster auszubilden, kann ein Distanzhalter gebildet werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Merkmale und Vorteile von Ausführungsformen des beanspruchten Gegenstands ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugsziffern gleiche Elemente kennzeichnen. In den Zeichnungen zeigen:
  • 1–8 in einer Schnittansicht die Herstellungsfolge eines zellularen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET) gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 9 eine Schnittansicht eines Strukturschemas eines Trench-MOSFET gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 10 ein Blockdiagramm eines Leistungswandlungssystems gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 11 ein Flussdiagramm eines Verfahrens zur Herstellung eines zellularen Trench-MOSFET gemäß einer Ausführungsform der vorliegenden Erfindung.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung der vorliegenden Erfindung sind im Hinblick auf ein umfassendes Verständnis der vorliegenden Erfindung zahlreiche Details dargelegt. Der Fachmann wird jedoch erkennen, dass die praktische Ausführung der vorliegenden Erfindung auch ohne diese speziellen Details oder aber mit deren Äquivalenten möglich ist. Andererseits wurden hinreichend bekannte Verfahren, Vorgänge, Komponenten und Schaltungen aus Gründen der Übersichtlichkeit nicht im Einzelnen beschrieben.
  • Manche Teile der nachstehenden Beschreibung sind als Abläufe, Logikblöcke, Prozesse und andere symbolische Darstellungen von Abläufen für die Herstellung von Halbleitervorrichtungen dargestellt. Diese Beschreibungen und Darstellungen werden von Fachleuten auf dem Gebiet der Herstellung von Halbleitervorrichtungen verwendet, um das Wesentliche ihrer Arbeit anderen Fachleuten zu vermitteln. In der vorliegenden Anmeldung gilt ein Ablauf, ein Logikblock, ein Prozess oder dergleichen als eine selbständige Schritt- oder Befehlsfolge, die zu einem gewünschten Ergebnis führt. Dabei handelt es sich um solche Schritte, die physikalische Handgriffe oder physikalische Größen erfordern. Es sollte jedoch bedacht werden, dass sämtliche dieser und ähnlicher Terme mit geeigneten physikalischen Größen in Verbindung zu setzen sind und lediglich als zweckdienliche Beschreibungen dieser Größen verwendet werden. Sofern in der folgenden Beschreibung nicht anders angegeben, versteht sich, dass sich die in der vorliegenden Anmeldung verwendeten Begriffe wie ”Beschichtung”, ”Aufbringen”, ”Ätzen”, ”Herstellung”, ”Silizidierung”, ”Implantierung”, ”Metallisierung”, ”Titanisierung” oder dergleichen durchwegs auf Abläufe und Prozesse der Herstellung von Halbleitervorrichtungen beziehen.
  • Es versteht sich, dass die Figuren nicht maßstabsgetreu sind und dass nur Teile der abgebildeten Strukturen sowie der diese Strukturen bildenden verschiedenen Schichten gezeigt sind.
  • Ferner können zusammen mit den hierin beschriebenen Abläufen und Schritten weitere Herstellungsprozesse und Schritte durchgeführt werden, das heißt, es kann ein Anzahl von Prozessen und Schritten vor, zwischen und/oder nach den hierin beschriebenen Schritten vorgesehen sein. Es ist wesentlich, dass Ausführungsformen der vorliegenden Erfindung in Verbindung mit diesen weiteren Prozessen und Schritten implementiert werden können, ohne diese nennenswert zu beeinflussen. Allgemein gesprochen können die verschiedenen Ausführungsformen der vorliegenden Erfindung Teile eines herkömmlichen Prozesses ohne wesentlichen Einfluss auf Randprozesse oder -schritte ersetzen.
  • In einer Ausführungsform stellt die vorliegende Erfindung ein Verfahren für die Herstellung eines zellularen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET) bereit. Ein erstes Photoresist wird auf eine erste Epitaxialschicht (Epi-Schicht) aufgebracht, um einen Trench-Bereich zu bilden. Ein zweites Photoresist wird auf eine erste Gate-Leiterschicht aufgebracht, um einen Mesa-Bereich zu bilden. Kanten des Mesa-Bereichs werden an Kanten des Trench-Bereichs ausgerichtet. Ein Teil der ersten Gate-Leiterschicht in dem Mesa-Bereich wird weggeätzt, um eine zweite Gate-Leiterschicht mit einem Höcker auf ihrer Oberseite zu bilden. Titan (Ti) wird aufgebracht, und dann wird das Titan in dem Mesa-Bereich weggeätzt. Solchermaßen wird der Höcker von seiner Oberseite und gleichzeitig von seinen Seitenwänden kristallisch titanisiert, und die zweite Gate-Leiterschicht wird von der Oberseite der zweiten Gate-Leiterschicht in Richtung nach unten kristallisch titanisiert. In vorteilhafter Weise wird mehr als die Hälfte des Gate-Leitermaterials in der zweiten Gate-Leiterschicht (die den Höcker enthält) in ein Ti-Gate-Leitermaterial umgewandelt, wobei bei der üblichen Recess-Ätztechnologie etwa 10% des Gate-Leitermaterials umgewandelt werden. Als Ergebnis der vorliegenden Erfindung kann der Flächenwiderstand eines zellularen Trench-MOSFET reduziert und dadurch die Gate-Leitfähigkeit des zellularen Trench-MOSFET verbessert werden. Zum Schutz der Ecken der Ti-Gate-Leiterschicht und um die Gate-Leiterstruktur für die mechanische Halterung robuster zu machen, kann ein Distanzhalter gebildet sein.
  • Die 1 bis 8 zeigen in Schnittansichten die Herstellungsfolge eines zellularen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET) gemäß einer Ausführungsform der vorliegenden Erfindung. Die in den 1 bis 8 gezeigte Herstellungsfolge eines zellularen Trench-MOSFET dient lediglich zu Darstellungszwecken und ist nicht im Sinne einer Einschränkung zu verstehen.
  • In 1 wird die Epitaxial-Beschichtung durchgeführt, um eine Epi-Schicht zu bilden. Zum Beispiel wird eine N-Typ-Epitaxialbeschichtung (Nepi-Beschichtung) durchgeführt, um auf der Oberseite eines Halbleitersubstrats eines Wafers, z. B. einem stark dotierten (N+) Substrat des N-Typs (in 1 nicht gezeigt), eine Nepi-Schicht 110 zu bilden. Anschließend wird ein erstes Photoresist aufgebracht, um Photoresistbereiche 120A und 120B über der Nepi-Schicht 110 zu bilden. Die Photoresistbereiche 120A und 120B werden auf die Nepi-Schicht 110 aufgebracht und wirken als Masken für die Bildung eines Trench-Bereichs für den zellularen Trench-MOSFET, z. B. des Ortes für den Trench des zellularen Trench-MOSFET.
  • In 2 wird ein Teil der Nepi-Schicht 110 in dem Trench-Bereich durch Lithographiemittel weggeätzt, um einen Trench zu bilden. Mit anderen Worten: Das Silicium in dem Trench-Bereich wird durch eine in 1 gezeigte Öffnung 130 entfernt, wodurch ein aktiver Trench gebildet wird. Dadurch entsteht eine Nepi-Schicht 201. Das erste Photoresist wird von der Oberfläche der Wafer gestrippt und der Trench dann oxidiert. Dadurch wächst rund um die Nepi-Schicht 201 eine Gate-Oxidschicht 203. Die Gate-Oxidschicht 203 umschließt den Trench, das heißt, die Gate-Oxidschicht 203 beschichtet die Flächen (Seitenwände und Boden) des Trench. Ein Gate-Leitermaterial wird aufgebracht und mit Phosphorylchlorid (POCl3) dotiert, um über der Oxidschicht 203 eine Gate-Leiterschicht 205 zu bilden. Insbesondere füllt ein Teil der Gate-Leiterschicht 205 den Trench, und die Gate-Leiterschicht 205 bedeckt die Oxidschicht 203 in einer vorgegebenen Dicke. Das Gate-Leitermaterial kann Polysilicium, Wolfram, Germanium, Galliumnitrid (GaN) oder Siliciumkarbid (SiC) sein.
  • In 3 wird ein zweites Photoresist auf die Gate-Leiterschicht 205 aufgebracht, um einen Mesa-Bereich für den zellularen Trench-MOSFET zu bilden. Die Kanten des zweiten Photoresist werden mit an Kanten des ersten Photoresist ausgerichtet. Als Ergebnis wird über der Gate-Leiterschicht 205 ein Photoresistbereich gebildet. Die Kanten des Photoresistbereichs 310 werden an den Kanten der Photoresistbereiche 120A und 120B ausgerichtet.
  • In 4 ist ein Teil der Gate-Leiterschicht 205 in dem in 3 gezeigten Mesa-Bereich weggeätzt, um eine Gate-Leiterschicht 405 mit einem Höcker 407 auf der Oberseite zu bilden. In einer Ausführungsform ist der Höcker 407 ein rechteckförmiger Höcker. Der Höcker 407 hat eine vorgegebene Dicke, und der Rest der Gate-Leiterschicht 405 füllt den Trench des zellularen Trench-MOSFET. Nach Ausbildung der Gate-Leiterschicht 405, wird das zweite Photoresist gestrippt.
  • Danach werden P-Dotierelemente für den Kanalkörper wie in 5 gezeigt implantiert und bis zu einer bestimmten Tiefe in die Nepi-Schicht 201 getrieben, um P-Wells 510A und 510B zu bilden. Mit anderen Worten: Die P-Wells 510A und 510B werden nach Ausbildung der Gate-Leiterschicht 405 in dem oberen Bereich der Nepi-Schicht 201 gebildet, unter Verwendung einer Implantierung von P-Dotierelemente in der Nepi-Schicht 201. Die P-Wells 510A und 510B über einer Nepi-Schicht 530 können als Körperregionen des Trench dienen. Anschließend werden N-Dotierelemente für den Kanalkörper implantiert und eingetrieben, um in den Körperregionen des Trench N-Schichten zu bilden, zum Beispiel jeweils N+-Schichten 520A und 520B. Die N-Schichten 520A und 520B befinden sich jeweils auf der Oberseite der P-Wells 510A und 510B.
  • In 6 wird die Gate-Leiterschicht 405 kristallisch titanisiert, um nach Ausbildung der N+-Schichten 520A und 520B eine Ti-Gate-Leiterschicht 605 zu bilden. Der Höcker 407 (5) wird von der Oberseite und gleichzeitig von den Seitenwänden des Höckers 407 kristallisch titanisiert, um einen titanisierten Höcker 607 zu bilden. Die Gate-Leiterschicht 405 wird von der Oberseite der Gate-Leiterschicht 405 (5) in Richtung nach unten kristallisch titanisiert. Zum Beispiel wird ein Titanfilm (Ti-Film) durch Sputtern aufgebracht und durch schnelles thermisches Glühen (RTA) oder im Ofen ausgeheizt, um Ti-Silizid in der Ti-Gate-Leiterschicht 605 zu bilden. Insbesondere wird der Ti-Film von der Oberseite und gleichzeitig von den Seitenwänden des Höckers 407 kristallisch gesputtert. Dann wird der Ti-Film von der Oberseite der zweiten Gate-Leiterschicht 405 in einer Richtung nach unten kontinuierlich in die Gate-Leiterschicht 405 gesputtert. Danach folgt der Schritt des Ausheizens. Das Ti in dem Mesa-Bereich kann durch Peroxid-Nassätzen weggeätzt werden, und das Ti-Gate-Leitermaterial verbleibt in dem oberen Bereich der Ti-Gate-Leiterschicht 605, die den Höcker 607 aufweist, wie das anhand des gepunkteten Bereichs in 6 und in den folgenden Figuren dargestellt ist.
  • In vorteilhafter Weise ist im Vergleich zur konventionellen Technologie des Recess-Ätzens mehr Gate-Leitermaterial in der Gate-Leiterschicht 405 enthalten, was auf das Aufbringen des zweiten Photoresist auf der Gate-Leiterschicht 205 in 3 zurückzuführen ist. Verglichen mit der konventionellen Abwärtstitanisierung kann mehr Gate-Leitermaterial in der Gate-Leiterschicht 405 in das Ti-Gate-Leitermaterial umgewandelt werden. Zum Beispiel kann annähernd mehr als die Hälfte (bezogen auf das Volumen) des Gate-Leitermaterials in der Gate-Leiterschicht 405 (einschließlich des Höckers 407) in das Ti-Gate-Leitermaterial umgewandelt werden. In vorteilhafter Weise wird im Vergleich zu der konventionellen Technologie des Recess-Ätzens mehr Ti-Gate-Leitermaterial in der Ti-Gate-Leiterschicht 605 gebildet. Die Ti-Gate-Leiterschicht 605 kann eine Gate-Region des zellularen Trench-MOSFET bilden. Folglich lässt sich der Flächenwiderstand des Gate-Leitermaterials des zellularen Trench-MOSFET reduzieren, da mehr Gate-Leitermaterial eines Poly-Gate kristallisch titanisiert wird. In einer Ausführungsform kann der Flächenwiderstand der Gate-Region des zellularen Trench-MOSFET etwa 0,13 Ohm/Quadrat (Ohm/SQ) betragen. Mit anderen Worten: Der Flächenwiderstand des zellularen Trench-MOSFET kann ca. 0,13 Ohm/Quadrat betragen. In vorteilhafter Weise lässt sich die Gate-Leitfähigkeit des zellularen Trench-MOSFET aufgrund der größeren Menge an Ti-Gate-Leitermaterial in der Gate-Leiterstruktur verbessern.
  • Darüber hinaus wird ein Distanzhalter, z. B. Niedrigtemperatur-Oxid-Distanzhalter (LTO-Distanzhalter) 601A und 601B an der Seitenwand der Ti-Gate-Leiterschicht 605 gebildet, um die Ecken der Ti-Gate-Leiterschichten 605 während der aufeinanderfolgenden Implantierungsschritte vor Beschädigung zu schützen. Außerdem kann die Gate-Leiterstruktur durch die Distanzhalter 601A und 601B für die mechanische Halterung robuster gestaltet werden.
  • In 7 werden Tetraethylorthosilikat(TEOS)- und Borphosphosilikat(BPSG)-Glas aufgebracht, um über der Ti-Gate-Leiterschicht 605 und rund um die Distanzhalter 601A und 601B eine TEOS- und BPSG-Schicht 710 zu bilden. Anschließend erfolgt eine Implantierung von P-Dotierelementen, gefolgt von dem Schritt des Hineintreibens, um jeweils angrenzend an die N+-Schichten 520A und 520B stark dotierte (P+)-Schichten 720A und 720B des P-Typs zu bilden. Danach können die P+-Schichten 720A und 720B ausgeheizt und restrukturiert werden. Die N+-Schichten 520A und 520B können eine Source-Region des zellularen Trench-MOSFET bilden. Die P+-Schichten 720A und 720B können einen Körperdiodenkontakt bilden. Daher wird das Kontaktätzverfahren durchgeführt.
  • In 8 erfolgt die Metallisierung, um die Gate- und Source-Metall-Verbindungen zu trennen. Die gesamte Zelle kann mit einer Metallschicht 801 metallisiert werden.
  • 9 zeigt in einer geschnittenen Darstellung eine Struktur eines Trench-MOSFET 900 gemäß einer Ausführungsform der vorliegenden Erfindung. Der Trench-MOSFET 900 wird durch das Herstellungsverfahren und die Schritte, die in den 1 bis 8 dargestellt sind, hergestellt. In einer Ausführungsform kann der Trench-MOSFET 900 mehrere Zellen aufweisen, z. B. die zellularen MOSFETs, die durch das Herstellungsverfahren und die Schritte, die in den 1 bis 8 gezeigt sind, hergestellt werden.
  • In einer Ausführungsform kann jede Zelle ein N+-Substrat 9001 aufweisen. Über dem N+-Substrat 9001 wird eine Nepi-Schicht 9530 gebildet. Ein Trench der Zelle wird mit einer Ti-Gate-Leiterschicht 9605 gefüllt, wobei ein Höcker 9607 von einer Gate-Oxidschicht 9203 umschlossen ist. Die Ti-Gate-Leiterschicht 9605 enthält eine titanisierte Region und eine nicht-titanisierte Region, wie das vorstehend beschrieben wurde. In einer Ausführungsform ist etwa eine Hälfte der Schicht 9605 (einschließlich des Höckers 9607) titanisiert, während der Rest der Schicht 9605 nicht titanisiert ist. In vorteilhafter Weise ist durch das Aufbringen des zweiten Photoresist in 3 mehr Ti-Gate-Leitermaterial in der Ti-Gate-Leiterschicht 9605 enthalten. In einer Ausführungsform lässt sich der Flächenwiderstand der Ti-Gate-Leiterschicht 9605 des Trench-MOSFET 900 verringern. Mit anderen Worten: Der Flächenwiderstand des Trench-MOSFET 900 kann beispielsweise von ca. 0,50 Ohm/Quadrat auf ca. 0,13 Ohm/Quadrat verringert werden. Dadurch lässt sich die Leitfähigkeit des Trench-MOSFET verbessern.
  • Die Oberfläche der Ti-Gate-Leiterschicht 9605 wird durch einen Distanzhalter, z. B. die LTO-Distanzhalter 9601A und 9601B geglättet. Die Ti-Gate-Leiterschicht 9605 kann eine Gate-Region des Trench-MOSFET 900 bilden.
  • Ein Trench-Körper, z. B. ein P-Well 9510, wird über der Nepi-Schicht 9530 gebildet. Eine P+-Schicht 9720 und N+-Schichten 9520A und 9520B werden innerhalb des P-Well 9510 gebildet. In einer Ausführungsform liegt die als Körperdiodenkontakt wirkende P+-Schicht 9720 zwischen den N+-Schichten 9520A und 9520B. Die N+-Schichten 9520A und 9520B können eine Source-Region des Trench-MOSFET 900 bilden. Die Bodenschicht, z. B. das N+-Substrat 9001, kann eine Drain-Region des Trench-MOSFET 900 bilden.
  • In einer Ausführungsform kann über einer TEOS- und BPSG-Schicht 9710 eine Metallschicht 9801 und eine Source-Region gebildet werden. Die TEOS- und BPGS-Schicht 9710 kann die Gate- und Source-Metallverbindungen trennen.
  • 10 zeigt schematisch ein Leistungswandlungssystem 1000 gemäß einer Ausführungsform der vorliegenden Erfindung. In einer Ausführungsform kann das Leistungswandlungssystem 1000 eine Eingangsspannung in eine Ausgangsspannung umwandeln. Das Leistungswandlungssystem 1000 kann ein Gleichstrom-Gleichstrom-Wandler (DC-DC-Wandler), ein Wechselstrom-Gleichstrom-Wandler (AC-DC-Wandler) oder ein Gleichstrom-Wechselstrom-Wandler (DC-AC-Wandler) sein. Das Leistungswandlungssystem 1000 kann einen oder mehrere Schalter 1010 enthalten.
  • In einer Ausführungsform kann der Schalter 1010 unter anderem ein Trench-MOSFET (z. B. 900 in 9) sein, der durch das Herstellungsverfahren und die Schritte in den 1 bis 8 hergestellt wird. Der Schalter 1010 kann als Highside-Leistungsschalter oder als Lowside-Leistungsschalter in einem Leistungswandlungssystem 1000 verwendet werden. Aufgrund des verringerten Polyflächenwiderstands des Trench-MOSFET hat der Schalter 1010 einen verhältnismäßig niedrigeren Gate-Widerstand. In vorteilhafter Weise kann der Schalter 1010 vergleichsweise schneller aktiviert und deaktiviert werden, und die Leistungsfähigkeit des Leistungswandlungssystems 1000 kann verbessert werden.
  • 11 zeigt ein Flussdiagramm 1100 eines Verfahrens zur Herstellung eines zellularen Trench-MOSFET gemäß einer Ausführungsform der vorliegenden Erfindung. 1 wird in Kombination mit den 1 bis 8 beschrieben.
  • In Block 1110 wird ein erstes Photoresist auf die ersten Epitaxialschicht (Epi-Schicht) aufgebracht, um einen Trench-Bereich zu bilden. in Block 1120 wird ein zweites Photoresist über der Gate-Leiterschicht 205 aufgebracht, um einen Mesa-Bereich zu bilden. Die Kanten des zweiten Photoresist werden an den Kanten des ersten Photoresist ausgerichtet. in Block 1130 wird ein Teil der Gate-Leiterschicht 205 in dem Mesa-Bereich weggeätzt, um eine Gate-Leiterschicht 405 mit einem Höcker 407 zu bilden. In Block 1140 wird die Gate-Leiterschicht 405 kristallisch titanisiert, um die Ti-Gate-Leiterschicht 605 zu bilden.
  • Zusammenfassend wird ein erstes Photoresist auf eine Epi-Schicht, z. B. einer Nepi-Schicht 110 aufgebracht, um einen Trench-Bereich zu bilden. Ein Teil der Nepi-Schicht 110 in dem Trench-Bereich wird weggeätzt, um eine Nepi-Schicht 201 zu bilden, und dann wird das Photoresist gestrippt. Nachdem sich rund um die Nepi-Schicht 201 eine Gate-Oxidschicht 203 gebildet hat, wird in den Trench ein Gate-Leitermaterial aufgebracht und es erfolgt eine Dotierung mit POCl3, um über der Gate-Oxidschicht 203 eine Gate-Leiterschicht 250 zu bilden. Ein zweites Photoresist wird auf die Gate-Leiterschicht 205 aufgebracht, um einen Mesa-Bereich zu bilden. Die Kanten des ersten Photoresist werden an den Kanten des zweiten Photoresist ausgerichtet. Danach wird ein Teil der Gate-Leiterschicht 205 in dem Mesa-Bereich weggeätzt, um eine Gate-Leiterschicht 405 mit einem Höcker zu bilden, und dann wird das zweite Photoresist gestrippt. Im Anschluss an die Bildung von P-Wells, zum Beispiel der P-Wells 510A und 510B, die als Trench-Körper wirken, werden der Reihe nach N+-Schichten 520A und 520B über den P-Wells 510A und 510B gebildet, um als Source-Region des zellularen Trench-MOSFET zu wirken. P+-Schichten 720A und 720B werden als Körperdiodenkontakt jeweils über den P-Wells 510A und 510B gebildet.
  • Ein Ti-Film wird aufgebracht, um ein Ti-Gate-Leitermaterial in einer Ti-Gate-Leiterschicht 605 zu bilden. Das Ti in dem Mesa-Bereich kann weggeätzt werden, und das Ti-Gate-Leitermaterial in der Ti-Gate-Leiterschicht 605 kann bleiben. In vorteilhafter Weise wird das zweite Photoresist aufgetragen, um einen Mesa-Bereich über der Gate-Leiterschicht 205 für die Gate-Leiterstruktur zu bilden. Deshalb wird mehr Gate-Leitermaterial in der Ti-Gate-Leiterschicht 605 in Ti-Gate-Leitermaterial umgewandelt. Als Ergebnis lässt sich der Flächenwiderstand des zellularen Trench-MOSFET reduzieren, z. B. von ca. 0,50 Ohm/Quadrat auf 0,13 Ohm/Quadrat, um die Leitfähigkeit des zellularen Trench-MOSFET zu verbessern. Ein Distanzhalter wird gebildet, um die Ecken der Ti-Gate-Leiterschicht 605 zu schützen und um die Gate-Leiterstruktur für eine mechanische Abstützung robuster auszubilden. Anschließen wird ein Kontaktätzverfahren durchgeführt, auf das ein Metallisierungsschritt folgt.
  • Während die vorstehende Beschreibung und die Zeichnungen Ausführungsformen der vorliegenden Erfindung darstellen, versteht sich, dass verschiedene Hinzufügungen, Modifikationen und Substitutionen erfolgen können, ohne von dem Erfindungsgedanken abzuweichen und den Schutzrahmen der Erfindung zu verlassen, der in den anliegenden Ansprüchen definiert ist. Der Fachmann wird erkennen, dass die Erfindung in ihrer praktischen Durchführung mit zahlreichen Modifikationen hinsichtlich Form, Struktur, Anordnung, Proportionen, Materialien, Elementen und Komponenten usw. verwendet werden kann, ohne von dem Grundgedanken der Erfindung abzuweichen. Die vorliegend beschriebenen Ausführungsformen dienen daher sämtlich dem Zweck der Darstellung und sind keine Einschränkung des Schutzrahmens der Erfindung, der durch die anliegenden Ansprüche und deren rechtliche Äquivalente angegeben ist und der nicht auf die vorstehende Beschreibung beschränkt ist.

Claims (17)

  1. Verfahren zur Herstellung eines zellularen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET), umfassend: das Aufbringen eines ersten Photoresist auf eine erste Epitaxialschicht (Epi-Schicht), um einen Trench-Bereich zu bilden; das Aufbringen eines zweiten Photoresist auf eine erste Gate-Leiterschicht, um einen Mesa-Bereich zu bilden, wobei Kanten des ersten Photoresist an Kanten des zweiten Photoresist ausgerichtet werden; das Wegätzen eines Teils der ersten Gate-Leiterschicht in dem Mesa-Bereich, um eine zweite Gate-Leiterschicht mit einem Höcker zu bilden; und das kristallische Titanisieren der zweiten Gate-Leiterschicht, um eine Ti-Gate-Leiterschicht zu bilden.
  2. Verfahren nach Anspruch 1, ferner umfassend: das Wegätzen eines Teils der ersten Epi-Schicht in dem Trench-Bereich, um eine zweite Epi-Schicht zu bilden; und das Strippen des ersten Photoresist nach Bildung der zweiten Epi-Schicht.
  3. Verfahren nach Anspruch 2, ferner umfassend: das Wachsen einer Oxidschicht rund um die zweite Epi-Schicht; das Bilden der erste Gate-Leiterschicht über der Oxidschicht vor dem Aufbringen des zweiten Photoresist; und das Strippen des zweiten Photoresist nach Bildung der zweiten Gate-Leiterschicht.
  4. Verfahren nach Anspruch 2, ferner umfassend: das Bilden einer Mehrzahl von P-Wells in einem oberen Bereich der zweiten Epi-Schicht nach Bildung der zweiten Gate-Leiterschicht; und das Bilden einer Mehrzahl von stark dotierten (N+)-Schichten des N-Typs jeweils über den P-Wells vor der Titanisierung der zweiten Gate-Leiterschicht, wobei die N+-Schichten eine Source-Region des zellularen Trench-MOSFET bilden.
  5. Verfahren nach Anspruch 4, ferner umfassend: das Bilden einer Mehrzahl von Distanzhaltern an Seitenwänden der Ti-Gate-Leiterschicht; das Bilden einer Tetraethylorthosilikat- und Borphosphosilikat-Glasschicht über der Ti-Gate-Leiterschicht und rund um die Distanzhalter; und das Bilden einer Mehrzahl von P+-Schichten jeweils angrenzend an die N+-Schichten.
  6. Verfahren nach Anspruch 1, wobei der Höcker von der Oberseite und gleichzeitig von den Seitenwänden kristallisch titanisiert wird und wobei die zweite Gate-Leiterschicht unter dem Höcker in einer Richtung nach unten kristallisch titanisiert wird.
  7. Verfahren nach Anspruch 1, wobei annähernd mehr als die Hälfte des Gate-Leitermaterials in der zweiten Gate-Leiterschicht kristallisch titanisiert wird.
  8. Zellularer Trench-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), umfassend: eine Epitaxialschicht (Epi-Schicht); eine Oxidschicht über der Epi-Schicht und in einem Trench, der in der Epi-Schicht gebildet ist; und eine Ti-Gate-Leiterschicht, die den Trench füllt und einen Höcker bildet, der sich aus dem Trench heraus erstreckt, wobei mehr als die Hälfte der Ti-Gate-Leiterschicht Ti-Gate-Leitermaterial enthält.
  9. Zellularer Trench-MOSFET nach Anspruch 8, wobei ein Photoresist aufgebracht wird, um einen Trench zu bilden, und anschließend entfernt wird.
  10. Zellularer Trench-MOSFET nach Anspruch 8, wobei der Höcker von der Oberseite und gleichzeitig von den Seitenwänden des Höckers kristallisch titanisiert ist und wobei die Ti-Gate-Leiterschicht unter dem Höcker in einer Richtung nach unten kristallisch titanisiert ist.
  11. Zellularer Trench-MOSFET nach Anspruch 8, ferner umfassend: eine Mehrzahl von P-Wells über der Epi-Schicht; und eine Mehrzahl von N+-Schichten jeweils über den P-Wells, die eine Source-Region des zellularen Trench-MOSFET bilden.
  12. Zellularer Trench-MOSFET nach Anspruch 11, ferner umfassend: eine Mehrzahl von Distanzhaltern an Seitenwänden der Ti-Gate-Leiterschicht; eine Tetraethylorthosilikat- und Borphosphosilikat-Glasschicht über der Ti-Gate-Leitersschicht und rund um die Distanzhalter; und eine Mehrzahl von P+-Schichten jeweils angrenzend an die N+-Schichten.
  13. Leistungswandlungssystem, umfassend: mindestens einen Schalter, wobei der Schalter einen Trench-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) umfasst, wobei der Trench-MOSFET eine Mehrzahl von zellularen Trench-MOSFETs umfasst und wobei jeder der zellularen Trench-MOSFETs umfasst: eine Epitaxialschicht (Epi-Schicht); eine Oxidschicht über der Epi-Schicht, die den Boden und die Seitenwände eines in der Epi-Schicht gebildeten Trench beschichtet; und und eine Ti-Gate-Leiterschicht mit einem Höcker, der den Trench füllt, wobei mehr als die Hälfte der Ti-Gate-Leiterschicht ein Ti-Gate-Leitermaterial umfasst.
  14. Leistungswandlungssystem nach Anspruch 13, wobei ein erstes Photoresist aufgebracht wird, um den Trench zu bilden, und anschließend entfernt wird.
  15. Leistungswandlungssystem nach Anspruch 13, wobei der Höcker von der Oberseite und gleichzeitig von den Seitenwänden des Höckers kristallisch titanisiert ist und wobei die Ti-Gate-Leiterschicht unter dem Höcker in einer Richtung nach unten kristallisch titanisiert ist.
  16. Leistungswandlungssystem nach Anspruch 13, wobei jeder der zellularen Trench-MOSFETs ferner umfasst: eine Mehrzahl von P-Wells über der Epi-Schicht; und eine Mehrzahl von N+-Schichten jeweils über den P-Wells, die eine Source-Region des zellularen Trench-MOSFET bilden.
  17. Leistungswandlungssystem nach Anspruch 16, wobei jeder der zellularen Trench-MOSFETs umfasst: eine Mehrzahl von Distanzhaltern an Seitenwänden der Ti-Gate-Leiterschicht; eine Tetraethylorthosilikat- und Borphosphosilikat-Glasschicht über der Ti-Gate-Leitersschicht und rund um die Distanzhalter; und eine Mehrzahl von P+-Schichten jeweils angrenzend an die N+-Schichten.
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