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Die Erfindung betrifft schaltbare Pufferkapazitäten in integrierten Schaltungen.
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In integrierten Schaltungen werden Pufferkapazitäten verwendet, um beispielsweise interne Betriebs- oder Referenzspannungen zu Puffern oder zu glätten. Für Anwendungen in der integrierten Schaltungstechnik ist eine Realisierung großer Kapazitätswerte bei minimalem Flächenverbrauch wünschenswert.
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In der Prozeßtechnik für die Speicherherstellung, beispielsweise für DRAMS, bieten die nutzbaren Speicherkondensatoren die höchste auf dem Chip verfügbare Flächenkapazität. Bekannt ist, diese Speicherkapazitäten als nutzbare Pufferkapazitäten zu verwenden. Weist eine Speicherkapazität einen Defekt auf, führt dies dazu, daß die zu puffernde Spannung nicht nur gepuffert, sondern zusätzlich noch belastet wird. Je nach Stärke des Defekts und Qualität der die Spannung liefernden Quelle führt dies mindestens dazu, daß die Verlustleistung steigt, im schlimmsten Fall, daß die entsprechende Spannung zusammenbricht und der Chip somit unbrauchbar ist.
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1 zeigt einen Ausschnitt eines bekannten Speicherzellenfeldes SZ. Eine Speicherzelle SC umfaßt einen Auswahltransistor TA und einen Speicherkondensator CA. Ein Steueranschluß VW des Auswahltransistors TA ist mit einer vertikal verlaufenden Wortleitung WL und ein erster Versorgungsanschluß VB ist mit einer horizontal verlaufenden Bitleitung BL verbunden. Ein zweiter Versorgungsanschluß VC des Auswahltransistors TA ist mit einer Elektrode CVC des Speicherkondensators CA verbunden, eine andere Elektrode CCOPL des Speicherkondensators CA ist mit einer sogenannten gemeinsamen Platte COPL, auch common plate genannt, verbunden. In Speicherprozessen bieten die verwendeten Speicherkondensatoren CA die höchste auf dem Chip verfügbare Flächenkapazität. Speicherkondensatoren können sich daher auch für den Betrieb als Pufferkapazitäten CP eignen.
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2 zeigt einen Ausschnitt eines bekannten Speicherzellenfelds SZ, in dem als Pufferkapazitäten CP ausgebildete Speicherkondensatoren CA angeordnet sind. Im Unterschied zu 1 entfällt der Auswahltransistor TA. Die Pufferkapazität CP ist mit einen Anschluß CVC mit einer Bitleitung und mit einem anderen Anschluß CCOPL mit dem Common Plate COPL verbunden. Die Wortleitungen WL können aus prozeßtechnischen Gründen oder aus wirtschaflichen Gesichtspunkten vorhanden sein oder entfallen, elektrisch aktiv sind die Wortleitungen nicht. Um den Unterschied zwischen einem Speicherzellenfeld SZ und einem im Raster eines Speicherzellenfelds SZ angeordneten Feld von Pufferkapazitäten CP hervorzuheben, wird letzteres als Zellenfeld ZF bezeichnet. Entsprechend 2 bildet die Pufferkapazität CP die Kapazität, die sich zwischen dem gemeinsamen Anschluß COPL und der Bitleitung BL ausbildet.
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3 zeigt einen Ausschnitt eines bekannten aus Pufferkapazitäten CP ausgebildeten Zellenfelds ZF. Am Rand des Zellenfelds ZF sind Bitleitungen BL miteinander verbunden. Ideale Kapazitäten, beispielsweise auch Pufferkapazitäten CP, lassen ein Gleichstromfluß über ihre Elektroden nicht zu. Eine nicht ideale Pufferkapazität CP weist einen sogenannten Leckstrom auf, der über die Elektroden der Pufferkapazität CP fließt. Parallel zu der in 3 abgebildeten Pufferkapazität CP ist daher ein ohmsches Element CR angedeutet, das einen Leckstrompfad zwischen den Elektroden CVC, CCOPL einer Pufferkapazität CP symbolisiert. Weist eine Pufferkapazität CP einen niederohmigen Defekt auf, ist sie unbrauchbar. Befinden sich eine oder mehrere defekte Pufferkapazitäten CP in einem Zellenfeld ZF miteinander verbundener Pufferkapazitäten CP führt dies dazu, daß die Spannung nicht mehr gepuffert, sondern auch belastet wird. Je nach Stärke des Defekts und Qualität der die Spannung liefernden Quelle führt dies mindestens dazu, daß die Verlustleistung des Chips steigt, im schlimmsten Fall dazu, daß die entsprechende Spannung zusammenbricht und der Chip funktionsuntüchtig wird.
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Aus der
DE 197 55 737 A1 ist eine integrierte Schaltung gemäß dem Oberbegriff des Anspruchs 1 bzw. ein Verfahren zum Betreiben einer solchen Schaltung gemäß dem Oberbegriff des Anspruchs 24 bekannt bei der zur Feststellung eines Defektes einer Pufferkapazität der dabei auftretende Leckagestrom als Spannungsabfall gemessen und ausgewertet wird.
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Aufgabe der Erfindung ist es, fehlerhafte Pufferkapazitätsabschaltungen aufgrund transistenter Ladungsentnahmen und entsprechender Ströme der Pufferkapazität zu vermeiden.
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Diese Aufgabe wird erfindungsgemäß durch eine integrierte Schaltung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 24 gelöst.
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Vorteilhafte Aus- und Weiterbildungen sind in den abhängigen Ansprüchen definiert.
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Die vorliegende Erfindung beruht auf der Idee, auf dem Chip angeordnete Pufferkapazitäten für integrierte Schaltungen mittels einer Logikschaltung abhängig von einem durch die Pufferkapazität fließenden Strom schaltbar zu aktiveren bzw. zu deaktivieren.
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Nachfolgend werden Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert.
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Es zeigen:
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1 eine bekannte Anordnung von aus Auswahltransistoren und Speicherkondensatoren ausgebildeten Speicherzellen;
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2 eine bekannte Anordnung einzelner Pufferkapazitäten;
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3 eine bekannte Anordnung miteinander verbundener Pufferkapazitäten;
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4 eine erfindungsgemäße Anordnung von schaltbaren Pufferkapazitäten;
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5 eine weitere erfindungsgemäße Anordnung von schaltbaren Pufferkapazitäten;
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6 eine weitere erfindungsgemäße Anordnung von schaltbaren Pufferkapazitäten;
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7 eine weitere erfindungsgemäße Anordnung von schaltbaren Pufferkapazitäten;
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8 einen strukturellen Aufbau einer Logikschaltung ;
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9 eine mögliche Realisierung der Logikschaltung;
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10 eine weitere mögliche Realisierung der Logikschaltung;
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11 eine weitere mögliche Realisierung der Logikschaltung;
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12A–D mögliche schaltungstechnische Realisierungen gemäß 11;
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13 eine mögliche Ausgestaltung der in 12A gezeigten Ausführung in einem Zellenfeld;
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14 ein erweitertes Ersatzschaltbild von mit Bitleitungen verbundener Pufferkapazitäten;
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15 Ausgangskennlinien eines Dünn- und Dickoxidtransistors.
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In der folgenden Beschreibung wird auf die beigefügten Figuren Bezug genommen. Die in den Figuren abgebildeten spezifischen Ausführungsformen sind als Beispiele anzusehen, mit denen die Erfindung umgesetzt werden kann. Es sei klargestellt, daß andere Ausführungsformen verwendet werden können und strukturelle Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die vorliegende Beschreibung soll daher nicht in beschränkendem Sinn aufgefasst werden.
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4 zeigt gemäß einem Ausführungsbeispiel der Erfindung skizzenhaft einen Ausschnitt einer integrierten Schaltung IC mit Pufferkapazitäten CP, die aktivierbar sind.
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Es ist eine integrierte Schaltung IC mit Pufferkapazitäten CP ersichtlich, wobei die Pufferkapazitäten CP mit ersten Anschlüssen K1 mit einem Potential V2 und mit zweiten Anschlüssen K2 mit einer Signalleitung BL verbunden sind. Die integrierte Schaltung weist eine Logikschaltung LOGDEV auf, die an einem Ende der Signalleitung BL mit der Signalleitung BL und über die Pufferkapazitäten CP mit dem Potential V2 verbunden ist.
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Die Logikschaltung LOGDEV verbindet schaltbar die Signalleitung BL mit dem ersten Potential V1 abhängig von einem durch die Pufferkapazität CP fließenden Strom. Beispielsweise können die Anschlüsse K1 als eine gemeinsame Platte COPL ausgebildet sein. In 4 entspricht das erste Potential dem Bezugspotential Ground GND. Wie aus 4 ersichtlich ist, puffert das gezeigte Ausführungsbeispiel die gemeinsame Platte COPL gegen das Bezugspotential Ground GND. Ein gegebenenfalls durch die Signalleitungen BL, beispielsweise Bitleitungen, fließender Gleichstrom, der sich zwischen den gegeneinander zu puffernden Potentialen ausbilden kann, wird gemessen. Weisen Pufferkapazitäten CP keine Defekte auf, ist dieser Strom im Idealfall Null. Bei Auftreten von Defekten, d. h der messbare Strom weicht vom Idealwert ab oder übersteigt einen Schwellwert, werden die Signalleitungen BL abgeschaltet.
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Beispielhaft ist dies in 4 dadurch gelöst, daß die Logikschaltung LOGDEV eine Bewerterschaltung CMPDEV umfasst, die an einem Eingangsanschluß ein zu schaltendes Signal V3 mit einem an einem anderen Eingangsanschluß anliegenden Referenzsignal VREF vergleicht und an einem Ausgang als Ergebnis ein Steuersignal VST bereitstellt, das mit einem Steueranschluß eines Schaltelements SWDEV verbunden ist, dessen erster Anschluß über einen den Innenwiderstand des Schaltelements repräsentierenden Widerstand R mit dem zu schaltenden Signal V3 und dessen zweiter Anschluß mit dem Potential V1 verbunden ist.
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Zwischen dem Ausgang der Bewerterschaltung CMPDEV und dem Steuereingang des Schaltelements SWDEV ist ein Tiefpaßfilter LPF ausgebildet. Ist beispielsweise das Potential an der gemeinsamen Platte COPL größer als das mit GND assoziierte Potential, so stellt sich am gemeinsamen Knoten von R und Bitleitung BL ein gegenüber GND positives Potential ein. Dieses wird mit der Bewerterschaltung CMPDEV mit einem Schwellenwert VREF verglichen. Übersteigt das detektierte Potential den Schwellenwert VREF, so ändert sich das Ausgangssignal der Bewerterschaltung CMPDEV und das Schaltelement SWDEV wird geöffnet, um den Leckstrompfad zu deaktivieren. Hier in der 4 ist zugrundegelegt, daß das Schaltelement SWDEV durch eine positive Ausgangsspannung der Bewerterschaltung CMPDEV geschlossen und durch eine negative Ausgangsspannung der Bewerterschaltung CMPDEV geöffnet wird. Das Öffnen des Schaltelements SWDEV bedingt ferner, daß das Potential am gemeinsamen Knoten von R und Signalleitung BL wegen des Leckstroms weiterhin ansteigt, so daß die gesamte Schaltung in einen stabilen Zustand übergeht und der Abschaltmodus verlustfrei gehalten wird. Der zwischen dem Ausgang der Bewerterschaltung CMPDEV und dem Steuereingang des Schaltelements SWDEV ausgebildete Tiefpaßfilter LPF hat die Aufgabe, nicht transiente Ladungsentnahmen und die entsprechenden Ströme aus der Pufferkapazität CP fehlerhaft als Gleichstromleckpfad zu interpretieren. Mit anderen Worten, es muß verhindert werden, daß die gesamte Schaltung bei Auftreten solcher Transienten anspricht. Bezugnehmend auf 4 werden Pufferkapazitäten deshalb verwendet, mittels Stromtransienten Spannungstransienten zwischen der Spannung an der gemeinsamen Platte und GND zu unterbinden.
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5 zeigt ein weiteres Ausführungsbeispiel gemäß einem Aspekt der Erfindung ähnlich der zu 4, wobei der Tiefpaßfilter LPF zwischen dem zu schaltenden Potential V3 und dem Anschluß des zu schaltenden Potentials der Bewerterschaltung CMPDEV ausgebildet ist.
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6 zeigt eine mögliche Kombination von Pufferkapazitäten CP mit Logikschaltungen LOGDEV. Beispielsweise sind mehrere Logikschaltungen LOGDEV abwechselnd mit dem einen Ende der Signalleitung BL und dem anderen Ende der benachbarten Signalleitung BL verbunden. In 6 sind beispielsweise ungeradzahlige und geradzahlige Signalleitungen BL mit Logikschaltungen LOGDEV verbunden, die jeweils mit den linken beziehungsweise rechten Enden der Signalleitungen BL verbunden sind.
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Ein weiteres erfindungsgemäßes Ausführungsbeispiel stellt eine Kombination der in den 4 und 5 mit Signalleitungen BL verbundenen ausgestalteten Logikschaltungen LOGDEV dar.
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7 zeigt ein erfindungsgemäßes Ausführungsbeispiel, indem die Schaltelemente SWDEV jeweils an beiden Enden einer Signalleitung BL angeordnet sind und parallel betrieben werden. Dieses Ausführungsbeispiel eignet sich, um einen niederohmigen Anschluß der Signalleitungen BL zu gewährleisten.
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In einer weiteren Möglichkeit, die nicht in den Figuren gezeigt ist, können Signalleitungen BL, beispielsweise Bitleitungen, miteinander verbunden zu Gruppen zusammengefasst werden zusammen, welche jeweils mit einer Logikschaltung LOGDEV zu betrieben werden.
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8 zeigt eine mögliche Ausführungsform der in 4 gezeigten skizzenhaften Ausgestaltung mit einer zusätzlichen, nicht in 4 gezeigten, Rücksetzeinrichtung RESETDEV, die als Transistor M4 realisiert ist. Das Schaltelement SWDEV ist durch einen Transistor M1 realisiert. Der Widerstand R ergibt sich aus dem sogenannten On-Widerstand des Transistors M1. Die technische Umsetzung des Schaltelements SWDEV und des Widerstands R kann gemäß Schaltung aus 8 in einem Bauelement gelöst werden. Für die Bewerterschaltung CMPDEV kann ein einfacher Inverter, bestehend aus zwei Transistoren M2 und M3, verwendet werden. Über die Dimensionierung der Bewerterschaltung CMPDEV wird ein Schwellwert definiert, bei dem die Bewerterschaltung CMPDEV schaltet.
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Wie bereits erwähnt dient der Transistor M4 der Rücksetzung der Schaltung bei Einschalten der integrierten Schaltung, beispielsweise eines DRAMs, in einen definierten Zustand. Ist Transistor M1 geöffnet, liegt am Gate von M1 ein HIGH-Pegel an. Transistor M4 sollte demnach während eines Power-Ups kurz in den leitenden Zustand geschaltet werden und dann wieder abgeschaltet werden. Die Implementierung eines Tiefpasses LPF ergibt sich aus der Verstärkung und dem differentiellen Widerstand des aus den Transistoren M2 und M3 bestehenden Inverters. Die Verstärkung bei tiefen Frequenzen beträgt (gm2 + gm3)/(gDS2 + gDS3), der differentielle Ausgangswiderstand beträgt 1/(gDS2 + gDS3) und die Eingangskapazität der getriebenen Stufe entspricht der Gatekapazität CG1 von Transistor M1. Wie leicht gezeigt werden kann, kann die Bandbreite fBW der Schaltung, also die Frequenz, bei der die Verstärkung auf 1 abgesunken ist, mit fBW = (gm2 + gm3)/(2·π·CG1) abgeschätzt werden. Zu beachten ist, daß die Vorwärtssteilheiten gm2 und gm3, wie auch die differentiellen Ausgangsleitwerte gDS2 und gDS3 in dem Arbeitspunkt betrachtet werden müssen, in dem die Schaltschwelle des Inverters erreicht ist. Das heißt, die Drainströme von M2 und M3 sind etwa gleich groß. Da die Schaltschwelle in der gezeigten Implementierung relativ nahe bei dem Ground-Potential liegen sollte, resultiert daraus für M2 am Umschaltpunkt des Inverters ein Arbeitspunkt im Unterschwellbereich oder schwacher Inversion, während Transistor M3 in starker Inversion betrieben wird
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9 zeigt eine weitere Realisierungsmöglichkeit einer Logikschaltung LOGDEV. Gegenüber 8 wird der Arbeitspunkt des p-Mos Transistors M3 im Inverter aus 8 im Umschaltpunkt durch eine neu hinzugenommene Stromquelle I0, die einen Strom I0 bereitstellen kann, definiert. Es wird festgelegt, daß die Schaltschwelle der Eingangsspannung am gemeinsamen Gateknoten der Transistoren M2 und M3 entspricht, wobei M2 den Strom I0 liefert und zwar mit hinreichend hohem Ausgangswiderstand. Näherungsweise beträgt die Bandbreite: fBW = gm2/(2·π·CG1). Man beachte, daß der Wert von gm2 in letztgenannter Gleichung deutlich unterhalb des Wertes von gm2 in unter 8 erwähnten Gleichungen liegen kann. Mit der in 9 dargestellten Realisierung kann gm2 über die Wahl von I0 festgelegt werden und ist nicht unmittelbar aus den Transistorparametern von M2 abhängig. Bei Arbeitspunkten von Transistor M2 im Unterschwellbereich gilt z. B. explizit gm2 ~ I0.
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10 zeigt eine mögliche schaltungstechnische Umsetzung der in 9 vorgeschlagenen Logikschaltung LOGDEV. 10 zeigt, wie eine Stromspiegelschaltung ISPIEGEL aus den Transistoren M5, M6 als Stromquelle I0 realisiert werden kann und einer oder einer Gruppe von Bewerterschaltungen zugeordnet werden kann. In 10 ist ein zentraler Eingangstransistor M6 gewählt, der mit einer Vielzahl von Ausgangstransistoren M5 verbunden ist. Der Vollständigkeit halber sei hier erwähnt, daß wie aus den vorhergehenden Figuren ersichtlich, das Schaltelement SWDEV durch Transistor M1, die Bewerterschaltung CMPDEV durch die Transistoren M2, M3 und die Rücksetzeinrichtung RESETDEV durch Transistor M4 ausgebildet sind.
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11 zeigt eine erste Realisierungsmöglichkeit der in 5 skizzenhaft gezeigten Logikschaltung LOGDEV. Das Schaltelement SWDEV ist durch Transistor M1 ausgebildet. Der Widerstand R ergibt sich aus dem On-Widerstand des Transistors M1, so daß die technische Umsetzung der beiden Elemente SWDEV und R durch ein Bauelement gelöst werden kann. Die Bewerterschaltung CMPDEV ist durch einen Inverter, bestehend aus den Transistoren M2, M3, realisiert. Über die Dimensionierung der Transistoren M2, M3 wird ein Schwellwert definiert, bei welchem der Inverter schaltet. Der Transistor M4 dient der Rücksetzung der Logikschaltung LOGDEV bei Einschalten der integrierten Schaltung IC, beispielsweise eines DRAMs, in einen definierten Zustand. Bezogen auf 11 heißt das, ist M1 geöffnet, liegt die Gatespannung von M1 auf dem High-Potential. Transistor M4 sollte demnach während eines Power-Ups kurz in den leitenden Zustand und dann wieder abgeschaltet werden.
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Eine Realisierung des Tiefpasses LPF wird dadurch erreicht, daß zwischen dem gemeinsamen Knoten von Signalleitung BL und dem Transistor M1 und den gemeinsamen Gateknoten des Inverters, bestehend aus den Transistoren M2 und M3, ein Widerstand R1 angeordnet ist.
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In den 12A bis D sind bezugnehmend auf die 11 verschiedene Möglichkeiten gezeigt, den Widerstand R1 zu realisieren. Die Ausbildung des Widerstands R1 erfolgt mittels eines oder mehrerer Transistoren M55, M56, M57. Die Transistoren M55, M56, M57 werden in der Regel in einem Arbeitspunkt im Unterschwellbereich betrieben, so daß deren Widerstand sehr hoch und entsprechend die Grenzfrequenz des resultierenden Tiefpasses LPF hinreichend niedrig ist.
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12A zeigt die Realisierung eines Tiefpassfilters LPF, wobei der Tiefpassfilter LPF als ein Transistor M55 ausgebildet ist, dessen Steuerelektrode mit dem Potential V1, dessen eine Bezugselektrode mit der Signalleitung BL und dessen andere Bezugselektrode mit dem Anschluß des zu schaltenden Potentials V3 der Bewerterschaltung CMPDEV verbunden ist.
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12B zeigt eine Realisierung eines Tiefpassfilters LPF, wobei der Tiefpassfilter LPF als ein Transistor M56 ausgebildet ist, dessen Steuerelektrode und dessen eine Bezugselektrode mit der Signalleitung BL und dessen andere Bezugselektrode mit dem Anschluß des zu schaltenden Potentials V3 der Bewerterschaltung CMPDEV verbunden ist.
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12C zeigt eine Realisierung eines Tiefpassfilters LPF, wobei der Tiefpassfilter LPF als ein Transistor M57 ausgebildet ist, dessen eine Bezugselektrode mit der Signalleitung BL und dessen andere Bezugselektrode und dessen Steuerelektrode mit dem Anschluß des zu schaltenden Potentials V3 der Bewerterschaltung CMPDEV verbunden ist.
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12D zeigt eine Realisierung eines Tiefpassfilters LPF, wobei der Tiefpassfilter LPF einen ersten Transistor M56 aufweist, dessen Steuerelektrode und dessen eine Bezugselektrode mit der Signalleitung BL und dessen andere Bezugselektrode mit dem Anschluß des zu schaltenden Potentials V3 der Bewerterschaltung CMPDEV verbunden ist, und einen zweiten Transistor M57 aufweist, dessen eine Bezugselektrode mit der Signalleitung BL und dessen andere Bezugselektrode und dessen Steuerelektrode mit dem Anschluß des zu schaltenden Potentials V3 der Bewerterschaltung CMPDEV verbunden ist.
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13 zeigt in einem Zellenfeld ZF eine mögliche Anwendung der in 12A gezeigten Schaltung. 13 zeigt, wie eine Logikschaltung LOGDEV zur Ansteuerung einer oder einer Gruppe von Signalleitungen BL, beispielsweise Bitleitungen, effizient und praxistauglich realisiert werden kann.
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14 zeigt ein erweitertes Ersatzschaltbild einer in einer Signalleitung BL, beispielsweise einer Bitleitung, eingesetzten Pufferkapazitäten CP. In 14 sind parasitäre Signalleitungswiderstände Rp eingefügt. Wie aus 14 ersichtlich, liegt zwischen jeweils zwei Pufferkapazitäten CP ein parasitärer Widerstand Rp. In der Praxis weist dieser Widerstand einen Wert von 5 ... 20 Ω/Square auf. Legt man beispielsweise eine als Bitleitung verwendete Signalleitung BL in einem DRAM zugrunde, kann die Länge BL in einem Prozeß mit minimalen Strukturgrößen von 46 nm bis zu 10 μm betragen, so daß der Gesamtwiderstand im Bereich von etwa 1 kOhm ... 4 kΩ liegt. Ausgangskennlinien, wie sie in 15 abgebildet sind, eines Dünn- und eines Dickoxidtransistors, die low-vt Merkmale aufweisen, lassen bei einer Kanallänge von 1 μm und bei einer höchsten verfügbaren Gatespannung einen On-Widerstand von ca. 400 Ω bzw. 600 Ω errechnen. Diese einfache Abschätzung zeigt, daß bei verhältnismäßig geringem Flächenoverhead eine erfindungsgemäße leckstromoptimierte Pufferkapazität CP auf Kosten einer gewissen Degradation der Hochfrequenzeigenschaften aufgebaut werden kann. Dieser Effekt kann mittels einfacher und flächeneffizienter Maßnahmen kompensiert oder verringert werden. Bei höchsten Frequenzen sind vor allen Dingen diejenigen Pufferkapazitäten CP relevant, die nahe dem oder den angeschlossenen Ende(n) der jeweiligen Signalleitung BL liegen. Pufferkapazitäten CP in der Mitte tragen bei diesen Frequenzen wegen des Signalleitungswiderstands Rp kaum einen Beitrag mehr bei. Das bedeutet, daß auch nur ein geringer Wert der gesamten in einem matrixartig angeordnetem Feld „Array” von realisierten Pufferkapazitäten bei höchsten Strömen wirksam ist. Somit genügt es, zu einer erfindungsgemäßen leckstromoptimierten Pufferkapazität CP eine andere Kapazität C1 mit deutlich niedrigerem Kapazitätswert im Vergleich zur Gesamtpufferkapazität des Arrays parallel zum Schaltelement SWDEV zu schalten, um Störungen bei hohen Frequenzen zu puffern. Diese Kapazität C1 kann beispielsweise eine Metall-Metall-Sandwich Anordnung sein, die sogar oberhalb der erfindungsgemäßen leckstromoptimierten Pufferkapazität(en) angeordnet sein kann, oder eine MOS-Kapazität, die in der Nähe neben der erfindungsgemäßen leckstromoptimierten Pufferkapazität CP angeordnet werden kann.
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Gemäß einem Aspekt der Erfindung kann die Kapazität C1 mit einem Schaltelement SWDEV der vorangegangenen Logikschaltungen LOGDEV kombiniert werden. Beispielsweise kann die in 14 gezeigt Kapazität C1 in einem Ausführungsbeispiel gemäß der 4 bis 7 realisiert werden.
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Bezugszeichenliste
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- BL
- Signalleitung
- C1
- Kondensator
- CMPDEV
- Bewerterschaltung
- CP
- Pufferkapazität
- COPL
- gemeinsame Platte, common plate
- CR
- ohmsches Element
- CVC
- Elektrode
- CCOPL
- Elektrode
- Ground, GND
- Bezugspotential
- ISPIEGEL
- Stromspiegel
- I0
- Stromquelle und Strom I0
- IC
- integrierte Schaltung
- K1
- erster Anschluß von einer Pufferkapazität
- K2
- zweiter Anschluß von einer Pufferkapazität
- LOGDEV
- Logikschaltung
- LPF
- Tiefpaßfilter
- M1–M6
- Transistoren
- M55–M57
- Transistoren
- R
- Widerstand
- R1
- Widerstand
- Rp
- parasitärer Widerstand einer Signalleitung
- RESETDEV
- Rücksetzeinrichtung
- SC
- Speicherzelle
- SWDEV
- Schaltelement
- SZ
- Speicherzellenfeld
- ZF
- Zellenfeld
- V1
- erstes Potential
- V2
- zweites Potential
- V3
- drittes Potential
- VST
- Steuersignal
- VREF
- Referenzsignal
