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Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft das Gebiet der Speichervorrichtungen,
ihrer Herstellung und ihres Betriebs. Die Erfindung betrifft jede
Art von Speichervorrichtung. Ein mögliches Gebiet der Erfindung sind
beispielsweise DRAM-Speichervorrichtungen. Ein
anderes mögliches
Gebiet der Erfindung sind zukünftige
Generationen von Speichervorrichtungen mit protokollbasierten Architekturen.
Die Erfindung betrifft ferner das Gebiet der Kommunikation mit Speichervorrichtungen
und der Datenverarbeitung innerhalb von Speichervorrichtungen. Die
vorliegende Erfindung betrifft weiterhin das Gebiet flüchtiger Speichervorrichtungen.
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Hintergrund der Erfindung
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Integrierte
Speichervorrichtungen, beispielsweise flüchtige Speichervorrichtungen
wie etwa DRAMs, enthalten einen Speicherkernbereich, in dem eine
Vielzahl von Speicherzellen vorgesehen ist. Die Speicherzellen dienen
zum Speichern digitaler Informationen. Im Falle eines flüchtigen
Speichers wie etwa eines DRAMs erfordert das Speichern von Daten
in den Speicherzellen das Aufrechterhalten der Betriebsspannung
der Speichervorrichtung, um ein wiederholtes Wiederauffrischen der
Daten, die in dem Speicherkern flüchtig gespeichert sind, zu
ermöglichen.
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Speichervorrichtungen
wie etwa DRAMs oder andere flüchtige
Speichervorrichtungen können beispielsweise
in einem Speichermodul, einem Motherboard, einem Handy beziehungsweise
einem Mobilfunkgerät
oder in einer beliebigen anderen elektronischen Vorrichtung integriert
sein.
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Integrierte
Speichervorrichtungen können ferner
eine Vielzahl von Anschlüssen
(das heißt
elektrischen Kontaktanschlüssen)
zur Kommunikation mit anderen Vorrichtungen, beispielsweise mit
einer übergeordneten
elektronischen Komponente und/oder mit einem Speichercontroller
umfassen. Die Anschlüsse
können
beispielsweise als Kontaktpins, Kontaktflächen oder Bondpads ausgebildet
sein. Sie können
ebenso in einer anderen Form ausgebildet sein. Die Gruppe von Anschlüssen dient
dazu, Daten zu empfangen, die für
die Speichervorrichtung bestimmt sind, oder um Daten auszugeben,
die von der Speichervorrichtung geliefert werden. Es können sowohl
unidirektionale als auch bidirektionale Verbindungsleitungen an
die Anschlüsse
der Speichervorrichtung intern oder extern angeschlossen werden.
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In
herkömmlichen
Speichervorrichtungen wie beispielsweise DRAMS werden Daten, die
in dem Speicherkernbereich zu speichern sind, über die Anschlüsse der
Speichervorrichtung empfangen und intern an den Speicherkernbereich
zur flüchtigen Speicherung
innerhalb der Speicherzellen geleitet. In ähnlicher Weise werden auch
in anderen Speichervorrichtungen Daten, die in einem Speicherkernbereich
zu speichern sind, direkt von den Anschlüssen ohne Zwischenspeicherung
an den Speicherkernbereich geleitet. Typischerweise umfasst der
Speicherkernbereich ein Speicherzellenfeld und einen Decoder-Schaltkreisbereich
zum Zugreifen auf das Speicherzellenfeld und zu dessen Betrieb.
Das Speicherzellenfeld umfasst unter anderem eine Vielzahl von Speicherzellen,
die an Wortleitungen und Bitleitungen angeschlossen sind. Der Decoder-Schaltkreisbereich
umfasst weiterhin Komponenten, die den Betrieb des Speicherzellenfeldes
und beispielsweise insbesondere Lese- und Schreiboperationen ermöglichen.
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Dementsprechend
betrifft die vorliegende Erfindung insbesondere jede Art von Speichervorrichtung,
die einen Speicherkernbereich mit einem (beispielsweise aus Speicherbänken organisierten)
Speicherzellenfeld sowie Adressdecodierungsmittel umfasst. Die Adressdecodierungsmittel
dienen zum Decodieren eines Adresscodes, der aus einem Signalframe-Decoder
ermittelt wird.
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Der
Signalframe-Decoder kann Signalframes aus einem Empfangs-Interfacebereich
empfangen. Der Empfangs-Interfacebereich kann eine Vielzahl von
Anschlüssen
enthalten. Die Speichervorrichtung kann mindestens eine Speicherbank
umfassen und kann zum Einschreiben in eine und/oder Auslesen aus
zumindest einer Speicherbank des Speicherzellenfeldes eingerichtet
sein. Die Speichervorrichtung kann insbesondere eingerichtet sein,
um Schreib-Lese-Operationen gemäß Schreib-/Lesebefehlen
durchzuführen,
die in dem Signalframe oder den Signalframes enthalten sind. Beispielsweise kann
die Speichervorrichtung eingerichtet sein, um Schreibbefehle und/oder
Lesebefehle durchzuführen,
die jeweils für
sich über
eine Vielzahl von Signalframes (beziehungsweise Datenframes) verteilt
sein können.
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Zukünftige Generationen
von Speichervorrichtungen wie etwa DRAMs könnten Anlass geben, für einen
Speicherkernbereich bestimmte Daten zwischenzuspeichern. Es könnte ratsam
werden, an den Anschlüssen
der Speichervorrichtungen empfangene und für den Speicherkernbereich der
Speichervorrichtung bestimmte Daten in einem separaten Datenpuffer
vorübergehend
zwischenzuspeichern, von dem aus die Daten an den Speicherkernbereich
weitergeleitet werden. Es könnte
weiterhin ratsam werden, aus der Speichervorrichtung ausgelesene
Daten vorübergehend
in einem Datenzwischenspeicher zu speichern, bevor man sie über die
Anschlüsse
an eine externe elektronische Vorrichtung ausgibt. In beiden Fällen können zur
verbesserten Kommunikation und zur verbesserten Datenverwaltung
ein Datenzwischenspeicher vorgesehen werden. Abgesehen von Lesedaten
oder Schreibdaten, die aus dem Speicherkernbereich auszulesen beziehungsweise in
den Speicherkernbereich einzuschreiben sind, könnten weitere Daten wie beispielsweise
Befehlsdaten oder Steuerdaten zwischengespeichert werden. Diese
weiteren Daten könnten
innerhalb von Datenframes (Datenpaketen; Datengruppen) transportiert beziehungsweise
weitergeleitet werden, welche jeweils Gruppen vorgegebenen Formats
für das
gruppenweise oder datenframeweise Übermitteln und Empfangen von
Daten darstellen.
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Im
Fall der Kommunikation und des Datenaustausches mit einer Speichereinrichtung,
die zusätzlich
zum Speicherkernbereich einen Datenpuffer zur Zwischenspeicherung
umfasst, könnte
es ratsam werden, die Datenpufferadressen des Datenpuffers anzusteuern
und den Daten, die für
die Zwischenspeicherung in dem Datenpuffer bestimmt sind, die Adressen
innerhalb des Datenpuffers zuzuordnen, in dem die Daten gespeichert
werden sollen. Dies würde
das Erzeugen von Adressdaten erfordern, die zusätzlich zu den eigentlichen
Daten (etwa Schreibdaten, Lesedaten oder Befehlsdaten) erzeugt und übermittelt
werden könnten.
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Da
das Erzeugen und Übermitteln
zusätzlicher
Daten zum Adressieren eines Datenzwischenpuffers den Aufwand, die
Kosten und den Zeitverbrauch für
die Datenkommunikation erhöhen
würde, könnte das
Bedürfnis
entstehen, eine Speichervorrichtung zu betreiben und mit ihr zu
kommunizieren, ohne extern zusätzliche
Datenpufferadressen zu erzeugen und zu übermitteln, und den internen
Datenverkehr innerhalb der Speichervorrichtung zu vereinfachen.
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Zusammenfassung der Erfindung
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Beschreibung
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Eine
beispielhafte Ausführungsform
der vorliegenden Erfindung stellt eine integrierte Speichervorrichtung
bereit mit:
- – einem Speicherkernbereich
mit einer Vielzahl von Speicherzellen,
- – einer
Gruppe von Anschlüssen
zur Kommunikation zwischen der Speichervorrichtung und einer externen
elektronischen Vorrichtung,
- – einen
Datenpuffer zur vorübergehenden
Speicherung von Daten, wobei der Datenpuffer an der Gruppe von Anschlüssen und
an den Speicherkernbereich angeschlossen ist und eine Vielzahl von
Datenpufferbereichen aufweist, wobei jeder Datenpufferbereich zur
vorübergehenden
Speicherung zumindest eines Datenframes eingerichtet ist und durch
eine jeweilige Datenpufferadresse ansteuerbar ist, und
- – einer
Datenpuffersteuereinheit,
- – wobei
die Speichervorrichtung so beschaffen ist, dass sie für jeden
Datenpufferbereich zumindest ein Datenbit, das dem jeweiligen Datenpufferbereich
zugeordnet ist, erzeugt, wobei das Datenbit angibt, ob der jeweilige
Datenpufferbereich freie Datenpufferkapazität zur Speicherung mindestens
eines Datenframes aufweist oder ob der jeweilige Datenpufferbereich
belegt ist, und
- – wobei
die Datenpuffersteuereinheit so beschaffen ist, dass sie unter Verwendung
der den Datenpufferbereichen zugeordneten Datenbits die Datenpufferadresse
eines Datenpufferbereichs errechnet, in den Datenframes zur vorübergehenden
Speicherung übermittelt
werden.
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Eine
andere beispielhafte Ausführungsform der
Erfindung stellt ein Verfahren zum Betreiben einer Speichervorrichtung
bereit, die einen Datenpuffer mit einer Vielzahl von Datenpufferbereichen
aufweist, die durch Datenpufferadressen ansteuerbar sind, wobei
das Verfahren folgendes umfasst:
- – Zuordnen
jeweils einer Datenpufferadresse zu jedem Datenpufferbereich, wobei
die Datenpufferadressen durch Datenpufferadressnummern dargestellt
werden und die Datenpufferadressnummern der Datenpufferbereiche
eine vorgegebene Folge von Datenpufferadressnummern bilden,
- – Erzeugen
mindestens eines Datenbits, das dem jeweiligen Datenpufferbereich
zugeordnet ist, für jeden
Datenpufferbereich, wobei die Datenbits angeben, ob der jeweilige
Datenpufferbereich freie Datenpufferkapazität zum Speichern mindestens
eines Datenframes enthält
oder ob der jeweilige Datenpufferbereich belegt ist, und
- – Kombinieren
der Datenbits miteinander, wodurch eine Datenpufferadressnummer
errechnet wird, die innerhalb der vorgegebenen Folge von Datenpufferadressnummern
eine erste Datenpufferadressnummer wiedergibt, die einem Datenpufferbereich
entspricht, der Datenpufferkapazität zum Speichern mindestens
eines Datenframes enthält.
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Kurze Beschreibung der Figuren
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1 zeigt
eine schematische Draufsicht auf eine Ausführungsform einer erfindungsgemäßen Speichervorrichtung,
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die 2 bis 5 zeigen
eine beispielhafte Ausführungsform
eines erfindungsgemäßen Verfahrens,
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6 zeigt
ein weiteres Beispiel eines Verfahrens gemäß der Ausführungsform der 2 bis 5 und
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die 7 bis 10 zeigen
eine alternative Ausführungsform
eines erfindungsgemäßen Verfahrens.
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1 zeigt
eine schematische Draufsicht auf eine integrierte Speichervorrichtung 1,
die eine flüchtige
Speichervorrichtung sein kann. Die flüchtige Speichervorrichtung
kann beispielsweise ein DRAM (Dynamic Random Access Memory) sein.
Die Speichervorrichtung 1 weist einen Kernbereich, das
heißt einen
Speicherkern 5 mit einer Vielzahl von Speicherzellen 5 auf.
Die Speicherzellen 5 können
flüchtige
Speicherzellen sein, die einen Auswahltransistor und einen Speicherkondensator,
etwa einen Tiefgrabenkondensator oder einen Stapelkondensator aufweisen.
Der Speicherkern 5 kann auf einer Substratfläche des
Substrats ausgebildet sein. Die Speicherzellen können an eine Vielzahl von Bitleitungen
und an eine Vielzahl von Wortleitungen angeschlossen sein, die zum
Ansteuern der Speicherzellen 15 dienen.
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Die
Speichervorrichtung weist ferner eine Vielzahl von Anschlüssen 2 auf,
die als Kontaktanschlüsse
für die
Kommunikation der integrierten Speichervorrichtung 1 mit
einer externen elektronischen Vorrichtung 100 dienen, die
in 1 schematisch dargestellt ist. Die externe elektronische
Einrichtung 100 kann beispielsweise ein Speichercontroller
sein.
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Sie
kann ebenso ein Speichermodul, ein Motherboard oder irgendeine andere
elektronische Vorrichtung oder Komponente sein.
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Die
Vielzahl von Anschlüssen 2 kann
beispielsweise als Kontaktanschlüsse,
beispielsweise als Kontaktpins, Bondpads oder als Kontaktflächen ausgebildet
sein. Die Anschlüsse 2 dienen
zur Kommunikation mit einer externen elektronischen Vorrichtung 100.
Die Anschlüsse 2 ermöglichen
es, in der Speichervorrichtung 1 auf Daten zuzugreifen
und diese zu empfangen und/oder zu übermitteln. Über Leiterbahnen,
etwa Verbindungsleitungen 17, 18, 19, die
in 1 schematisch dargestellt sind, sind die Anschlüsse 2 mit
dem Datenpuffer 4 verbunden. Der Datenpuffer 4 umfasst
Datenpuffereinheiten, etwa Datenpufferbereiche beziehungsweise Datenpuffersektionen
(die beispielsweise Latches, Flip-Flops oder Register sein können) zur
vorübergehenden Speicherung
von Daten. Der Datenpuffer kann insbesondere eine Vielzahl von Datenpufferbereichen 10 aufweisen,
wobei jedem Datenpufferbereich 10 eine jeweilige Datenpufferadresse
A zugeordnet ist. Jeder Datenpufferbereich 10 eignet sich
zur Speicherung einer Vielzahl von Daten. In 1 sind die
Datenpufferadressen A der Datenpufferbereiche 10 durch
Datenpufferadressnummern m dargestellt, die beispielsweise von 0
bis 7 reichen können.
Grundsätzlich
können
die Datenpufferadressnummern m über irgendeinen
beliebigen numerischen Bereich oder einen anderen vordefinierten
Zahlenbereich reichen. Gemäß einer
Ausführungsform
können
die Datenpufferadressnummern beispielsweise eine Vielzahl von 2n Adressnummern bilden, wobei die Adressnummern
vorzugsweise von 0 bis (2n – 1) reichen
können. Der
numerische Bereich der Adressnummern kann beispielsweise mit der
kleinsten Adressnummer oder mit der größten Adressnummer als der ersten Ad ressnummer
beginnen. In dem Beispiel der 1 sind zur
einfacheren Erläuterung
lediglich acht Adressen dargestellt.
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Der
Datenpuffer 4 kann einen Eingang 4a und einen
Ausgang 4b aufweisen. Die Daten (etwa beispielsweise Datenframes)
können
an dem Eingang 4a des Datenpuffers empfangen werden, um vorübergehend
in Datenpufferbereichen 10 gespeichert zu werden. Wenn
die gespeicherten Daten aus den Datenpufferbereichen 10 ausgelesen
werden, werden sie über
die Ausgänge 4b des
Datenpuffers 4 ausgegeben. In dem Beispiel der 1 ist
der Eingang 4a des Datenpuffers 4 mit einer Vielzahl
von Anschlüssen 2 verbunden.
Der Ausgang 4b des Datenpuffers 4 ist in dem Beispiel
der 1 mit dem Speicherkern 5 verbunden. Alternativ
kann der Eingang 4a mit dem Speicherkern 5 verbunden
und der Ausgang 4b des Datenpuffers 4 mit den
Anschlüssen 2 verbunden
sein. Bei jener alternativen Ausführungsform sind Daten, die
von dem Speicherkern 5 herkommend empfangen werden, vorübergehend
in dem Datenpuffer 4 speicherbar.
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In
der Ausführungsform
der 4 jedoch ist der Eingang 4a an die Anschlüsse 2 angeschlossen, um
Daten zum zwischenzeitlichen, vorübergehenden Speichern in dem
Datenpuffer 4 zu empfangen. Wenn die in dem Datenspeicher 4 gespeicherten
Daten in den Speicherkernbereich 5 einzuschreiben sind,
werden sie über
den Ausgang 4b des Datenpuffers 4 an den Speicherkernbereich 5 übermittelt.
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Gemäß 1 werden
Daten, die von externen elektronischen Vorrichtung 100 herkommend empfangen
werden und über
die Anschlüsse 2 in
die Speichervorrichtung 1 gelangen, vorübergehend in dem Datenpuffer 4 gespeichert,
bevor sie beispielsweise in den Speicherkernbereich geschrieben
werden. Die Speichervorrichtung kann eine Datenpuffersteuereinheit 25 um fassen,
die in der Lage ist, eine Datenpufferadressnummer eines Datenpufferbereichs 10 zu
errechnen und zu übermitteln,
in dem Daten als nächstes
zu speichern sind. Die Datenpuffersteuereinheit kann in dem Datenpuffer 4 enthalten sein.
Die Datenpuffersteuereinheit 25 kann an die Vielzahl von
Datenpufferbereichen 10 über Verbindungsleitungen angeschlossen
sein. Die Verbindungsleitungen können
insbesondere verwendet werden, um Datenbits, die die Anwesenheit
oder Abwesenheit freier Datenpufferspeicherkapazität (innerhalb
der Datenpufferbereiche) anzeigen, an die Einheit 25 zu übermitteln.
Die Datenpuffersteuereinheit 25 ist in der Lage, eine Berechnung
auszuführen mit
Hilfe von Bool'schen
Operatoren wie etwa AND-Operationen,
um eine errechnete Datenpufferadressnummer M (und/oder eine Datenpufferadresse A)
zu errechnen und an den Eingang der Vielzahl von Datenpufferbereichen 10 zu
senden. Zu diesem Zweck umfasst der Datenpuffer 4 einen
Adresszeiger 26 oder ist an diesen angeschlossen, wobei
der Adresszeiger die errechnete Pufferadressnummer M oder die verschlüsselte Pufferadresse übermittelt,
an die die als nächstes
einzuschreibenden Daten zur zwischenzeitlichen, vorübergehenden
Speicherung einzuschreiben sind. Insbesondere können Adresssignale, Steuersignale
und Datensignale (die von einem Empfänger, der die Anschlüsse umfasst,
empfangen werden) in den Datenpuffer zur zwischenzeitlichen Speicherung
eingegeben werden. Diese Daten können
verschlüsselt
oder unverschlüsselt
sein. An dem Ausgang des Datenpuffers können Datensignale und Datenmaskensignale
einer Datenpufferadresse (die in einer Vielzahl von Datenpufferbereichen,
etwa einer Mehrzahl von vier Datenpufferbereichen gespeichert sind)
aus dem Datenpuffer ausgegeben werden und an den Speicherkernbereich übermittelt
werden. Beim Übermitteln
der Daten an den Speicherkernbereich können Steuersignale, die von
anderen Komponenten als dem Datenpuffer herkommend, die korrekte
Verarbeitung und Speicherung der Daten innerhalb des Speicherkernbereichs steuern.
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Der
Datenpuffer kann weiterhin eine Eingangsstufe 13 und eine
Ausgangsstufe 14 aufweisen. Die Eingangsstufe 13 kann
dazu dienen, die zu speichernden Daten an die spezielle jeweilige
Datenpufferadresse A zu leiten, die von der Datenpuffersteuereinheit 25 empfangen
wurde und somit zur Speicherung der Daten verwendet wird. Die Ausgangsstufe 14 kann
verwendet werden, um Daten aus den Datenpufferbereichen 10 auszulesen
und sie über
Verbindungsleitungen an den Ausgang 4b und den Speicherkernbereich 5 zu übermitteln,
in dem Daten endgültig
(nicht nur in vorübergehender
Weise) in den Speicherzellen 15 zu speichern sind.
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Die
Daten können
in Form von Datenframes WD, beispielsweise etwa Datenframes WD1,
WD2, WD3 und DM, an die Speichervorrichtung 1 übermittelt
und von dieser empfangen werden. Die Datenframes WD1, WD2, WD3 können Daten
umfassen, die in dem Speicherkernbereich 5 nach zwischenzeitlicher
Speicherung in dem Datenpuffer 4 zu speichern sind. Diese
Datenframes können
ebenso Befehlsdaten oder Steuerdaten sein, die andere Informationen als
in den Speicherzellen 15 zu speichernde digitale Datenbits
darstellen. Einige der Datenframes können Datenmaskenframes sein,
die Maskendaten enthalten, welche protokolldefinierte Informationen
darstellen. Insbesondere können
diejenigen Datenframes, die mit DM bezeichnet sind, Datenmaskenframes sein.
Die Datenmaskenframes DM können
beispielsweise eine Gruppe von Datenframes WD1, WD2, WD3 anzeigen,
die in einem Datenpufferbereich 10 speicherbar sind, und
können
eine Information umfassen, dass eine Gruppe von Informationen, die
in den Speicherkernbereich einzuschreiben ist, abgeschlossen ist.
Die Datenmaskenframes können
dementsprechend Informationen enthalten, die den Beginn oder das
Ende einer Gruppe von Daten anzeigen.
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Alle
Datenframes WD werden über
die Anschlüsse 2 der
Speichervorrichtung 1 empfangen. Die Speichervorrichtung 1 kann
einen Datenframedecoder 3 aufweisen, der zum Decodieren
von Datenframes dient, die über
die Vielzahl von Anschlüssen 2 empfangen
werden. Der Datenframedecoder 3 kann zum Übermitteln
der decodierten Datenframes an die Eingangsstufe 4a und
an die Datenpufferbereiche 10 des Datenpuffers 4 dienen
sowie dazu, die Ausgangsstufe 14 zu veranlassen, das Auslesen
aus den Datenpufferbereichen und das Einschreiben in den Speicherkernbereich
einzuleiten. Da in 1 alle dargestellten Elemente
schematisch sind, werden alternative Ausführungsformen der Speichervorrichtung
und ihre Anordnungen und Verschaltungen untereinander durch die
vorliegende Erfindung ebenso abgedeckt.
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Gemäß einer
Ausführungsform
der Erfindung ist die Speichervorrichtung in der Lage, mit jedem
Datenpufferbereich 10 ein oder mehrere Datenbits zu erzeugen,
die dem jeweiligen Datenpufferbereich 10 zugeordnet sind,
wobei das Datenbit angibt, ob der jeweilige Datenpufferbereich 10 freie
Datenpufferkapazität
zum Speichern mindestens eines Datenframes enthält oder nicht (das heißt ob der
jeweilige Datenpufferbereich zumindest teilweise frei oder andernfalls
vollständig
belegt ist). Weiterhin ist gemäß dieser
Ausführungsform
der Erfindung die Datenpuffersteuereinheit in der Lage, unter Verwendung
von den Datenpufferbereichen zuzuordnenden Daten eine Datenpufferadresse
Am eines Datenpufferbereichs 10 zu errechnen, an den Datenframes
zur vorübergehenden
Speicherung übermittelt
werden (beispielsweise mindestens ein nächster Datenframe oder eine
Vielzahl von nächsten
Datenframes). Dementsprechend erzeugt die Datenpuffersteuereinheit 25 Datenpufferbereichsadressen,
an die die empfangenen Datenframes zur zwischenzeitlichen Speicherung übermittelt
werden. Dadurch ist eine Vielzahl von Datenpufferbereichen 10 ansteuerbar,
ohne dass die Notwendigkeit besteht, extern außerhalb der Speichervorrichtung 1 zusätzliche
Adressinformationen, die für
den zwischenzeitlichen Datenpuffer 4 bestimmt sind, zu
erzeugen.
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Die
Datenpuffersteuereinheit 25 ist so konstruiert, dass sie
eine Berechnung ausführt,
die eine Datenpufferadresse A oder eine Datenpufferadressnummer
M ergibt, die angibt, unter welcher Datenpufferadresse (das heißt in welchem
Datenpufferbereich 10) ein oder mehrere nächste Datenframes
nachfolgend zu speichern sind. Ein möglicher Weg zum Durchführen der
Berechnung wird nachstehend mit Bezug auf die 2 bis 6 erläutert. Die
spezielle Art der Durchführung
der Berechnung ist unverbindlich, da weitere alternative Algorithmen
verwendet werden können,
um die Datenpufferadresse M innerhalb der Datenpuffersteuereinheit 25 zu
errechnen. Weiterhin brauchen die jeweiligen Schritte des Algorithmus
der 2 bis 5 und der nachfolgenden Figuren
(und der entsprechenden gegenständlichen Vorrichtung,
die zur Durchführung
der entsprechenden Schritte des Algorithmus dienen) nicht vorhanden
sein und brauchen nicht untereinander wie in den Beispielen der 2 bis 5 miteinander
verbunden zu sein. Stattdessen können
alternative Bauweisen von Schaltkreisen innerhalb der Datenpuffersteuereinheit 25 verwendet
werden, um die Berechnung durchzuführen und die resultierende,
errechnete Datenpufferadressnummer zu übermitteln.
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Die 2 bis 5 zeigen
einige Aspekte oder Schritte eines Algorithmus gemäß einer
Ausführungsform
des erfindungsgemäßen Verfahrens. Während die 2 und 3 eine
Auswertung dar stellen, ob zumindest einer der Datenpufferbereiche teilweise
leer ist und somit freien Datenpufferbereich zum Speichern mindestes
eines Datenframes bereitstellt, und die 4 und 5 einen
möglichen
beispielhaften Weg zum Errechnen einer Datenpufferadressnummer eines
Datenpufferbereichs, in dem zumindest ein Datenframe zur zwischenzeitlichen,
vorübergehenden
Speicherung übermittelt
werden kann.
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2 zeigt
eine Vielzahl von acht Datenbits DB, die in einer Vielzahl von Datenpufferadressnummern
0, 1, 2, ..., 7 zugewiesen sind. Pufferadressnummern werden durch
die Variable m repräsentiert und
entsprechen denjenigen Adressnummern m von Adressen A, die in 1 dargestellt
sind. Die Datenpufferbereiche 10, die den jeweiligen Adressen
A und den Adressnummern m entsprechen, sind in 2 nicht
dargestellt. Stattdessen sind in 2 Datenbits DB
dargestellt, wobei die Datenbits DB angeben, ob in dem entsprechenden
Datenpufferbereich 10 der Datenpufferadressnummer m freie
Speicherkapazität vorhanden
ist, die noch nicht mit in den Speicherkern einzuschreibenden digitalen
Informationen belegt ist. In dem Beispiel der 2 sind
die Datenpufferbereiche mit den Adressnummern 0, 1, 2, 3, 4 und
6 belegt und daher nicht in der Lage, weitere Datenframes zu speichern.
Lediglich die Datenpufferbereiche mit den Adressen 5 und 7 enthalten
freie Datenpufferkapazität
zum Speichern mindestens eines (weiteren) Datenframes. Gemäß 2 wird
ein integrales (übergeordnetes)
Datenbit errechnet, in dem die Datenbits DB aller acht Datenpufferadressen
A mit Hilfe von AND-Operationen kombiniert werden, woraus sich eine
digitale „Zahl
0" ergibt, die anzeigt,
dass in mindestes einem der Datenpufferbereiche freie Speicherkapazität existiert.
Die spezielle Adresse des jeweiligen Datenpufferbereichs und die
Berechnung der Adres se, unter der Datenframes als nächstes zu speichern
sind, wird mit Bezug auf die 4 und 5 beschrieben
werden.
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3 zeigt
schematisch, wie das übergeordnete,
integrale Datenbit der 2 berechnet wird. Eine ähnliche
Darstellung wie in 3 wird in den 4 und 5 zum
Berechnen der Datenpufferadresse und eines Datenpufferbereichs,
der freien Datenpufferbereiche aufweist, und zum Verdeutlichen eines
Verfahrens zur Berechnung der Datenpufferadresse der erfindungsgemäßen integrierten
Speichervorrichtung vorgestellt werden.
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In 3 sind
die Datenbits DB der 2 schematisch in einer untersten
Hierarchieebene L0 angeordnet. Unter den Datenbits DB der ersten
Hierarchieebene L0 sind die Datenpufferadressnummern m von 0 bis
7 reichend in ungekehrter Reihenfolge angedeutet. Der Algorithmus
der Ausführungsform der
Erfindung umfasst das Kombinieren zweier jeweiliger Datenbits DB
der ersten Hierarchieebene L0 miteinander mit Hilfe von AND-Operationen,
wodurch ein jeweiliges Datenbit DB' einer weiteren Hierarchieebene L1 der
Ordnung n = 1 resultiert. Entsprechend haben die Datenbits DB' erster Ordnung,
die aus den Datenbits DB der Nummern 4 bis 7 resultieren, beide den
Wert „0", da die Datenpufferbereiche
mit den Datenpufferadressnummern 5 und 7 zumindest teilweise leer
sind. In einer weiteren Hierarchieebene L2 der Ordnung n = 2 werden
zwei jeweilige Datenbits DB' der
Ebene L1 durch weitere AND-Operationen
miteinander kombiniert, wodurch ein jeweiliges Datenbit DB'' der Ebene L2 resultiert. Schließlich werden
die Datenbits DB'' der Hierarchieebene
L2 miteinander kombiniert, um ein Datenbit DB''' einer dritten, letzten Hierarchieebene
L3 der Ordnung n = 3 zu erhalten. 3 zeigt
somit, wie ein übergeordnetes
Datenbit „0" rechts unten in 2 er halten
wird, welches übergeordnete
Datenbit anzeigt, dass in mindestens einem der Datenpufferbereiche
freie Datenpufferkapazität
zum Speichern mindestens eines Datenframes vorhanden ist.
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Die 4 und 5 zeigen
einen möglichen Weg
der Berechnung einer expliziten Datenpufferadressnummer n mit freier
Datenpufferkapazität
(wobei der entsprechende Datenpufferbereich in der Lage ist, weitere
Daten, etwa mindestens einen weiteren Datenframe zu empfangen).
Die 4 und 5 zeigen somit, wie eine Datenpufferadressnummer
des Datenpufferbereichs zu errechnen ist, an den als nächstes zu
speichernde Datenframes zur zwischenzeitlichen, vorübergehenden
Speicherung in dem Datenpuffer 4 zu übermitteln sind.
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In
den 4 und 5 können diejenigen konstruktiven
Elemente etwa Latches, Register oder Flip-Flops, die zur Speicherung
der Datenbits DB, DB',
... der verschiedenen Hierarchieebenen L0, L1, L2, L3 verwendbar
sind, in ähnlicher
Weise wie diejenigen der 3 konstruiert sein. Weiterhin
sind die AND-Operationen zum Kombinieren von zwei jeweiligen Datenbits
eines Paares von Datenbits (die ein jeweiliges Datenbit einer höheren Hierarchieebene
L einer Ordnung n + 1 ergeben) analog zu 3. Jedoch
werden gemäß 4 zusätzliche
Datenbits (die in 4 unterstrichen sind) zu den
Datenbits der höheren
Ebenen L1 bis L3 zugeordnet, um die Datenpufferadressnummer M zu
errechnen, die zum Speichern der nachfolgenden Datenframes verwendet
wird. In 4 ist jedes Datenbit DB' (das von einer AND-Operation
von zwei Datenbits DB nullter Ordnung resultiert) durch ein jeweiliges
zusätzliches Datenbit
begleitet, das in 4 unterstrichen ist und durch
ein Komma von dem jeweiligen Datenbit DB' getrennt ist. Diese zusätzlichen
Datenbits resultieren aus dem jeweiligen rechten Datenbit DB der
beiden Datenbits DB des jeweiligen Paares von Datenbits der Hierarchieebene
L0 nullter Ordnung. Insbesondere wird das Datenbit DB, das dem Datenpufferbereich
mit der kleinsten Datenpufferadressnummer (der beiden jeweiligen
Datenpufferadressen, die miteinander kombiniert werden) entspricht,
verwendet, um dem jeweiligen Datenbit DB' der nächsthöheren Hierarchieebene L1 zugeordnet
zu werden.
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Beispielsweise
wird das Datenbit DB des Datenpufferbereichs mit der Datenpufferadressnummer n
= 6 (welches Datenbit „1" beträgt) dem
Datenbit DB' in
der Hierarchieebene L1 erster Ordnung zugeordnet (welches Datenbit
DB' 0 beträgt und das
Ergebnis AND-Operation des Datenbits 0 und des Datenbits 1 der Datenpufferbereiche
mit den Adressnummern 6 und 7 wiedergibt) zuordnet. In ähnlicher
Weise werden die Datenbits DB der Datenpufferbereiche mit den Adressnummern
0, 2 und 4 der Hierarchieebene L0 nullter Ordnung dem jeweiligen
Datenbit DB' der Hierarchieebene
L1 zugeordnet. Die zugeordneten Datenbits folgen nach einem jeweiligen
Komma in 4 und sind in 4 unterstrichen.
Die Unterstreichungen deuten daher an, dass das jeweilige zugeordnete
Datenbit aus der nächstniedrigeren
Hierarchieebene der jeweiligen Ordnung (n – 1) resultiert. Bildlich gesprochen
wird in 4 jedes rechte Datenbit eines
Paares von Datenbits (die miteinander durch eine AND-Operation zu
kombinieren sind) zur nächsthöheren Ebene
verschoben beziehungsweise weitergeleitet und dem jeweiligen Datenbit
DB', das das Ergebnis
der jeweiligen AND-Operation
wiedergibt, zugeordnet.
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Die
Datenbits DB' und
DB'' der Hierarchieebene
L1, L2 durch AND-Operationen („&") in analoger Weise
wie in 4 kombiniert. Jedoch werden zusätzlich die
Datenbits DB'' und DB''' der
Hierarchieebenen L2, L3 in entsprechender Weise durch weitere, diesen
zugeordneten Datenbits begleitet, wobei die weiteren Datenbits in 4 ebenfalls
unterstrichen sind. Wie in der Hierarchieebene L1 stammen die begleitenden,
zugeordneten unterstrichenen Datenbits aus dem rechten Datenbit
der nächsttieferen Hierarchieebene,
welches Datenbit zur nächsthöheren Hierarchieebene
versetzt oder verschoben wurde. Beispielsweise beträgt das Datenbit
DB' der Ebene L1,
das das Ergebnis der in AND-Operation der Datenbits DB der Datenpufferadressnummern
4 und 5 angibt, Null, wie aus der zweiten, nicht unterstrichenen
Ziffer in der Ebene L1 ersichtlich ist. Dieses Datenbit wird zur
Hierarchieebene L2 zweiter Ordnung verschoben (unterstrichene Ziffer „0") und wird dem Datenbit
DB'' (das ebenso „0" beträgt, aber
nicht unterstrichen ist) zugeordnet, wobei das Datenbit DB'' das Ergebnis der AND-Operation der beiden
linken, nicht unterstrichenen Datenbits DB' der Hierarchieebene L1 erster Ordnung
wiedergibt.
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Schließlich wird
dem Datenbit DB''' „0" der letzten, dritten
Hierarchieebene L0 ein diesem zugeordnetes zusätzliches Datenbit „1" zugeordnet. Im Vergleich
zu 3 stellen in 4 die zusätzlichen Datenbits,
die der Hierarchieebene nächsthöherer Ordnung
zugeordnet sind (das heißt
die in 4 unterstrichenen Datenbits), Adressindizes zum
Berechnen der nächsten
freien Datenpufferadressnummer M dar, die durch die Datenpuffersteuereinheit 25 auszugeben
ist.
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4 zeigt
weiterhin, wie die nächste
freie Datenpufferadressnummer M mit Hilfe des vorliegenden Algorithmus
zu berechnen ist. Wie durch die gekrümmten Pfeile in 4 angegeben
ist, wird die Adressnummer M berechnet, indem, beginnend von der
letzten Hierarchieebene L1 in umgekehrter Reihenfolge von oben nach
unten bis zur Hierarchieebene L0 null ter Ordnung, entlang eines
jeweiligen Pfades Verschiebungen vorgenommen werden. Dieser Pfad
resultiert aus den Richtungen der von oben nach unten vorgenommenen
Verschiebungen, die durch die gekrümmten Pfeile in 4 dargestellt sind.
Diejenigen unterstrichenen zugeordneten Datenbits, die „1" betragen, deuten
an, dass der linke, untere Knoten des schematischen Verzweigungsbaums
aus 4 für
die Verschiebung gewählt
wird. Im Falle eines zugeordneten Datenbits, das „0" beträgt, ist
die Verschiebung von oben nach unten zur rechten Seite hin in 4 zu
wählen.
Der Pfad durch den schematischen Verzweigungsbaum aus 4 in Richtung
von oben nach unten ist durch die zugeordneten Datenbits, die doppelt
unterstrichen sind, angedeutet. Insbesondere bedeutet, beginnend
mit der letzten Hierarchieebene L3, das zugeordnete Datenbit „1", das doppelt unterstrichen
ist, die Verschiebung zur vorletzten Hierarchieebene L2 zur linken Seite
in 4; endend bei dem Datenbit DB'' („0"), welches durch
ein weiteres zugeordnetes doppelt unterstrichenes Datenbit „0" begleitet ist. Das
Fortschreiten von oben nach unten durch den hier beschriebenen schematischen
Verzweigungsbaum dient zur Berechnung der nächsten freien Adresse eines
der Datenpufferbereiche, die zum Speichern mindestens eines nachfolgenden
Datenframes verwendet werden. Insbesondere wird, entlang der Knotenpunkten
des von oben nach unten durchlaufenen Pfades (vom Stammknoten der
letzten Ebene L3 zurück
zur Ebene L1 erster Ordnung) durch jedes nicht unterstrichene Datenbit
an den jeweiligen Knotenpunkt jeweiliger Faktor von 2n (wobei
n die Ordnung der nächstkleineren
Hierarchieebene angibt, aus der das nicht unterstrichene Datenbit
herrührt)
mit dem zugeordneten Datenbit (doppelt unterstrichen) multipliziert,
wodurch ein jeweiliges Produkt erhalten wird, welches den Beitrag
der entsprechenden Hierarchieebene zur zu berechnenden Adressnummer
M wiedergibt. Schließlich
werden die Beiträge beziehungsweise
Produkte aller jeweiligen Hierarchieebenen L3 bis L1 aufaddiert,
wodurch sich die Adressnummer M ergibt, die den nächsten freien
Datenpufferbereich angibt, zu dem mindestens ein folgender Datenframe zur
vorläufigen
Speicherung zu übermitteln
ist.
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Diese
letzten Schritte des obigen Algorithmus sind noch klarer in 5 dargestellt.
Diejenigen zugeordneten Datenbits, die in dem von oben nach unten
weisenden Pfad durch den schematischen Verzweigungsbaum aufeinander
folgen und doppelt unterstrichen sind, stellen eine Folge von Datenbits „1-0-1" dar. Diese zugeordneten
Datenbits 1, 0 und 1 wurden ursprünglich aus der jeweiligen nächsttieferen
Hierarchieebene L0, L1 und L2 nach oben verschoben. Diese Hierarchieebenen
der Ordnung n = 0, 1 und 2 definieren weiterhin das Gewicht des
jeweiligen zugeordneten Datenbits. Wie auf der rechten Seite in 5 angegeben
ist, wird das zugeordnete Datenbit „1", das ursprünglich aus der Hierarchieebene
L2 zweiter Ordnung stammt, mit 22 multipliziert,
wobei der Exponent n = 2 die Ordnung der Hierarchieebene L2 darstellt.
In ähnlicher
Weise werden die weiteren zugeordneten Datenbits „0" und „1", die aus den Hierarchieebenen
L1 und L0 der Ordnung n = 1 und m = 0 herrühren, mit 21 (für n = 1)
beziehungsweise 20 (für n = 0) multipliziert. Schließlich wird
die Summe über
die drei Hierarchieebenen gebildet, wodurch sich n = 5 ergibt (durch
1 × 22 + 0 × 21 + 1 × 20 = 4 + 0 + 1 = 5), was die erste (und in
diesem Fall kleinste) Adressnummer m angibt, in der zumindest ein
weiterer Datenframe als nächstes
gespeichert wird. Dementsprechend wird mit Hilfe des obigen Algorithmus
ein vordefinierter Weg der Errechnung der nächsten freien Datenpufferadressnummer bereitgestellt,
wobei der Algorithmus Datenbits DB einer Hierarchieebene L0 erster
Ordnung verwendet, welche Datenbits DB ursprünglich lediglich angeben, ob
in dem jewei ligen Datenpufferbereich 10 freie Speicherkapazität existiert.
Durch das Kombinieren der Datenbits DB der Hierarchieebenen höherer Ordnung
miteinander, wie oben erläutert,
kann die an die Datenpuffersteuereinheit 25 auszugebende
Datenpufferadressnummer M errechnet werden.
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6 zeigt
eine alternative Ausführungsform
zum Errechnen der Datenpufferadressnummer M des nächsten freien
Datenpufferbereichs 10, der in der Lage ist, mindestens
ein Datenframe zu speichern. In 6 sind die
Datenpufferadressnummern in numerischer Reihenfolge von links nach
rechts angeordnet, und in dem Beispiel der 6 enthalten nur
die Datenpufferbereiche mit den Adressnummern 2 und 4 freien Datenpufferbereich.
Im Beispiel der 6 stellen die nicht unterstrichenen,
innerhalb der Hierarchieebenen L1, L2, L3 höherer Ordnung angeordneten
Datenbits das Ergebnis der durchgeführten AND-Operationen dar.
In dem Beispiel der 6 wird das jeweils linke Datenbit
einer beliebigen Hierarchieebene dem Datenbit der nächsthöheren Hierarchieebene
zugeordnet. Beispielsweise wird das unterstrichene Datenbit „1", welches dem Datenbit
DB' von „1", das durch die Kombination
der Datenbits der Adressnummer m = 0 und 1 erhalten wird, zugeordnet
ist, zur Hierarchieebene L2 zweiter Ordnung hin verschoben und dem
Datenbit DB'' „0" der Ebene L2 zugeordnet. In dem Beispiel
der 6 zeigt ein zugeordnetes, unterstrichenes Datenbit,
dass Null („0"), dass das von oben
nach unten rückwärts vorgenommene
Fortschreiten zur nächsttieferen
Hierarchieebene entlang der Richtung nach links durchgeführt wird,
wohingegen ein zugeordnetes Datenbit „1" angibt, dass das Fortschreiten von
oben nach unten entlang der Richtung nach rechts in 6 vorgenommen
wird. Dementsprechend entsteht die Folge von Datenbits „0 1 0", die dementsprechend,
wenn jedes der drei Datenbits mit 2m multipliziert
wird (wobei n die ursprüngli chen
Ordnung der jeweiligen Hierarchieebene darstellt) und eine Summe
dieser Produkte gebildet wird, das Ergebnis M = 2 hat, welches die kleinste
Adressnummer m eines Datenpufferbereichs 10 wiedergibt,
der in der Lage ist, mindestens einen weiteren Datenframe zu speichern.
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Wie
bereits oben erwähnt,
können
AND-Gatter, die sich zur Durchführung
der AND-Operationen eignen, wie in den 2 bis 6 dargestellt
vorgesehen und angeordnet werden. Jedoch müssen die Anordnungen, die in
den 2 bis 6 angedeutet sind, nicht gegenständlich in
der Datenpuffersteuereinheit vorhanden sein, da alternativ jedes
beliebige andere interne Design der Datenpuffersteuereinheit 25,
das zu demselben Rechenergebnis für die errechnete Adressnummer
M führt,
verwendet werden kann. Beispielsweise können die AND-Gatter durch beliebige
Kombinationen von einer oder mehreren der Gruppe von beispielsweise
AND-Gattern, NAND-Gattern, OR-Gattern oder NOR-Gattern ersetzt werden.
Selbstverständlich
kann das interne Design der Datenpuffersteuereinheit 25 ausschließlich aus
AND-Gattern gebildet sein und wie in den 3 bis 5 gestaltet
sein, wodurch es eine mögliche
Ausführungsform
der Erfindung darstellt.
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Die 7 bis 10 zeigen
ein weiteres Ausführungsbeispiel
der vorliegenden Erfindung. In der Ausführungsform dieser Figuren werden
Datenframes in die Datenpufferbereiche 10 in einer anderen
Reihenfolge als der numerischen Reihenfolge eingeschrieben. In dem
Beispiel der 7 bis 10 werden
die Datenpufferbereiche 10 in der Reihenfolge der Datenpufferadressnummern
2, 3, 0, 1 durch Speicherung des nächsten Datenframes verwendet,
je nachdem, welche der Adressen 2, 3, 0, 1 (beginnend mit der Adresse
m = 2) noch freie Datenpufferkapazität besitzt.
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Im
Beispiel der 7 bis 10 wird
zur einfacheren Erläuterung
ein Datenpuffer mit nur vier Datenpufferbereichen (mit den Adressnummern
0, 1, 2, 3) verwendet. Weiterhin wird in der Ausführungsform
der 7 bis 10 das jeweils rechte Datenbit
DB eines Paares von Datenbits DB, die miteinander kombiniert werden,
zu dem Datenbit einer Hierarchieebene L1 zweiter Ordnung verschoben
(das heißt
einem Datenbit DB' zugeordnet),
wohingegen das Datenbit DB' der
Hierarchieebene L1 dem Datenbit DB'' der
letzten Ebene L2 zugeordnet wird. Weiterhin sind alle Operationen,
die zum Kombinieren zweier jeweiliger Datenbits zu einem Datenbit
einer höheren
Hierarchieebene kombiniert werden, NAND-Operationen anstelle von
AND-Operationen.
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Wie
aus 7 ersichtlich ist, werden die Datenbits der Hierarchieebene
L0 nullter Ordnung paarweise miteinander kombiniert, um ein jeweiliges
Datenbit DB der Hierarchieebene L1 erster Ordnung zu erhalten. In 7 betragen
alle Datenbits DB der Adressnummer m = 0, 1, 2, 3 jeweils Null („0").
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Die
Datenbits DB' der
Hierarchieebene L1 erster Ordnung werden weiterhin miteinander durch NAND-Operationen
kombiniert. Dadurch werden zwei nicht unterstrichene Datenbits DB' zu einem Datenbit
DB'', das in der letzten
Hierarchieebene L2 nicht unterstrichen ist, kombiniert. Zum Zuordnen
eines der nicht unterstrichenen Datenbits DB' der Ebene L1 zu dem Datenbit DB'' wird in 7 das links dargestellte
Datenbit DB' verwendet,
wodurch sich das unterstrichene zugeordnete Datenbit „1" neben dem Datenbit
DB'' „0” in der letzten Ebene L2 ergibt.
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In
den 7 bis 10 bedeutet ein zugeordnetes
Datenbit, das „1" beträgt, ein
Fortschreiten von oben nach unten zur nächstkleineren Hierarchieebene
nach links. Dementsprechend ist, beginnend von dem zugeordneten
Datenbit „1", das in der letzten
Ebene L2 doppelt unterstrichen ist, das nächste zugeordnete Datenbit
die linke, doppelt unterstrichene Null („0") der Ebene L1. Dementsprechend ist
die zu errechnende Datenpufferadressnummer das Ergebnis einer Summe
von Produkten des jeweiligen zugeordneten Datenbits mal 2n, wobei n die Ordnung der jeweiligen Hierarchieebene
angibt. Da die unterstrichene „1", die dem Datenbit
DB'' von „0" der Ebene L2 zugeordnet
ist, aus dem Fortschreiten in Aufwärtsrichtung von dem linken
Datenbit DB' von „1" der Ebene L1 erster
Ordnung resultiert, wird als Exponent n = 1 verwendet, multipliziert
mit dem Faktor von DB'' (das heißt mit „0") der letzten Ebene
L2. In analoger Weise ergibt sich der weitere Beitrag zu M aus dem
Produkt des zugeordneten Datenbits DB von „0" (doppelt unterstrichen), multipliziert
mit 20; wobei n = 0 die Ordnung der Hierarchieebene
L0 ist. Dementsprechend beträgt,
wie rechts in 7 dargestellt, die ausgewertete
nächste
freie Datenpufferadressnummer (21 × 1) + (20 × 0)
= 2. Dementsprechend ist, da in dem Beispiel der 7 alle
Datenbits DB Null („0") betragen, die Adressnummer
m = 2 die erste Adresse, die zum Speichern weiterer Datenframes
zu verwenden ist.
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Wie
aus 8 ersichtlich ist, beträgt, sofern der Datenpufferbereich 10 mit
der Adressnummer m = 2 belegt ist (wie durch das Datenbit DB von „1" angedeutet, das
zu m = 2 zugeordnet ist), das Ergebnis der Berechnung der Adressnummer
M, die durch die Datenpuffersteuereinheit 25 auszugeben
ist, Drei („3"). Dementsprechend
ist die vorgegebene Reihenfolge der Adressnummer m, die zum Speichern
zusätzlicher
Daten zu verwenden ist, dergestalt, dass der Datenpufferbereich
mit der Adressnummer m = 3 als nächstes
verwendet wird, wenn der Datenpufferbereich mit der Adressnummer
m = 2 bereits belegt ist. Dementsprechend wird, falls ebenfalls
der Datenpufferbereich mit der Adresse m = 2 belegt ist (9),
die Berechnung von M in analoger Weise wie in 7 und 8 durchgeführt und
führt zu dem
Ergebnis M = 0. Sofern sogar der Datenpufferbereich mit der Adressnummer
m = 0 belegt ist (in 10), beträgt das Ergebnis der Berechnung
der Adressnummer M = 1. Dementsprechend lautet, obwohl die Speicheradresse
m = 0, 1, 2, 3 in numerischer Reihenfolge beträgt, die vorgegebene Reihenfolge
der Datenpufferadressnummer zur zwischenzeitlichen Speicherung zusätzlicher
Datenframes „2, 3,
0, 1", welche Reihenfolge
verschieden ist von der gewöhnlich
numerischen Ordnung von „0,
1, 2, 3". Dementsprechend
kann jede beliebige vorgegebene Reihenfolge verwendet werden, um
den Algorithmus und die interne Konstruktion der Datenpuffersteuereinheit 25,
die zum Ausgeben der jeweiligen Datenpufferadressnummer zur Speicherung
von Datenframes dient, zu gestalten. Wie in den vorigen Figuren erfordert
auch das Verfahren der 7 bis 10 nicht
notwendigerweise eine Anordnung von Gattern (wie etwa NAND-Gattern)
gemäß den 7 bis 10,
um denselben mathematischen Algorithmus durchzuführen, der zur Berechnung der
Datenpufferadressnummer eines Datenpufferbereichs führt, in dem
ein oder mehrere Datenframes als nächstes zum vorübergehenden
Speichern innerhalb des Datenpuffers zu übermitteln sind.
-
- 1
- Speichervorrichtung
- 2
- Anschluss
- 3
- Datenframe-Decoder
- 4
- Datenpuffer
- 4a
- Eingang
- 4b
- Ausgang
- 5
- Speicherkernbereich
- 10
- Datenpufferbereich
- 10'
- ausgewählter Datenpufferbereich
- 13
- Eingangsstufe
- 14
- Ausgangsstufe
- 15
- Speicherzelle
- 17,
18, 19
- Verbindungsleitung
- 25
- Datenpuffersteuereinheit
- 26
- Adresszeiger
- 30
- Datenframe-Decoder
- 100
- externe
elektronische Vorrichtung
- A
- Datenpufferadresse
- Am
- errechnete
Datenpufferadresse
- DB;
DB'; ...
- Datenbit
- L
- Hierarchieebene
- M
- errechnete
Datenpufferadressnummer
- m
- Datenpufferadressnummer
- WD;
DM
- Datenframe