DE102007021000B4 - Halbleiteranordnungen und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Verfahren zur Fabrikation einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Werkstücks (201; 220; 301), wobei das Werkstück (201; 220; 301) eine vertikale Richtung und eine horizontale Richtung auf der planaren Oberfläche des Werkstücks (201; 220; 301) umfasst, wobei die horizontale Richtung rechtwinklig zu der vertikalen Richtung ist; Ausbilden zumindest eines ersten Merkmals (250a; 350a) in einem ersten Bereich (206; 306) des Werkstücks (201; 220; 301), wobei das zumindest eine erste Merkmal (250a; 350a) eine erste Länge (y1) und eine erste Breite (x1L; x1) umfasst, wobei die erste Länge (y1) parallel zu der vertikalen Richtung des Werkstücks (201; 220; 301) positioniert ist; Ausbilden zumindest eines zweiten Merkmals (250b; 350b) in einem zweiten Bereich (208; 308) des Werkstücks (201; 220; 301), wobei das zumindest eine zweite Merkmal (250b; 350b) eine zweite Länge (x2L; x2) und eine zweite Breite (y2) umfasst, wobei die zweite Länge (x2L; x2) parallel zu der horizontalen Richtung des Werkstücks (201; 220; 301) positioniert ist; und Implantieren der Halbleiteranordnung (200) mit einer ersten Dotierstoffart unter Verwendung eines ersten Implantationsprozesses (224; 324) in der vertikalen Richtung des Werkstücks (201; 220; 301), Implantieren der Halbleiteranordnung (200) mit der ersten Dotierstoffart unter Verwendung eines zweiten Implantationsprozesses (222; 322) in der horizontalen Richtung des Werkstücks (201; 220; 301), wobei der zweite Implantationsprozess (222; 322) anders als der erste Implantationsprozess (224; 324) ist.

Description

  • Die vorliegende Erfindung bezieht sich allgemein eine Halbleiteranordnung und auf ein Verfahren zur Fabrikation einer Halbleiteranordnung und insbesondere auf die Ausbildung von elektronischen Komponenten in einer Halbleiteranordnung.
  • Allgemein werden Halbleiteranordnungen in einer Vielzahl von elektronischen Anwendungen, wie z.B. Computern, Mobiltelefonen, Kleincomputeranordnungen und vielen anderen Anwendungen, verwendet. Heim-, Industrie- und Fahrzeuggeräte, die in der Vergangenheit nur mechanische Komponenten umfassten, haben nun elektronische Teile, die z.B. Halbleiteranordnungen erfordern.
  • Halbleiteranordnungen werden durch Abscheiden vieler verschiedener Arten von Materialschichten über einem Halbleiterwerkstück oder Wafer und Strukturieren der verschiedenen Materialschichten mittels Lithographie hergestellt. Die Materialschichten umfassen üblicherweise dünne Schichten von leitenden, halbleitenden und isolierenden Materialien, die zum Ausbilden integrierter Schaltungen (IC´s, Integrated Circuits) strukturiert und geätzt werden. Es kann eine Vielzahl von z.B. auf einem einzelnen Die oder Chip ausgebildeten Transistoren, Speicheranordnungen, Schaltern, Leitbahnen, Dioden, Kondensatoren, logischen Schaltungen und anderen elektronischen Komponenten geben.
  • Optische Photolithographie geht damit einher, dass Licht durch eine Struktur projiziert oder durchgelassen wird, die optisch lichtundurchlässige oder lichtdurchlässige Gebiete und optisch klare oder durchsichtige Gebiete auf einer Maske oder Retikel beinhaltet. Für viele Jahre sind in der Halbleiterindustrie optische Lithographietechniken, wie z.B. Kontaktbelichtung, Proximitybelichtung und Projektionsbelichtung verwendet worden, um Materialschichten von integrierten Schaltungen zu strukturieren. Linsenprojektionssysteme und Transmissions-Lithographiemasken werden zum Strukturieren verwendet, wobei Licht durch die Lithographiemaske hindurchtritt, um auf einer lichtempfindlichen Materialschicht aufzutreffen, die auf einem Halbleiterwafer oder Werkstück angeordnet ist. Nach der Entwicklung wird die lichtempfindliche Materialschicht dann als eine Maske zum Strukturieren einer darunterliegenden Materialschicht verwendet. Die strukturierten Materialschichten umfassen elektronische Komponenten der Halbleiteranordnung.
  • Es gibt in der Halbleiterindustrie einen Trend, die Größe von integrierten Schaltungen zu verkleinern, um die Nachfrage nach erhöhter Leistungsfähigkeit und kleinerer Bauelementgröße zu erfüllen. In dem Maße wie die Merkmale von Halbleiteranordnungen kleiner werden, wird es, aufgrund von Beugung und anderen Effekten, die während des Lithographieprozesses auftreten, schwieriger die verschiedenen Materialschichten zu strukturieren. Insbesondere Lithographietechniken, die zum Strukturieren der verschiedenen Materialschichten verwendet werden, werden herausfordernd, wenn die Strukturmerkmale schrumpfen.
  • Lithographietechniken, wie z.B. Immersionslithographie und EUV Lithographie, sind in der Entwicklung, um die Herausforderungen der Lithographie von verkleinerten Merkmalsgrößen anzugehen. Dennoch stellt Linienverkürzung von kritischen Di- mensionen immer noch ein Problem für kleinere Merkmale dar, häufig nur in einer Richtung eines Wafers.
  • Aus der Druckschrift US 5 874 329 A ist eine Halbleiteranordnung mit ersten Transistoren und zweiten Transistoren bekannt. Die Gates der ersten Transistoren haben eine erste Länge, die Gates der zweiten Transistoren haben eine zweite Länge und die ersten und zweiten Transistoren sind rechtwinklig zueinander angeordnet. Durch einen Implantationsprozess, bei dem die Implantation eines Dotierstoffs aus vier jeweils um 90 Grad winkelversetzten Richtungen erfolgt, wird ein von der Kanallänge der Transistoren abhängiges Dotierprofil in den Kanalgebieten erzeugt.
  • Die Druckschrift US 5 543 337 A zeigt eine Halbleiteranordnung mit einer Mehrzahl von Transistoren, wobei die Gates erster Transistoren rechtwinklig zu den Gates zweiter Transistoren angeordnet sind. Die Source- und Draingebiete werden durch eine Implantation dotiert. Darüber hinaus werden vier um 90 Grad winkelversetzte Implantationen zum Ausbilden von Taschendotierbereichen durchgeführt, die identisch für die ersten und zweiten Transistoren sind.
  • Weiterhin ist aus der Druckschrift US 5 344 787 A ein Verfahren zum Erhöhen der effektiven Kanalweite eines Transistors bekannt, bei dem durch Wiederholen eines Implantationsschrittes aus vier, um 90 Grad winkelversetzten Richtungen ein p- Typ Kanal in Randbereichen zusätzlich mit einem N-Typ Dotierstoff dotiert wird.
  • Schließlich ist aus der Druckschrift US 5 929 776 A1 ein weiteres herkömmliches Herstellungsverfahren für eine Halbleiteranordnung bekannt, wobei Feldeffekttransistoren mit schrägen Pocket-Implantationen p-dotiert werden, die um 180° zueinander verdreht sind, um die Durchbruchspannungen der Transistoren zu erhöhen.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiteranordnung mit verbesserten elektrischen Eigenschaften sowie ein zugehöriges Herstellungsverfahren bereitzustellen.
  • Diese Aufgabe wird erfindungsgemäß hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 1 und hinsichtlich der Halbleiteranordnung durch die Merkmale des Anspruchs 12 gelöst.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • In Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist ein Verfahren zur Fabrikation einer Halbleiteranordnung ein Bereitstellen eines Werkstücks mit einer ersten Orientierung und zumindest einer zweiten Orientierung auf. Die Halbleiteranordnung wird mit einer Dotierstoffart implantiert unter Verwendung eines ersten Implantationsprozesses in der ersten Orientierung des Werkstücks. Die Halbleiteranordnung wird mit der Dotierstoffart unter Verwendung eines zweiten Implantationsprozesses in der zumindest einen zweiten Orientierung des Werkstücks implantiert, wobei der zweite Implantationsprozess anders ist als der erste Implantationsprozess.
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende Beschreibung in Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
  • 1 eine Draufsicht eines herkömmlichen Dies einer integrierten Schaltung darstellt, wobei horizontal orientierte Merkmale andere Abmessungen umfassen als vertikal orientierte Merkmale;
  • 2 eine Draufsicht eines Halbleiterwafers zeigt, der eine Mehrzahl von Dies umfasst, wodurch ein herkömmliches Verfahren zum Implantieren einer Dotierstoffart unter Verwendung des gleichen Dotierstoff-Implantationsprozesses bei vier Drehpositionen des Wafers dargestellt wird;
  • 3 eine Draufsicht eines Dies einer integrierten Schaltung in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung darstellt, wobei zwei oder mehr verschiedene Implantationsprozesse bei vier Drehpositionen eines Wafers durchgeführt werden;
  • 4 eine Schnittansicht von vertikal orientierten Merkmalen in einem ersten Bereich von 3 zeigt;
  • 5 eine Detailansicht eines in 4 gezeigten, vertikal orientierten Merkmals zeigt;
  • 6 eine Schnittansicht von horizontal orientierten Merkmalen in einem zweiten Bereich von 3 zeigt;
  • 7 eine Detailansicht eines in 6 gezeigten, horizontal orientierten Merkmals zeigt;
  • 8 einen Winkelbereich von Implantationsprozessen in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
  • 9 eine Draufsicht eines vertikal orientierten Merkmals und eines horizontal orientierten Merkmals in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung zeigt, wobei das vertikal orientierte Merkmal und das horizontal orientierte Merkmal im Wesentlichen die gleiche Länge und Breite umfassen;
  • 10 eine Schnittansicht des vertikal orientierten Merkmals von 9 zeigt; und
  • 11 eine Schnittansicht des horizontal orientierten Merkmals von 9 zeigt.
  • Übereinstimmende Ziffern und Symbole in den verschiedenen Figuren beziehen sich, soweit nicht anders gekennzeichnet, auf übereinstimmende Teile. Die Figuren wurden gezeichnet um die relevanten Aspekte der bevorzugten Ausführungsbeispiele darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben werden, nämlich implementiert in Herstellungsprozesse, die zur Fabrikation von Halbleiteranordnungen verwendet werden. Ausführungsbeispiele der Erfindung können jedoch ebenso auf andere Anwendungen angewendet werden, wo Materialschichten mittels Lithographie oder eines direkten Strukturierungsverfahrens strukturiert werden und z.B. mit Dotierstoffarten oder anderen Fremdstoffen (impurities) implantiert werden.
  • Weil die Merkmalsgrößen von Halbleiteranordnungen weiterhin schrumpfen, wird es äußerst schwierig eine Gruppe von verschiedenen Merkmalen und Merkmalsgrößen auf einer Materialschicht abzubilden. Gewöhnlich ist es für alle Anordnungen der gleichen Art, die mit den gleichen Abmessungen entwickelt sind, wünschenswert, dass sie die gleiche elektrische Leistungsfähigkeit über einer Oberfläche eines Wafers aufweisen. Jedoch ist es häufig schwierig, vertikale und horizontale Linien mit z.B. den gleichen Längen und Breiten auszubilden, was Unterschiede in der elektrischen Leistungsfähigkeit von Anordnungen verursacht.
  • Die Begriffe „horizontal“ und „vertikal“ werden hierin mit Bezug auf die Orientierung von Merkmalen verwendet, die auf einer planaren Oberfläche eines Werkstücks oder Wafers ausgebildet sind, wobei sich der Begriff „horizontal“ auf eine erste Richtung auf der planaren Oberfläche des Wafers bezieht, und wobei sich der Begriff „vertikal“ auf eine Richtung auf der planaren Oberfläche des Wafers bezieht, die im Wesentlichen rechtwinklig zu der horizontalen Richtung ist. In einigen Ausführungsbeispielen wird z.B. der Begriff „horizontale“ Richtung auf einem Wafer mit Bezug auf eine Bewegung einer Lithographiemaske und Waferbühne während eines Scanprozesses definiert, z.B. eine Richtung auf der planaren Oberfläche des Wafers parallel zu der Richtung des Scannens, und wobei sich der Begriff „vertikal“ auf eine Richtung auf der planaren Oberfläche des Wafers bezieht, die im Wesentlichen senkrecht zu der Scan-Richtung ist.
  • In vielen Halbleiterentwürfen, wie z.B. CMOS Transistoren, werden Anordnungen in zwei im Wesentlichen orthogonalen Richtungen angeordnet oder positioniert, z.B. auf einer x-Achse und einer y-Achse. 1 stellt eine Draufsicht eines herkömmlichen Dies 102 einer integrierten Schaltung dar, wobei horizontal orientierte Merkmale 104b in einem Bereich 108 eine andere Abmessung umfassen als vertikal orientierte Merkmale 104a in einem Bereich 106. Die Merkmale 104a und 104b können z.B. Gates von Transistoren umfassen oder andere Merkmale einer Halbleiteranordnung.
  • In vielen Anwendungen ist es wünschenswert, dass die Merkmale 104b eine Länge x2 in einer horizontalen Richtung des Werkstücks (z.B. das in 2 gezeigte Werkstück oder Wafer 111) umfassen, in dem der Die 102 ausgebildet ist, die im Wesentlichen gleich der Länge y1 der Merkmale 104a in einer vertikalen Richtung des Werkstücks ist. Es ist ebenso wünschenswert, dass die Merkmale 104b eine Breite y2 in einer vertikalen Richtung des Werkstücks umfassen, in dem der Die 102 ausgebildet ist, die im Wesentlichen gleich der Breite x1 der Merkmale 104a in der vertikalen Richtung des Werkstücks ist.
  • Beispielsweise, wenn die Merkmale 104b die gleiche Abmessung umfassen wie die Abmessungen der Merkmale 104a, dann werden Anordnungen, die aus den Merkmalen 104a und 104b ausgebildet sind, die gleichen Betriebsparameter und elektrischen Eigenschaften umfassen. Wenn die Merkmale 104a und 104b z.B. Transistor-Gates umfassen, beeinflussen die Breiten y2 und x1 der Gates in hohem Maße die Betriebsparameter der Transistoren, z.B. den Strom und die Spannung. Die Breiten y2 und x1 der Transistor-Gates werden herkömmlicherweise häufig z.B. als „Gatelängen“ bezeichnet.
  • Jedoch können aufgrund von Mängeln in Lithographieprozessen, Ätzprozessen und anderen Herstellungsprozessen die Merkmale 104b in einer horizontalen Orientierung andere Abmessungen umfassen als die Merkmale 104a in einer vertikalen Orientierung, wie strichliert in 1 gezeigt. Die Merkmale 104a und 104b können durch Abscheiden einer Schicht von lichtempfindlichem Material über einem Werkstück, und Belichten der Schicht von lichtempfindlichem Material unter Verwendung einer Lithographiemaske, z.B. in einer horizontalen Scan-Richtung 110 ausgebildet werden. Die Schicht von lichtempfindlichem Material wird dann entwickelt und als eine Maske verwendet, um eine Materialschicht des Werkstücks zu strukturieren, wodurch die Merkmale 104a und 104b ausgebildet werden.
  • Aufgrund von Mängeln in verschiedenen Herstellungsprozessen, weil die Merkmale 104a vertikal orientiert sind und die Merkmale 104b horizontal orientiert sind, können ihre Abmessungen verschieden sein. Beispielsweise, wenn ein Verkürzungseffekt in der horizontalen Scan-Richtung 110 auftritt, können die Merkmale 104a eine Breite x1S umfassen, die geringer als die Breite y2 der Merkmale 104b ist, und die Merkmale 104a können eine Länge y1 umfassen, die größer ist als eine Länge x2S der Merkmale 104b, wie gezeigt. In ähnlicher Weise, wenn ein Dehnungseffekt in der horizontalen Scan-Richtung 110 auftritt, dann können die Merkmale 104a eine Breite x1L umfassen, die größer ist als die Breite y2 der Merkmale 104b, und die Merkmale 104a können eine Länge y1 umfassen, die geringer ist als eine Länge x2L der Merkmale 104b, wie gezeigt.
  • Merkmale 104a und 104b, die verschiedene Abmessungen umfassen, sind unvorteilhaft, weil Anordnungen, die aus den Merkmalen 104a und 104b ausgebildet werden, uneinheitliche Leistungsfähigkeit und Betriebseigenschaften aufweisen werden. Uneinheitliche Merkmale 104a und 104b über einer Oberfläche eines Dies 102 oder Wafers führen z.B. zu einer verkleinerten und unvorhersehbaren Leistungsfähigkeit der Anordnung, verkleinerten Ausbeuten und erhöhten Gesamtherstellungskosten.
  • In einigen Anwendungen, wo die Merkmale 104a und 104b z.B. Gates von Transistoren umfassen, werden, um eine Variation der kritischen Abmessungen der Gates 104a und 104b zu verringern, z.B. in sub-100 nm Technologien, die Gates 104a und 104b nur in einer Richtung angeordnet oder positioniert, z.B. nur auf der x-Achse oder in horizontaler Richtung. Die x-y Abweichung oder Delta tendiert dazu, einen systematischen Effekt aufzuweisen, der z.B. insgesamt die Variationen der Linienbreiten erhöht. Durch Ausbilden der Gates 104a und 104b in nur einer Richtung des Werkstücks können abweichende Erscheinungen, die durch die Herstellung der Maske verursacht werden, welche einen x-y Versatz (offset) verursachen kann, und abweichende Erscheinungen, die durch Lithographieprozesse verursacht werden, welche einen x-y Versatz aufgrund von Scan- und Linsen-Leistungsfähigkeiten verursachen können, verringert werden.
  • Jedoch ist es in einigen Anwendungen aus einer Dichte- Perspektive vorteilhaft zu erlauben, dass Anordnungen sowohl in der x- als auch der y-Richtung (z.B. sowohl in der horizontalen als auch der vertikalen Richtung) auf einem einzelnen Die oder Chip positioniert werden, um die Packungsdichte zu verbessern.
  • Demnach besteht ein Bedarf an Verfahren zum Ausbilden von Halbleiteranordnungen, wobei Merkmale von Anordnungen sowohl in horizontaler als auch in vertikaler Richtung orientiert sein können, dennoch die gleichen Betriebseigenschaften umfassen, ungeachtet der Orientierung der Merkmale.
  • Es besteht ein weiterer Bedarf an der Fähigkeit, mehr als eine Art von Anordnung auf einer Materialschicht auszubilden ohne die Anzahl von Lithographiemasken, welche zur Herstellung einer Halbleiteranordnung notwendig sind, zu erhöhen.
  • Ausführungsbeispiele der vorliegenden Erfindung erzielen technische Vorteile durch das Bereitstellen neuer Verfahren zum Ausbilden von Merkmalen sowohl in einer horizontalen als auch in einer vertikalen Richtung. In CMOS-Anwendungen kann eine Verringerung von negativen Effekten der Variation von Gate-Längen-Breiten erreicht werden, während nach wie vor das Anordnungslayout sowohl in x- als auch in y-Richtung beibehalten wird.
  • In einem Ausführungsbeispiel werden Variationen in der Leistungsfähigkeit von orthogonal positionierten Anordnungen durch Verwendung neuer Implantationsprozesse verringert, um dimensionale Variationen in den horizontalen und vertikalen Richtungen auszugleichen. In einem weiteren Ausführungsbeispiel wird eine Fabrikation von Anordnungen mit unterschiedlichen Betriebsparametern und elektrischen Eigenschaften durch die neuen Implantationsprozesse erreicht, ohne zusätzliche Lithographiemasken zu erfordern.
  • Zunächst wird ein herkömmlicher Implantationsprozess für eine Halbleiteranordnung 100 beschrieben werden, mit Bezug auf 2, welche eine Draufsicht eines eine Mehrzahl von Dies 102 umfassenden Halbleiterwafers 111 oder Werkstücks zeigt, wodurch eine Methode zum Implantieren einer Dotierstoffart in Merkmale des Dies 102 dargestellt wird, welche den gleichen Dotierstoff-Implantationsprozess 112 bei vier Drehpositionen 114a, 114b, 114c, 114d des Wafers 111 verwendet. Solch ein Implantationsprozess 112 wird häufig verwendet, um z.B. Source- und Drain-Gebiete von Transistoren auszubilden.
  • Um die Dotierstoffart zu implantieren, wird zuerst der Implantationsprozess 112 durchgeführt, typischerweise bei einem Winkel mit Bezug auf die horizontale Oberfläche des Wafers 111, bei einer wie gezeigten, Drehposition 114a. Dann wird der Wafer 111, der typischerweise auf einer (nicht gezeigten) Waferbühne montiert ist, um 90 Grad gedreht, gezeigt bei 116, zu einer Drehposition 114b. Der Implantationsprozess 112 wird erneut durchgeführt und der Wafer 111 wird noch einmal um 90 Grad gedreht zur Drehposition 114c. Nach einem weiteren Implantationsprozess 112, wird der Wafer 111 erneut gedreht und der Implantationsprozess 112 wird wiederholt.
  • Indem der Implantationsprozess 112 bei vier Drehpositionen 114a, 114b, 114c und 114d durchgeführt wird, werden freiliegende Teilbereiche des Wafers 111 mit der gleichen Menge an Dotierstoffart in jeder der vier Implantationsrichtungen implantiert, z.B. gerichtet durch die Drehpositionen 114a, 114b, 114c und 114d, während vermieden wird, dass vertikale Merkmale in der Topographie der Oberfläche des Wafers 111 Teilbereiche des Wafers 11 blockieren oder verhindern, dass diese implantiert werden. Der Wafer 111 kann später erhitzt oder ausgeheilt werden, um die Dotierstoffart weiter z.B. in die Oberfläche des Wafers 111 zu treiben. Darüber hinaus werden vertikale Merkmale, die anfällig für die Implantation der Dotierstoffart sind, wie z.B. Polysilizium umfassende Merkmale, gleichmäßig mit der Dotierstoffart auf allen Seiten in diesem herkömmlichen Implantationsprozess 112 implantiert.
  • Ausführungsbeispiele der vorliegenden Erfindung erzielen technische Vorteile durch Implantieren eines Werkstücks mit einem anderen Implantationsprozess bei zwei oder mehr verschiedenen Drehpositionen. Die ungleichmäßige Implantation einer Dotierstoffart kann Variationen der Merkmalsgrößen in einem Ausführungsbeispiel ausgleichen. In einem weiteren Ausführungsbeispiel werden Anordnungen mit Merkmalen mit im wesentlich den gleichen Abmessungen ausgebildet, die verschiedene Betriebseigenschaften haben, abhängig von ihrer horizontalen oder vertikalen Orientierung unter Verwendung der verschiedenen Implantationsprozesse bei zwei oder mehr Drehpositionen, welche nachfolgend hierin beschrieben werden.
  • 3 stellt eine Draufsicht eines Dies 220 einer integrierten Schaltung dar in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung, wobei zwei oder mehr verschiedene Implantationsprozesse 222, 224, 226 und 228 bei vier Drehpositionen eines Wafers oder Werkstücks 220 durchgeführt werden. Die Halbleiteranordnung 200 oder Schaltung weist ein Werkstück 220 auf. Das Werkstück 220 kann ein Halbleitersubstrat aufweisen, das z.B. durch eine Isolierschicht bedecktes Silizium oder andere Halbleitermaterialien umfasst. Das Werkstück 220 kann ebenso andere, nicht gezeigte, aktive Komponenten oder Schaltungen aufweisen. Das Werkstück 220 kann z.B. Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 220 kann andere leitende Schichten oder andere Halbleiterelemente umfassen, wie z.B. Transistoren, Dioden, usw. Verbundhalbleiter, wie z.B. GaAs, InP, Si/Ge oder SiC können anstelle von Silizium verwendet werden. Das Werkstück 220 kann z.B. ein Silizium-auf-Isolator (SOI, Silicon-On-Insulator) Substrat umfassen.
  • Das Werkstück 220 umfasst eine erste Orientierung und zumindest eine zweite Orientierung. In einigen Ausführungsbeispielen können die erste Orientierung und eine zweite Orientierung eine vertikale Richtung und/oder eine horizontale Richtung umfassen, wobei die horizontale Richtung im Wesentlichen senkrecht zu der vertikalen Richtung ist. Die vertikale Richtung und die horizontale Richtung umfassen z.B. Richtungen auf einer planaren Oberfläche des Werkstücks 220, die im Wesentlichen senkrecht zueinander sind. Die erste Orientierung und die zumindest eine zweite Orientierung können andere Drehpositionen entlang einer Kante des Werkstücks 220 umfassen, wie z.B. nicht-rechtwinklige Richtungen.
  • In Übereinstimmung mit einem bevorzugen Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Teilbereich 206 der Halbleiteranordnung 200 eine erste Konzentration einer Dotierstoffart in einer vertikalen Richtung, und ein Teilbereich 208 der Halbleiteranordnung 200 umfasst eine zweite Konzentration der Dotierstoffart in einer horizontalen Richtung. Es kann zwei oder mehrere Teilbereiche 206 und zwei oder mehrere Teilbereiche 208 geben, die z.B. in einem einzigen Die oder Chip ausgebildet sind, nicht gezeigt. Die zweite Konzentration der Dotierstoffart ist anders als die erste Konzentration der Dotierstoffart. Die ersten und zweiten Konzentrationen der Dotierstoffart können z.B. in das Werkstück 220, in Merkmale 250a und 250b, welche über dem Werkstück 220 angeordnet sind, oder in beides implantiert werden.
  • In einem bevorzugten Ausführungsbeispiel weist ein Verfahren zur Fabrikation der Halbleiteranordnung 200 zunächst ein Bereitstellen des Werkstücks 220 auf. Eine zu strukturierende Materialschicht wird über dem Werkstück 220 angeordnet. Die Materialschicht kann z.B. ein leitendes, isolierendes oder halbleitendes Material oder Kombinationen daraus umfassen. In einigen Ausführungsbeispielen umfasst die Materialschicht vorzugsweise ein halbleitendes Material wie z.B. Silizium oder Polysilizium, obwohl andere halbleitende Materialien ebenfalls verwendet werden können. In einem Ausführungsbeispiel, in dem Transistoren ausgebildet sind, kann die Materialschicht z.B. ein Gate-Dielektrikum-Material, das einen Isolator umfasst, und ein Gate-Material, das über dem Gate- Dielektrikum-Material ausgebildet ist, umfassen.
  • Eine (nicht gezeigte) Schicht von lichtempfindlichem Material wird über der Materialschicht abgeschieden, und die Schicht von lichtempfindlichem Material wird mittels Lithographie strukturiert, um eine latente Struktur für die in der Materialschicht auszubildende Mehrzahl von Merkmalen auf der Schicht von lichtempfindlichem Material auszubilden. Die Schicht von lichtempfindlichem Material wird entwickelt, und dann wird die Schicht von lichtempfindlichem Material als eine Maske verwendet, während die Materialschicht mittels eines Ätzprozesses geätzt wird, wodurch eine Mehrzahl von Merkmalen 250a bzw. 250b in dem ersten Bereich 206 bzw. dem zweiten Bereich 208, wie gezeigt, ausgebildet wird.
  • Wieder umfassen in einigen Ausführungsbeispielen die Merkmale 250a und 250b vorzugsweise Gates von Transistoren. Das Material der Merkmale 250a und 250b umfasst in diesem Ausführungsbeispiel vorzugsweise z.B. ein über einem Gate-Dielektrikum-Material ausgebildetes leitendes, halbleitendes Material oder Kombinationen oder mehrere Schichten daraus.
  • Die Merkmale 250a im Bereich 206 sind vorzugsweise in einer im Wesentlichen vertikalen Orientierung orientiert, z.B. verlaufen die Längen y1 der Merkmale 250a in einer Richtung, die im Wesentlichen parallel zu der vertikalen Richtung der planaren Oberfläche des Werkstücks 220 ist. Die Merkmale 250b im Bereich 208 sind vorzugsweise in einer im Wesentlichen horizontalen Orientierung orientiert, z.B. verlaufen die Längen x2L der Merkmale 250b in einer Richtung, die im Wesentlichen parallel zu der horizontalen Richtung der planaren Oberfläche des Werkstücks 220 ist.
  • Nach dem Ausbilden der Merkmale 250a und 250b wird die Halbleiteranordnung 200 mit einer ersten Dotierstoffart unter Verwendung eines ersten Implantationsprozesses 224 in einer ersten Orientierung des Werkstücks implantiert, z.B. in einer im Wesentlichen vertikalen Richtung von der oberen Seite des Werkstücks 220, wie in 3 gezeigt. Dann wird die Halbleiteranordnung 200 mit der ersten Dotierstoffart unter Verwendung eines zweiten Implantationsprozesses 222 in zumindest einer zweiten Orientierung des Werkstücks 220 implantiert, wie z.B. von einer horizontalen Richtung von der rechten Seite des Werkstücks 220. Der zweite Implantationsprozess 222 ist vorzugsweise anders als der erste Implantationsprozess 222.
  • Dritte und vierte Implantationsprozesse 228 bzw. 226 können ebenso auf der Halbleiteranordnung 200 durchgeführt werden, wie in 3 gezeigt, z.B. in einer vertikalen Richtung von dem Boden und in einer horizontalen Richtung von der linken Seite. Der dritte Implantationsprozess 228 kann in einem Ausführungsbeispiel den gleichen Implantationsprozess wie der erste Implantationsprozess 224 umfassen. Alternativ kann der dritte Implantationsprozess 228 anders als der erste Implantationsprozess 224 und/oder der zweite Implantationsprozess 222 sein. In ähnlicher Weise kann der vierte Implantationsprozess 226 in einem Ausführungsbeispiel den gleichen Implantationsprozess wie der zweite Implantationsprozess 222 umfassen, obwohl alternativ der vierte Implantationsprozess 226 anders sein kann als z.B. der erste Implantationsprozess 224, der zweite Implantationsprozess 222 und/oder der dritte Implantationsprozess 228.
  • In 3 ist ein Beispiel gezeigt, worin auf der Halbleiteranordnung 200 ausgebildete, strukturierte Merkmale 250a und 250b, die in einem ersten Bereich 206 bzw. einem zweiten Bereich 208 ausgebildet sind, in dem Lithographieprozess in der horizontalen Richtung gestreckt worden sind. Beispielsweise umfassen die Merkmale 250a in dem ersten Bereich 206 eine Breite x1L und die Merkmale 250b in dem zweiten Bereich 208 umfassen eine Länge x2L. Die Länge x2L der Merkmale 250b im zweiten Bereich 208 ist größer als die Länge y1 der Merkmale 250a im ersten Bereich 206. Die Breite x1L der Merkmale 250a im ersten Bereich 206 ist größer als die Breite y2 von Merkmalen 250b im zweiten Bereich 208.
  • 4 zeigt eine Schnittansicht von vertikal orientierten Merkmalen 250a in einem ersten Bereich 206 von 3 in einem Ausführungsbeispiel, wobei die Merkmale 250a Transistoren 230a umfassen. Die Merkmale 250a umfassen ein Gate-Dielektrikum-Material 232a, das einen Isolator umfasst, und ein Gate- Material, das über dem Gate-Dielektrikum-Material 232a angeordnet ist. In diesem Ausführungsbeispiel umfasst das Gate- Material ein halbleitendes Material wie z.B. Silizium, das mit der ersten Dotierstoffart von den Implantationsprozessen 224 und 228 implantiert ist. 5 zeigt eine Detailansicht des in 4 gezeigten vertikal orientierten Merkmals 250a.
  • Um die Transistoren 230a zu fabrizieren, werden flache Grabenisolations-(STI, Shallow Trench Isolation)Bereiche 236a in einem Werkstück 201 durch Strukturieren des Werkstücks 201 und Wiederauffüllen der Strukturen in dem Werkstück 201 mit einem Isoliermaterial ausgebildet. Das Gate-Dielektrikum-Material 232a wird über dem Werkstück 201 ausgebildet, und das Gate-Material wird über dem Gate-Dielektrikum-Material 232a ausgebildet. Das Gate-Material und das Gate-Dielektrikum-Material 232a werden mittels Lithographie zum Ausbilden der Merkmale 250a strukturiert. Die Transistoren 230a sind in einer Schnittansicht über die Breiten x1L in 4 gezeigt.
  • Die Implantationsprozesse 222, 224, 226 und 228 werden dann auf der Halbleiteranordnung 200 durchgeführt. Beispielsweise ist das Werkstück 201 in einer ersten Position orientiert, z.B. mit der Implantationsquelle in der Nähe von oben des Werkstücks 201, wie gezeigt, und die Halbleiteranordnung 200 ist mit einer ersten Dotierstoffart unter Verwendung des ersten Implantationsprozesses 224 implantiert. Das Werkstück 201 wird um ungefähr 90 Grad (nicht gezeigt; es sind stattdessen die Richtungen der Implantationsprozesse relativ zu einem fixierten Werkstück 201 in 3 gezeigt: s. 2 bei 116) in eine zweite Position gedreht, und dann wird die Halbleiteranordnung 200 mit der ersten Dotierstoffart unter Verwendung des zweiten Implantationsprozesses 222 implantiert. Das Werkstück 201 wird um ungefähr 90 Grad in eine dritte Position gedreht, und dann wird die Halbleiteranordnung 200 mit der ersten Dotierstoffart unter Verwendung eines dritten Implantationsprozesses 228 implantiert. Das Werkstück 201 wird erneut um ungefähr 90 Grad in eine vierte Position gedreht, und dann wird die Halbleiteranordnung mit der ersten Dotierstoffart unter Verwendung eines vierten Implantationsprozesses 226 implantiert.
  • Weil die Implantationsprozesse 222 und 226 in der horizontalen Richtung oder Orientierung des Werkstücks 201 sind, beeinflussen diese Implantationsprozesse 222 und 226 vorwiegend mehr die z.B. freiliegenden Teilbereiche des Werkstücks 201 und die Merkmale 250a.
  • Das Implantieren der Halbleiteranordnung 200 kann ein Implantieren eines oberen Teilbereichs von freiliegenden Teilbereichen des Werkstücks 201 umfassen und/oder z.B. ein Implantieren der Merkmale 250a. Beispielsweise führen die Implantationsprozesse 222, 224, 226 und 228 in einigen Ausführungsbeispielen vorzugsweise zum Ausbilden von Source- und Drain- Gebieten 234a in einer oberen Oberfläche des Werkstücks 201, wie in 4 gezeigt.
  • Die Implantationsprozesse 222, 224, 226 und 228 können zum Ausbilden von Source- und Drain-Gebieten 234a führen, die sich unter die Merkmale 250a oder Gates um einen ersten Betrag 233a erstrecken, wie in 4 gezeigt. Alternativ kann ein Ausheilprozess verwendet werden, um zu verursachen, dass die erste Dotierstoffart der Implantationsprozesse 222, 224, 226 und 228 tiefer in das Werkstück 201 unter einen Teilbereich der Merkmale 250a wandert.
  • In einigen Ausführungsbeispielen führen die Implantationsprozesse 222, 224, 226 und 228 zu der Implantation von Seitenwänden und der oberen Oberfläche des Gate-Materials der Merkmale 250a, wie in einer Detailansicht in 5 gezeigt. Beispielsweise werden die Seitenwände im Wesentlichen mehr implantiert unter Verwendung der horizontalen Implantationsprozesse 222 und 226 als der vertikalen Implantationsprozesse 224 und 228, was zu einer Dotierstoffkonzentration 238a der Dotierstoffart entlang der Seitenwände des Gate-Materials führt. Die oberen Oberflächen des Gate-Materials werden allen vier Implantationsprozessen 222, 224, 226 und 228 ausgesetzt, was z.B. zu einer verschiedenen Dotierstoffkonzentration 240a in der oberen Oberfläche des Gate-Materials führt, und in einigen Ausführungsbeispielen eine größere Dotierstoffkonzentration 240a umfassen kann als die Dotierstoffkonzentration 238a der Seitenwand.
  • 6 zeigt eine Schnittansicht eines horizontal orientierten Merkmals 250b in einem zweiten Bereich 208 von 3. Die Merkmale 250b werden vorzugsweise gleichzeitig mit dem Ausbilden der Merkmale 250a in dem ersten Bereich 206 ausgebildet, und demnach sind die Herstellungsprozesse und Materialien für die verschiedenen in 6 gezeigten Elemente ähnlich mit z.B. denen für die Elemente in 4 beschriebenen, wobei für die Elemente in 6 ein „b“ Suffix verwendet wird, und für die Elemente in 4 ein „a“ Suffix verwendet wird. 7 zeigt eine Detailansicht des in 6 gezeigten, horizontal orientierten Merkmals.
  • Die Seitenwände des Gate-Materials der Merkmale 250b werden unter Verwendung der in 3 gezeigten, vertikalen Implantationsprozesse 224 und 228 implantiert, was zu einer Dotierstoffkonzentration 238b der Dotierstoffart entlang der Seitenwände des Gate-Materials führt. Die oberen Oberflächen des Gate-Materials von Merkmalen 250b werden allen vier Implantationsprozessen 222, 224, 226 und 228 ausgesetzt, was z.B. zu einer verschiedenen Dotierstoffkonzentration 240b in der oberen Oberfläche des Gate-Materials führt und in einigen Ausführungsbeispielen eine größere Dotierstoffkonzentration 240b umfassen kann als die Dotierstoffkonzentration 238b der Seitenwand.
  • Die Source- und Drain-Gebiete 234b erstrecken sich unter den zweiten Gates um einen zweiten Betrag 233b, wie in 6 gezeigt, wobei z.B. der zweite Betrag 233b im Wesentlichen der gleiche ist wie, oder anders ist als der in 4 gezeigte, erste Betrag 233a.
  • Seitenwand-Abstandsstücke (sidewall spacer) können über den Merkmalen 250a ausgebildet werden, und der Fabrikationsprozess für die Halbleiteranordnung 200 wird dann fortgesetzt. Beispielsweise können isolierende oder einkapselnde Materialschichten über den Transistoren 230a und 230b angeordnet sein, und die isolierenden und einkapselnden Materialschichten können strukturiert werden und mit leitenden Materialien gefüllt werden, um elektrischen Kontakt zu den Source- und Drain-Gebieten 234a, 234b und den Gates der Merkmale 250a und 250b der Transistoren 230a und 230b herzustellen, nicht gezeigt (s. 10 und 11).
  • Man beachte, dass in einigen Ausführungsbeispielen ein Material, wie z.B. ein Leiter oder Isolator, über der oberen Oberfläche des Gate-Materials abgeschieden oder ausgebildet werden kann, vor oder nach dem Strukturieren der Merkmale 250a und 250b, so dass die obere Oberfläche des Gate-Materials während der neuen Implantationsprozesse 222, 224, 226 und 228 nicht mit der ersten Dotierstoffart implantiert wird (nicht in den Zeichnungen gezeigt).
  • Vorteilhafterweise können die Implantationsprozesse 222, 224, 226 und 228 eingestellt, modifiziert und abgestimmt werden, um z.B. die elektrischen Eigenschaften und Anordnungsleistungsfähigkeit zu erreichen, die für die Transistoren 230a und 230b oder andere elektronischen Komponenten einer Halbleiteranordnung gewünschten werden. Ein oder mehrere Parameter der Implantationsprozesse 222, 224, 226 und 228 können verändert werden, um z.B. die bestimmten gewünschten Implantationsprozesse 222, 224, 226 und 228 zu erreichen. Parameter, die verändert werden können, um die gewünschte Dotierstoffart-Konzentration und Tiefe zu erreichen, beinhalten z.B. den Implantationswinkel, die Dosis und das Energieniveau, obwohl alternativ andere Parameter der Implantationsprozesse 222, 224, 226 und 228 ebenso verändert werden können.
  • Beispielsweise kann der erste Implantationsprozess 224 ein Implantieren der ersten Dotierstoffart bei einem ersten Winkel mit Bezug auf eine obere Oberfläche des Werkstücks 201 umfassen, und der zweite Implantationsprozess 222 kann ein Implantieren der ersten Dotierstoffart bei einem zweiten Winkel mit Bezug auf die obere Oberfläche des Werkstücks 201 umfassen, wobei der zweite Winkel anders ist als der erste Winkel. 8 stellt einen Winkelbereich α1 bis α2 dar, z.B. bei Richtungen 242 bzw. 244 der Implantationsprozesse 222, 224, 226 und 228 in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Die Implantationswinkel α1 bis α2 der Implantationsprozesse 222, 224, 226 und 228 reichen vorzugsweise z.B. von ungefähr 20 Grad bis ungefähr 45 Grad von einer Richtung (y0) senkrecht zu der planaren Oberfläche (x) des Werkstücks 201, obwohl alternativ andere Implantationswinkel ebenso verwendet werden können.
  • In einem weiteren Ausführungsbeispiel umfasst der erste Implantationsprozess 224 ein Implantieren der ersten Dotierstoffart mittels einer ersten Dosis und der zweite Implantationsprozess 222 umfasst ein Implantieren der ersten Dotierstoffart mittels einer zweiten Dosis, wobei die zweite Dosis anders als die erste Dosis ist.
  • In noch einem weiteren Ausführungsbeispiel umfasst der erste Implantationsprozess 224 ein Implantieren der ersten Dotierstoffart bei einem ersten Energieniveau und der zweite Implantationsprozess 222 umfasst ein Implantieren der ersten Dotierstoffart bei einem zweiten Energieniveau, wobei das zweite Energieniveau anders ist als das erste Energieniveau.
  • In dem in den 3 bis 7 gezeigten Ausführungsbeispiel werden vorzugsweise eine erste Dotierstoffart und andere Parameter der Implantationsprozesse 222, 224, 226 und 228 ausgewählt, um in einem Ausführungsbeispiel einen gewünschten Ausgleich für das Strecken (oder Verkürzen, nicht gezeigt) der Merkmale 250a und 250b in der horizontalen Richtung zu erreichen. Die Parameter der Implantationsprozesse 222, 224, 226 und 228 werden vorzugsweise ausgewählt, um das Werkstück 201 und/oder Gate-Material ausreichend zu beeinflussen, um den Unterschied in den Breiten x1L und y2 und/oder Längen y1 und x2L der Merkmale 250a bzw. 250b auszugleichen, so dass Anordnungen 230a, die in einem Bereich 206 ausgebildet sind, im Wesentlichen die gleichen elektrischen Eigenschaften umfassen, wie z.B. die elektrischen Eigenschaften von Anordnungen 230b, die in dem Bereich 208 ausgebildet sind.
  • Jedoch umfassen in anderen Ausführungsbeispielen die Merkmale im Wesentlichen die gleichen Abmessungen und die Parameter der Implantationsprozesse 222, 224, 226 und 228 werden ausgewählt, um einen gewünschten Unterschied in der Arbeitsweise und Leistungsfähigkeit von Anordnungen, die im Bereich 206 und 208 ausgebildet sind, zu erreichen, wie z.B. Spannungen oder Ströme, was mit Bezug auf das in den 9, 10 und 11 gezeigte Ausführungsbeispiel nachfolgend hierin beschrieben werden wird.
  • In einigen Ausführungsbeispielen umfasst der Prozess der dritten Implantation 228 vorzugsweise die gleiche Gruppe von Parametern, die für den ersten Implantationsprozess 224 verwendet wird, und der Prozess der vierten Implantation 226 umfasst vorzugsweise die gleiche Gruppe von Parametern, die z.B. für den zweiten Implantationsprozess 222 verwendet wird. Dies kann in vielen Anwendungen vorteilhaft sein, weil die Merkmale 250a und 250b mit einem symmetrischen Niveau von Dotierstoffart auf gegenüberliegenden Seitenwänden implantiert werden. Dennoch kann in anderen Ausführungsbeispielen jeder der vier Implantationsprozesse 222, 224, 226 und 228 andere Parameter umfassen als die anderen drei Implantationsprozesse 222, 224, 226 und 228.
  • In einigen Ausführungsbeispielen können, nicht in den Zeichnungen gezeigt, z.B. mehr als vier Implantationsprozesse 222, 224, 226 und 228 verwendet werden. Es können z.B. fünf oder eine größere Anzahl von Implantationsprozessen 222, 224, 226 und 228 verwendet werden, um veränderte Dotierstoffkonzentrationen in anderen Richtungen als horizontal und vertikal auf Merkmalen des Werkstücks 201 bereitzustellen.
  • Die neuen Implantationsprozesse von Ausführungsbeispielen der vorliegenden Erfindung mit variierenden Parametern für verschiedene Orientierungen oder planare Richtungen auf einem Werkstück können ebenso in Halbleiteranordnungen implementiert werden, worin die Merkmale die gleichen Abmessungen umfassen wie in den 9, 10 und 11 gezeigt. Ähnliche Ziffern werden für die verschiedenen Elemente verwendet, die in den vorangegangenen Figuren beschrieben wurden, und um eine Wiederholung zu vermeiden, ist jedes in den 9, 10 und 11 gezeigte Bezugszeichen hierin nicht erneut im Detail beschrieben.
  • 9 zeigt eine Draufsicht eines vertikal orientierten Merkmals 350a und eines horizontal orientierten Merkmals 350b in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung, wobei das vertikal orientierte Merkmal 350a im Bereich 306 und das horizontal orientierte Merkmal 350b im Bereich 308 im Wesentlichen die gleichen Längen y1 bzw. x2 und Breiten x1 bzw. y2 umfassen. Beispielsweise ist die Länge y1 von Merkmal 350a im Wesentlichen gleich der Länge x2 von Merkmal 350b, und die Breite x1 von Merkmal 350a ist im Wesentlichen gleich der Breite y2 von Merkmal 350b. Horizontale Implantationsprozesse 322 und 326 und vertikale Implantationsprozesse 324 und 328 werden verwendet um eine erste Dotierstoffart bei unterschiedlichen Konzentrationen in das Werkstück 301 (s. 10 und 11) und/oder die Merkmale 350a und 350b zu implantieren, wie für die vorangegangenen Ausführungsbeispiele beschrieben.
  • Die im Bereich 306 ausgebildeten Anordnungen 370a mit den vertikal-orientierten Merkmalen 350a umfassen vorzugsweise eine erste elektrische Eigenschaft, und die im Bereich 308 ausgebildeten Anordnungen 370b mit den horizontal-orientierten Merkmalen 350b umfassen vorzugsweise eine zweite elektrische Eigenschaft, wobei die zweite elektrische Eigenschaft anders ist als die erste elektrische Eigenschaft, aufgrund der Implantationsprozesse 322, 324, 326 und 328 mit z.B. einem oder mehreren verschiedenen Parametern.
  • 10 zeigt eine Schnittansicht des vertikal orientierten Merkmals von 9, und 11 zeigt eine Schnittansicht des horizontal orientierten Merkmals von 9. Man beachte, dass in diesem Ausführungsbeispiel die Implantationsprozesse 322, 324, 326 und 328 verwendet werden können, um flache Implantationsbereiche in der Nähe der Merkmale 350a und 350b nach dem Strukturieren des Gate-Materials und des Gate- Dielektrikums 332a und 332b von Merkmalen 350a und 350b auszubilden, z.B. bei 351a und 351b. Nachdem ein Seitenwand- Abstandsstück 354a und 354b über den Seitenwänden der Merkmale 350a bzw. 350b ausgebildet ist, kann eine weitere Gruppe von Implantationsprozessen 322, 324, 326 und 328 (z.B. kann der zusätzliche Satz von Implantationsprozessen andere Parameter umfassen als die Implantationsprozesse, die zum Ausbilden der flachen Implantationsbereiche verwendet werden) verwendet werden, um tiefe Implantationsbereiche in der Nähe der Seitenwand-Abstandsstücke 354a und 354b auszubilden, z.B. bei 352a und 352b. Die Source- bzw. Drain-Gebiete 334a bzw. 334b umfassen in diesem Ausführungsbeispiel z.B. die flachen Implantationsbereiche 351a bzw. 351b und tiefen Implantationsbereiche 352a bzw. 352b. Das in den 3 bis 7 gezeigte Ausführungsbeispiel der vorliegenden Erfindung kann nicht gezeigte, ebenfalls sowohl flache als auch tiefe Implantationsbereiche in den Source- und Drain-Gebieten aufweisen.
  • Wieder kann in dem in den 10 und 11 gezeigten Ausführungsbeispiel der Betrag, um den sich der flache Implantationsbereich 351a und 351b unter die Merkmale 350a und 350b erstreckt, der gleiche oder verschieden für die Anordnungen 370a und 370b sein, die im Bereich 306 bzw. 308 ausgebildet sind, als Folge der hierin beschriebenen, neuen Implantationsprozesse 322, 324, 326 und 328.
  • Einige der zusätzlichen Materialschichten, die ausgebildet werden, nachdem die Halbleiteranordnungen fertig gestellt sind, sind in den Schnittansichten der 10 und 11 gezeigt. Beispielsweise kann ein Isoliermaterial 356, das Siliziumoxid, Siliziumnitrid, andere Isolatoren oder Kombinationen daraus umfasst, über den fertiggestellten Transistoranordnungen 370a und 370b ausgebildet werden, und Kontakte 358a/358b und 360a/360b werden in dem Isoliermaterial 356 ausgebildet, um elektrischen Kontakt zu den Gates (z.B. der oberen Oberfläche der Merkmale 350a/350b) bzw. Source/Drain- Gebieten 334a/334b herzustellen.
  • Vorteilhafterweise führt das in 10 und 11 gezeigte Ausführungsbeispiel zu der Ausbildung einer Halbleiteranordnung, worin Merkmale die gleiche Größe haben, aber die elektrischen Eigenschaften der Anordnungen verschieden sind. Demnach können in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung zwei oder mehrere Arten von Anordnungen auf einer einzigen integrierten Schaltung ausgebildet werden, ohne dass die Verwendung einer zusätzlichen Lithographiemaske erforderlich ist.
  • Ausführungsbeispiele der vorliegenden Erfindung stellen neue Verfahren bereit, um das häufige Problem der Variation von Gate-Linien-Breiten zu lösen, indem das Anordnungslayout in den x- und y-Richtungen aufrechterhalten wird und Variationen der Gate-Linien unter Verwendung von Implantationsprozessen ausgeglichen werden. Die hierin beschriebenen neuen Implantationsprozesse 222, 224, 226, 228, 322, 324, 326 und 328 umfassen neue Vierer-Modus-(quad-mode)Implantationen, die verwendet werden um eine Anordnungserweiterung (device extension) und Halo-Bereiche (halo-regions) in einigen Ausführungsbeispielen zu definieren. Beispielsweise führt in einigen Ausführungsbeispielen das Verwenden verschiedener Bedingungen für die Implantationsprozesse in den x-Richtungen gegenüber zwei y-Richtungen zu einer Änderung des effektiven Stroms Ieff der Anordnungen in der x-Richtung gegenüber der y-Richtung.
  • Das in den 3 bis 7 gezeigte erste Ausführungsbeispiel kann z.B. als ein Mittel zur Prozesssteuerung verwendet werden, wenn der eingehende x-y Versatz von Anordnungen bekannt ist. Ein Regelkreis kann z.B. mit einer Nachschlagetabelle (look-up table), einem empirischen Modell oder anderen Mitteln zum Speichern und Abrufen des x-y Versatz-Wertes von Halbleiteranordnungen verwendet werden. Die Implantationsbedingungen in den x- und y-Richtungen während der Implantationsprozesse können unterschiedlich definiert sein, um z.B. den eingehenden Variationseffekt auf den effektiven Strom Ieff zu verringern. Dies kann erreicht werden, indem zunächst der systematische Versatz zwischen der x- und y-Richtung auf einem bestimmten Wafer bestimmt wird. Der Hauptbeitrag zu dem Versatz kann z.B. die Lithographiemaske und Lithographieprozesse sein, obwohl ein gewisser Ätzprozess-Beitrag den Versatz beeinflussen kann.
  • Die Menge an Versatz kann entweder vorhergesagt werden, indem das Delta von x-y auf der Maske gemessen wird und der spezifische x-y-Versatz des Lithographie-Geräts hinzugegeben wird, der z.B. systematisch sein kann. Dies führt zu einem Ergebnis für ein x-y Delta mit einem Wert von A. Alternativ kann das x-y Delta, A, nach einem Gate-Ätzprozess bestimmt werden unter Verwendung von z.B. einer Inline Metrologie einer kritischen Abmessung (CD, critical dimension) und statistischer Analyse mit x-y CD-Streifen (bars). Durch Auswählen verschiedener Bedingungen für die x- und y-Implantationsprozess- Komponenten, kann der Effekt des x-y Versatz-Deltas, A, auf den effektiven Strom Ieff auf dem hereinkommenden Wafer korrigiert werden, indem z.B. eine Nachschlagetabelle, ein empirisches Modell oder andere Mittel zum Definieren der Implantationsprozess-Bedingungen verwendet werden.
  • Dieser Ansatz kann als ein Mittel zur Prozesssteuerung verwendet werden, wenn der systematische (durchschnittliche) eingehende x-y Versatz der Anordnungen bekannt ist und mittels eines Regelkreises mit einer Nachschlagetabelle oder einem empirischen Modell die Implantationsbedingungen in x und y während der Erweiterungs-/Halo-Vierer-Modus-Implantationsprozesse 222, 224, 226, 228, welche unterschiedlich definiert sind, um den eingehenden Variationseffekt auf Ieff von Anordnungen in einer x- gegenüber einer y- Richtung zu verringern.
  • In dem in den 9 bis 11 gezeigten Ausführungsbeispiel können unterschiedliche Arten von CMOS-Anordnungen oder anderen Anordnungen auf einem einzigen Chip oder Die definiert sein, ohne dass die Verwendung einer zusätzlichen Lithographiemaske erforderlich ist, wodurch z.B. die in CMOS-Technologie erforderliche Maskenzahl verkleinert wird. Um die Maskenzahl zu verringern, können verschiedene Anordnungen in verschiedenen Orientierungen angeordnet oder positioniert werden, z.B. orthogonal zueinander, und verschiedene Implantationsbedingungen können in der x- und y-Richtung verwendet werden, um z.B. Erweiterungs- und Halo-Bereiche zu definieren, welche das Anordnungsverhalten definieren.
  • Als ein Beispiel kann eine erste Anordnung in der x-Richtung angeordnet sein, und eine zweite Anordnung kann in der y-Richtung angeordnet sein. Die erste und zweite Anordnung kann den gleichen Prozessbedingungen (z.B. der gleichen Maske und Maskenerzeugung/Booleans) ausgesetzt werden, abgesehen von der Erweiterungs-/Halo-Implantation, in welchen die neuen Implantationsprozesse 322, 324, 326 und 328 verwendet werden, wodurch verschiedene Anordnungen produziert werden. Beispielsweise erhöht eine größere Halo-Dosis in einer x-Richtung den Schwellenwert der Anordnung in der ersten Anordnung auf ein viel größeres Maß als in der zweiten Anordnung. Die zweite Anordnung erfährt eine geringere Beeinflussung durch das erhöhte Halo-Dosis-Implantat, weil es entlang des Anordnungsumfangs ist und demnach das erhöhte Halo-Dosis-Implantat nicht so effektiv im Anheben der Schwellenspannung Vth der zweiten Anordnung ist. Folglich können die Implantationsprozesse 322, 324, 326 und 328 verwendet werden, um das Anordnungsverhalten zu definieren.
  • Merkmale von Halbleiteranordnungen, die unter Verwendung der hierin beschriebenen, neuen Verfahren hergestellt sind, können z.B. Transistor-Gates, Leitbahnen, Vias, Kondensatorplatten und andere Merkmale umfassen. Ausführungsbeispiele der vorliegenden Erfindung können verwendet werden, um Merkmale von z.B. Speicheranordnungen, logischen Schaltungen und/oder Leistungsschaltungen zu strukturieren, obwohl andere Arten von ICs unter Verwendung der hierin beschriebenen Herstellungstechniken und Implantationsprozesse ebenso fabriziert werden können.

Claims (13)

  1. Verfahren zur Fabrikation einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Werkstücks (201; 220; 301), wobei das Werkstück (201; 220; 301) eine vertikale Richtung und eine horizontale Richtung auf der planaren Oberfläche des Werkstücks (201; 220; 301) umfasst, wobei die horizontale Richtung rechtwinklig zu der vertikalen Richtung ist; Ausbilden zumindest eines ersten Merkmals (250a; 350a) in einem ersten Bereich (206; 306) des Werkstücks (201; 220; 301), wobei das zumindest eine erste Merkmal (250a; 350a) eine erste Länge (y1) und eine erste Breite (x1L; x1) umfasst, wobei die erste Länge (y1) parallel zu der vertikalen Richtung des Werkstücks (201; 220; 301) positioniert ist; Ausbilden zumindest eines zweiten Merkmals (250b; 350b) in einem zweiten Bereich (208; 308) des Werkstücks (201; 220; 301), wobei das zumindest eine zweite Merkmal (250b; 350b) eine zweite Länge (x2L; x2) und eine zweite Breite (y2) umfasst, wobei die zweite Länge (x2L; x2) parallel zu der horizontalen Richtung des Werkstücks (201; 220; 301) positioniert ist; und Implantieren der Halbleiteranordnung (200) mit einer ersten Dotierstoffart unter Verwendung eines ersten Implantationsprozesses (224; 324) in der vertikalen Richtung des Werkstücks (201; 220; 301), Implantieren der Halbleiteranordnung (200) mit der ersten Dotierstoffart unter Verwendung eines zweiten Implantationsprozesses (222; 322) in der horizontalen Richtung des Werkstücks (201; 220; 301), wobei der zweite Implantationsprozess (222; 322) anders als der erste Implantationsprozess (224; 324) ist.
  2. Verfahren nach Patentanspruch 1, wobei der erste Implantationsprozess (224; 324) ein Implantieren der ersten Dotierstoffart in einem ersten Winkel (α1) in Bezug auf eine obere Oberfläche des Werkstücks (201; 220; 301) umfasst, wobei der zweite Implantationsprozess (222; 322) ein Implantieren der ersten Dotierstoffart in einem zweiten Winkel (α2) in Bezug auf die obere Oberfläche des Werkstücks (201; 220; 301) umfasst, und wobei der zweite Winkel (α2) anders als der erste Winkel (α1) ist.
  3. Verfahren nach Patentanspruch 1, wobei der erste Implantationsprozess (224; 324) ein Implantieren der ersten Dotierstoffart unter Verwendung einer ersten Dosis umfasst, wobei der zweite Implantationsprozess (222; 322) ein Implantieren der ersten Dotierstoffart unter Verwendung einer zweiten Dosis umfasst, und wobei die zweite Dosis anders als die erste Dosis ist.
  4. Verfahren nach Patentanspruch 1, wobei der erste Implantationsprozess (224; 324) ein Implantieren der ersten Dotierstoffart bei einem ersten Energieniveau umfasst, wobei der zweite Implantationsprozess (222; 322) ein Implantieren der ersten Dotierstoffart bei einem zweiten Energieniveau umfasst und wobei das zweite Energie-Niveau anders als das erste Energieniveau ist.
  5. Verfahren nach Patentanspruch 1, wobei vor dem Implantieren der Halbleiteranordnung (200) mit der ersten Dotierstoffart unter Verwendung des ersten Implantationsprozesses (224; 324) das Werkstück (201; 220; 301) in eine erste Position orientiert wird, wobei nach dem Implantieren der Halbleiteranordnung (200) mit der ersten Dotierstoffart unter Verwendung des ersten Implantationsprozesses (224; 324) das Werkstück um 90 Grad in eine zweite Position gedreht wird, und dann die Halbleiteranordnung (200) mit der ersten Dotierstoffart unter Verwendung des zweiten Implantationsprozesses (222; 322) implantiert wird.
  6. Verfahren nach Patentanspruch 5, mit den weiteren Schritten: Drehen des Werkstücks (201; 220; 301) um 90 Grad in eine dritte Position, nachdem die Halbleiteranordnung (200) mit der ersten Dotierstoffart unter Verwendung des zweiten Implantationsprozesses (222; 322) implantiert ist, und dann Implantieren der Halbleiteranordnung mit der ersten Dotierstoffart unter Verwendung eines dritten Implantationsprozesses (228; 328).
  7. Verfahren nach Patentanspruch 6, wobei der erste Implantationsprozess (224; 324) eine Mehrzahl erster Parameter umfasst, und wobei der dritte Implantationsprozess (228; 328) die gleiche Mehrzahl von ersten Parametern wie der erste Implantationsprozess (224; 324) umfasst.
  8. Verfahren nach Patentanspruch 6, mit den weiteren Schritten: Drehen des Werkstücks (201; 220; 301) um 90 Grad in eine vierte Position, nachdem die Halbleiteranordnung (200) mit der ersten Dotierstoffart unter Verwendung des dritten Implantationsprozesses (228; 328) implantiert ist, und dann Implantieren der Halbleiteranordnung (200) mit der ersten Dotierstoffart unter Verwendung eines vierten Implantationsprozesses (226; 326).
  9. Verfahren nach Patentanspruch 8, wobei der zweite Implantationsprozess (222; 322) eine Mehrzahl zweiter Parameter umfasst, und wobei der vierte Implantationsprozess (226; 326) die gleiche Mehrzahl von zweiten Parametern wie der zweite Implantationsprozess (222; 322) umfasst.
  10. Verfahren nach Patentanspruch 1, wobei das Implantieren der Halbleiteranordnung (200) ein Implantieren des Werkstücks (201; 220; 301) und/oder Implantieren des zumindest einen ersten Merkmals (250a; 350a) und des zumindest einen zweiten Merkmals (250b; 350b) umfasst.
  11. Verfahren nach Patentanspruch 1, wobei das Ausbilden des zumindest einen zweiten Merkmals (250b; 350b) in dem zweiten Bereich (208) des Werkstücks ein Ausbilden des zumindest einen zweiten Merkmals (250b; 350b) umfasst, das eine zweite Länge umfasst, die anders als die erste Länge des zumindest einen ersten Merkmals (250a; 350a) ist, und wobei das Implantieren der Halbleiteranordnung mit der ersten Dotierstoffart unter Verwendung des ersten Implantationsprozesses (224; 324) in der vertikalen Richtung des Werkstücks und das Implantieren der Halbleiteranordnung mit der ersten Dotierstoffart unter Verwendung des zweiten Implantationsprozesses (222; 322) in der horizontalen Richtung des Werkstücks ein Ausgleichen des Unterschieds in der zweiten Breite und der ersten Breite, ein Ausbilden erster Anordnungen in dem ersten Bereich (206) des Werkstücks mit einer ersten elektrischen Eigenschaft und ein Ausbilden zweiter Anordnungen in dem zweiten Bereich (208) des Werkstücks mit einer zweiten elektrischen Eigenschaft umfasst, wobei die zweite elektrische Eigenschaft die gleiche wie die erste elektrische Eigenschaft ist.
  12. Halbleiteranordnung mit: einem Werkstück (201; 220; 301), wobei das Werkstück (201; 220; 301) eine vertikale Richtung und eine horizontale Richtung auf einer planaren Oberfläche des Werkstücks (201; 220; 301) umfasst, wobei die horizontale Richtung rechtwinklig zu der vertikalen Richtung ist; einer Mehrzahl von ersten Transistoren (230a; 370a), die über einem ersten Bereich (206; 306) des Werkstücks (201; 220; 301) angeordnet sind, wobei die Mehrzahl von ersten Transistoren (230a; 370a) erste Gates (250a; 350a) mit einer in der vertikalen Richtung angeordneten ersten Länge (y1) umfasst; und einer Mehrzahl von zweiten Transistoren (230b; 370b), die über einem zweiten Bereich (208; 308) des Werkstücks (201; 220; 301) angeordnet sind, wobei die Mehrzahl von zweiten Transistoren zweite Gates (250b; 350b) mit einer in der horizontalen Richtung angeordneten zweiten Länge (x2L; x2) umfasst, wobei die Mehrzahl von ersten Transistoren (230a; 370a) erste Source- und Drain-Gebiete (234a; 334a) im Werkstück mit einer ersten Konzentration einer ersten Dotierstoffart umfasst, und dass die Mehrzahl von zweiten Transistoren (230b; 370b) zweite Source- und Drain-Gebiete (234b; 334b) im Werkstück (201; 220; 301) mit einer zweiten Konzentration der ersten Dotierstoffart umfasst, wobei die zweite Konzentration der ersten Dotierstoffart anders als die erste Konzentration der ersten Dotierstoffart ist, und dass die zweite Länge (x2L) der Mehrzahl von zweiten Transistoren (230b; 370b) anders als die erste Länge (y1) der Mehrzahl von ersten Transistoren (230a; 370a) ist, und wobei die Mehrzahl von zweiten Transistoren (230b; 370b) eine zweite elektrische Eigenschaft umfasst, die die gleiche wie eine erste elektrische Eigenschaft der Mehrzahl von ersten Tran- sistoren (230a; 370a) ist.
  13. Halbleiteranordnung nach Patentanspruch 12, dadurch gekennzeichnet, dass die ersten Gates (250a; 350a) die erste Konzentration der ersten Dotierstoffart umfassen, und wobei die zweiten Gates (250b; 350b) die zweite Konzentration der ersten Dotierstoffart umfassen.
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