DE102006051472A1 - Speicherzelle und Verfahren zum Herstellen derselben - Google Patents

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Abstract

Eine Speicherzelle enthält ein Substrat, eine erste Elektrode, die auf oder über dem Substrat angeordnet ist, ein Widerstandselement, das auf oder über der ersten Elektrode angeordnet ist, und eine zweite Elektrode, die auf oder über dem Widerstandselement angeordnet ist. Die zweite Elektrode weist eine Legierung auf, wobei die Legierung gebildet ist aus einer ersten Metallschicht, die auf dem Widerstandselement abgeschieden wurde, einer zweiten Metallschicht, die auf der ersten Metallschicht abgeschieden wurde, und mittels Erhitzens der ersten Metallschicht und der zweiten Metallschicht.

Description

  • Die Erfindung betrifft eine Speicherzelle und ein Verfahren zum Herstellen derselben.
  • Ein Halbleiterspeicher kann resistive Elemente zum Speichern von Information aufweisen. Solche resistive Speicherzellen können eine Conductive Bridging-Speicherzelle aufweisen mit einem Conductive Bridging-Kontakt (auch bezeichnet als Conductive Bridging Übergang, Conductive Bridging Junction, CBJ). Für eine solche Speicherzelle kann ein leitfähiger Kanal (wie beispielsweise ein leitfähiges Filament) in einem isolierenden Material oder Matrixmaterial ausgebildet werden. Schreiben oder Programmieren sowie Löschen von Daten in solchen Speicherzellen kann erreicht werden mittels Anlegens eines gewünschten geeigneten positiven oder negativen Spannungspulses. Germanium-Selenid(GeSe)-Glas und Germanium-Sulfid(GeS)-Glas kann als ein Matrixmaterial verwendet werden. Silber und/oder Kupfer können als geeignete Metalle zum Ausbilden der leitfähigen Kanäle verwendet werden. Wolfram kann als inerte gegenüberliegende Elektrode verwendet werden. Ein Abscheiden von Silber oder Kupfer über dem Matrixmaterial kann in einer rauen Oberfläche und/oder Oberfläche mit einer granularen Morphologie resultieren. Eine unebene Oberfläche kann zu Problemen führen, beispielsweise zu einem so genannten „Mikro-Maskieren" während nachfolgender Strukturierungsschritte, beispielsweise während nachfolgender Ätzprozesse, wie beispielsweise einem nachfolgenden reaktiven Ionenätzen (Reactive Ion Etching, RIE).
  • Gemäß einem Ausführungsbeispiel der Erfindung weist eine Speicherzelle ein Substrat auf, eine erste Elektrode, die auf dem Substrat angeordnet ist, ein Widerstandselement, welches auf der ersten Elektrode angeordnet ist, eine zweite Elektrode, die auf dem Widerstandselement ausgebildet ist, wobei die zweite Elektrode eine Legierung aufweist, wobei die Legierung ausgebildet ist aus einer ersten Metallschicht, die auf dem Widerstandselement abgeschieden wurde, sowie eine zweite Metallschicht, die auf der ersten Metallschicht abgeschieden wurde und wobei die erste Metallschicht und die zweite Metallschicht erhitzt wurden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist eine Speicherzelle ein Substrat auf, eine erste Elektrode, die auf oder über dem Substrat angeordnet ist, eine Matrixschicht, die auf oder über der ersten Elektrode angeordnet ist, wobei die Matrixschicht Festkörperelektrolyt-Material aufweist sowie eine zweite Elektrode, die auf oder über der Matrixschicht angeordnet ist. Die zweite Elektrode weist eine Legierung auf mit einem ersten Metall und einem zweiten Metall, wobei die zweite Elektrode ausgebildet ist mittels Abscheidens einer ersten Metallschicht, die das erste Metall enthält, mittels Abscheidens einer zweiten Metallschicht, die das zweite Metall enthält und mittels Aufheizens des ersten Metalls und des zweiten Metalls, so dass die Legierung gebildet ist. Die erste Metallschicht enthält Germanium und die zweite Metallschicht enthält Kupfer und/oder Silber.
  • Bei einem Verfahren zum Herstellen einer Speicherzelle wird eine erste Elektrode auf oder über einem Substrat gebildet. Eine Matrixschicht wird auf oder über der ersten Elektrodenschicht gebildet. Ferner wird eine erste Metallschicht auf oder über der Matrixschicht gebildet, wobei die erste Metallschicht ein erstes Metall enthält. Ferner wird eine zweite Metallschicht auf oder über der ersten Metallschicht gebildet, wobei die zweite Metallschicht ein zweites Metall enthält. Weiterhin werden die erste Metallschicht und die zweite Metallschicht erhitzt, wobei die erste Metallschicht und die zweite Metallschicht auf eine Temperatur erhitzt werden, bei der eine Legierung gebildet wird mit dem ersten Metall und dem zweiten Metall.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird bei einem Verfahren zum Herstellen einer Speicherzelle eine Wolfram-Elektrode auf oder über einem Silizium-Substrat gebildet. Eine Matrixschicht wird auf oder über der Wolfram-Elektrode gebildet, wobei die Matrixschicht ein Festkörperelektrolyt-Material enthält. Eine Germanium-Schicht wird auf der Matrixschicht gebildet. Ferner wird eine Kupfer-Schicht auf oder über der Germanium-Schicht gebildet und die Kupferschicht und die Germaniumschicht werden erhitzt, so dass eine Legierung gebildet wird, die Germanium und Kupfer enthält.
  • Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird die zweite Elektrode gebildet, indem das erste Metall auf das Widerstandselement abgeschieden wird und indem das zweite Metall auf das erste Metall abgeschieden wird und indem das erste Metall und das zweite Metall erhitzt werden.
  • Das Widerstandselement kann ein Festkörperelektrolyt-Material enthalten. Gemäß einer Ausgestaltung der Erfindung weist das Widerstandselement ein Chalkogen oder ein Chalkogenid auf. Weiterhin kann das Widerstandselement Germanium-Sulfid (GeS) und/oder Germanium-Selenid (GeSe) enthalten.
  • Das erste Metall weist gemäß einer Ausgestaltung der Erfindung Germanium auf. Das zweite Metall enthält gemäß einem Ausführungsbeispiel der Erfindung Kupfer. Weiterhin kann es vorgesehen sein, dass das erste Metall Germanium und das zweite Metall Kupfer enthält.
  • Gemäß einer Ausgestaltung eines Verfahrens zum Herstellen einer Speicherzelle weist die erste Elektrodenschicht Wolfram auf. Weiterhin kann die Matrixschicht ein Festkörperelektrolyt-Material enthalten. Die Matrixschicht kann Germanium-Sulfid und/oder Germanium-Selenid enthalten.
  • Weiterhin kann das erste Metall Germanium enthalten und das zweite Metall Kupfer oder Silber.
  • Ausführungsbeispiele der Erfindung sind den Figuren dargestellt und werden im Folgenden näher erläutert.
  • Es zeigen
  • 1 ein Speicherelement gemäß einem Ausführungsbeispiel der Erfindung;
  • 2 ein Verfahren zum Herstellen eines Speicherelements gemäß einem Ausführungsbeispiel der Erfindung;
  • 3A bis 3E beispielhafte Schritte eines Verfahrens zum Herstellen eines Speicherelements gemäß einem Ausführungsbeispiel der Erfindung; und
  • 4 einen Speicher-Schaltkreis gemäß einem Ausführungsbeispiel der Erfindung.
  • In der folgenden detaillierten Beschreibung und in den verschiedenen Figuren der Zeichnung werden gleiche oder ähnliche Elemente mit gleichen oder ähnlichen Bezugszeichen versehen, soweit sinnvoll.
  • 1 zeigt ein Ausführungsbeispiel einer Speicherzelle 1.
  • In einem Ausführungsbeispiel der Erfindung weist die Speicherzelle 1 ein Substrat 2 auf, eine Siliziumnitrid- Schicht (Si3N4-Schicht) 3, eine untere Elektrode 4, eine Matrixschicht 5 und eine obere Elektrodenschicht 6. In einem Ausführungsbeispiel kann das Substrat 2 ein Silizium-Substrat sein. In einem Ausführungsbeispiel der Erfindung kann das Substrat 2 ungefähr 600 μm bis ungefähr 800 μm dick sein. In einem Ausführungsbeispiel der Erfindung kann die Speicherzelle 1 eine Conductive Bridging-Vielfachzugriffsspeicher-Speicherzelle sein (Conductive Bridging Random Access Memory, CBRAM), beispielsweise eine Festkörperelektrolyt-Speicherzelle mit einem Festkörperelektrolyten, das aus einem Chalkogenid-Material hergestellt sein kann. In einem Ausführungsbeispiel der Erfindung kann die Speicherzelle 1 eine integrierte Speicheranordnung sein basierend auf resistiven Speicherzellen.
  • Im Rahmen dieser Beschreibung kann unter einem Chalkogenid-Material beispielsweise jede Art von Verbindung wie Schwefel, Selen, Germanium und/oder Tellur verstanden werden. Gemäß einem Ausführungsbeispiel der Erfindung ist das innenleitende Material beispielsweise eine Verbindung, die aus einem Chalkogenid hergestellt ist und mindestens ein Metall der Gruppe I oder Gruppe II des Periodensystems enthält, beispielsweise Arsen-Trisulfid-Silber. Alternativ enthält das Chalkogenid-Material Germanium-Sulfid (GeS), Germanium-Selenid (GeSe), Wolframoxid (WOx), Kupfer-Sulfid (CuS) oder dergleichen. Das innenleitende Material kann ein Festkörperelektrolyt sein.
  • Ferner kann das innenleitende Material aus einem Chalkogenid-Material hergestellt sein, welches Metallionen enthält, wobei die Metallionen aus einem Metall hergestellt sein können, welches ausgewählt ist aus einer Gruppe von Metallen bestehend aus Silber, Kupfer und Zink oder einer Kombination oder einer Legierung dieser Metalle.
  • In einem Ausführungsbeispiel der Erfindung kann die Siliziumnitrid-Schicht 3 auf oder über dem Substrat 2 abgeschieden werden. Die Siliziumnitrid-Schicht 3 stellt anschaulich eine Isolation zwischen den Kontaktanschlüssen (Kontakt-Plugs) bereit, die in den nachfolgenden Prozessen hergestellt werden. In einem anderen Ausführungsbeispiel der Erfindung kann die Schicht 3 aus Siliziumoxid (SiO2) gebildet sein. In einem Ausführungsbeispiel der Erfindung kann die Siliziumnitrid-Schicht 3 mittels eines Abscheideverfahrens aus der Gasphase (Chemical Vapor Deposition, CVD) abgeschieden werden gemäß der folgenden chemischen Reaktion: SiH4 + NH3 → Si3N4.
  • In einem Ausführungsbeispiel der Erfindung weist die Siliziumnitrid-Schicht 3 eine Dicke auf in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm.
  • In einem Ausführungsbeispiel der Erfindung kann die Speicherzelle 1 eine untere Elektrode 4 aufweisen, beispielsweise eine untere inerte Katode. In einem Ausführungsbeispiel der Erfindung kann die untere Elektrode 4 Wolfram erhalten. In einem Ausführungsbeispiel der Erfindung kann die untere Elektrode 4 in der Siliziumnitrid-Schicht 3 gebildet werden. In einem Ausführungsbeispiel kann die untere Elektrode 4 gebildet werden mittels Abscheidens der Siliziumnitrid-Schicht, gefolgt von einem lithographischen Strukturieren der Siliziumnitrid-Schicht 3 unter Verwendung eines anisotrophen Ätzens, beispielsweise eines reaktiven Ionenätzens (Reactive Ion Etching, RIE). Nachfolgend wird Wolfram (W) auf der sich ergebenden Struktur abgeschieden gefolgt von einem chemisch mechanischen Polierprozess (Chemical Mechanical Polishing, CMP). In einem Ausführungsbeispiel der Erfindung kann die untere Elektrode 4 eine Dicke in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm aufweisen.
  • In einem Ausführungsbeispiel der Erfindung kann die Speicherzelle 1 eine Matrixschicht 5 aufweisen. In einem Ausführungsbeispiel kann die Matrixschicht 5 ein Chalkogen oder ein Chalkogenid enthalten. In einem Ausführungsbeispiel der Erfindung kann die Matrixschicht 5 Germanium-Sulfid (GeS) oder Germanium-Selenid (GeSe) enthalten, beispielsweise ein Germanium-Sulfid-Glas oder ein Germanium-Selenid-Glas. In einem Ausführungsbeispiel der Erfindung kann die Matrixschicht 5 eine Dicke in einem Bereich von ungefähr 20 nm bis ungefähr 80 nm aufweisen, beispielsweise kann sie ungefähr 50 nm dick sein. In einem Ausführungsbeispiel der Erfindung kann die Matrixschicht 5 beispielsweise unter Verwendung einer Sputtertechnik abgeschieden werden.
  • In einem Ausführungsbeispiel der Erfindung kann die obere Elektrodenschicht 6 beispielsweise eine aktive Anode sein. In einem Ausführungsbeispiel der Erfindung kann die obere Elektrodenschicht 6 eine Germanium/Kupfer-Legierung enthalten. In einem Ausführungsbeispiel kann die obere Elektrodenschicht 6 eine Dicke aufweisen in einem Bereich von ungefähr 100 nm bis ungefähr 210 nm, beispielsweise ungefähr 170 nm. In einem Ausführungsbeispiel kann die obere Elektrodenschicht 6 Cu3Ge und/oder CuxGe enthalten. In einem Ausführungsbeispiel kann die obere Elektrodenschicht 6 eine ζ-Phase oder eine ε1-Phase sein. In einem Ausführungsbeispiel der Erfindung kann die Phase zumindest teilweise von dem relativen Anteil von Kupfer und Germanium in der Legierung abhängen.
  • In einem Ausführungsbeispiel der Erfindung kann eine obere Elektrode 6 eine ε1-Phase mit ungefähr 25% Germanium bis ungefähr 35% Germanium enthalten mit einem spezifischen Widerstand von ungefähr 10 μOhm/cm.
  • In einem Ausführungsbeispiel kann der Anteil von Germanium den spezifischen Widerstand der oberen Elektrode 6 weiter erhöhen. In einem Ausführungsbeispiel der Erfindung, bei der die obere Elektrode 6 ungefähr 50% Germanium enthält, kann sie einen spezifischen Widerstand von ungefähr 46 μOhm/cm aufweisen. In diesem Zusammenhang ist anzumerken, dass es vorteilhaft sein kann, dass der spezifische Widerstand so gering wie möglich ist. In einem Ausführungsbeispiel der Erfindung ist die obere Elektrodenschicht 6 eine ε1-Phase. In einem Ausführungsbeispiel wird die obere Elektrodenschicht 6 gemäß einem Verfahren gebildet, wie es im Zusammenhang mit den 2 und/oder den 3A bis 3H näher erläutert wird.
  • 2 zeigt ein Ausführungsbeispiel eines Verfahrens 20 zum Bilden einer Speicherzelle 1 (1), beispielsweise einer Speicherzelle mit einer unteren Elektrode, einer Matrixschicht und einer oberen Elektrodenschicht.
  • In einem Ausführungsbeispiel der Erfindung weist das Verfahren 20 ein Bereitstellen eines Substrats 2 auf (Schritt 22) (siehe 1). In einem Ausführungsbeispiel der Erfindung kann das Verfahren 20 ein Bereitstellen einer Schicht aus Siliziumnitrid Si3N4 3 aufweisen (Schritt 23), welcher auf dem Substrat 2 abgeschieden wird.
  • In einem Ausführungsbeispiel kann das Verfahren 20 ferner ein Bereitstellen (Schritt 24) einer unteren Elektrode 4 auf dem Substrat 2 aufweisen. In einem Ausführungsbeispiel der Erfindung kann die untere Elektrode 4 gebildet werden mittels Abscheidens der Siliziumnitrid-Schicht 3, gefolgt von einem lithographischen Strukturieren der Siliziumnitrid-Schicht 3 unter Verwendung eines anisotrophen Ätzens, beispielsweise eines reaktiven Ionenätzens (RIE). Dann wird Wolfram (W) auf der resultierenden Struktur abgeschieden, gefolgt von einem chemisch mechanischen Polierprozess (Chemical Mechanical Polishing, CMP).
  • In einem Ausführungsbeispiel kann das Verfahren 20 ein Bereitstellen (Schritt 26) einer Matrixschicht 5 aufweisen. In einem Ausführungsbeispiel weist das Bereitstellen (Schritt 26) der Matrixschicht 5 ein Bereitstellen einer Chalkogen-Schicht, beispielsweise einer Schicht aus Germanium-Selenid oder Germanium-Sulfid, auf dem Substrat 2 auf. In einem Ausführungsbeispiel kann das Bereitstellen der Matrixschicht 5 (Schritt 26) ein Abscheiden (Schritt 28) eines Chalkogens unter Verwendung einer Sputtertechnik aufweisen. In einem Ausführungsbeispiel der Erfindung kann die Matrixschicht 5 eine Dicke in einem Bereich von ungefähr 20 nm bis ungefähr 80 nm aufweisen.
  • In einem Ausführungsbeispiel der Erfindung kann das Verfahren 20 ein Bereitstellen (Schritt 29) einer oberen Elektrodenschicht 6 aufweisen. In einem Ausführungsbeispiel kann das Bereitstellen (Schritt 29) der oberen Elektrodenschicht 6 ein Abscheiden (Schritt 30) einer ersten Metallschicht aufweisen, ein Abscheiden einer zweiten Metallschicht (Schritt 32) und ein Erhitzen der ersten Metallschicht und der zweiten Metallschicht (Schritt 34).
  • In einem Ausführungsbeispiel der Erfindung kann das Verfahren 20 ein Abscheiden (Schritt 30) eines ersten Metalls aufweisen. In einem Ausführungsbeispiel der Erfindung kann die erste Metallschicht ein erstes Metall, beispielsweise Germanium (Ge) enthalten. In einem Ausführungsbeispiel kann die erste Metallschicht, beispielsweise Germanium, auf oder über der Matrixschicht 5 oder der Chalkogen-Schicht abgeschieden werden (Schritt 30). In einem Ausführungsbeispiel der Erfindung kann die erste Metallschicht eine Dicke in einem Bereich von ungefähr 25 nm bis ungefähr 50 nm, beispielsweise ungefähr 35 nm, aufweisen.
  • In einem Ausführungsbeispiel kann die erste Metallschicht abgeschieden werden (Schritt 30) unter Verwendung einer Sputtertechnik.
  • In einem Ausführungsbeispiel der Erfindung kann das Verfahren 20 ein Abscheiden (Schritt 32) einer zweiten Metallschicht aufweisen. In einem Ausführungsbeispiel kann die zweite Metallschicht abgeschieden werden auf oder über der ersten Metallschicht (Schritt 32). In einem Ausführungsbeispiel kann die zweite Metallschicht ein zweites Metall, beispielsweise Kupfer (Cu), enthalten. In einem Ausführungsbeispiel können das erste Metall und das zweite Metall unterschiedliche Metalle sein. In einem Ausführungsbeispiel kann die zweite Metallschicht unter Verwendung einer Sputtertechnik abgeschieden werden (Schritt 32). In einem Ausführungsbeispiel kann die zweite Metallschicht eine Dicke in einem Bereich von ungefähr 80 nm bis ungefähr 160 nm, beispielsweise ungefähr 120 nm, aufweisen.
  • In einem Ausführungsbeispiel kann das Verfahren 20 ein Erhitzen von mindestens der ersten Metallschicht und der zweiten Metallschicht aufweisen (Schritt 34). In einem Ausführungsbeispiel kann das Verfahren 20 ein Aufheizen des Substrats mit der Matrixschicht und der ersten Metallschicht und der zweiten Metallschicht aufweisen (Schritt 34). In einem Ausführungsbeispiel kann das Verfahren 20 ein Erhitzen (Schritt 34) der ersten Metallschicht und der zweiten Metallschicht auf eine Temperatur aufweisen, bei der die erste Metallschicht und die zweite Metallschicht miteinander reagieren, so dass eine Legierung gebildet wird. In einem Ausführungsbeispiel kann die Reaktion bei Temperaturen von zumindest über ungefähr 125 °C erfolgen.
  • In einem Ausführungsbeispiel der Erfindung kann das Erhitzen (Schritt 34) ein Erhitzen auf eine Temperatur von mindestens 125 °C und nicht mehr als ungefähr 400 °C aufweisen, beispielsweise auf eine Temperatur von ungefähr 150 °C. In einem Ausführungsbeispiel der Erfindung kann ein Erhitzen auf ungefähr 400 °C bis ungefähr 600 °C das Chalkogenid-Material zerstören. In einem Ausführungsbeispiel der Erfindung kann das Erhitzen (Schritt 34) ein Platzieren des Substrats gemeinsam mit der Matrixschicht und der ersten Metallschicht und der zweiten Metallschicht in einem Ofen für ungefähr 30 min aufweisen.
  • In einem Ausführungsbeispiel kann der relative Anteil des ersten Metalls und des zweiten Metalls in der Legierung zumindest teilweise die spezifische Phase der zu bildenden Legierung während des Erhitzens bestimmen. In einem Ausführungsbeispiel können die relativen Dicken der ersten Metallschicht und der zweiten Metallschicht zumindest teilweise die spezifische Phase einer zu bildenden Legierung in einem nachfolgenden Erhitzen der Schichten bestimmen. In einem Ausführungsbeispiel zum Ausbilden einer Kupferlegierung mit einem hohen Kupferanteil (beispielsweise mit 5%. Germanium) kann die so genannte ζ-Phase gebildet werden. In einem Ausführungsbeispiel mit einem höheren Germanium-Anteil (beispielsweise ungefähr 25% Germanium) kann die gebildete Legierung die ε1-Phase aufweisen. In einem Ausführungsbeispiel der Erfindung kann die ε1-Phase den niedrigsten spezifischen Widerstand aufweisen.
  • In einem Ausführungsbeispiel der Erfindung kann der niedrigste spezifische Widerstand der Legierung ungefähr 10 μOhm/cm betragen. In einem Ausführungsbeispiel kann die Legierungs-Phase mit dem niedrigsten spezifischen Widerstand ausgebildet werden mit einem Germaniumgehalt von bis zu ungefähr 35%. In einem Ausführungsbeispiel der Erfindung kann der spezifische Widerstand der Legierung oder der Phase erhöht werden, wenn der Germaniumgehalt höher ist als ungefähr 35%. In einem Ausführungsbeispiel der Erfindung kann der spezifische Widerstand bis zu ungefähr 46 μOhm/cm erhöht werden mit einem Germaniumgehalt von ungefähr 50%.
  • In einem Ausführungsbeispiel der Erfindung kann das Verfahren 20 ein Strukturieren aufweisen (Schritt 35). In einem Ausführungsbeispiel kann das Strukturieren (Schritt 35) beispielsweise ein Ätzen (Schritt 37) aufweisen, beispielsweise ein reaktives Ionenätzen (RIE). In einem Ausführungsbeispiel kann das Strukturieren (Schritt 35) ein Ätzen aufweisen zum Definieren der Strukturen verschiedener Merkmale der Speicherzelle 1. In einem Ausführungsbeispiel kann das Strukturieren 35 ein reaktives Ionenätzen bis zu der Siliziumnitrid-Schicht aufweisen.
  • In einem Ausführungsbeispiel kann eine obere Elektrodenschicht 6 eine ausreichend niedrige Oberflächenrauhigkeit haben, so dass „Mikro-Maskierung"-Effekte auf ein akzeptables Niveau reduziert werden. In einem Ausführungsbeispiel der Erfindung kann die Oberfläche eine relativ nicht-granulare Morphologie aufweisen.
  • In einem Ausführungsbeispiel der Erfindung kann die obere Elektrodenschicht 6 eine glattere Oberfläche aufweisen, als die Oberfläche, die mit Kupfer ohne Germanium oder Silber ausgebildet wird. In einem Ausführungsbeispiel der Erfindung kann die Oberfläche mit einer relativ glatteren Struktur oder weniger granularen Morphologie eine verbesserte Genauigkeit beim Strukturieren während nachfolgender Strukturier-Schritte bereitstellen, beispielsweise beim reaktiven Ionenätzen. In einem Ausführungsbeispiel kann eine obere Elektrode „Mikro-Maskierung"-Effekte, die aus rauen oder raueren Oberflächen während nachfolgender Ätzschritte resultieren können, reduzieren.
  • In einem Ausführungsbeispiel kann gemäß dem Verfahren 20 eine obere Elektrodenschicht 6 bereitgestellt werden (Schritt 29), welche Kupfer enthält, wobei jedoch Kupfer nicht direkt auf dem Matrixmaterial abgeschieden worden ist. Aufgrund des Bereitstellens (Schritt 29) der oberen Elektrodenschicht 6 ohne ein Abscheiden des zweiten Metalls, beispielsweise Kupfer oder Silber, direkt auf einem Matrixmaterial, beispielsweise einem Chalkogen, wie beispielsweise Germanium-Sulfid oder Germanium-Selenid, wird eine glattere Oberfläche bereitgestellt als bei Verfahren, bei denen Kupfer oder Silber oder Legierungen, die Kupfer oder Silber enthalten, direkt auf dem Matrixmaterial abgeschieden werden.
  • In einem Ausführungsbeispiel der Erfindung können Kupfermoleküle und/oder Silbermoleküle, die direkt auf einem Matrixmaterial abgeschieden werden, durch die Oberfläche des Matrixmaterials transportiert werden und eine raue, granulare Morphologie bilden. Eine granulare Morphologie kann während nachfolgender Strukturierungsschritte mittels reaktiven Ätzens unerwünscht sein, da zumindest teilweise unerwünschte „Mikro-Maskierung"-Effekte auftreten können.
  • In den 3A bis 3F sind beispielhafte Schritte in einem Verfahren zum Herstellen einer oberen Elektrode, einer Matrixschicht und einer unteren Elektrode gemäß einem Ausführungsbeispiel der Erfindung dargestellt.
  • 3A zeigt ein beispielhaftes Ausführungsbeispiel eines Substrats mit einer Siliziumnitrid-Schicht 3 und einem unteren Elektroden-Abschnitt 4. In einem Ausführungsbeispiel enthält der untere Elektroden-Abschnitt 4 Wolfram.
  • 3B zeigt ein Ausführungsbeispiel einer Matrixschicht 5 auf einem Substrat. In einem Ausführungsbeispiel der Erfindung kann die Matrixschicht 5 ein Chalkogen aufweisen. In einem Ausführungsbeispiel kann die Matrixschicht 5 eine Schicht aus Germanium-Sulfid und/oder Germanium-Selenid enthalten.
  • 3C zeigt ein Ausführungsbeispiel eines Substrats 2, einer Siliziumnitrid-Schicht 3 mit einer unteren Elektrode 4, einer Matrixschicht 5 und einer ersten Metallschicht 7 auf oder über der Matrixschicht 5. In einem Ausführungsbeispiel der Erfindung enthält die erste Metallschicht 7 Germanium.
  • 3D zeigt ein Ausführungsbeispiel der in 3C gezeigten Ausführungsform mit einer zweiten Metallschicht 8 auf oder über der ersten Metallschicht 7. In einem Ausführungsbeispiel kann die zweite Metallschicht 8 Kupfer enthalten.
  • 3E zeigt ein Ausführungsbeispiel der Ausführungsform aus 3D nach einem erfolgten Erhitzen. In einem Ausführungsbeispiel kann die Anordnung eine obere Elektrode 6 enthalten, welche eine Legierung enthalten kann. In einem Ausführungsbeispiel der Erfindung kann die Legierung 6 ein Metall enthalten, welches in einer ersten Metallschicht 7 enthalten ist und ein Metall, welches in einer zweiten Metallschicht 8 enthalten ist. In einem Ausführungsbeispiel der Erfindung kann die obere Elektrodenschicht 6 eine Legierung enthalten, die mittels Erhitzens der ersten Metallschicht 7 und der zweiten Metallschicht 8 gebildet worden ist. In einem Ausführungsbeispiel der Erfindung kann die Anordnung auf eine Temperatur erhitzt werden in einem Temperaturbereich von 150 °C bis 400°C für ungefähr 1 Stunde in einem geschlossenen Rohrofen unter purifiziertem Helium-Gas.
  • 4 zeigt ein Detail eines Ausführungsbeispiels eines Speicher-Schaltkreises 40. In einem Ausführungsbeispiel kann der Speicher-Schaltkreis 40 eine Speicherzelle 1 aufweisen. In einem Ausführungsbeispiel kann die Speicherzelle 1 eine CBRAM-Speicherzelle sein. In einem Ausführungsbeispiel der Erfindung kann die Speicherzelle 1 mit einer Wortleitung WL und einer Bitleitung BL verbunden sein. In einer Ausführungsform können die Wortleitung WL und die Bitleitung BL im Wesentlichen senkrecht zueinander verlaufen und die Speicherzelle 1 kann an dem Kreuzungspunkt der Wortleitung WL und der Bitleitung BL angeordnet sein. In einem Ausführungsbeispiel der Erfindung kann die Speicherzelle 1 beispielsweise eine Mehrzahl von Speicherzellen enthalten, die in einer Matrix, gebildet von Wortleitungen WL und Bitleitungen BL, gebildet werden.
  • In einem Ausführungsbeispiel der Erfindung kann die Speicherzelle ein Widerstandselement 41 und einen Auswähl-Schalter 42, beispielsweise einen Auswähl-Transistor, enthalten. In einem Ausführungsbeispiel der Erfindung kann das Widerstandselement zumindest einen Teil einer Matrixschicht 5 enthalten und das Widerstandselement kann ein CBRAM-Widerstandselement sein. In einer Ausführungsform kann das Widerstandselement 41 mit einer Lesespannungsquelle 43 mittels eines ersten Anschlusses und mittels einer Lesespannungsleitung 44 verbunden sein. In einem Ausführungsbeispiel kann ein zweiter Anschluss des Widerstandselements 41 mit einem ersten Anschluss des Auswähl-Schalters 42 verbunden sein und ein zweiter Anschluss des Auswähl-Schalters 42 kann mit der Bitleitung BL verbunden sein. In einem Ausführungsbeispiel der Erfindung kann ein Steueranschluss eines Auswähl-Schalters 42 verbunden sein mit der Wortleitung WL, so dass das der Auswähl-Schalter 42 mittels eines Aktivierungssignals, welches auf der Wortleitung WL bereitgestellt wird, geöffnet oder geschlossen werden kann.
  • In einem Ausführungsbeispiel der Erfindung kann das Widerstandselement 41 im Wesentlichen gebildet sein aus einer Matrixschicht 5, die zwischen zwei Elektroden 4, 6 angeordnet ist. Durch geeignetes Anlegen eines Programmierstroms ist es möglich, leitfähige Pfade in dem Festkörperelektrolyten zu bilden oder zu entfernen (löschen) und somit den Widerstand des Widerstandselements 41 einzustellen mittels vorherigen Programmierens unter Verwendung eines Programmierstroms. Auf diese Weise ist es möglich, den Widerstand des Widerstandselements 41 in unterschiedlichen Widerstandsbereichen einzustellen entsprechend unterschiedlichen Zuständen des Widerstandselements 41 und somit ein Informationselement als ein Speicher-Datum zu speichern. In einem Ausführungsbeispiel kann der Speicher-Schaltkreis 40 eine Referenz-Widerstandszelle 45, ein Referenz-Widerstandselement 46 und einen Referenz-Auswähl-Schalter 47 aufweisen. In einem Ausführungsbeispiel der Erfindung kann die Referenz-Widerstandszelle 45 an derselben Bitleitung angeordnet sein wie die Speicherzelle 1. In einer Ausführungsform, beispielsweise einem Speicher mit einem Array oder einer Matrix mit einer Mehrzahl von Bitleitungen und einer Mehrzahl von Wortleitungen, kann eine Referenz-Widerstandszelle 45 an jeder der Bitleitungen vorgesehen sein. In einem Ausführungsbeispiel kann der Referenz-Auswähl-Schalter 47 mittels eines ersten Anschlusses mit der Bitleitung BL verbunden sein und mittels eines zweiten Anschlusses mit einem ersten Anschluss des Referenz-Widerstandselements 46. In einem Ausführungsbeispiel der Erfindung kann ein zweiter Anschluss des Referenz-Widerstandselements 46 mit einer Referenz-Spannungsquelle 48 mittels einer Referenz-Spannungsleitung 49 verbunden sein. Ein Steueranschluss des Referenz-Auswähl-Schalters 47 kann mit einer Referenzleitung 49 verbunden sein, so dass der Referenz-Auswähl-Schalter 47 eingeschaltet oder ausgeschaltet werden kann in einer Weise abhängig von einem Signal, welches auf der Referenzleitung 49 vorhanden ist.
  • In einer Ausführungsform kann der Speicher-Schaltkreis 40 eine Evaluierungseinheit 50 aufweisen, die, wenn die relevante Speicherzelle 1 ausgelesen wird, einen von dieser fließenden Strom oder einen auf der Bitleitung BL fließenden Strom evaluiert und der relevanten Speicherzelle 1 ein Speicher-Datum zuordnet. Das zugehörige Speicher-Datum wird unter Hilfe eines Logik-Pegels an einem Ausgang A der Evaluierungseinheit 50 ausgegeben.

Claims (17)

  1. Speicherzelle, – mit einem Substrat, – mit einer auf oder über dem Substrat angeordneten ersten Elektrode, – mit einem auf oder über der ersten Elektrode angeordneten Widerstandselement, und – mit einer auf oder über dem Widerstandselement angeordneten zweiten Elektrode, – wobei die zweite Elektrode eine Legierung eines ersten Metalls und eines zweiten Metalls aufweist.
  2. Speicherzelle gemäß Anspruch 1, wobei die zweite Elektrode ausgebildet ist mittels Abscheidens des ersten Metalls auf dem Widerstandselement, mittels Abscheidens des zweiten Metalls auf dem ersten Metall und mittels Erhitzens des ersten Metalls und des zweiten Metalls.
  3. Speicherzelle gemäß Anspruch 1 oder 2, wobei das Widerstandselement ein Festkörperelektrolyt-Material enthält.
  4. Speicherzelle gemäß einem der Ansprüche 1-3, wobei das Widerstandselement ein Chalkogen oder ein Chalkogenid enthält.
  5. Speicherzelle gemäß Anspruch 4, wobei das Widerstandselement Germanium-Sulfid und/oder Germanium-Selenid enthält.
  6. Speicherzelle gemäß einem der Ansprüche 1 bis 5, wobei das erste Metall Germanium enthält.
  7. Speicherzelle gemäß einem der Ansprüche 1 bis 6, wobei das zweite Metall Kupfer enthält.
  8. Speicherzelle gemäß einem der Ansprüche 1 bis 7, wobei das erste Metall Germanium enthält und wobei das zweite Metall Kupfer enthält.
  9. Speicherzelle, – mit einem Substrat, – mit einer auf oder über dem Substrat angeordneten ersten Elektrode, – mit einer auf oder über der ersten Elektrode angeordneten Matrixschicht, wobei die Matrixschicht Festkörperelektrolyt-Material aufweist, und – mit einer auf oder über der Matrixschicht angeordneten zweiten Elektrode, wobei die zweite Elektrode eine Legierung enthält mit einem ersten Metall und einem zweiten Metall, wobei die zweite Elektrode ausgebildet ist mittels Abscheidens einer ersten Metallschicht mit dem ersten Metall, mittels Abscheidens einer zweiten Metallschicht mit dem zweiten Metall und mittels Erhitzens des ersten Metalls und des zweiten Metalls, so dass die Legierung gebildet wird, wobei die erste Metallschicht Germanium enthält und wobei die zweite Metallschicht Kupfer und/oder Silber enthält.
  10. Verfahren zum Herstellen einer Speicherzelle, – wobei eine erste Elektrodenschicht auf oder über einem Substrat gebildet wird, – wobei eine Matrixschicht auf oder über der ersten Elektrodenschicht gebildet wird, – wobei eine erste Metallschicht auf oder über der Matrixschicht gebildet wird, wobei die erste Metallschicht ein erstes Metall enthält, – wobei eine zweite Metallschicht auf oder über der ersten Metallschicht gebildet wird, wobei die zweite Metallschicht ein zweites Metall enthält, und – wobei die erste Metallschicht und die zweite Metallschicht erhitzt werden, wobei die erste Metallschicht und die zweite Metallschicht auf eine Temperatur erhitzt werden, bei der eine Legierung aus dem ersten Metall und dem zweiten Metall gebildet wird.
  11. Verfahren gemäß Anspruch 10, wobei die erste Elektrodenschicht Wolfram enthält.
  12. Verfahren gemäß Anspruch 10 oder 11, wobei die Matrixschicht ein Festkörperelektrolyt-Material enthält.
  13. Verfahren gemäß einem der Ansprüche 10 bis 12, wobei die Matrixschicht Germanium-Sulfid und/oder Germanium-Selenid enthält.
  14. Verfahren gemäß einem der Ansprüche 10 bis 13, wobei das erste Metall Germanium enthält.
  15. Verfahren gemäß einem der Ansprüche 10 bis 14, wobei das zweite Metall Kupfer oder Silber enthält.
  16. Verfahren gemäß einem der Ansprüche 10 bis 15, wobei das erste Metall Germanium enthält und wobei das zweite Metall Kupfer oder Silber enthält.
  17. Verfahren zum Herstellen einer Speicherzelle, – wobei eine Wolfram-Elektrode auf oder über einem Silizium-Substrat gebildet wird, – wobei eine Matrixschicht auf oder über der Wolfram-Elektrode gebildet wird, wobei die Matrixschicht ein Festkörperelektrolyt-Material enthält, – wobei eine Germanium-Schicht auf oder über der Matrixschicht gebildet wird, – wobei eine Kupferschicht auf oder über der Germanium-Schicht gebildet, und – wobei die Kupfer-Schicht und die Germanium-Schicht erhitzt werden, so dass eine Legierung gebildet wird, die Germanium und Kupfer aufweist.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252359B2 (en) 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
US9711719B2 (en) * 2013-03-15 2017-07-18 Adesto Technologies Corporation Nonvolatile memory elements having conductive structures with semimetals and/or semiconductors
CN111446312B (zh) * 2019-01-16 2021-12-21 中国科学院化学研究所 一种基于β-GeS2的紫外偏振光探测器件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10051049A1 (de) * 2000-10-14 2002-04-18 Daimler Chrysler Ag Aluminium-Nickel-Kontaktmetallisierung für p-dotiertes SiC
US20030045049A1 (en) * 2001-08-29 2003-03-06 Campbell Kristy A. Method of forming chalcogenide comprising devices
DE10355561A1 (de) * 2003-11-28 2005-06-30 Infineon Technologies Ag Halbleiteranordnung mit nichtflüchtigen Speichern
WO2005066969A1 (en) * 2003-12-26 2005-07-21 Matsushita Electric Industrial Co., Ltd. Memory device, memory circuit and semiconductor integrated circuit having variable resistance
US20050285096A1 (en) * 2000-02-11 2005-12-29 Axon Technologies Corporation Programmable structure, an array including the structure, and methods of forming the same
US20050286294A1 (en) * 2004-01-28 2005-12-29 Campbell Kristy A Resistance variable memory elements based on polarized silver-selenide network growth
US20060118848A1 (en) * 1998-12-04 2006-06-08 Axon Technologies Coproration Microelectronic programmable device and methods of forming and programming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886577A (en) * 1973-09-12 1975-05-27 Energy Conversion Devices Inc Filament-type memory semiconductor device and method of making the same
US5534711A (en) * 1991-01-18 1996-07-09 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US6188120B1 (en) * 1997-02-24 2001-02-13 International Business Machines Corporation Method and materials for through-mask electroplating and selective base removal
US6150706A (en) * 1998-02-27 2000-11-21 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6271131B1 (en) * 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
JP3517876B2 (ja) * 1998-10-14 2004-04-12 セイコーエプソン株式会社 強誘電体薄膜素子の製造方法、インクジェット式記録ヘッド及びインクジェットプリンタ
JP3616514B2 (ja) * 1998-11-17 2005-02-02 株式会社東芝 半導体集積回路及びその製造方法
US7209378B2 (en) * 2002-08-08 2007-04-24 Micron Technology, Inc. Columnar 1T-N memory cell structure
US6746971B1 (en) * 2002-12-05 2004-06-08 Advanced Micro Devices, Inc. Method of forming copper sulfide for memory cell
US7259039B2 (en) * 2003-07-09 2007-08-21 Spansion Llc Memory device and methods of using and making the device
US7190048B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. Resistance variable memory device and method of fabrication
DE102004052647B4 (de) * 2004-10-29 2009-01-02 Qimonda Ag Methode zur Verbesserung der thermischen Eigenschaften von Halbleiter-Speicherzellen im Herstellungsverfahren und nichtflüchtige, resistiv schaltende Speicherzelle
US7423282B2 (en) * 2006-07-06 2008-09-09 Infineon Technologies Ag Memory structure and method of manufacture

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060118848A1 (en) * 1998-12-04 2006-06-08 Axon Technologies Coproration Microelectronic programmable device and methods of forming and programming the same
US20050285096A1 (en) * 2000-02-11 2005-12-29 Axon Technologies Corporation Programmable structure, an array including the structure, and methods of forming the same
DE10051049A1 (de) * 2000-10-14 2002-04-18 Daimler Chrysler Ag Aluminium-Nickel-Kontaktmetallisierung für p-dotiertes SiC
US20030045049A1 (en) * 2001-08-29 2003-03-06 Campbell Kristy A. Method of forming chalcogenide comprising devices
DE10355561A1 (de) * 2003-11-28 2005-06-30 Infineon Technologies Ag Halbleiteranordnung mit nichtflüchtigen Speichern
WO2005066969A1 (en) * 2003-12-26 2005-07-21 Matsushita Electric Industrial Co., Ltd. Memory device, memory circuit and semiconductor integrated circuit having variable resistance
US20050286294A1 (en) * 2004-01-28 2005-12-29 Campbell Kristy A Resistance variable memory elements based on polarized silver-selenide network growth

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Publication number Publication date
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