DE102006038874A1 - Halbleitervorrichtung mit gemeinsamen Bezugspotential über Deep-Trench-Isolation - Google Patents

Halbleitervorrichtung mit gemeinsamen Bezugspotential über Deep-Trench-Isolation Download PDF

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Abstract

Die Erfindung betrifft eine Halbleitervorrichtung, insbesondere mit einer DMOS-Struktur, mit mindestens einem zwischen den einzelnen Transistoren lateral angeordneten Graben (9) mit Deep-Trench-Isolierung (10), wobei der Graben im Innern ein sich von der ersten Hauptoberfläche (1) bis in eine Substratschicht (11) erstreckendes leitendes Material (8) aufweist, welches den Source-Bereich (6) über die Substratschicht und eine an der zweiten Hauptoberfläche (12) des Halbleitersubstrats angeordnete Metallisierung (19) mit einem Bezugspotential verbindet.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, nach dem Oberbegriff des Patentanspruchs 1.
  • Ein MOSFET (Metal Oxide Semiconductor Field Effect Transistor) oder auch MOS-Transistor ist ein spannungsgesteuerter Transistor. Er besitzt drei Anschlüsse, die mit Gate, Drain und Source bezeichnet werden. Bei einigen Bauformen, wie z.B. DMOS Strukturen, wird ein zusätzlicher Anschluss, der Bulk-Anschluss, nach außen geführt und gewöhnlich mit dem Bezugspotential (= 0V) verbunden. Meist ist der Bulk-Anschluss aber mit dem Source verbunden.
  • Die Spannung zwischen Gate und Source (bzw. Bulk) steuert den Stromfluss zwischen Drain und Source. Durch das Gate fließt dabei (fast) kein statischer Strom. Allerdings ist ein teilweise erheblicher Lade- und Entladestrom in das Gate auf Grund der Umladung der Gate-Kapazität nötig, was bei Schalter-Anwendungen evtl. stromstarke Treiberstufen erfordert.
  • Ein DMOS-Transistor zeichnet sich gegenüber einem MOS-Transistor insbesondere durch eine Drift-Zone aus, die zwischen der Kante des Steuergates und dem Drain-Bereich des Transistors vorgesehen ist. Die Drift-Zone ist eine Zone, in der die Bewegung der Ladungsträger nur durch ein zwischen den einander gegenüber liegenden Enden der Zone anliegendes elektrisches Feld bewirkt wird. In einem lateralen DMOS-Transistor erstreckt sich die Drift-Zone in lateraler Richtung, zwischen der Kante des Steuergates und dem davon in lateraler Richtung beabstandeten Drain-Bereich.
  • Des Weiteren kommt bei der Entwicklung hochintegrierter Halbleitervorrichtungen der zunehmenden Integration dieser Bauelemente/Schaltkreise eine immer größere Bedeutung zu. Nicht zu letzt deshalb werden Halbleitervorrichtungen bzw. einzelne Strukturenelemente zunehmend in die Tiefe des Halbleiterkörpers verlagert. Hierzu werden tiefe Gräben, so genannte Deep-Trenches, beispielsweise zur lateralen Isolierung einzelner Bauelemente benötigt.
  • 1 zeigt hierzu ein Beispiel einer Anwendung der Deep-Trench-Isolation A in einer Halbleitervorrichtung, welche eine an der Oberfläche der Halbleitervorrichtung ausgebildete n-dotierte Wanne B und ein an die Unterseite einer n-dotierten Wanne C angrenzende p-dotierte Substratschicht E umfasst. Die Deep-Trench-Isolation A umfasst einen mit einer Seitenwand-Isolierschicht F ausgekleideten, sich bis in die p-dotierte Substratschicht E erstreckenden tiefen Graben, der im Inneren mit einer p-dotierten Füllung G gefüllt ist.
  • In den so genannten BCD (Bipolar-, CMOS-, DMOS-)-Technologien, welche auf p-Substratmaterial beruhen, besteht ein grundsätzliches Interesse, dass gemeinsame Source-/Bulk-Anschlüsse von z.B. Mehrkanal-HV-N-DMOS-Transistoren ohne zusätzlichen Platzaufwand mit dem Bezugspotential (etwa 0V) verbunden sind.
  • In heutigen bekannten BCD-Wafertechnologien (z.B. SPTx, BCDx, LBCx, SmartMOSx) werden die Source-/Bulk-Anschlüsse an der Waferoberfläche angeschlossen. 2 zeigt hierzu eine schematische Darstellung eines herkömmlichen vertikalen „Updrain" DMOS-Leistungstransistors. Source S, Steuergate G und der Drain-Anschluß D sind lateral auf einer Hauptoberfläche eines n-Halbleitersubstrats H ausgebildet, das auf der Rückseite eine p-Substratschicht I aufweist. Zwischen der p-Substratschicht I und dem n-Halbleitersubstrat H ist unterhalb des Steuergates G und des Source S ein hochdotierter n+-Drain-Bereich K angeordnet, der mit dem auf der Hauptoberfläche befindlichen Drain-Anschluss D über eine hochdotierte n+-Zone L verbunden ist.
  • Der Leistungstransistor ist außerdem durch lateral angeordnete Isolationszonen M, N von anderen Transistoren isoliert. Die Source- und Bulk-Anschlüsse S, B an der Substratoberfläche sind dabei z.B. durch einen zusätzlichen Verbindungsdraht mit dem Bezugspotential (z.B. Gehäuse) der Halbleitervorrichtung elektrisch verbunden, was allerdings den Nachteil hat, dass ein zusätzlicher Flächenaufwand für so genannte Ground-Pads, Verbindungsdrähte oder Pins erforderlich ist.
  • Es besteht in den BCD-Technologien ein grundsätzliches Interesse, den Transistorstrom im Drain- oder Source-Pfad zu bestimmen. In herkömmlichen Vorrichtungen wird der Transistorstrom über einen zusätzlich integrierten Messwiderstand, auch Shunt-Widerstand genannt, bestimmt. Nachteilig sind allerdings wiederum der erhöhte Flächenaufwand und die erhöhten Kosten für den zusätzlichen Messwiderstand.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitervorrichtung, insbesondere eine Halbleitervorrichtung mit DMOS-Struktur, mit reduzierten Flächenaufwand und demzufolge geringeren Herstellungskosten zu schaffen.
  • Diese Aufgabe wird durch die Halbleitervorrichtung nach Patentanspruch 1 gelöst.
  • Ein nennenswerter Punkt der Erfindung liegt darin, dass zur Abgrenzung der Transistoren lateral angeordnete und ein elektrisch leitfähiges Material im Inneren aufweisende Gräben als Verbindung zwischen dem Source- und/oder Bulk-Anschluss, der Substrat-Schicht und dem gemeinsamen Bezugspotential ausgenutzt werden. Dadurch wird erreicht, dass zum einen der Flächenaufwand durch Einsparung von z.B. Metallverdrahtung, Pins und Masse-Pads reduziert wird und zum anderen die Herstellungskosten durch Einsparung von Waferoberfläche verringert werden. Auch eine Verringerung des mit der Herstellung der ansonsten benötigten Pads und Verdrahtungen für den Bezugspotential-Anschluss verbundenen Prozessaufwandes wird erreicht.
  • In einer sinnvoll auf die vorhandene Technologie aufsetzenden Ausführung ist vorgesehen, dass der Graben sich im Wesentli chen vertikal von der ersten Hauptoberfläche in das Halbleitersubstrat hinein erstreckt und das leitende Material in seinem Inneren tiefer in das Halbleitersubstrat reicht als die Seitenwand-Isolation. Eine geeignete Prozessführung zur Realisierung dieser Ausführung erschließt sich dem Fachmann ohne weiteres aus seinen Kenntnissen über die Erzeugung von DTIs, so dass eine genauere Beschreibung hier verzichtbar ist.
  • In einer weiteren Ausführung der Erfindung ist vorgesehen, dass die Dotierungskonzentration und somit Leitfähigkeit der Substratschicht wesentlich höher als diejenige einer benachbarten Schicht des Halbleitersubstrats ist, welche insbesondere durch eine Epitaxieschicht des zweiten Leitfähigkeitstyps gebildet ist. Durch die hohe Dotierungskonzentration und somit Leitfähigkeit der die Verbindung zum Bezugspotential vermittelnden Substratschicht wird erreicht, dass deren Widerstand im Strompfad sich nicht störend auswirkt.
  • Andererseits ist das Vorsehen der Epitaxieschicht mit niedrigerer Dotierung wünschenswert, um die geforderte hohe Durchbruchsspannungsfestigkeit zwischen dem Drain (insbesondere n-Drain) und dem Substrat (speziell p-Substrat) sicher zu stellen. Die Epitaxieschicht kann relativ dünn sein. Zur Realisierung der wünschenswerten niederohmigen Anbindung an das Bezugspotential ist speziell vorgesehen, dass der spezifische Widerstand der Substratschicht im Bereich zwischen 5 und 10.000 mOhm·cm, insbesondere bei im Wesentlichen 10 mOhm·cm, liegt.
  • Weiterhin ist der Bulk- und/oder Source-Bereich über mindestens eine Metallverbindung mit dem leitenden Material im Inneren des Grabens verbunden, wobei zusätzliche Drahtverbindungen zum Bezugspotential eingespart werden. Zur Ausgestaltung der Verbindung an der Substratrückseite ist bevorzugt vorgesehen, dass die Verbindung zum Bezugspotential über die Metallisierung und mindestens einen Träger sowie mindestens eine zugehörige Lötverbindung zum Bezugspotential, insbesondere zu einem Masseanschluss, geführt ist.
  • Materialseitig ist die Erfindung speziell so ausgestaltet, dass das Material im Innern des Grabens leitend ist (z. B. eine Polysiliziumfüllung, oder andere siliziumverträgliche Werkstoffe umfasst). Des Weiteren ist das leitende Material derart ausgebildet, dass es gegenüber einem Strom von dem Source-Bereich zur Substratschicht einen vorbestimmten elektrischen Widerstand aufweist, der an der mindestens einen Metallverbindung des leitenden Materials einen messbaren Spannungsabfall bezüglich des Bezugspotentials bewirkt. Dadurch wird erreicht, dass der Transistorstrom ohne einen zusätzlichen Shunt-Widerstand bestimmt werden kann, wobei überdies Platz und Kosten gegenüber bekannten Strommess-Anordnungen reduziert werden.
  • In an sich bekannter Weise ist die vorgeschlagenen Halbleitervorrichtung so ausgestaltet, dass die an der ersten Hauptoberfläche des Halbleiter-Substrats ausgebildete DMOS-Struktur eine vertikale DMOS-Struktur ist. Alternativ hierzu kann auch vorgesehen sein, dass die an der ersten Hauptoberfläche des Halbleiter-Substrats ausgebildete DMOS-Struktur eine laterale DMOS-Struktur ist.
  • Darüber hinaus ist ein Messverstärker zur Bestimmung des Stromes zwischen dem Source- und Drain-Bereich zum einen über die Metallverbindung mit dem leitenden Material des Grabens und zum anderen über einen Anschlussdraht mit einem Chipträger verbunden. In praktisch eingesetzten Chipträger-/Gehäuse-Lösungen ist hierbei der zweite Eingang des Messverstärkers über eine Bondverbindung mit einem auf Bezugspotential, insbesondere Massepotential, liegenden Träger der Halbleitervorrichtung verbunden.
  • 1 eine schematische Darstellung einer Deep-Trench-Isolation in einer Halbleitervorrichtung;
  • 2 eine schematische Darstellung eines herkömmlichen vertikalen "updrain"-Leistungstransistors;
  • 3 eine schematische Darstellung einer Ausführungsform der Erfindung;
  • 4 eine perspektivische Darstellung einer Ausführungsform der Erfindung auf einem Chip-Carrier,
  • 5 eine schematische Darstellung einer weiteren Ausführungsform der Erfindung und
  • 6 eine schematische Darstellung einer weiteren Ausführungsform der Erfindung.
  • Das in 3 schematisch dargestellte Beispiel einer Ausführungsform der Erfindung zeigt einen Teil einer Halbleitervorrichtung mit lateraler DMOS-Struktur (LDMOS), wobei an einer Hauptoberfläche 1 eines n-dotierten Halbleitersubstrats 2 für einen Transistor 3 jeweils ein in einer p-dotierten Wanne 4 eingebetteter Bulk-Bereich 5 und Source-Bereich 6 angeordnet sind, die einander benachbart sind. Beide Bereiche sind über eine Drahtbondverbindung 7 mit der leitfähigen Polysiliziumfüllung 8 eines Grabens 9 mit Deep-Trench-Isolation 10 aus Siliziumoxid verbunden.
  • Der Graben erstreckt sich von der Hauptoberfläche 1 des Siliziumsubstrats 2 bis in eine p+ +-dotierte Substratschicht 11, die an einer zweiten Hauptoberfläche 12 des Siliziumsubstrats 2 ausgebildet ist. Die leitfähige Polysiliziumfüllung des Grabens 9 erstreckt sich dabei über das den Graben 9 auskleidende Siliziumoxid der Deep-Trench-Isolation 10 hinaus und derart in die p+ +-dotierte Substratschicht 11 hinein, dass eine elektrische Verbindung zwischen dem Bulk- 5 und Source-Bereich 6 und der p+ +-dotierten Substratschicht 11 hergestellt ist.
  • Ein Steuergate 13 ist auf der Hauptoberfläche 1 teilweise über der p-dotierten Wanne 4 und einem FOX(field Oxid)-Bereich 14 angeordnet, und ein n+ +-dotierter Drain-Bereich 15 mit einer Drain-Elektrode 16 ist lateral beabstandet von der p-dotierten Wanne 4 und dem Steuergate 13 an der Hauptoberfläche 1 ausge bildet. Der Drain-Bereich 15 und die Drain-Elektrode 16 werden hierbei gleichzeitig von den jeweils zwei spiegelbildartig angeordneten Transistoren genutzt. Der FOX-Bereich ist, dem Stand der Technik entsprechend, auch in STI(shallow trench isolation)-Technologie ausführbar.
  • Weiterhin umfasst das Siliziumsubstrat 2 zur Erhöhung der Durchbruchsspannung eine an die p+ +-dotierte Substratschicht 11 in Richtung zur ersten Hauptoberfläche hin angrenzende p–-Epitaxieschicht 17 und eine an die p–-Epitaxieschicht angrenzende n+-dotierte vergrabene Schicht 18, welche von dem Graben 9 durchstoßen werden.
  • Für hohe Durchbruchsfestigkeit zwischen den Schichten 17 und 18 ist eine dementsprechend dicke p–-Epi-Schicht 17 zu verwenden.
  • Um die zu realisierende Tiefe des Grabens zu reduzieren und hierdurch Prozesskosten zu sparen, ist gemäß 6 bevorzugt vorgesehen, dass der Boden des Grabens 9 mit einer niederohmigen p-Ausdiffusionszone 17a versehen wird, die das auf Höhe der p–-Epi-Schicht 17 liegende, über den Grabenboden hinausragende Poly-Si 8 mit dem p+ +-Substrat 11 verbindet.
  • Das Siliziumsubstrat 11 ist über eine an die Hauptoberfläche 12 angrenzende Metallisierung 19, eine an die Metallschicht 19 angrenzende Lötschicht 20, eine freigelegte Anschlussfläche 21 und eine weitere Lötschicht 22 mit einem PCB-Träger 23 und über diesen mit einem gemeinsamen Bezugspotential verbunden. Hierbei ist es notwendig, dass über die leitende Polysiliziumfüllung 8 eine sehr niederohmige Verbindung zur Rückseite der Halbleitervorrichtung besteht. Dies wird so realisiert, dass das Halbleitergrundmaterial sehr niederohmig (z.B. 10mOhm·cm) gestaltet wird und mit der Unterseite der Polysiliziumfüllung 8 kurzgeschlossen wird.
  • Der Vorteil dieser Source-Anschlussart über die Rückseite der Halbleitervorrichtung ist dabei ein Wegfallen von Source verbindungen an der Hauptoberfläche 1 des Siliziumsubstrats 2 und auch der dazugehörigen Pins am Gehäuse. Ein weiterer Vorteil ergibt sich dadurch, dass bei z.B. Mehrkanal-Lowside-Switch-Systemen der gesamte Summenstrom über ein einziges Common-Ground-Die-Pad über die Rückseite abgeführt wird.
  • Die grundsätzliche Konstruktion des DMOS-Transistors kann bei der vorliegenden Erfindung frei gewählt werden, solange die Verbindung vom Bulk- bzw. Source-Bereich 5, 6 zur Polysiliziumfüllung 8 kurz und niederohmig ist. Dabei sind laterale, wie auch vertikale DMOS-Strukturen möglich.
  • 4 zeigt eine weitere perspektivische Darstellung einer Ausführungsform der Erfindung. Hier ist deutlicher zu erkennen, wie die Halbleitervorrichtung 24 über die Lötverbindung 22 mit dem Träger 23 verbunden ist, wobei der Träger auf einem Bezugspotential liegt.
  • 5 stellt eine andere Ausführungsform der Erfindung dar, wobei eine Halbleitervorrichtung 27 eines LS-N-DMOS nur über eine rückseitige Metallschicht 28 und eine Lötverbindung 29 mit einem Trägerstreifen 30 verbunden ist, der auf Bezugspotential liegt.
  • Außerdem ist ein Messverstärker 31 an einem ersten Eingang mit der Polysiliziumfüllung 32 und an einem zweiten Eingang über ein Pad 33 und einer elektrisch leitenden Verbindung 34 mit dem Bezugspotential des Trägerstreifens 30 verbunden. Da die Polysiliziumfüllung 32 ein Widerstandsmaterial ist, kann dieses nun als Shunt-Widerstand im Source-Pfad des dargestellten LS-N-DMOS verwendet werden. Hierbei wird die Spannung, die an der Metallverbindung 35 zwischen dem Bulk- 36/Source-Anschluss 37 und der Polysiliziumfüllung 32 abfällt, über den Messverstärker 31 gemessen und dadurch der Transistorstrom bestimmt. Verfahren und Anordnungen zur Messung des Transistorstromes (Source- bzw. Drain-Stromes) von DMOS-Transistoren sind an sich bekannt und werden daher hier nicht näher beschrieben.
  • Die Ausführung der Erfindung ist nicht auf die oben beschriebenen Beispiele und hervorgehobenen Aspekte beschränkt, sondern ebenso in einer Vielzahl von Abwandlungen möglich, die im Rahmen fachgemäßen Handelns liegen. Insbesondere sollen sämtliche Merkmale der abhängigen Ansprüche in jeder technisch möglichen Kombination als im Schutzbereich der Erfindung liegend angesehen werden.

Claims (13)

  1. Halbleitervorrichtung, mit einer an einer ersten Hauptoberfläche (1) eines Halbleitersubstrats (2) ausgebildeten DMOS-Struktur, umfassend: ein Steuergate (13), das über einer Isolierschicht auf der ersten Hauptoberfläche angeordnet ist; einen Drain-Bereich (15) eines ersten Leitfähigkeitstyps in der ersten Hauptoberfläche; einen Source-Bereich (6) des ersten Leitfähigkeitstyps, der in einem in der ersten Hauptoberfläche des Halbleitersubstrats ausgebildeten Wannen-Bereich (4) eines zweiten Leitfähigkeitstyps ausgebildet ist; eine zweite Hauptoberfläche (12) des Halbleitersubstrats ausbildende, sich in ihrer Leitfähigkeit von einem zum Inneren des Substrats hin angrenzenden Bereich unterscheidende Substratschicht (11) des zweiten Leitfähigkeitstyps; eine auf der zweiten Hauptoberfläche angeordnete Metallisierung (19; 28); und einen Graben (9) mit Seitenwand-Isolation (10), der sich von der ersten Hauptoberfläche tief in das Halbleitersubstrat (2) erstreckt, wobei der Graben (9) im Inneren ein sich von der ersten Hauptoberfläche bis in die Substratschicht (11) erstreckendes leitendes Material (8) aufweist, das einerseits über die Substratschicht und die Metallisierung (19) mit einem Bezugspotential und andererseits auf oder über der ersten Hauptoberfläche über einen Leiter-Anschluss (7) mit dem Source-Bereich verbunden ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei in der ersten Hauptoberfläche (1) des Halbleitersubstrats (2), angrenzend an den Source-Bereich (6), ein Bulk-Bereich (5) des zweiten Leitfähigkeitstyps gebildet ist, welcher über einen Leiter-Anschluss (7) auf oder über der ersten Hauptoberfläche mit dem leitenden Material (8) im Graben (9) und über dieses mit dem Bezugspotential verbunden ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der Graben (9) sich im Wesentlichen vertikal von der ersten Hauptoberfläche (1) in das Halbleitersubstrat (2) hinein erstreckt und das leitende Material (8) in seinem Inneren tiefer in das Halbleitersubstrat reicht als die Seitenwand-Isolation (10).
  4. Halbleitervorrichtung nach einem der vorangehenden Anspruche, wobei die Dotierungskonzentration und somit Leitfähigkeit der Substratschicht (11) wesentlich höher als diejenige einer benachbarten Schicht des Halbleitersubstrats ist, welche insbesondere durch eine Epitaxieschicht (17) des zweiten Leitfähigkeitstyps gebildet ist.
  5. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die Substratschicht (11) durch ein Substrat-Grundmaterial gebildet ist.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei der spezifische Widerstand der Substratschicht (11) im Bereich zwischen 5 und 10.000 mOhm·cm, insbesondere bei im Wesentlichen 10 mOhm·cm, liegt.
  7. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei das leitende Material (8) im Graben (9) über eine, insbesondere in die der Substratschicht (11) benachbarte Schicht (17) mit wesentlich geringerer Leitfähigkeit eingebettete, Diffusion-Brücke der Substratschicht (11) und über diese mit der Metallisierung (19) verbunden ist.
  8. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die Verbindung zum Bezugspotential über die Metallisierung (19) und mindestens einen Träger (21, 23) sowie mindestens eine zugehörige Lötverbindung (20, 22) zum Bezugspotential, insbesondere zu einem Masseanschluss, geführt ist.
  9. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei das leitende Material (8) im Innern des Grabens (9) eine Polysiliziumfüllung oder ein ähnliches siliziumverträgliches Material ist.
  10. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die an der ersten Hauptoberfläche (1) des Halbleiter-Substrats (2) ausgebildete DMOS-Struktur eine vertikale DMOS-Struktur ist.
  11. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die an der ersten Hauptoberfläche (1) des Halbleiter-Substrats (2) ausgebildete DMOS-Struktur eine laterale DMOS-Struktur ist.
  12. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei der Leiter-Anschluss (7) auf oder über der ersten Hauptoberfläche mit einem ersten Eingang eines Messverstärkers (31) zur Strommessung und ein zweiter Eingang des Messverstärkers mit dem Bezugspotential verbunden ist derart, dass das leitende Material (8) im Inneren des Grabens (9) als Nebenschlusswider stand bei einer Messung des Sourcestromes durch den Messverstärker wirkt.
  13. Halbleitervorrichtung nach Anspruch 12, wobei der zweite Eingang des Messverstärkers (31) über eine Bondverbindung (33, 34) mit einem auf Bezugspotential, insbesondere Massepotential, liegenden Träger (30) der Halbleitervorrichtung verbunden ist.
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