DE102006035875A1 - Verfahren zur Herstellung eines Fuse-Elements, eines Fuse-Speicherelements oder eines Widerstandselements - Google Patents

Verfahren zur Herstellung eines Fuse-Elements, eines Fuse-Speicherelements oder eines Widerstandselements Download PDF

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines Bauelements, in dem ein Fuse-Element, ein Fuse-Speicher-Element oder ein Widerstands-Element ausgebildet werden, wobei mindestens eine Metallisierungsschicht (21, 23) auf einen Träger (20) aufgebracht wird, eine Hartmaske (26) auf die mindestens eine Metallisierungsschicht (21, 23) aufgebracht wird, die mindestens eine Metallisierungsschicht (21, 23) unter Verwendung der Hartmaske (26) nasschemisch geätzt wird, und das Fuse-Element, das Fuse-Speicher-Element oder das Widerstands-Element in einem Bereich ausgebildet ist, in dem die mindestens eine Metallisierungsschicht (21, 23) geätzt wurde.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines Fuse-Elements, eines Fuse-Speicherelements oder eines Widerstandselements.
  • Fuse-Speicherelemente werden zur nicht-flüchtigen Speicherung binärer Informationen eingesetzt. Ein Fuse-Speicherelement weist eine elektrisch leitfähige Verbindung, beispielsweise eine Metall-Metall-Verbindung, mit einem geringen Übergangswiderstand auf. Der Programmierzustand des Fuse-Speicherelements wird geändert, indem die elektrisch leitfähige Verbindung zumindest teilweise aufgetrennt wird. Die beiden Programmierzustände des Fuse-Speicherelements sind demnach durch einen niedrigen bzw. hohen Übergangswiderstand des Fuse-Speicherelements gekennzeichnet.
  • Die elektrisch leitfähige Verbindung eines Fuse-Speicherelements wird bei Bedarf entweder durch das Anlegen eines Stroms oder durch die Einwirkung eines Laserstrahls aufgeschmolzen. Fuse-Speicherelemente werden je nach dem Verfahren, mittels welchem die jeweiligen Verbindungen aufgetrennt werden können, als elektrische Fuse-Speicherelemente oder als Laserfuse-Speicherelemente bezeichnet.
  • In der deutschsprachigen Fachliteratur werden für Fuse-Speicherelemente gelegentlich die Begriffe „Schmelzbrücken", „auftrennbare Schmelzbrücken" oder „Sicherungen" benutzt. Jedoch ist auch in der deutschsprachigen Fachliteratur der Begriff „Fuse" wesentlich geläufiger. Daher wird im Folgenden von Fuse-Speicherelementen gesprochen.
  • Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung eines Fuse-Speicherelements oder eines Widerstandselements anzugeben.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Patentansprüche 1, 5, 11 und 17 gelöst.
  • Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß einem Aspekt der Erfindung wird bei einem Verfahren zur Herstellung eines Bauelements mindestens eine Metallisierungsschicht zumindest abschnittsweise auf einen Träger aufgebracht. Auf die mindestens eine Metallisierungsschicht wird eine Hartmaske aufgebracht. Unter Verwendung der Hartmaske wird die mindestens eine Metallisierungsschicht nasschemisch geätzt. Ein Fuse-Element, ein Fuse-Speicherelement oder ein Widerstandselement ist in einem Bereich ausgebildet, in dem die mindestens eine Metallisierungsschicht geätzt wurde.
  • Beispielsweise ist eine Öffnung der Hartmaske, durch welche die mindestens eine Metallisierungsschicht geätzt wird, in einer ersten Richtung kleiner als 10 μm oder 9 μm oder 8 μm oder 7 μm oder 6 μm oder 5 μm oder 4 μm oder 3 μm oder 2 μm oder 1 μm.
  • Die Erfindung wird nachfolgend in beispielhafter Weise unter Bezugnahme auf die Zeichnungen näher erläutert. In diesen zeigen:
  • 1 eine schematische Darstellung eines Ausschnitts eines Schaltkreises in einer Draufsicht; und
  • 2A bis 2K schematische Darstellungen zur Veranschaulichung eines Verfahrens zur Her stellung eines Fuse-Speicherelements oder eines Widerstandselements als Ausführungsbeispiel der Erfindung.
  • 1A zeigt beispielhaft einen Ausschnitt aus einem Schaltkreis 10 in einer Draufsicht. Der Schaltkreis 10 umfasst einen Träger, auf welchem verschiedene Leiterbahnen 11, 12 und 13 angeordnet sind. Gemäß einem ersten Ausführungsbeispiel der Erfindung ist die Leiterbahn 11 in einem durch gestrichelte Linien gekennzeichneten Bereich 14 als Fuse-Element oder als Fuse-Speicherelement ausgebildet. Gemäß einem zweiten Ausführungsbeispiel der Erfindung weist der Bereich 14 der Leiterbahn 11 einen im Vergleich zur übrigen Leiterbahn 11 erhöhten elektrischen Widerstandswert auf.
  • Im Folgenden wird anhand der 2A bis 2K die Herstellung der Leiterbahn 11 beschrieben, die in einem Abschnitt ein Fuse-Speicherelement oder einen erhöhten Widerstandswert aufweist. 2A bis 2F zeigen Querschnitte der Leiterbahn 11 entlang der in 1 eingezeichneten Linie A-A'. 2G bis 2K zeigen Querschnitte der Leiterbahn 11 entlang der in 1 eingezeichneten Linie B-B', welche im Bereich 14 die Vorzugsrichtung der Leiterbahn 11 darstellt. Alle in den 1 und 2 gezeigten Längen und Längenverhältnisse sind nicht maßstabsgetreu.
  • 2A zeigt einen Träger 20, der beispielsweise als Halbleiterkörper, insbesondere als Wafer, ausgebildet ist. Der Träger 20 kann allerdings auch eine Keramik, ein PCB oder jedweder Körper mit einer isolierenden, möglichst auch planaren Oberfläche sein. Auf den Träger 20 wird eine Metallisierungsschicht 21 aufgebracht, die beispielsweise aus Aluminium oder Gold oder einer Legierung eines der genannten Metalle besteht. Ferner wären auch Kupfer oder Aluminiumkupfer als Materialien für die Metallisierungsschicht 21 denkbar. Die Metallisierungsschicht 21 wird beispielsweise mittels eines CVD (chemical vapor deposition)- oder PVD (physical vapor de position)-Verfahrens auf den Träger 20 aufgebracht. Bei diesen Verfahren werden Teilchen des aufzubringenden Materials aus der Gasphase chemisch oder physikalisch auf dem Träger 20 abgeschieden.
  • Auf die Metallisierungsschicht 21 wird eine Ätzstoppschicht 22 aufgebracht, die während des weiter unten beschriebenen nasschemischen Ätzschritts dazu dient, den Ätzvorgang räumlich zu begrenzen. Die Ätzstoppschicht 22 besteht aus einem elektrisch leitfähigen Material und ist gegenüber dem flüssigen Ätzmittel, mit welchem der Ätzschritt durchgeführt wird, resistent. Beispielsweise wird Titannitrid oder Wolfram als Material für die Ätzstoppschicht 22 verwendet. Als Verfahren zum Abscheiden der Ätzstoppschicht 22 eignen sich beispielsweise die bereits erwähnten CVD- und PVD-Verfahren.
  • Auf der Ätzstoppschicht 22 wird eine weitere Metallisierungsschicht 23 abgeschieden (vgl. 2B), die beispielsweise aus dem gleichen Material wie die Metallisierungsschicht 21 gebildet ist. In dem vorliegenden Ausführungsbeispiel ist die Metallisierungsschicht 23 dicker als die darunter liegende Metallisierungsschicht 21.
  • Auf die Metallisierungsschicht 23 wird vorteilhafterweise eine Antireflexionsschicht 24 aufgebracht, die während eines später durchzuführenden fotolithografischen Verfahrens die Reflexion von einfallender Strahlung in die darüber liegende Fotolackschicht reduziert. Durch die Antireflexionsschicht 24 werden fotolithografische Abbildungsfehler reduziert, sodass das fotolithografische Verfahren die Erzeugung von Strukturen mit einer Strukturgröße von weniger als 1 μm bis hinunter zu weniger als 100 nm ermöglicht. Beispielsweise besteht die Antireflexionsschicht 24 aus Titannitrid.
  • In einem weiteren Verfahrensschritt werden die auf den Träger 20 aufgebrachten Schichten strukturiert, um die in 1 gezeigten lateralen Strukturen der Leiterbahnen 11, 12 und 13 zu schaffen. Dazu wird zunächst eine Maske aus einer Fotolackschicht 25 auf der Antireflexionsschicht 24 erzeugt. Die Fotolackschicht 25 wird mittels Spin-Coatings auf die Antireflexionsschicht 24 aufgeschleudert (vgl. 2C) und in einem Belichtungsvorgang wird eine vorgegebene Maskenstruktur auf die Fotolackschicht 25 abgebildet. Anschließend wird die Fotolackschicht 25 entwickelt. Durch das beschriebene fotolithografische Verfahren wird eine strukturierte Fotolackschicht 25 geschaffen, wie sie in 2D dargestellt ist.
  • Die strukturierte Fotolackschicht 25 dient als Maske in einem Ätzschritt, mit welchem die unter der Fotolackschicht 25 liegenden Schichten strukturiert werden. Mittels eines Trockenätzverfahrens, beispielsweise eines RIE (reactive ion etching)-Verfahrens, werden an den nicht von dem Fotolack 25 bedeckten Stellen die zuvor aufgebrachten Schichten bis hinunter zu dem Träger 20 entfernt. Anschließend wird die Fotolackschicht 25 verascht. Das Ergebnis dieses Verfahrensschritts ist in 2E dargestellt.
  • In einem weiteren Verfahrensschritt wird eine Hartmaske auf die auf dem Träger 20 geschaffene Struktur aufgebracht. Dazu wird beispielsweise mittels eines PECVD (plasma enhanced chemical vapor deposition)-Verfahrens eine Maskenschicht 26 aus einem Plasma auf dem Träger 20 abgeschieden (vgl. 2F). Die isotrope Abscheidung der Maskenschicht 26 aus dem Plasma bewirkt, dass die Maskenschicht 26 auch die Seitenwände der Leiterbahn 11 bedeckt. Als Materialien für die Maskenschicht 26 eignen sich beispielsweise Nitride, Oxinitride, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid oder amorphes Silizium. Ferner ist es auch denkbar, zunächst eine Oxidschicht und anschließend eine Nitridschicht auf dem Träger 20 abzuscheiden.
  • In 2G ist die Herstellung der Hartmaske aus der Maskenschicht 26 gezeigt, wobei in 2G und den nachfolgenden Figuren die auf dem Träger 20 geschaffene Struktur im Quer schnitt entlang der in 1 eingezeichneten Linie B-B' dargestellt ist. Zur Herstellung der Hartmaske wird zunächst eine Fotolackschicht 27 auf die Maskenschicht 26 aufgeschleudert und mittels eines fotolithografischen Verfahrens strukturiert. Anschließend werden die Maskenschicht 26 sowie die Antireflexionsschicht 24 in den Bereichen, in denen der Fotolack durch das fotolithografische Verfahren von der Oberfläche der Maskenschicht 26 entfernt wurde, mittels eines Trockenätzverfahrens, beispielsweise eines RIE-Verfahrens, geätzt. Das Ergebnis dieses Verfahrensschritts ist in 2G gezeigt. Die Oberfläche der auf den Träger 20 aufgebrachten Struktur weist nunmehr Bereiche auf, in denen die Oberfläche der Metallisierungsschicht 23 freigelegt ist. Alle übrigen Bereiche der Metallisierungsschicht 23 sind von der Maskenschicht 26 bedeckt.
  • Die strukturierte Maskenschicht 26 dient als Hartmaske für den nachfolgenden nasschemischen Ätzschritt. Die in 2G gezeigte Struktur wird einem flüssigen Ätzmittel ausgesetzt, wodurch die Metallisierungsschicht 23 in den von der Hartmaske 26 freigelassenen Bereichen entfernt wird. Das Ätzmittel ist so gewählt, dass es das Material der Metallisierungsschicht 23, nicht jedoch die Ätzstoppschicht 22 und die Maskenschicht 26 angreift. Beispielsweise kann Phosphorsäure als Ätzmittel verwendet werden. Phosphorsäure ätzt Aluminium, nicht jedoch Titannitrid.
  • Wie in 2H gezeigt ist, ist es bei dem Nassätzschritt unvermeidlich, dass auch Bereiche der Metallisierungsschicht 23 entfernt werden, die im Randbereich der Öffnungen der Hartmaske und unterhalb der Maskenschicht 26 liegen. Der Grund hierfür ist, dass das flüssige Ätzmittel in lateraler Richtung ein Stück weit unter die Maskenschicht 26 eindringen kann. Das Eindringen des Ätzmittels in diese Bereiche der Metallisierungsschicht 23 kann über die Zeitspanne, während welcher die Metallisierungsschicht 23 dem Ätzmittel ausgesetzt ist, gesteuert werden. Je kürzer die Ätzdauer ist, des to weniger dringt das Ätzmittel in die von der Maskenschicht 26 bedeckten Bereiche ein. Die Ätzdauer muss möglichst jedoch zumindest so lang sein, dass das Ätzen der Metallisierungsschicht 23 im Bereich der Öffnungen der Hartmaske bis hinunter zu der Ätzstoppschicht 22 gewährleistet ist. Die Metallisierungsschicht 23 muss in diesem Bereich entfernt werden, damit die Dicke der verbleibenden Metallisierung durch die Dicke der Metallisierungsschicht 21 bestimmt ist. Somit kann die Dicke des Fuse-Elements, des Fuse-Speicherelements oder des Widerstandselements, das in dem geätzten Bereich entstehen soll, von vornherein durch die Wahl der Dicke der Metallisierungsschicht 21 festgelegt werden.
  • Es ist denkbar, die Ätzstoppschicht 22 in dem Bereich, in dem die Metallisierungsschicht 23 weggeätzt wurde, beispielsweise zu veraschen und damit zu entfernen.
  • Alternativ zu dem vorstehend beschriebenen Vorgehen ist es auch denkbar, auf die Ätzstoppschicht 22 zu verzichten und das Ätzen der Metallisierungsschicht 23 allein über die Ätzdauer zu steuern. Die Ätzdauer muss dabei so gewählt sein, dass das Ätzmittel bis zu der gewünschten Tiefe in die Metallisierungsschicht 23 vordringt. In diesem Fall kann anstelle der zwei Metallisierungsschichten 21 und 23 eine einzige Metallisierungsschicht mit einer entsprechenden Dicke auf den Träger 20 aufgebracht werden.
  • Nach dem Ätzen der Metallisierungsschicht 23 werden die Fotolackschicht 27, die Maskenschicht 26 sowie die Antireflexionsschicht 24 beispielsweise in einem Trocken- oder Nassätzschritt entfernt. Das Ergebnis ist in 2I dargestellt. Nunmehr weist die Leiterbahn 11 in dem Bereich, in dem die nasschemische Ätzung durchgeführt wurde, nur die Metallisierungsschicht 21 als einzige Metallisierungsschicht auf. In den übrigen Bereichen umfasst die Leiterbahn 11 die Metallisierungsschichten 21 und 23, die durch die elektrisch leitfähige Ätzstoppschicht 22 miteinander verbunden sind. Der Be reich der Leiterbahn 11, in dem die Metallisierung gedünnt wurde, kann, z.B. in einer integrierten Schaltung, als Fuse-Element, als Fuse-Speicherelement oder als hochohmiges Widerstandselement eingesetzt werden.
  • Zum Schutz gegen mechanische oder chemische Beschädigungen kann die auf den Träger 10 aufgebrachte Struktur mit einer Passivierungsschicht 28 überzogen werden, wie sie in 2J dargestellt ist. Die Passivierungsschicht 28 kann aus mehreren Teilschichten aufgebaut sein. Beispielsweise wird zunächst eine Oxidschicht aufgebracht, die als Haftvermittler für die danach aufgebrachte Nitridschicht dient. Die Abscheidung der Passivierungsschicht 28 erfolgt beispielsweise mittels eines CVD- oder PECVD-Verfahrens.
  • Sofern der Bereich, in dem die Metallisierung der Leiterbahn 11 gedünnt wurde, als Laserfuse-Speicherelement ausgebildet sein soll, ist es vorteilhaft, die Passivierungsschicht 28 in diesem Bereich zu öffnen. Dies ermöglicht es, die Metallisierungsschicht 21 bei der Programmierung des Laserfuse-Speicherelements mit einem Laserstrahl ganz oder zumindest teilweise aufzuschmelzen.
  • Zum Öffnen der Passivierungsschicht 28 wird beispielsweise mit Hilfe eines fotolithografischen Verfahrensschritts eine Maske aus Fotolack auf die Passivierungsschicht 28 aufgebracht und anschließend wird die Passivierungsschicht 28 in dem gedünnten Bereich durch ein Trockenätzverfahren entfernt. Ein Laserfuse-Speicherelement mit einer in dem gedünnten Metallisierungsbereich geöffneten Passivierungsschicht 28 ist in 2K gezeigt.
  • Sofern der mittels des nasschemischen Ätzschritts gedünnte Metallisierungsbereich als passives Widerstandselement ausgebildet sein soll, hängt der Widerstandswert der Leiterbahn 11 in diesem Bereich von den Dimensionen des gedünnten Bereichs sowie dem Leiterbahnmaterial ab.
  • Sowohl bei einer Ausbildung des gedünnten Metallisierungsbereichs als Fuse-Element, als Fuse-Speicherelement oder auch als Widerstandselement wird die laterale Ausdehnung des gedünnten Bereichs durch die Größe der Öffnung der Hartmaske 26, durch welche die Metallisierungsschicht 23 geätzt wird, bestimmt. Vorteilhafterweise ist die Öffnung der Hartmaske 26 entlang der Vorzugsrichtung der Leiterbahn 11 kleiner als 10, 9, 8, 7, 6, 5, 4, 3, 2 oder 1 μm. Die Dünnung der Metallisierung erstreckt sich vorteilhafterweise über die gesamte Breite der Leiterbahn 11. Die Breite der Leiterbahn 11 beträgt beispielsweise 2,5 μm oder 2,8 μm oder 3,5 μm oder 4,0 μm oder 5,0 μm. Alternativ kann die Breite der Leiterbahn 11 beispielsweise einen anderen Wert im Bereich von 2,5 μm bis 5,0 μm annehmen.
  • Es kann vorgesehen sein, dass die Leiterbahn 11 in dem Bereich, in dem das Fuse-Speicherelement bzw. das Widerstandselement gefertigt werden soll, eine geringere Breite aufweist als in den daran angrenzenden Bereichen der Leiterbahn 11. Alternativ kann vorgesehen sein, dass die Leiterbahn 11 in dem für das Fuse-Speicherelement bzw. das Widerstandselement vorgesehenen Bereich die gleiche Breite wie in den Nachbarbereichen aufweist.
  • Die Dicke der Metallisierungsschicht 21 beträgt beispielsweise 100 nm oder 200 nm oder 300 nm oder 400 nm oder 500 nm oder weist beispielsweise einen zwischen den angegebenen Werten liegenden Wert auf. Die Metallisierungsschicht 23 weist beispielsweise eine Dicke im Bereich von 3 μm bis 4 μm auf, beispielsweise beträgt die Dicke der Metallisierungsschicht 23 3,5 μm.
  • Die Dicken der Metallisierungsschichten 21 und 23, die Breite der Leiterbahn 11 sowie die Öffnung der Hartmaske 26 entlang der Vorzugsrichtung der Leiterbahn 11 werden entsprechend der vorgesehenen Anwendung gewählt. Sofern beispielsweise der ge dünnte Metallisierungsbereich als Widerstandselement ausgebildet sein soll, kann anhand der Geometrie des gedünnten Metallisierungsbereichs und des Materials der Metallisierungsschicht 21 ein gewünschter Widerstandswert eingestellt werden. Sofern der gedünnte Metallisierungsbereich als Fuse-Element oder elektrisches Fuse-Speicherelement eingesetzt werden soll, können die Abmessungen des gedünnten Metallisierungsbereichs sowie die Materialien für die Metallisierungsschichten 21 und 23 so gewählt werden, dass bei einer vorgegebenen an der Leiterbahn 11 anliegenden Spannung bzw. einem vorgegebenen durch die Leiterbahn 11 fließenden Strom die Leiterbahn 11 in dem gedünnten Metallisierungsbereich aufschmilzt. Ähnliches gilt für eine Verwendung des gedünnten Metallisierungsbereichs als Laserfuse-Speicherelement. Auch in diesem Fall wird die Geometrie und das Material des gedünnten Metallisierungsbereichs so gewählt, dass dieser Bereich mit einem vorgegebenen Laserstrahl aufgeschmolzen werden kann.
  • Eine beispielsweise aus einem Nitrid- oder Oxinitridmaterial hergestellte Hartmaske 26 weist im Vergleich zu anderen Masken, wie beispielsweise einer aus Fotolack hergestellten Maske, den Vorteil auf, dass die Hartmaske 26 mechanisch stabiler ist und besser als andere Masken an der darunter liegenden Schicht anhaftet. Da dies das Eindringen des flüssigen Ätzmittels zwischen Hartmaske 26 und der darunter liegenden Schicht verhindert, können mit vergleichsweise kleinen Maskenöffnungen von 10 bis unter 1 μm sehr definiert kleine Bereiche geätzt werden, wie sie für Fuse-Speicherelemente oder Widerstandselemente benötigt werden.
  • Die guten Hafteigenschaften der Hartmaske 26 wirken sich auch vorteilhaft in Bezug auf die Seitenwände der Leiterbahn 11 aus (vgl. 2F). Die Hartmaske 26 verhindert, dass das flüssige Ätzmittel zwischen der Hartmaske 26 und der Ätzstoppschicht 22 hindurchkriecht und die unter der Ätzstoppschicht 22 liegende Metallisierungsschicht 21 angreift.
  • Sofern in der Beschreibung oder den Ansprüchen der vorliegenden Patentanmeldung davon die Rede ist, dass eine Schicht auf eine andere Schicht aufgebracht ist oder abgeschieden wird oder auf der anderen Schicht angeordnet ist, besagen diese oder ähnliche Formulierungen nicht notwendigerweise, dass die beiden Schichten sich in direktem Kontakt miteinander befinden. Vielmehr wird durch diese Formulierungen nicht ausgeschlossen, dass sich zwischen den beiden Schichten noch eine oder weitere Schichten befinden können.

Claims (23)

  1. Verfahren zur Herstellung eines Bauelements, wobei – mindestens eine Metallisierungsschicht (21, 23) zumindest abschnittsweise auf einen Träger (20) aufgebracht wird, – eine Hartmaske (26) auf die mindestens eine Metallisierungsschicht (21, 23) aufgebracht wird, – die mindestens eine Metallisierungsschicht (21, 23) unter Verwendung der Hartmaske (26) nasschemisch geätzt wird, und – ein Fuse-Element oder ein Fuse-Speicherelement oder ein Widerstandselement in einem Bereich der mindestens einen Metallisierungsschicht (21, 23) ausgebildet wird, in dem die mindestens eine Metallisierungsschicht (21, 23) geätzt wurde.
  2. Verfahren nach Anspruch 1, wobei eine Öffnung der Hartmaske (26), durch welche die mindestens eine Metallisierungsschicht (21, 23) geätzt wird, in einer Richtung kleiner als 10 μm oder 9 μm oder 8 μm oder 7 μm oder 6 μm oder 5 μm oder 4 μm oder 3 μm oder 2 μm oder 1 μm ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Hartmaske (26) ein Nitridmaterial oder ein Oxinitridmaterial aufweist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Fuse-Speicherelement ein elektrisches Fuse-Speicherelement oder ein Laserfuse-Speicherelement ist.
  5. Verfahren zur Herstellung eines Bauelements, wobei – mindestens eine Metallisierungsschicht (21, 23) zumindest abschnittsweise auf einen Träger (20) aufgebracht wird, – eine Maskenschicht (26) aus einem Plasma auf der mindestens einen Metallisierungsschicht (21, 23) abgeschieden wird, – die Maskenschicht (26) strukturiert wird, – die mindestens eine Metallisierungsschicht (21, 23) mittels eines nasschemischen Ätzverfahrens und unter Verwendung der strukturierten Maskenschicht (26) teilweise entfernt wird, und – ein Fuse-Element oder ein Fuse-Speicherelement oder ein Widerstandselement in einem Bereich der mindestens einen Metallisierungsschicht (21, 23) ausgebildet wird, in dem die mindestens eine Metallisierungsschicht (21, 23) teilweise entfernt wurde.
  6. Verfahren nach Anspruch 5, wobei die Maskenschicht (26) mittels eines PECVD-Verfahrens abgeschieden wird.
  7. Verfahren nach Anspruch 5 oder 6, wobei eine Öffnung der strukturierten Maskenschicht (26), durch welche die mindestens eine Metallisierungsschicht (21, 23) geätzt wird, in einer ersten Richtung kleiner als 10 μm oder 9 μm oder 8 μm oder 7 μm oder 6 μm oder 5 μm oder 4 μm oder 3 μm oder 2 μm oder 1 μm ist.
  8. Verfahren nach Anspruch 7, wobei die erste Richtung die Stromflussrichtung eines Stroms durch das Fuse-Element, das Fuse-Speicherelement oder das Widerstandselement ist.
  9. Verfahren nach einem der Ansprüche 5 bis 8, wobei die Maskenschicht (26) ein Nitridmaterial oder ein Oxinitridmaterial aufweist.
  10. Verfahren nach einem der Ansprüche 5 bis 9, wobei das Fuse-Speicherelement ein elektrisches Fuse-Speicherelement oder ein Laserfuse-Speicherelement ist.
  11. Verfahren, bei welchem – eine erste Metallisierungsschicht (21) zumindest abschnittsweise auf einen Träger (20) aufgebracht wird, – eine zweite Metallisierungsschicht (23) auf die erste Metallisierungsschicht (21) aufgebracht wird, – eine Hartmaske (26) auf die zweite Metallisierungsschicht (23) aufgebracht wird, und – die zweite Metallisierungsschicht (23) im Bereich mindestens einer Öffnung der Hartmaske (26) mittels eines nasschemischen Ätzverfahrens entfernt wird.
  12. Verfahren nach Anspruch 11, wobei vor dem Aufbringen der zweiten Metallisierungsschicht (23) eine Ätzstoppschicht (22) auf die erste Metallisierungsschicht (21) aufgebracht wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei die mindestens eine Öffnung der Hartmaske (26) in einer ersten Richtung kleiner als 10 μm oder 9 μm oder 8 μm oder 7 μm oder 6 μm oder 5 μm oder 4 μm oder 3 μm oder 2 μm oder 1 μm ist.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die erste Metallisierungsschicht (21) in einem Bereich, in dem die zweite Metallisierungsschicht (23) entfernt wurde, ein Fuse-Element oder ein elektrisches Fuse-Speicherelement oder ein Laserfuse-Speicherelement bildet.
  15. Verfahren nach einem der Ansprüche 11 bis 13, wobei die erste Metallisierungsschicht (21) in einem Bereich, in dem die zweite Metallisierungsschicht (23) entfernt wurde, ein Widerstandselement bildet.
  16. Verfahren nach Anspruch 13 und Anspruch 14 oder 15, wobei die erste Richtung die Stromflussrichtung eines Stroms durch das Fuse-Element oder das Fuse-Speicherelement oder das Widerstandselement ist.
  17. Verfahren, bei welchem – eine Metallisierungsschicht (23) zumindest abschnittsweise auf einen Träger (20) aufgebracht wird, – die Metallisierungsschicht (23) zum Erzeugen einer Leiterbahn (11) strukturiert wird, – eine Hartmaske (26) auf die Leiterbahn (11) aufgebracht wird, und – die Metallisierungsschicht (23) im Bereich der Leiterbahn (11) unter Verwendung der Hartmaske (26) nasschemisch geätzt wird.
  18. Verfahren nach Anspruch 17, wobei die Hartmaske (26) die Oberseite und die Seitenwände der Leiterbahn (11) bedeckt.
  19. Verfahren nach Anspruch 17 oder 18, wobei eine Öffnung der Hartmaske (26), durch welche die Metallisierungsschicht (23) geätzt wird, in einer ersten Richtung kleiner als 10 μm oder 9 μm oder 8 μm oder 7 μm oder 6 μm oder 5 μm oder 4 μm oder 3 μm oder 2 μm oder 1 μm ist.
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei die Leiterbahn (11) in einem Bereich, in dem die Metallisierungsschicht (23) geätzt wurde, ein Fuse-Element oder ein elektrisches Fuse-Speicherelement oder ein Laserfuse-Speicherelement bildet.
  21. Verfahren nach einem der Ansprüche 17 bis 19, wobei die Leiterbahn (11) in einem Bereich, in dem die Metallisierungsschicht (23) geätzt wurde, ein Widerstandselement bildet.
  22. Verfahren nach Anspruch 19 und Anspruch 20 oder 21, wobei die erste Richtung die Stromflussrichtung eines Stroms durch das Fuse-Element oder das Fuse-Speicherelement oder das Widerstandselement ist.
  23. Verfahren nach einem der Ansprüche 17 bis 22, wobei vor dem Aufbringen der Metallisierungsschicht (23) eine Ätzstoppschicht (22) auf den Träger (20) aufgebracht wird.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372555B1 (en) * 1998-09-21 2002-04-16 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and method of manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070392A (en) * 1988-03-18 1991-12-03 Digital Equipment Corporation Integrated circuit having laser-alterable metallization layer
US5285099A (en) * 1992-12-15 1994-02-08 International Business Machines Corporation SiCr microfuses
US6577009B1 (en) * 2001-02-06 2003-06-10 Advanced Micro Devices, Inc. Use of sic for preventing copper contamination of dielectric layer
US20030164908A1 (en) * 2002-03-01 2003-09-04 Chi Mei Optoelectronics Corp. Thin film transistor panel
TWI226501B (en) * 2003-01-03 2005-01-11 Quanta Display Inc Method of forming a thin film transistor liquid crystal display
DE102004019609B3 (de) 2004-04-22 2005-12-29 Infineon Technologies Ag Verfahren zur Herstellung einer strukturierten Metallisierung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372555B1 (en) * 1998-09-21 2002-04-16 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and method of manufacturing the same

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