DE102006028543B4 - Integrierte SiGe-NMOS- und PMOS-Transistoren in einem Hochleistungs-BICMOS-Prozess - Google Patents

Integrierte SiGe-NMOS- und PMOS-Transistoren in einem Hochleistungs-BICMOS-Prozess Download PDF

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Abstract

Verfahren zur Herstellung einer integrierten BiCMOS-Schaltung, wobei die Schaltung vertikale bipolare Transistoren und CMOS-Transistoren auf einem Substrat (14) beinhaltet, mit den folgenden Schritten:
– Gleichzeitige Bildung einer Kanalzone eines MOS-Transistors (12) und einer Basisschicht eines bipolaren Transistors (10) durch Wachsen einer epitaktischen Schicht, wobei das Wachsen der epitaktischen Schicht (28) wiederum folgende Schritte beinhaltet:
– das epitaktische Wachsen einer ersten Unterschicht aus Silizium (28a);
– das epitaktische Wachsen einer ersten Unterschicht aus Silizium-Germanium (28b) auf der ersten Unterschicht aus Silizium (28a);
– das epitaktische Wachsen einer zweiten Unterschicht aus Silizium (28c) auf der ersten Unterschicht aus Silizium-Germanium (28b);
– das epitaktische Wachsen einer zweiten Unterschicht aus Silizium-Germanium (28d) auf der zweiten Unterschicht aus Silizium (28c).

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten BiCMOS-Schaltung, die bipolare Transistoren und CMOS-Transistoren auf einem Substrat enthält. Die Erfindung betrifft ein Verfahren, umfassend den Schritt der Bildung einer epitaktischen Schicht, einschließlich einer Silizium-Germanium-Unterschicht. Die Erfindung betrifft ferner eine integrierte BiCMOS-Schaltung, umfassend eine epitaktische Schicht mit einer Silizium-Germanium-Unterschicht.
  • In dem Stand der Technik ist es bekannt, bipolare Bauelemente mit MOSFET-Bauelementen auf einem Substrat zu integrieren. Die Bildung so genannter BiCMOS-Schaltungen erfordert einen komplizierten Herstellungsprozess mit vielen Schritten, da sich die Herstellungsschritte zur Ausführung der Basis, des Emitters und des Kollektors eines bipolaren Transistors von den Herstellungsschritten zur Bildung der Source, des Drains und des Gates eines MOSFET-Bauelements unterscheiden.
  • Es ist ferner in dem Stand der Technik bekannt, Silizium-Germanium (SiGe) zu verwenden, um die Eigenschaften von bipolaren Transistoren zu verbessern. Die EP 0 657 942 A2 offenbart beispielsweise einen lateralen bipolaren Transistor mit einer Basisschicht aus Silizium-Germanium oder einer Übergitterstruktur mit alternierenden Schichten aus Silizium und Silizium-Germanium. Bipolare Bauelemente profitieren besonders von der im Vergleich zu Silizium kleineren Bandlücke in Silizium-Germanium, wodurch das elektrische Feld über der Basissperrschicht erhöht und somit die Durchgangszeit verringert wird. Deshalb erfordern bipolare Bauelemente das SiGe in der Basiszone, die sich typischerweise in einer Tiefe von 50 bis 100 nm der epitaktischen Basisschicht befindet.
  • MOS-Bauelemente können auch durch die Verwendung von SiGe verbessert werden. Sie profitieren von der in Bezug auf Si erhöhten Elektronen- und Löcherbeweglichkeit von SiGe. Durch die Integration von Silizium-Germanium in CMOS-Transistoren beträgt das Flächenverhältnis zwischen NMOS- und PMOS-Strukturen beinahe Eins. Standardbauformen wie Inverter können viel kompakter sein. Der Ansteuerungsstrom wird ebenfalls erhöht. Der Strom in MOS-Bauelementen fließt lateral auf der Oberfläche des Substrats. Dementsprechend benötigen MOS-Bauelemente Silizium-Germanium auf der Oberfläche einer epitaktischen Kanalschicht. Ein MOS-Transistor mit einer Mehrschichtkanalzone aus Si- und SiGe-Schichten ist beispielsweise in der EP 587 520 A1 gezeigt.
  • Wenn eine BiCMOS-Schaltung benötigt wird, die bipolare Hochleistungstransistoren mit einer Silizium-Germanium-Basis und Hochleistungs-CMOS-Transistoren, umfassend einen Silizium-Germanium-Kanal, kombinieren, müssen vier verschiedene epitaktische Schichten gebildet werden, da die bipolaren und die MOS-Bauelemente die SiGe-Schicht in verschiedenen Tiefen benötigen. Es gibt also: eine epitaktische Schicht für die P-dotierte Basis eines bipolaren NPN-Transistors, eine epitaktische Schicht für die N-Basis eines PNP-Transistors, eine epitaktische Schicht für den P-Kanal eines NMOS-Transistors und eine epitaktische Schicht für den N-Kanal eines PMOS-Transistors. Jede epitaktische Schicht erfordert mehrere Prozessschritte, zum Beispiel die Maskierung, die Abscheidung, die Reinigung etc.
  • Es gibt einen Bedarf für die Vereinfachung des Herstellungsverfahrens für eine integrierte BiCMOS-Schaltung, während man die Vorteile von Silizium-Germanium für die bipolaren Transistoren sowie für die CMOS-Transistoren ausnutzt. Es gibt einen Bedarf für die Verringerung der Anzahl von benötigten Prozessschritten.
  • In einem ersten Aspekt der Erfindung wird ein Verfahren zur Herstellung einer integrierten BiCMOS-Schaltung gemäß Anspruch 1 bereitgestellt. Das erfindungsgemäße Verfahren umfasst einen Schritt der Bildung einer epitaktischen Schicht, die gleichzeitig eine Kanalzone eines MOS-Transistors und eine Basiszone eines bipolaren Transistors bildet. Der Schritt des Wachsens der epitaktischen Schicht enthält das epitaktische Wachsen einer ersten Unterschicht aus Silizium, das epitaktische Wachsen einer ersten Unterschicht aus Silizium-Germanium auf der ersten Unterschicht aus Silizium, das epitaktische Wachsen einer zweiten Unterschicht aus Silizium auf der ersten Unterschicht aus Silizium-Germanium und das epitaktische Wachsen einer zweiten Unterschicht aus Silizium-Germanium auf der zweiten Unterschicht aus Silizium. Germanium wird der epitaktischen Schicht zwei Mal hinzugefügt, wodurch eine epitaktische Schicht mit Silizium-Germanium in zwei verschiedenen Tiefen gebildet wird. In einer bevorzugten Ausführungsform wird die erste Unterschicht aus Silizium-Germanium zunehmend mit einem Dotiermittel in situ dotiert, und die zweite Unterschicht aus Silizium wird abnehmend mit dem Dotiermittel in situ dotiert. Wenn ein P-Dotiermittel wie Bor verwendet wird, können eine Basiszone für einen bipolaren NPN-Transistor und eine Kanalzone für einen NMOS-Transistor gleichzeitig gebildet werden. Wenn ein N-Dotiermittel wie Arsen verwendet wird, können eine Basiszone eines bipolaren PNP-Transistors und eine Kanalzone eines PMOS-Transistors gleichzeitig gebildet werden.
  • Vorzugsweise ist die Konzentration von Germanium in der ersten Unterschicht aus Silizium-Germanium niedriger als die Konzentration von Germanium in der zweiten Unterschicht aus Silizium-Germanium. Das Profil des in der epitaktischen Schicht enthaltenen Dotiermittels stellt vorzugsweise ein retrogrades Kanalprofil für die MOS-Transistoren bereit.
  • In einer bevorzugten Ausführungsform beinhaltet das erfindungsgemäße Verfahren einen Schritt der Bildung eines dotierten Emitters für den bipolaren Transistor, der zumindest in die zweite Unterschicht aus Silizium-Germanium diffundiert. Vorteilhafterweise stellen die Schritte des Wachsens der ersten und der zweiten Silizium-Germanium-Unterschicht Schichten mit einem verzerrten Gitter bereit.
  • In einem zweiten Aspekt stellt die Erfindung eine integrierte BiCMOS-Schaltung mit den Merkmalen gemäß Anspruch 8 bereit.
  • Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der folgenden ausführlichen Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen. Es zeigen:
  • 1 eine Schnittansicht durch Teile eines bipolare und MOS-Transistoren umfassenden Wafers während dem Herstellungsprozess;
  • 2 eine detaillierte Ansicht der epitaktischen Schicht, die die Basis eines bipolaren Transistors und den Kanal eines MOS-Transistors bildet;
  • 3 und 4 weitere Prozessschritte für die Bildung von PMOS- und NMOS-Transistoren;
  • 5 einen bipolaren Transistor mit dem gebildeten Emitter; und
  • 6 ein Diagramm, das das Dotierungsprofil der epitaktischen Schicht für einen NPN- und einen NMOS-Transistor veranschaulicht.
  • Die folgenden 1 bis 5 sind schematische Ansichten, die lediglich die für die Erfindung erforderlichen Strukturen zeigen. Sie sind nicht maßstäblich, und es können keinerlei Informationen über die Dicke verschiedener Schichten abgeleitet werden. Des Weiteren werden lediglich die für das Verständnis der Erfindung wichtigen Prozessschritte beschrieben.
  • In 1 zeigt die Schnittansicht durch einen Wafer auf der linken Seite die ersten für einen bipolaren Transistor 10 gebildeten Strukturen und auf der rechten Seite die ersten für einen Feldeffekttransistor 12 gebildeten Strukturen. Die beiden Transistoren 10 und 12 können benachbart auf einer BiCMOS-Schaltung sein oder sie können durch andere Strukturen getrennt sein. Diese Tatsache wird durch die gestrichelten Linien in der Mitte von 1 angedeutet. Auf einem Substrat 14, das ein Silizium-Wafer sein kann, wird eine vergrabene Oxidschicht 16 zum Beispiel aus Siliziumdioxid gebildet und für die elektrische Isolierung der darüber hegenden Schichten verwendet. Für den bipolaren Transistor 10 wird eine vergrabene Schicht 18 gebildet, die für einen PNP-Transistor mit einer hohen Konzentration an P-Dotiermittel dotiert ist bzw. mit einer hohen Konzentration an N-Dotiermittel, wenn ein NPN-Transistor gebildet werden soll. Eine Kollektorzone 20 wird implantiert, die für einen PNP-Transistor P-dotiert und für einen NPN-Transistor N-dotiert ist. Der Kollektor wird über einen Kontaktanschluss 22 und die vergrabene Schicht 18 berührt. Das Bauelement ist von dem umgebenden Wafer durch Trenches 24 isoliert.
  • Für den MOS-Transistor 12 wird eine vergrabene Oxidschicht 16 gleichermaßen gebildet. Für einen PMOS-Transistor wird eine Wannenstruktur 26 unter Verwendung von N-Dotiermitteln gebildet. Für einen NMOS-Transistor wird die Wannenstruktur 26 unter Verwendung von P-Dotiermitteln gebildet. Der MOS-Transistor 12 ist ebenfalls von dem umgebenden Wafer durch Gräben bzw. Trenches 24 isoliert. Nachdem die vorher erwähnten Strukturen für die bipolaren Transistoren und die MOS-Transistoren gebildet wurden, was normalerweise in separaten Prozessschritten für die bipolaren Transistoren und für die MOS-Transistoren herbeigeführt wird aber für bestimmte Strukturen in kombinierten Prozessschritten durchgeführt werden kann, wird eine epitaktische Schicht 28 gewachsen, die eine Basisschicht für den bipolaren Transistor 10 und eine Kanalzone für den MOS-Transistor 12 bildet.
  • Der Schritt des Wachsens der epitaktischen Schicht 28 umfasst das Wachsen von vier Unterschichten 28a bis d, wie in 2 gezeigt. Das Wachsen der epitaktischen Schicht 28 beginnt mit dem Wachsen einer ersten Unterschicht aus Silizium 28a. Dann wird eine erste Unterschicht aus Silizium-Germanium 28b epitaktisch auf der ersten Unterschicht aus Silizium 28a gewachsen. In der bevorzugten Ausführungsform wird die erste Unterschicht aus Silizium-Germanium 28b zunehmend mit einem Dotiermittel dotiert. Dieses Dotiermittel ist ein P-Dotiermittel, wenn eine Kanalzone für einen NMOS-Transistor und eine Basiszone für einen bipolaren NPN-Transistor gebildet werden soll. Das P-Dotiermittel ist vorzugsweise Bor. Das Dotiermittel ist ein N-Dotiermittel zur Bildung einer Kanalzone eines PMOS-Transistors und einer Basiszone eines bipolaren PNP-Transistors. Das N-Dotiermittel ist vorzugsweise Arsen. Auf der ersten Unterschicht aus Silizium-Germanium 28b wird eine zweite Unterschicht aus Silizium 28c gewachsen. Vorzugsweise wird die zweite Unterschicht aus Silizium zunehmend mit demselben Dotiermittel wie die erste Unterschicht aus Silizium-Germanium dotiert. Als Nächstes wird eine zweite Unterschicht aus Silizium-Germanium 28d epitaktisch auf der zweiten Unterschicht aus Silizium 28c gewachsen. In der bevorzugten Ausführungsform ist die Konzentration von Germanium in der zweiten Unterschicht aus Silizium-Germanium höher als die Konzentration von Germanium in der ersten Unterschicht aus Silizium-Germanium.
  • 3 zeigt eine Schnittansicht einer BiCMOS-Schaltung mit zwei CMOS-Transistoren 12a und 12b nach mehreren weiteren Prozessschritten. Das Substrat 14 und die vergrabene Oxidschicht 16 sind nicht gezeigt. Der Transistor 12a ist ein PMOS-Transistor mit einer N-Wannenstruktur 26, und der Transistor 12b ist ein NMOS-Transistor mit einer P-Wannenstruktur 26. Die Transistoren sind voneinander und von dem umgebenden Wafer durch Trenches 24 getrennt. Die Kanalzone des PMOS-Transistors 12a wird durch eine epitaktische Schicht gebildet, die die vier vorher beschriebenen Unterschichten 28a bis 28d umfasst, und das verwendete Dotiermittel ist ein N-Dotiermittel, vorzugsweise Arsen. Diese epitaktische Schicht wurde in einem gemeinsamen Schritt mit den epitaktischen Schichten für auf der BiCMOS-Schaltung enthaltene PNP-Transistoren gebildet. Dies ist in 3 gezeigt. Nach der Maskierung der PMOS-Kanalzonen und der PNP-Basiszonen wurde die epitaktische Schicht durch eine entsprechende Technik von den anderen Waferbereichen entfernt. In einem nächsten Prozessschritt wird eine epitaktische Schicht 28 gewachsen, umfassend die Schritte des Wachsens von vier Unterschichten. Dieses Mal wird ein P-Dotiermittel, vorzugsweise Bor, verwendet. In einem Maskierungsschritt werden die Kanalzonen der NMOS-Transistoren und die Basiszonen der NPN-Transistoren mit einem Resist bedeckt, und die P-dotierte epitaktische Schicht wird von den anderen Bereichen des Wafers entfernt. In weiteren Prozessschritten werden die Gate-Strukturen 30 gebildet. Dann werden die Drain- und Source-Strukturen 32 vorzugsweise durch Implantation gebildet. Wie in dem Stand der Technik wohl bekannt ist, werden Bereiche des Wafers, die nicht dem Implantationsschritt unterzogen werden, durch eine Resist-Deckschicht geschützt. Dies ist der eigentlich in 3 gezeigte Prozessschritt.
  • 4 zeigt denselben Teil der BiCMOS-Schaltung wie 3, nachdem einige weitere Prozessschritte durchgeführt wurden. Drains, Sourcen und Gates der Transistoren sind nun mit Kontaktanschlüssen 34 versehen, und die Oberfläche der Schaltung ist durch eine Schutzschicht 36 geschützt.
  • 5 zeigt den bipolaren Transistor 10 nach weiteren Prozessschritten. Das Substrat 14, die vergrabene Oxidschicht 16, die vergrabene Schicht 18, der Kollektor 20 und der Kontaktanschluss 22 sowie die Trenches 24 sind dieselben wie in 1 gezeigt. Die Basiszone wird durch eine epitaktische Schicht 28 gebildet, die die vier erfindungsgemäßen Unterschichten 28a bis d umfasst. Es wurde ein dotierter Emitter 38 gebildet, der zumindest in die zweite Unterschicht aus Silizium-Germanium 28d diffundiert. Der Transistor 10 ist ferner mit einem Basiskontakt 40 und einem Emitterkontakt 42 versehen.
  • 6 zeigt das Kanaldotierungsprofil gemeinsam mit der Linie VI aus 4. Es zeigt das Dotierungsprofil für einen NMOS-Transistor. Für einen PMOS-Transistor muss das Bor durch Arsen ersetzt werden. Die X-Achse gibt die Tiefe der epitaktischen Schicht an. Bei Bezugszeichen 44 beginnt die erste Unterschicht aus Silizium 28a, während die zweite Unterschicht aus Silizium-Germanium 28d bei Bezugszeichen 46 die Oberfläche der epitaktischen Schicht 28 bildet. Begonnen bei der ersten Unterschicht aus Silizium 28a oder bei Referenzzeichen 44 wurde dem Silizium weder Germanium noch Bor zugeführt. Dann folgt die erste Unterschicht aus Silizium-Germanium mit einem flachen Germaniumprofil 48 und einem ansteigenden Borprofil. Die zweite Unterschicht aus Silizium 28c folgt ohne hinzugefügtes Germanium und mit einer abnehmenden Borkonzentration. Die letzte Unterschicht, die zweite Unterschicht aus Silizium-Germanium 28d, ist nicht mit Bor dotiert. Das Germaniumprofil 50 ist flach, und die Germaniumkonzentration ist höher als die Germaniumkonzentration in der ersten Unterschicht aus Silizium-Germanium 28b. Das Germaniumprofil zeigt eine Rampe an den Schnittstellen zwischen den Silizium-Unterschichten und den Silizium-Germanium-Unterschichten. Die Germaniumkonzentration 48 verbessert die Leistungsfähigkeit der bipolaren Transistoren. Sie befindet sich in den tieferen Schichten der epitaktischen Schicht 28. Die im Vergleich zu Silizium kleinere Bandlücke in Silizium-Germanium erhöht das elektrische Feld über der Basissperrschicht. Folglich wird die Transit-Zeit verringert, und die Geschwindigkeit des bipolaren Transistors wird erhöht.
  • Die Germaniumkonzentration 50 ist wichtig für die erhöhte Elektronen- und Löcherbeweglichkeit, von der MOS-Bauelemente profitieren, da die Ströme in MOS-Bauelementen lateral auf der Oberfläche des Substrats fließen. Die Germaniumkonzentration 50 wird höher als die Germaniumkonzentration 48 gewählt, um ein unter hohe Spannung gesetztes Gitter zu erreichen, das die elektrische Ladungsträgermobilität weiter erhöht. Das an der Oberfläche der epitaktischen Schicht 28 in der zweiten Unterschicht aus Silizium-Germanium 28d hinzugefügte Germanium beeinflusst die Leistungsfähigkeit der bipolaren Transistoren nicht, da der hoch dotierte Emitter durch diese Schicht diffundiert. Die Konzentration des Dotiermittels Bor beziehungsweise des Dotiermittels Arsen ist hoch genug, um als retrogrades Kanalprofil zu fungieren. Hierdurch wird die Kanalladungsträgermobilität weiter erhöht.

Claims (11)

  1. Verfahren zur Herstellung einer integrierten BiCMOS-Schaltung, wobei die Schaltung vertikale bipolare Transistoren und CMOS-Transistoren auf einem Substrat (14) beinhaltet, mit den folgenden Schritten: – Gleichzeitige Bildung einer Kanalzone eines MOS-Transistors (12) und einer Basisschicht eines bipolaren Transistors (10) durch Wachsen einer epitaktischen Schicht, wobei das Wachsen der epitaktischen Schicht (28) wiederum folgende Schritte beinhaltet: – das epitaktische Wachsen einer ersten Unterschicht aus Silizium (28a); – das epitaktische Wachsen einer ersten Unterschicht aus Silizium-Germanium (28b) auf der ersten Unterschicht aus Silizium (28a); – das epitaktische Wachsen einer zweiten Unterschicht aus Silizium (28c) auf der ersten Unterschicht aus Silizium-Germanium (28b); – das epitaktische Wachsen einer zweiten Unterschicht aus Silizium-Germanium (28d) auf der zweiten Unterschicht aus Silizium (28c).
  2. Verfahren gemäß Anspruch 1, bei dem – die erste Unterschicht aus Silizium-Germanium (28b) zunehmend mit einem Dotiermittel dotiert wird, und – die zweite Unterschicht aus Silizium (28c) abnehmend mit dem Dotiermittel dotiert wird.
  3. Verfahren gemäß Anspruch 2, umfassend den Schritt der Bildung von zwei epitaktischen Schichten (28), bei dem – das Dotiermittel einer ersten epitaktischen Schicht (28), die eine Kanalzone eines NMOS-Transistors (12) und eine Basisschicht eines bipolaren NPN-Transistors (10) bildet, ein P-Dotiermittel ist; und – das Dotiermittel einer zweiten epitaktischen Schicht (28), die eine Kanalzone eines PMOS-Transistors (12) und eine Basiszone eines bipolaren PNP-Transistors (10) bildet, ein N-Dotiermittel ist.
  4. Verfahren gemäß Anspruch 3, bei dem das P-Dotiermittel Bor und das N-Dotiermittel Arsen ist.
  5. Verfahren gemäß einem der Ansprüche 2 bis 4, bei dem das in der epitaktischen Schicht (28) bzw. den epitaktischen Schichten enthaltene Dotiermittel ein retrogrades Kanalprofil für den MOS-Transistor (12) bereitstellt.
  6. Verfahren gemäß einem der vorhergehenden Ansprüche, umfassend den Schritt der Bildung eines dotierten Emitters (38) für den bipolaren Transistor (10), der zumindest in die zweite Unterschicht aus Silizium-Germanium (28d) diffundiert.
  7. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die Schritte des Wachsens der ersten und der zweiten Silizium-Germanium-Unterschicht Schichten mit einem unter Spannung gesetzten Gitter bereitstellen.
  8. Integrierte BiCMOS-Schaltung, umfassend vertikale bipolare Transistoren und CMOS-Transistoren auf einem Substrat, wobei die Schaltung eine epitaktische Schicht (28) umfasst, die ein Dotiermittel enthält und eine Kanalzone eines MOS-Transistors (12) sowie eine Basisschicht eines bipolaren Transistors (10) bildet, wobei die epitaktische Schicht (28) umfasst: – eine erste Unterschicht aus Silizium (28a); – eine erste Unterschicht aus Silizium-Germanium (28b) auf der ersten Unterschicht aus Silizium (28a), dotiert mit dem Dotiermittel mit einem Dotierungsprofil, das ausgehend von der ersten Unterschicht aus Silizium (28a) zunimmt; – eine zweite Unterschicht aus Silizium (28c) auf der ersten Unterschicht aus Silizium-Germanium (28b), dotiert mit dem Dotiermittel mit einem Dotierungsprofil, das ausgehend von der ersten Unterschicht aus Silizium-Germanium (28b) abnimmt; – eine zweite Unterschicht aus Silizium-Germanium (28d) auf der zweiten Unterschicht aus Silizium (28c).
  9. Integrierte BiCMOS-Schaltung gemäß Anspruch 8 mit zwei epitaktischen Schichten, einer ersten epitaktischen Schicht (28) mit einem P-Dotiermittel, die eine Kanalzone eines NMOS-Transistors (12) und eine Basisschicht eines bipolaren NPN-Transistors (10) bildet; und einer zweiten epitaktischen Schicht (28) mit einem N-Dotiermittel, die eine Kanalzone eines PMOS-Transistors (12) und eine Basisschicht eines bipolaren PNP-Transistors (10) bildet.
  10. Integrierte BiCMOS-Schaltung gemäß Anspruch 8 oder 9, bei der die erste und die zweite Unterschicht aus Silizium-Germanium (28b, 28d) ein unter Spannung gesetztes Gitter haben.
  11. Integrierte BiCMOS-Schaltung gemäß einem der Ansprüche 8 bis 10, bei der die Konzentration von Germanium (48) in der ersten Unterschicht aus Silizium-Germanium (28b) niedriger als die Konzentration von Germanium (50) in der zweiten Unterschicht aus Silizium-Germanium (28d) ist.
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* Cited by examiner, † Cited by third party
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EP0587520A1 (de) * 1992-08-10 1994-03-16 International Business Machines Corporation SiGe-SOI-MOSFET und Verfahren zur Herstellung
EP0657942A2 (de) * 1993-12-09 1995-06-14 Nortel Networks Corporation Lateraler Bipolartransistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0587520A1 (de) * 1992-08-10 1994-03-16 International Business Machines Corporation SiGe-SOI-MOSFET und Verfahren zur Herstellung
EP0657942A2 (de) * 1993-12-09 1995-06-14 Nortel Networks Corporation Lateraler Bipolartransistor

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