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Die
vorliegende Erfindung betrifft eine nichtflüchtige Speicherzelle einer
in einem Halbleiterplättchen
integrierten Schaltung ein Verfahren zur Herstellung einer nichtflüchtigen
Speicherzelle in einer integrierten Schaltung und eine Verwendung
einer nichtflüchtigen
Speicherzelle in einem smart-power-Schaltkreis.
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Zur
Herstellung von integrierten Schaltkreisen werden Wafer verwendet,
die aus einem monokristallinen Halbleitermaterial, wie Silizium
oder Germanium oder aus Mischkristallen wie Siliziumcarbid bestehen.
Je nach Verwendung werden in den Schaltkreisen unterschiedliche
Bauelemente, wie CMOS-Feldeffekttransistoren,
Bipolartransistoren, DMOS-Feldeffekttransistoren oder Speicherzellen verwendet,
die unterschiedliche Anforderungen an eine Herstellungstechnologie
stellen.
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Vorteilhafterweise
wird in ein und demselben integrierten Schaltkreis mit einer Herstellungstechnologie
eine große
Vielzahl von Bauelementen hergestellt. Zugleich soll die Anzahl
der Prozessschritte der Technologie so gering wie möglich gehalten
werden.
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Ein
häufig
benötigtes
Bauelement ist eine nichtflüchtige
Speicherzelle einer EPROM- oder E2PROM-Speichermatrix.
Aufbau und Funktionsweise derartiger Speicherzellen sind der Standardliteratur
entnehmbar. Solche Speicherzellen, wie z. B. dynamische Speicherzellen
oder nichtflüchtige
Speicherzellen, sind üblicherweise
derart aufgebaut, dass in einem Programmierschritt eine Ladung in
ein Speichermedium der Speicherzelle eingebracht wird und diese
Ladung die gespeicherte Information repräsentiert. Die Information kann
dann in einem Leseschritt abgefragt werden und gegebenenfalls in
einem Löschvorgang
wieder gelöscht
werden.
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Für diese
Vorgänge
besitzt die Speicherzelle einen Programmier- und Löschbereich
als Zugriffsbereich, über
den die entsprechenden Vorgänge
ausgeführt
werden können.
So wird beispielsweise für
den Fall eines EPROM als Speichertransistor zur Programmierung eine
Spannung an Drain und Gate des EPROM angelegt, die Ladung fließt dabei
als Tunnelstrom durch ein Tunneloxid zwischen Drain und Gate. Beim
Lesevorgang wird der Speichertransistor durch Anlegen entsprechender
Spannungen oder Ströme
an Source, Gate und Drain leitend geschaltet.
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Entsprechend
der
US 5,886,376 kann
der Programmier- und Lesebereich von Speicherzellen als bauliche
Einheit ausgebildet werden, die für beide Zwecke genutzt werden
kann, wobei teilweise zusätzliche
Anpassungen für
die Funktion als Programmier- oder Lesebereich vorzusehen sind wie
zusätzliche
Kontaktierungsmöglichkeiten,
Tunnelbereiche für
Ladungsträger
oder ähnliches.
Bei einer solchen Zusammenfassung dieser beiden Bereiche in einer baulichen
Einheit sind stets Kompromisslösungen bei
der Optimierung nötig
und eine Ungenauigkeit z. B. bei der Herstellung eines Tunnelfensters
in einem EPROM kann die Funktionsfähigkeit des EPROMS als Transistor
für Lesevorgänge beeinträchtigen.
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Eine
baulich getrennte Anordnung von Programmierbereich und Lesebereich
der Speicherzelle wird in der
US
5,565,371 offenbart. Damit kann eine getrennte Optimierung
der Eigenschaften dieser beiden Bereiche im Hinblick auf die von
ihnen zu erfüllenden
Funktionen erfolgen und so die Effektivität der Speicherzelle gesteigert
werden.
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Aus
der
DE 198 46 211
A1 ist ebenfalls eine Speicherzelle mit einem getrennten
Programmierbereich und Lesebereich bekannt. Durch die Einfügung einer
Region, die unter dem Tunnelfenster angeordnet ist und eine Dotierung
vom gleichen Leitfähigkeitstyp
wie die Source- und die Drainregion eines MOS-Feldeffekttransistors
des Lesebereichs aufweist, sowie eine separate Kontaktierung jeder
der drei Regionen wird über
eine bauliche Trennung hinaus auch eine elektrische Trennung dieser
Bereiche erzielt.
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Eine
Leseoperation nimmt praktisch keinen Einfluss auf eine Programmieroperation
und umgekehrt. Über
dem Floating Gate ist ein durchgehendes Control-Gate angeordnet,
das sich gleichzeitig über den
Lesebereich und den Programmierbereich erstreckt. Üblicherweise
werden Speicherzellen mit einem separaten Auswahltransistor versehen,
der zur Ansteuerung der Speicherzellen verwendet wird. In bestimmten
Betriebsbereichen kann jedoch auf einen Auswahltransistor verzichtet
werden.
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Der
Erfindung liegt die Aufgabe zu Grunde, eine nichtflüchtige Speicherzelle
anzugeben, die eine möglichst
hohe Zyklenfestigkeit bei einem möglichst einfachen, in einen
Schaltkreis mit Leistungstransistoren zu integrierenden Aufbau aufweist.
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Diese
Aufgabe wird erfindungsgemäß durch eine
nichtflüchtige
Speicherzelle mit den Merkmalen des Anspruchs 1 gelöst. Bevorzugte
Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
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Demzufolge
ist eine nichtflüchtige
Speicherzelle einer in einem Halbleiterplättchen integrierten Schaltung
vorgesehen. Diese nichtflüchtige
Speicherzelle weist einen Lesebereich zum Auslesen einer Speicherinformation
auf. Weiterhin weist die Speicherzelle einen ersten Programmierbereich
und einen zweiten Programmierbereich auf, wobei vorzugsweise eine
Spannung an den ersten Programmierbereich und an den zweiten Programmierbereich zum
Schreiben und vorteilhafterweise auch zum Löschen der Speicherzelle anlegbar
ist.
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Weiterhin
weist die nichtflüchtige
Speicherzelle eine Gate-Elektrode auf, die schwebend (floating gate)
ausgebildet ist. Die Gate-Elektrode ist hierzu vorzugsweise durch
ein Dielektrikum vollständig umgeben
und durch dieses im Lesemodus isoliert. Die Gate-Elektrode weist
daher keinen Anschluss auf. Die Gate-Elektrode ist von dem Lesebereich
und von dem ersten Programmierbereich und von dem zweiten Programmierbereich
dabei durch einen dielektrischen Isolator isoliert.
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Die
Gate-Elektrode bildet mit dem dielektrischen Isolator und mit dem
Lesebereich eine Transistoranordnung zum Auslesen der Speicherinformation.
Hierzu kann beispielsweise mittels einer Stromquelle ein Strom in
die Transistoranordnung getrieben werden. Je nach Ladung in der
Gate-Elektrode als
Speicherinformation fällt über der
mehr oder minder aufgesteuerten oder sperrenden Transistoranordnung
eine Drain-Source-Spannung
ab, wobei die Drain-Source-Spannung der Speicherinformation zugeordnet
ist.
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Die
Gate-Elektrode bildet mit dem dielektrischen Isolator und mit dem
ersten Programmierbereich einen ersten Kondensator. Weiterhin bildet
die Gate-Elektrode
mit dem dielektrischen Isolator und mit dem zweiten Programmierbereich
einen zweiten Kondensator. Wird eine Schreibspannung oder eine Löschspannung
an den ersten und zweiten Programmierbereich angelegt, bilden der
erste Kondensator und der zweite Kondensator einen kapazitiven Spannungsteiler.
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Die
Gate-Elektrode ist bezogen auf die Oberfläche des Halbleiterplättchens
oberhalb des Lesebereichs und oberhalb des ersten Programmierbereichs und
oberhalb des zweiten Programmierbereichs angeordnet. Hierzu überdeckt
die Gate-Elektrode zumindest einen Teil des Lesebereichs, einen
Teil des ersten Programmierbereichs und einen Teil des zweiten Programmierbereichs.
Zwischen der Gate-Elektrode und dem ersten Programmierbereich, zwischen der
Gate-Elektrode und dem zweiten Programmierbereich und zwischen der
Gate-Elektrode und dem Lesebereich ist dabei der dielektrische Isolator
angeordnet. Vorzugsweise ist dieser Teil des dielektrischen Isolators
zwischen der Gate-Elektrode und dem ersten Programmierbereich, zwischen
der Gate-Elektrode und dem zweiten Programmierbereich und zwischen
der Gate-Elektrode und dem Lesebereich durch ein trocken-thermisches
Oxid aus Siliziumdioxid gebildet.
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Gemäß einer
vorteilhaften Weiterbildung ist vorgesehen, dass der erste Programmierbereich
von dem zweiten Programmierbereich durch den dielektrischen Isolator
isoliert ist. Zu dieser Isolierung ist vorzugsweise zwischen dem
ersten Programmierbereich und dem zweiten Programmierbereich eine Grabenstruktur
vorgesehen, die mit einem Dielektrikum des Isolators verfüllt ist.
Vorteilhafterweise weisen weder der erste Programmierbereich noch
der zweite Programmierbereich einen PN-Übergang
zur Isolation auf.
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Gemäß einer
Ausgestaltung der Erfindung weist der dielektrische Isolator zudem
eine vergrabene Schicht (SOI-Struktur (silicon on insulator) oder SOS-Struktur
(silicon on saphir)) auf, die sowohl unterhalb des ersten Programmierbereichs
als auch unterhalb des zweiten Programmierbereichs ausgebildet ist
und vorteilhafterweise den ersten Programmierbereich und den zweiten
Programmierbereich von einem Substrat elektrisch isoliert. Vorzugsweise ist
vorgesehen, dass die Grabenstruktur an die vergrabene Schicht grenzt.
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Weiterhin
ist bevorzugt vorgesehen, dass der erste Programmierbereich und
der zweite Programmierbereich von dem Lesebereich durch den dielektrischen
Isolator isoliert sind. Auch diese Isolation ist vorteilhafterweise
durch eine Grabenstruktur gebildet die mit Dielektrikum verfüllt ist.
Auch diese Grabenstruktur grenzt vorteilhafterweise an die vergrabene
Schicht. Vorteilhafterweise sind also der erste Programmierbereich
und/oder der zweite Programmierbereich und/oder der Lesebereich
von dem Substrat des Halbleiterplättchens durch eine vergrabene
Schicht (S01) des dielektrischen Isolators isoliert.
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Gemäß einer
bevorzugten Weiterbildung der Erfindung ist vorgesehen, dass der
erste Programmierbereich und der zweite Programmierbereich und der
Lesebereich aus einer einzigen Halbleiterschicht gebildet und durch
eine mit dem dielektrischen Isolator gefüllte Grabenstruktur voneinander
isoliert sind. Vorzugsweise weist diese Halbleiterschicht Silizium oder
Siliziumcarbid auf. Diese einzige Halbleiterschicht ist im ersten
Programmierbereich, im zweiten Programmierbereich und im Lesebereich
vorzugsweise monokristallin ausgebildet.
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Vorteilhafterweise
ist der erste Programmierbereich durch den dielektrischen Isolator
gekapselt, so dass der erste Programmierbereich allseitig an den
dielektrischen Isolator grenzt, mit Ausnahme einer Öffnung für einen
elektrischen Anschluss. Die Öffnung
ist hierzu beispielsweise mit einem metallischen Leiter versehen.
Vorteilhafterweise ist der zweite Programmierbereich durch den dielektrischen Isolator
gekapselt, so dass der zweite Programmierbereich allseitig an den
dielektrischen Isolator grenzt, mit Ausnahme einer Öffnung für einen
elektrischen Anschluss. Die Öffnung
ist hierzu beispielsweise mit einem metallischen Leiter versehen.
Vorteilhafterweise ist der Lesebereich durch den dielektrischen
Isolator gekapselt, so dass der Lesebereich allseitig an den dielektrischen
Isolator grenzt, mit Ausnahme einer Öffnung für einen elektrischen Anschluss.
Die Öffnung
ist hierzu beispielsweise mit einem metallischen Leiter versehen.
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Bevorzugt
sind eine erste Kapazität
des ersten Kondensators und eine zweite Kapazität des zweiten Kondensators
unterschiedlich. Das Verhältnis
der Kapazitäten
ist dabei derart ausgebildet, dass über dem ersten Kondensator
eine (Speicher- oder Lösch-)
Spannung abfällt,
die ein Tunneln von Ladungsträgern
durch den dielektrischen Isolator ermöglichen, um die Speicherinformation
zu verändern.
Wenn der erste Kondensator und der zweite Kondensator als Plattenkondensator
ausgebildet sind, sind die Kapazitäten durch eine Kondensatorfläche als Überlappungsfläche der
Platten eines jeden Kondensators, durch die Dicke des dielektrischen
Isolators zwischen den Platten eines jeden Kondensators und durch
das Material des Dielektrikums bestimmt.
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Vorteilhafterweise
ist vorgesehen, dass eine erste Kondensatorfläche des ersten Kondensators und
eine zweite Kondensatorfläche
des zweiten Kondensators unterschiedliche sind. Vorteilhafterweise weist
alternativ oder in Kombination der dielektrische Isolator eine erste
Dicke zwischen der Gate-Elektrode
und dem ersten Programmierbereich und eine zweite Dicke zwischen
der Gate-Elektrode und dem zweiten Programmierbereich auf, die unterschiedlich sind.
Die erste Dicke ist dabei vorteilhafterweise hinsichtlich einem
Tunneln der Ladungsträger
durch diese Dicke des dielektrischen Isolators angepasst.
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Um
einen Herstellungsprozess weitestgehend zu vereinfachen weist der
dielektrische Isolator zwischen der Gate-Elektrode und dem ersten
Programmierbereich und zwischen der Gate-Elektrode und dem zweiten
Programmierbereich eine (im Rahmen der Fertigungstoleranzen) gleiche
Dicke auf. Dies kann dadurch erzielt werden indem der dielektrische
Isolator zeitgleich in einem Prozessschritt auf dem ersten Programmierbereich
und auf dem zweiten Programmierbereich ausgebildet wird.
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Weiterhin
liegt der Erfindung die Aufgabe zu Grund ein Verfahren zur Herstellung
einer nichtflüchtigen
Speicherzelle anzugeben. Diese Aufgabe wird durch die Merkmale des
Anspruchs 12 gelöst.
Vorteilhafte Weiterbildungen sind Gegenstand von Unteransprüchen.
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Demzufolge
ist ein Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle in einem
Halbleiterplättchen
vorgesehen. Bei diesem Verfahren werden eine Gate-Elektrode, ein
Lesebereich, ein erster Programmierbereich, ein zweiter Programmierbereich
und ein dielektrischer Isolator ausgebildet. Der Lesebereich bildet
mit der Gate-Elektrode und mit dem dielektrischen Isolator eine
Transistoranordnung. Der erste Programmierbereich bildet mit der Gate-Elektrode
und mit dem dielektrischen Isolator einen ersten Kondensator. Der
zweite Programmierbereich bildet mit der Gate-Elektrode und mit
dem dielektrischen Isolator einen zweiten Kondensator. Der dielektrische
Isolator wird dabei derart ausgebildet, dass er die Gate-Elektrode
von dem Lesebereich und von dem ersten Programmierbereich und von
dem zweiten Programmierbereich isoliert.
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Die
Gate-Elektrode wird auf den dielektrischen Isolator sowohl oberhalb
des Lesebereichs als auch oberhalb des ersten Programmierbereichs
als auch oberhalb des zweiten Programmierbereichs als leitende Schicht
aufgebracht. Vorzugsweise wird hierzu ein polykristallines und dotiertes
Halbleitermaterial in einem einzigen Prozessschritt aufgebracht und
in einem späteren
Prozessschritt beispielsweise durch Maskierung und Ätzung strukturiert.
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Gemäß einer
bevorzugten Weiterbildung des Verfahrens wird vor dem Aufbringen
der Gate-Elektrode der dielektrische Isolator durch zeitgleiche
thermische Oxidation von Halbleitermaterial des Lesebereichs, des
ersten Programmierbereichs und des zweiten Programmierbereichs gebildet.
Zur Erzielung unterschiedlicher Oxiddicken auf dem ersten Programmierbereich
und auf dem zweiten Programmierbereich wird beispielsweise nach
der (zeitgleichen) thermischen Oxidation der erste Programmierbereich durch
eine Si3N4-Maskierschicht
abgedeckt und die Oxidation fortgesetzt. Alternativ kann nach der
(zeitgleichen) thermischen Oxidation die thermisch gebildete Oxidschicht
von dem ersten Programmierbereich entfernt werden. In einer nachfolgenden
thermischen Oxidation wird die Oxiddicke oberhalb des zweiten Programmierbereichs
größer als
die Oxiddicke oberhalb des ersten Programmierbereichs ausgebildet.
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In
einer anderen auch kombinierbaren Weiterbildung des Verfahrens wird
der erste Programmierbereich mit der Gate-Elektrode und dem dielektrischen
Isolator als Tunnelfenster ausgebildet. Hierzu wird zumindest ein
Dotierstoff mit einer ersten Dotierstoffkonzentration eines Leitungstyps
im ersten Programmierbereich unabhängig von einer Dotierstoffkonzentration
desselben Leitungstyps im Lesebereich eingebracht. Zum unabhängigen Einbringen kann
beispielsweise eine Maskierung verwendet werden oder ein dotierter
Bereich wird durch Ätzung wieder
entfernt.
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Ein
weiterer Aspekt der Erfindung ist eine Verwendung einer zuvor beschriebenen
nicht-flüchtigen
Speicherzelle in einem integrierten Schaltkreis mit einer Anzahl
von integrierten Leistungstransistoren als intelligenter Leistungsschaltkreis
(smart-power). Vorzugsweise wird eine Anzahl von nicht-flüchtigen
Speicherzellen zusammen mit einer Anzahl von Leistungstransistoren
und anderen Bauelementen hergestellt, wobei in Synergie Einzel-Prozessschritte sowohl
zur Ausbildung der nichtflüchtigen
Speicherzelle als auch zur Ausbildung des Leistungstransistors einstellt
sind.
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Im
Folgenden wird die Erfindung in einem Ausführungsbeispiel anhand von Zeichnungen
mit den 1 und 2 näher erläutert.
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Dabei
zeigen
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1 eine
schematische dreidimensionale Layout-Ansicht einer nichtflüchtigen
Speicherzelle; und
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2 ein
schematisches Schaltsymbol der nichtflüchtigen Speicherzelle.
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1 zeigt
ein Ausführungsbeispiel
der Erfindung in einer schematischen dreidimensionalen Ansicht einer
nichtflüchtigen
Speicherzelle. Ein Lesebereich 30 wird mit einem Body 32,
einem Bodyanschlussgebiet 31, einem Sourcegebiet 33 und
einem Draingebiet 34 mit einem Anschluss BL für eine Bit-Leitung
zum Auslesen einer Speicherinformation gebildet. Eine NMOS-Transistoranordnung
aus dem Source- 33, Drain- 34 und Bodygebiet 32 weist
weiterhin eine schwebende Gate-Elektrode 40 oberhalb eines
Gate-Oxids 533 auf.
Die Gate-Elektrode ist allseitig dielektrisch isoliert und durch
Tunneln von Elektronen durch die Isolation programmier- oder löschbar.
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Zusätzlich zu
dem Teil 43 der Gate-Elektrode 40, der Bestandteil
der Transistoranordnung ist, weist die Gate-Elektrode noch zwei
andere Teile 41 und 42 auf, die oberhalb eines
ersten Programmierbereichs 10 und oberhalb eines zweiten
Programmierbereichs 20 angeordnet sind. Da sämtliche
Programmierbereiche 10, 20 unterhalb der Gate-Elektrode
angeordnet sind, ist ein weiterer Programmierbereich oberhalb der
Gate-Elektrode 40 nicht erforderlich, so dass keine zweite
Polysiliziumschicht oberhalb benötigt
wird (kein Doppelpoly). Lediglich der erste Programmierbereich 10,
der zweite Programmierbereich 20 und der Body- 31,
Source- 33 und Drainbereich 34 weisen metallische
Anschlüsse
PRG, CG, B, S, BL respektive auf. Der erste Programmierbereich 10,
der zweite Programmierbereich 20 und der Lesebereich 30 sind
dabei in einer monokristallinen Halbleiterschicht 100 ausgebildet.
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Zu
Isolierung des ersten Programmierbereichs 10, des zweiten
Programmierbereichs 20 und des Lesebereichs 30 voneinander
und von der Gate-Elektrode 40 ist ein dielektrischer Isolator 50 vorgesehen,
der mehrere Teile 52, 511, 512, 513, 514, 531, 532 und 533 aufweist.
Diese Teile können dabei
in unterschiedlichen Prozessschritten erzeugt werden und auch verschiedene
dielektrische Materialien aufweisen. Durch diese Isolierung 50 der
Programmierbereiche 10 und 20 kann sowohl eine
positive als auch negative Programmier-/Löschspannung angelegt werden,
unabhängig
von einer an ein Substrat angelegten Spannung (in 1 nicht
dargestellt). Die geometrische Fläche der zweiten Programmierbereichs 20 ist
dabei signifikant größer als die
geometrische Fläche
des ersten Programmierbereichs 10, so dass auch der zwischen
Gate-Elektrode 40 und ersten Programmierbereich 10 ausgebildete erste
Plattenkondensator eine kleinere Kapazität aufweist als der zwischen
Gate-Elektrode 40 und zweiten Programmierbereich 20 ausgebildete
zweite Plattenkondensator.
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Das
thermische Oxid des dielektrischen Isolators 532 korrespondierend
zu dem größeren zweiten
Programmierbereich 20 weist den Vorteil auf, dass durch
die Herstellung eine höhere
Qualität
des Oxids 532 erzielt wird. Dies resultiert in einer verbesserten
Ladungshaltung. Gemäß einer
Untersuchung der Anmelderin sind die möglichen Feldstärken bei dem
Oxid 532, das auf monokristallinem Silizium gebildet ist,
etwa doppelt so hoch wie auf polykristallinem Silizium, d.h. man
müsste
die Oxiddicke bei polykristallinem Material verdoppeln, um gleiche
die Ladung erhaltende elektrische Eigenschaften des Oxids 532 zu
erhalten. Dadurch halbiert sich die gegenüber polykristallinem Material
benötigte
Kapazität,
beziehungsweise für
gleiche elektrische Eigenschaften müsste für polykristallines Silizium
die Kapazität
durch eine größere Fläche verdoppelt
werden.
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Das
Ausführungsbeispiel
der 1 hat weiterhin mehrere Vorteile. Das Tunneln
der Elektronen kann über
das Gateoxid erfolgen, das in einem Standard-Gateoxid-Prozessschritt
hergestellt wird. Wobei das Gateoxid zugleich für eine Vielzahl verschiedener
Transistoranordnung, wie CMOS-Transistoren oder
DMOS-Transistoren mit hergestellt werden kann. Der Lesetransistor
ist im Schreib- oder Löschvorgang
keinem Stress durch das Tunneln der Ladungsträger ausgesetzt. Beim Schreibvorgang
fließen
auch bei Temperaturen von 200°C
keine signifikanten Leckströme
innerhalb der Zelle, so dass der benötigte Programmierstrom gering
ist. Daher ist die Zelle insbesondere für einen Hochtemperatureinsatz geeignet.
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Zudem
kann eine vereinfachte Ansteuerung der Zelle der 1 realisiert
werden, wobei ein Ansteuerschaltkreis (nicht dargestellt) eine geringere Chipfläche benötigt. Die
Zelle und deren elektrische Eigenschaften sind von Toleranzen der
Lithographie unabhängig.
Es wird lediglich eine niedrige und symmetrische Schreib-/Löschspannung
benötigt.
Die nichtflüchtige
Speicherzelle degradiert durch Schreib-/Löschvorgänge symmetrisch und weist eine ausreichend
hohe Zyklenfestigkeit auf.
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2 zeigt
ein Schaltsymbol für
die Speicherzelle der 1. Dabei sind die Programmieranschlüsse CG und
PRG ebenso von der schwebenden Gate-Elektrode 40 isoliert, wie
die Anschlüsse
S, B und BL der NMOS-Transistoranordnung
des Lesebereichs 30. Eine Programmierspannung wird zwischen den
Anschlüssen
CG und PRG angelegt, um die Information in die nichtflüchtige Speicherzelle
zu schreiben. Mittels einer Löschspannung
zwischen den Anschlüssen
CG und PRG wird die Information in der nichtflüchtigen Speicherzelle gelöscht. Für das Löschen oder
Schreiben wird die Transistoranordnung hingegen nicht belastet,
indem an die Drain und/oder Source eine mittlere Spannung (bezüglich der
Spannungen an den Anschlüssen
CG und PRG) angelegt wird.
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Anhand
der 1 wird im Folgenden das Herstellungsverfahren
erläutert,
wobei zur leichteren Verständlichkeit
nicht alle notwendigen Prozessschritte, wie Lithographieschritte,
Reinigungsschritte und dergleichen beschrieben werden.
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Zunächst wird
ein so genanntes SOI-Substrat gebildet, indem ein Aufbau aus einem
Substrat (in 1 nicht dargestellt), der monokristallinen
Halbleiterschicht 100 und einer zwischen dem Substrat und der monokristallinen
Halbleiterschicht 100 vergrabenen dielektrischen Schicht 52 erzeugt
wird. Der Dotierstoff des N-leitenden Typs wird für eine Ausbildung
der N-Wanne 12 des ersten Programmierbereichs 10 und
zur Ausbildung der N-Wanne 22 des zweiten Programmierbereichs 20 beispielsweise durch
Diffusion eingebracht. Ebenfalls wird im Lesebereich 30 der
Dotierstoff des P-leitenden Typs eingebracht, der hier den Body 32 der
Transistoranordnung bildet.
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Der
Body 32 und die beiden Wannen 12 und 22 werden
durch das Ätzen
der Grabenstruktur mit mehreren Gräben (deep trench) getrennt.
Die Gräben
werden anschließend
mit einem Grabendielektrikum 511, 512, 513 und 514 verfüllt. Das
Grabendielektrikum 511, 512, 513 und 514 reicht
dabei bis an die vergrabene dielektrische Schicht 52. Die
Grabenstruktur kapselt dabei den ersten Programmierbereich 10,
den zweiten Programmierbereich 20 und den Lesebereich 30 in
lateraler Richtung (box). Diese Halbleiterbereiche 10, 20, 30 sind
daher in lateraler Richtung von den Grabendielektrika 511, 512, 513 und 514 des
dielektrischen Isolators 50 umgeben.
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Nach
der Bildung dieser lateralen Isolierung wird im oberen Teil 11, 21 des
ersten und zweiten Programmierbereichs 10 und 20 ein
weiterer Dotierstoff (beispielsweise durch Implantation) eingebracht,
so dass die dortige Dotierstoffkonzentration NEXT sowohl
den spezifischen Widerstand verringert als auch eine Zyklenfestigkeit
erhöht
wird. Weiterhin kann der P-Bodyanschluss 31 vom
P-Leitungstyp implantiert werden.
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Danach
wird die Oberfläche
der Halbleiterschicht 100 aus Silizium trocken-thermisch oxidiert, so
dass auf dem ersten Programmierbereich 10 und auf dem zweiten
Programmierbereich 20 und auf dem Lesebereich 30 eine
dünne Siliziumdioxidschicht 531, 532, 533 gebildet
wird. Der erste Programmierbereich 10, der zweite Programmierbereich 20 und
der Lesebereich 30 sind hiernach allseitig von einem Dielektrikum
umgeben. Die dünne
Siliziumdioxidschicht weist drei Bereiche 531, 532, 533 respektive oberhalb
des ersten Programmierbereichs 10, oberhalb des zweiten
Programmierbereichs 20 und oberhalb des Lesebereichs 30 auf.
Diese Bereiche 531, 532, 533 können eine
unterschiedliche Dicke aufweisen. In Ausführungsbeispiel der 1 jedoch sind
die Bereiche 531, 532, 533 durch dieselbe
thermische Oxidation erzeugt und weisen eine gleiche Dicke auf.
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Nachfolgend
wird auf der Siliziumdioxidschicht 531, 532, 533 dotiertes
Polysilizium abgeschieden und strukturiert, das die durchgehende Gate-Elektrode 43 mit
einem ersten Teil 41 oberhalb des ersten Programmierbereichs 10,
mit einem zweiten Teil 42 oberhalb des zweiten Programmierbereichs 20 und
mit einem dritten Teil 43 oberhalb des Lesebereichs 30 bildet.
Die Gate-Elektrode 40 wird nachfolgend allseitig durch
ein Dielektrikum isoliert und nicht kontaktiert, so dass eine schwebende Gate-Elektrode
(floating gate) erzeugt wird.
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Weiterhin
werden durch Implantation von einem Dotierstoff des N-Leitungstyps das
Draingebiet 34 und das Sourcegebiet 33 der Transistoranordnung
des Lesebereichs 30 gebildet. Nachfolgend werden der erste
Programmierbereich durch einen metallischen Anschluss PRG in einer
im Dielektrikum geätzten Öffnung angeschlossen.
Zugleich werden der zweite Programmierbereich 20 durch
einen metallischen Anschluss CG, der Body durch einen metallischen
Anschluss B, die Source durch einen metallischen Anschluss S und
die Drain durch einen metallischen Anschluss BL in dafür geätzten Öffnungen anschlossen.
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Die
Erfindung ist dabei nicht auf das Ausführungsbeispiel der 1 beschränkt. So
kann beispielsweise auch in den nicht von Poly abgedeckten Aktivgebieten
des zweiten Programmierbereichs 20 eine N+ Implantation
eingebracht werden, um die Kontaktwiderstände zu minimieren. Zusätzlich oder alternativ
wird diese Fläche
silizidiert. In dem ersten Programmierbereich kann in einem anderen
Ausführungsbeispiel
beidseitig vom Tunnelbereich zwei Dotierstoffe unterschiedlichem
Leitungstyps eingebracht werden. Zum Beispiel kann ein N+ Gebiet
und eine P+ Gebiet durch Implantation ausgebildet werden. Diese
Gebiet ermöglichen,
dass sowohl eine Accumulationsschicht als auch ein Inversionskanal
immer "gleich gut" angeschlossen sind.
Diesem wäre ein
signifikanter Vorteil bei niedrigen Temperaturen bzw. schnellen
Schreibvorgängen
immanent.
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- 10
- erster
Programmierbereich
- 11
- oberer
Teil des ersten Programmierbereichs mit einer N-Dotierstoffkonzentration (NEXT)
- 12
- unterer
Teil des ersten Programmierbereichs mit einer N-Dotierstoffkonzentration (NWELL)
- 20
- erster
Programmierbereich
- 21
- oberer
Teil des zweiten Programmierbereichs mit einer N-Dotierstoffkonzentration (NEXT)
- 22
- unterer
Teil des zweiten Programmierbereichs mit einer N-Dotierstoffkonzentration (NWELL)
- 30
- Lesebereich
- 31
- Body-Anschlussschicht
- 32
- Body
mit einer P-Dotierstoffkonzentration (PWELL)
- 33
- Sourcegebiet
- 34
- Draingebiet
- 40
- schwebende
Gate-Elektrode, floating Gate
- 41
- Teil
der Gate-Elektrode über dem
ersten Programmierbereich
- 42
- Teil
der Gate-Elektrode über dem
zweiten Progammierbereich
- 43
- Teil
der Gate-Elektrode über dem
Lesebereich
- 50
- dielektrischer
Isolator
- 511,
512, 513, 514
- mit
Dielektrikum gefüllte
Grabenstruktur des Isolators
- 52
- vergrabene
Schicht des dielektrischen Isolators (SOI, SOS)
- 531,
532, 533
- thermisches
Oxid des dielektrischen Isolators
- 100
- Halbleiterschicht,
monokristalline Siliziumschicht, monokristalline Siliziumcarbidschicht
- PRG
- Anschluss
des ersten Programmierbereichs
- CG
- Anschluss
des zweiten Programmierbereichs
- BL
- Drainanschluss
des Lesebereichs
- S
- Sourceanschluss
des Lesebereichs
- B
- Bodyanschluss
des Lesebereichs