DE102006019925B4 - Chipmodul, Chipkarte und Verfahren zum Herstellen dieser - Google Patents

Chipmodul, Chipkarte und Verfahren zum Herstellen dieser Download PDF

Info

Publication number
DE102006019925B4
DE102006019925B4 DE102006019925A DE102006019925A DE102006019925B4 DE 102006019925 B4 DE102006019925 B4 DE 102006019925B4 DE 102006019925 A DE102006019925 A DE 102006019925A DE 102006019925 A DE102006019925 A DE 102006019925A DE 102006019925 B4 DE102006019925 B4 DE 102006019925B4
Authority
DE
Germany
Prior art keywords
chip
contact
substrate
passage
wire bond
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102006019925A
Other languages
English (en)
Other versions
DE102006019925A1 (de
Inventor
Michael Walser
Bernhard Drummer
Wolfgang Schindler
Kristof Bothe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102006019925A priority Critical patent/DE102006019925B4/de
Priority to JP2006342574A priority patent/JP2007188489A/ja
Priority to US11/614,847 priority patent/US20070170564A1/en
Priority to JP2007119711A priority patent/JP4842201B2/ja
Publication of DE102006019925A1 publication Critical patent/DE102006019925A1/de
Application granted granted Critical
Publication of DE102006019925B4 publication Critical patent/DE102006019925B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

Chipmodul mit
– einem Substrat (1), das eine Chip-Oberseite (2) und eine der Chip-Oberseite (2) gegenüberliegende Kontakt-Oberseite (3) aufweist,
– einem Chip (8), der auf der Chip-Oberseite (2) des Substrats (1) befestigt ist,
– Kontaktfelder (4), die auf der Kontakt-Oberseite (3) des Substrats (1) ausgebildet sind,
– Zwischenkontaktelemente (13), die auf der Chip-Oberseite (2) des Substrats (1) ausgebildet sind,
– Durchgänge (6), die im Substrat (1) ausgebildet sind, und
– zumindest eine Drahtbondverbindung (11, 11'), die zweiteilig ausgebildet ist und wobei der erste Teil (11') an dem Kontaktfeld (4) innerhalb des zumindest einen Durchgangs (6) ansetzt und zu einem Zwischenkontaktelement (13) führt und der zweite Teil von dem Zwischenkontaktelement (13) zu einem Anschlusskontakt (9) auf dem Chip (8) führt.

Description

  • Die Erfindung betrifft ein Chipmodul mit auf einem Substrat aufgebrachten Kontaktfeldern und eine Chipkarte mit Kontaktfeldern, die einen Chip aufweisen, dessen Anschlusskontakte mit den Kontaktfeldern elektrisch leitend verbunden sind.
  • Chipkarten haben einen breiten Verwendungsbereich, beispielsweise zur Datenspeicherung, als Zugangskontrolle oder im Zahlungsverkehr.
  • Ein Datentransfer zwischen der Chipkarte und einem Lesegerät kann kontaktbasiert erfolgen, indem auf einer Oberseite der Chipkarte zugängliche Kontaktfelder von Kontakten des Lesegeräts berührt werden. Alternativ kann der Datentransfer kontaktlos über ein elektromagnetisches Feld erfolgen. Zu diesem Zweck umfasst die Kontaktkarte üblicherweise eine Spule. Es gibt auch Karten, so genannte Dual-Interface-Karten, die sowohl über eine kontaktbasierte als auch über eine kontaktlose Schnittstelle verfügen.
  • Zur Herstellung einer Chipkarte wird ein Chipkartenmodul in eine Kavität eines Chipkartenkörpers eingebracht und beispielsweise durch Kleben mit diesem verbunden.
  • Das Chipkartenmodul umfasst üblicherweise auf einem Substrat angeordnete Kontaktfelder, deren Vorderseiten nach der Montage des Chipkartenmoduls noch zugänglich sind, und einen Chip, der auf einer den Kontaktfeldern gegenüber liegenden Seite des Substrats montiert ist. In dem Substrat sind Ausnehmungen, auch als Bond-Löcher bezeichnet, vorgesehen, sodass An schlusskontakte des Chips über Bond-Drähte mit Rückseiten der Kontaktfelder in den Ausnehmungen kontaktiert werden können.
  • Bei Chipmodulen für Dual-Interface-Karten können auf der den Kontaktfeldern gegenüberliegenden Seite des Substrats noch Leiterstrukturen aufgebracht sein, um eine, üblicherweise im Karteninneren angeordneten, Spule zu kontaktieren, und diese über die Leiterstrukturen und Bond-Drähte mit den Anschlusskontakten des Chips zu verbinden.
  • Zum Schutz des Chips und insbesondere der empfindlichen Bond-Drähte sind der Chip und die Bond-Drähte häufig verkapselt. Dabei tritt eine schlechtere Haftung neben den Leiterstrukturen auch in den Bond-Löchern an den Rückseiten der Kontaktfelder auf.
  • Konstruktionsbedingt treten vor allem in den Bond-Löchern Delaminationen zwischen dem Verkapselungsmaterial und der Rückseite der Kontaktfelder auf. Die Delaminationen rühren von mechanischem und/oder thermischem Stress her, der auf das Chipkartenmodul während der Weiterverarbeitung oder später im täglichen Gebrauch einwirkt. Ursache ist eine schwache Adhäsion vieler Verkapselungsmaterialen. Auch im konstruktiven Aufbau des Substrats kann eine Ursache liegen. Die Delaminationen können zu Bond-Drahtabrissen und elektrischen Ausfällen führen.
  • Auch bei der Verwendung fest auf dem Substrat haftender Verkapselungsmaterialien treten Probleme auf. Da die Bond-Drähte fest in der Verkapselung verankert sind, jedoch in den Bond-Löchern mit den Kontaktfeldern verbunden sind, kann es bei einer dreidimensionalen Relativbewegung zwischen dem Substrat und den Kontaktfeldern, beispielsweise bedingt durch thermi sche oder mechanische Belastung, zu Delaminationen des Verkapselungsmaterials in den Bond-Löchern und Abrissen der in dem Verkapselungsmaterial verankerten Bond-Drähte kommen. Diese Relativbewegungen treten beispielsweise bei auf dem Substrat aufgeklebten Kontaktfeldern auf. Die Delaminationen rühren von der geringeren Adhäsion des Verkapselungsmaterials auf der Rückseite der Kontaktfelder und der Leiterstrukturen her. Sie treten insbesondere bei Gold umfassenden Ausbildungen der Kontaktfelder auf.
  • Aus dem Dokument EP 1 513 032 A1 ist eine Uhr bekannt, bei der ein Chip, eine Spule und ein Zwischenkontaktelement auf einem Substrat angeordnet sind. Die Spule ist mittels Drahtbondverbindung über das Zwischenkontaktelement mit dem Chip verbunden.
  • Aus dem Dokument DE 101 51 941 A1 ist ein Chipmodul für eine Chipkarte bekannt, das ein Substrat mit Kontaktflächen auf einander abgewandten Seiten, einen Chip und mittels Drahtbondverbindung mit dem Chip leitende verbundene Kontaktblöcke aufweist, wobei die Kontaktblöcke mittels Flip-Chip-Technik mit den Kontaktflächen leitend verbunden sind.
  • Aus dem Dokument DE 199 29 610 C1 ist ein Chipmodul für eine Chipkarte mit einem Substrat und einem darauf angeordneten Chip bekannt, bei dem eine Drahtbondverbindung von der Oberseite des Chips durch Durchgänge im Substrat hindurch zu einem Kontaktfeld auf der dem Chip abgewandten Seite des Substrats geführt ist.
  • Eine Aufgabe der Erfindung ist es, ein Chipmodul für eine Chipkarte anzugeben, bei dem ein unerwünschtes Anliegen einer Drahtbondverbindung an einer Kante eines Durchganges zum Verbinden eines Anschlusskontaktes des Chips mit einem Kontaktfeld durch den Durchgang hindurch, vermieden wird. Ferner ist es Aufgabe der Erfindung, die Chipkarte und ein Verfahren zur Herstellung dieser anzugeben. Das Modul bzw. die Karte ist robuster gegen mechanischen und thermischen Stress.
  • Die Aufgabe wird durch die Maßnahme der unabhängigen Patentansprüche gelöst.
  • Weitere vorteilhafte Ausgestaltungen ergeben sich aus den abhängigen Patentansprüchen.
  • Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen erklärt.
  • Es zeigen:
  • 1 ein Chipkartenmodul, das in Wire-Bonding-Technik kontaktiert ist,
  • 2 ein zweites Ausführungsbeispiel eines Chipkartenmoduls,
  • 3 das Layout eines Chipkartenmoduls anhand einer Aufsicht und
  • 4 eine Chipkarte in schematischer Ausschnittsdarstellung
  • 1 zeigt ein Chipmodul umfassend ein Substrat 1 mit einer Chip-Oberseite 2 und einer Kontakt-Oberseite 3. Vorzugsweise ist das Substrat 1 aus glasfaserverstärktem Epoxydharz ausgebildet. Das Substrat 1 ist sowohl auf der Chip-Oberseite 2 als auch auf der Kontakt-Oberseite 3 strukturiert metallisiert. Die strukturierte Metallisierung auf der Kontakt-Oberseite 3 des Substrats 1 bildet Kontaktfelder 4 aus. Diese Kontaktfelder 4 können beispielsweise dergestalt ausgebildet sein, dass sie die Anforderungen des ISO-Standards für Chipkarten zumindest hinsichtlich ihrer Dimensionierung erfüllen.
  • Die Kontaktflächen 4 sind beispielsweise als eine einseitig mit Klebstoff beschichte Kupfer-Folie auf das Substrat auflaminiert. Der Klebstoff wird als Film entweder auf die Kupfer-Folie und/oder das Substrat aufgebracht. Eine typische Dicke der Kupferfolie ist im Bereich von 30 bis 40 μm, vorzugsweise ungefähr 35 μm. Im Anschluss wird die Folie fotolithografisch strukturiert und eine Nickel und/oder Gold umfassende Schicht darauf galvanisiert.
  • Die Metallisierung, die die Leiterstrukturen 5 auf der Chip-Oberseite 2 des Substrats 1 ausbildet, kann kleberlos auf das Substrat 1 aufgebracht sein.
  • Die Leiterstrukturen 5 auf der Chip-Oberseite 2 des Substrats 1 und die Kontaktfelder 4 sind über Durchgänge 6 im Substrat 1 mittels Drahtbondverbindungen 11' miteinander leitend verbunden.
  • Ferner umfasst das Chipkartenmodul einen Chip 8, der mittels eines Klebers 12 auf die Chip-Oberseite 2 des Substrats 1 aufgebracht ist. Auf einer vom Substrat 1 abgewandten Seite des Chips 8 angeordnete Anschlusskontakte 9 sind über Bond-Drähte 11 im Drahtbondverfahren mit den Leiterstrukturen 5 verbunden. Vorzugsweise sind die Drahtbondverbindungen als Golddrähte ausgebildet.
  • Die Bondverbindung erfolgt in der Form, dass mit dem Bondgerät an einer Zwischenkontaktstelle 13 begonnen wird. Hierbei wird ein so genannter ”nail head” auf der Zwischenkontaktstelle 13 aufgesetzt, wozu der Beginn des Bonddrahtes angeschmolzen wird. Sodann wird aus diesem ”nail head” heraus der Bonddraht in den Durchgang 6, der in dem Substrat 1 ausgebildet ist, hineingeführt und auf der Rückseite des Kontaktfeldes 4 mittels eines so genannten ”wedge Kontakt” das zweite Ende des Bonddrahtes befestigt.
  • Von der Zwischenkontaktstelle 13 wird eine ähnliche Drahtbondverbindung zu einem Anschlusskontakt 9 hergestellt, der auf dem Chip 8 ausgebildet ist. In 1 sind sowohl auf dem Anschlusskontakt 9 als auch der Zwischenkontaktstelle 13 ”nail heads” dargestellt. Es könnte jedoch auf einer Seite auch ein ”wedge Kontakt” ausgebildet sein. Dies hängt immer von den tatsächlichen Platzverhältnissen ab. Das heißt, eine Drahtbondverbindung 11 beginnt immer aus einem ”nail head” heraus und endet mit einem ”wedge Kontakt”. Ist an der Stelle des ”wedge Kontaktes” eine Überhöhung notwendig, wird an dieser Stelle zuvor ein ”nail head” ausgebildet, wie dies auf den Anschlußkontakten 9 auf dem Chip 8 in den 1 und 2 zu sehen ist.
  • Diese Art der Kontaktierung des Bond-Drahtes wird als so genannte Wedge-On-Bump-Kontaktierung, kurz WOB bezeichnet. Diese Kontaktierung haftet sehr gut und ist insbesondere deshalb zur Kontaktierung eines als Golddraht ausgestalteten Bond-Drahts auf der Leiterstruktur 5 geeignet.
  • Zum Schutz des Chips 8 und der Drahtbondverbindung 11 werden diese durch ein Verkapselungsmaterial verkapselt. Ein mögliches Verkapselungsverfahren ist das so genannte ”Molden”, bei dem eine Moldmasse, den Chip 8 bedeckend, auf die Substratoberseite 2 derart aufgebracht wird, dass sie den Chip 8 und die Drahtbondverbindung 11 abdeckt und die Durchgänge 6 ausfüllt. Die Moldmasse härtet nach dem Aufbringen aus. Die Moldmasse umfasst beispielsweise Epoxydharze und ist duroplastisch.
  • Damit die flächige Ausdehnung der von dem Verkapselungsmaterial berührten Leiterstrukturen 5 im Verhältnis zur Ausdehnung des von der Verkapselung bedeckten Bereichs in der Ebene der Chip-Oberseite 2 möglichst gering ist, ist die Öffnungsweite der Durchgänge 6 möglichst gering. Vorteilhafterweise ist die Öffnung geringer oder gleich 0,8 mm, in einer besonders vorteilhaften Ausgestaltung geringer oder gleich 0,5 mm. Weitere Verbesserungen ergeben sich, wenn die Öffnungsweite kleiner gleich 0,4 mm oder kleiner gleich 0,3 mm gewählt wird, wobei eine Öffnungsweite von 0,4 mm als besonders geeignet erscheint.
  • Die Verkapselung 10 ist in einer vorteilhaften Ausgestaltung derart flächig ausgedehnt, sodass sich die Durchkontaktierun gen im von der Verkapslung überdeckten Bereich befinden beziehungsweise im vom Rand 7 umschlossenen Bereich. Dadurch werden die Durchgänge 6 gegen Umwelteinflüsse, beispielsweise Feuchte und Gase, geschützt.
  • Besonders bruchmechanisch robuste Chipkartenmodule erhält man, wenn die Verkapselung in der so genannten Transferholding-Technologie ausgeführt wird.
  • Alternativ können die Kontaktfelder auch derart ausgestaltet sein, dass die Metallisierung zur Ausbildung der Kontaktfelder 4 kleberlos auf die Kontaktoberseite 3 des Substrats 1 auflaminiert wird. Bei dieser Ausbildung sind die Durchkontaktierungen 6 üblicherweise sichtbar, was auch als ”visible vias” bezeichnet wird. Der Vorteil dieser Ausgestaltung sind niedrigere Kosten.
  • Durch das Aufbringen des Chips 8 direkt auf das Substrat 1 ergibt sich eine dicke Pufferzone zwischen der Unterseite des Substrats mit den Kontaktfeldern 4 und dem Chip 8, die mögliche mechanische Belastungen, die auf die Kontaktfelder 4 wirken, absorbiert. Alternative Ausgestaltungen, die einen Chiphalter umfassen, sind auch möglich.
  • 2 zeigt ein weiteres Ausführungsbeispiel, das im Wesentlichen dem in 1 dargestellten Ausführungsbeispiel entspricht. Gleiche Bezugszeichen bezeichnen dabei gleiche Gegenstände. Im Unterschied zu 1 ist in dem in 2 dargestellten Ausführungsbeispiel zu sehen, dass auf der linken Seite die Metallisierung 13, über den Rand der Verkapselung 10 hinaus verlängert ist. Diese Verlängerung, die mit dem Bezugszeichen 16 bezeichnet ist, soll als Spulenanschlusskontakt dienen. Wenn das Chipmodul als eine Chipkarte mit Dual-Interface vorgesehen ist, benötigt man neben den dem ISO-Standard folgenden Kontakten 4 auch Anschlüsse für eine in der Regel innerhalb des Kartenkörpers angeordnete Spule.
  • Darüber hinaus ist in 2 zu sehen, dass die die Leiterstruktur 5 bildende Metallisierung, die zum einen als Zwischenkontaktelemente zum anderen als Spulenanschlusskontakt 16 dienen, gegebenenfalls aber auch für eine Umverdrahtung auf der Chip-Oberseite 2 des Substrates dienen kann, mit der Metallisierung der Kontaktfelder 4, die auf der Kontaktoberseite des Substrates 1 ausgebildet ist, über eine Metalliseirung an den Seitenrändern der Durchgänge 6 verbunden ist. Auf die genaue Ausgestaltung wird weiter unten genauer eingegangen.
  • Auf diese Weise besteht eine Durchkontaktierung in dem Durchgang 6 nämlich zum einen durch die Bondverbindung 11 und zum anderen durch die in dem Durchgang 6 ausgebildete Metallisierung. Diese Maßnahme hat den großen Vorteil, sollte, durch welchen Grund auch immer, eine der beiden elektrischen Verbindungen aufbrechen, besteht Redundanz und die elektrische Verbindung besteht somit weiter. Die Bondverbindungen in 2 entsprechen dabei denen in 1.
  • 3 zeigt eine Aufsicht auf ein Chipmodul mit einem Außenrand 15, bei dem der Chip 8 in Wire-Bonding-Technik montiert ist. Auf der Chip-Oberseite 2 des Substrats 1 sind Leiterstrukturen 5 aufgebracht, die als Metallisierung ausgebildet ist.
  • Ferner umfasst das Chipkartenmodul Leiterstrukturen, die als Spulenanschlusskontakte 16 zur Kontaktierung einer Spule ausgebildet sind. Auch diese Leiterstrukturen umfassen An schlussbereiche 19, die über Bond-Drähte 11 mit den Anschlusskontakten 9 des Chips 8 verbunden sind.
  • Die flächige Ausdehnung der Leiterstrukturen 5 auf dem Substrat 1, die durch das Verkapselungsmaterial bedeckt werden, ist gering bezogen auf die Fläche, die durch die Verkapselung 10 bedeckt wird. Zur Veranschaulichung der räumlichen Ausdehnung der Verkapselung 10 ist eine Verkapselungskontur 17 des Verkapselungsrandes 7, der die Substratoberfläche oder die Leiterstrukturen 5 berührt, auf die Chip-Oberseite 2 des Substrats projiziert. Die auf der Oberseite 2 des Substrats 1 aufgebrachten Leiterstrukturen nehmen nur einen kleinen Teil des Bereichs innerhalb der Verkapselungskontur 17 ein.
  • Eine Chipkontur 21 des Bereichs der Chip-Oberseite 2, auf dem der Chip 8 montiert ist, ist ebenfalls dargestellt. Die Chipkontur ist die Projektion des Randes eines Mittels, der die Substratoberfläche oder die Leiterstrukturen 5 berührt, zur Montage des Chips 8. Dieses kann beispielsweise der Klebstoff 12 sein.
  • Auf dem Großteil des schraffierten Bereichs 20, indem das Verkapselungsmaterial die Substratoberseite 1 oder die Leiterstrukturen 5 berührt, sind keine Leiterstrukturen 5 angeordnet. Die Adhäsion des Verkapselungsmaterials auf dem Chip 8 ist üblicherweise besser als auf den Leiterstrukturen 5. Somit ist eine sehr gute Haftung des Verkapselungsmaterials auf dem Substrat 2, sowie auf der Chipoberfläche, gewährleistet. Je geringer die verhältnismäßige flächige Ausdehnung der Leiterstrukturen 5 innerhalb des von der Verkapselungskontur 17 umschlossenen Bereichs ist, desto besser ist die Haftung der Verkapselung 10.
  • Eine zuverlässige Haftung der Verkapselung, die die Gefahr von Delaminationen und Drahtabrissen deutlich verringert, ist gewährleistet, wenn die flächige Ausdehnung der Leiterstrukturen 5 auf der Oberseite 2, zwischen der Verkapselungskontur 17 und der Chipkontur 21 ein Fünftel des von der Verkapselungskontur 17 umschlossenen Bereichs oder weniger einnimmt.
  • Es sei bemerkt, dass die Leiterstrukturen 5 neben den metallisierten Bereichen auf der Substratoberfläche 2 auch die Aussparungen, insbesondere Durchgänge 6, aber auch gegebenenfalls vorhandene Bond-Löcher umfassen. Vorteilhafterweise verbessert sich die Haftung, wenn Leiterstrukturen nur maximal 15% der flächigen Ausdehnung des von der Verkapselungskontur 17 umschlossenen Bereichs, weitere Verbesserungen treten auf, wenn der die Leiterstrukturen nur maximal 10% der flächigen Ausdehnung des von der Verkapselungskontur 17 umschlossenen Bereichs einnehmen. Darüber hinaus ist noch eine Verbesserung möglich, wenn die Leiterstrukturen lediglich maximal 5% der flächigen Ausdehnung umfassen.
  • Solch eine Optimierung der flächigen Ausdehnung der Leiterstrukturen lässt sich durch eine weitere Verringerung der Durchmesser der Durchkontaktierungen und der flächigen Ausdehnung der Leiterstrukturen, insbesondere derer, die als Zuführung zu den Spulenkontaktbereichen 16 dienen, erreichen.
  • Es bemerkt, dass bei Wire-Bonding-Kontaktierung die Leiterstrukturen 5 im Wesentlichen im Bereich zwischen der Verkapselungskontur 17 und der Chipkontur 21 angeordnet sind. Innerhalb der Chipkontur 21 sind üblicherweise keine Leiterstrukturen vorgesehen.
  • Wie in der in 3 dargestellten Draufsicht auf das dargestellte Ausführungsbeispiel eines Chipmoduls zu sehen ist, sind Drahtbondverbindungen 11 von Anschlusskontakten 9 auf dem Chip 8 zu den als Metallisierung 13 ausgebildeten Leiterstrukturen 5 vorgesehen und weitere Bondverbindungen 11', die wiederum von dem als Metallisierungen ausgebildeten Zwischenkontaktelements 5 in die Durchgänge 6 geführt sind.
  • In 4 ist in einem Ausschnitt das in 2 dargestellte Ausführungsbeispiel in der Umgebung eines Durchganges 6 dargestellt. In dem hier dargestellten Ausführungsbeispiel ist die Metallisierung 13 auf der Chip-Oberseite 3 und die Metallisierung 4 auf der Kontakt-Oberseite 3 des Substrates 1 dreilagig ausgebildet. Die Reihenfolge erfolgt in der Form, dass direkt auf dem Substrat 1 zunächst eine Kupferschicht (Cu-Schicht) 7a ausgebildet ist, auf diese galvanisch eine Nickel-Schicht (Ni-Schicht) 7b und darauf wiederum ebenfalls galvanisch eine Gold-Schicht (Au-Schicht) 7c ausgebildet ist. Dabei ist zu beachten, dass auch die Cu-Schicht 7a an den Innenwänden des Durchgangs 6 ausgebildet ist und somit eine elektrische Verbindung zwischen dem Kontaktfeld 4 und der Leiterstruktur 5 beziehungsweise dem Zwischenkontaktelement 13 bildet.
  • Die Nickel-Schicht 7b und die Gold-Schicht 7c sind galvanisch aufgebracht und sind somit ebenfalls an der Innenwand des Durchgangs 6 auf der Kupfer-Schicht 7a aufgetragen. Der „wedge-Kontakt” für die Drahtbondverbindung 11' im Durchgang 6 wird dabei in dem Boden des Durchgangs 6 auf der Gold-Schicht 7c aufsetzt.
  • Die Drahtbondverbindung 11, die vom Zwischenkontaktelement 13 zu dem in dieser Vergrößerung nicht mehr dargestellten Chip 8 führt, beginnt mit einem ”nail head” 14, der auf der Gold-Schicht 7c beginnt.
  • Während 4 das Ausführungsbeispiel gemäß 2 darstellt ist die genaue Ausgestaltung gemäß 1 leicht vorstellbar, indem die Metallisierung in den Wänden des Durchgangs 6 weggelassen ist. Ansonsten entspricht im Detail die Metallisierung 13 im Ausführungsbeispiel 1 auch dem in 4 dargestellten dreischichtigen Aufbau.
  • In 5 schließlich ist rein schematisch der sich daraus ergebende Aufbau einer Chipkarte beim Einsatz eines der zuvor beschriebenen Chipmodule dargestellt. Es ist ein ausschnittsweise dargestellter Kartenkörper 15 vorgesehen, der eine Kavität aufweist. In diese Kavität ist das Chipmodul mit dem Substrat beziehungsweise Träger 1 eingesetzt. Es sind dabei die Kontaktflächen 4 und die Durchgänge 6 dargestellt. Gegenüber den Kontaktflächen 4 ist der Chip 8 auf den Träger 1 angeordnet, wobei die Bondverbindungen 11 zunächst in dieser Darstellung zu nicht erkennbaren Zwischenkontakten geführt sind und von diesen Zwischenkontakten Bondverbindungen 11' durch die Durchgänge 6 die Kontaktflächen 4 mit den Zwischenkontaktelementen verbinden. Die Kontaktflächen 4 schließen mit der Oberfläche des Kartenkörpers 15 ab.
  • Es sei darauf hingewiesen, dass die in den 1 bis 5 dargestellten Ausführungsbeispiele untereinander kombinierbar sind.
  • 6A zeigt eine besondere Ausgestaltung eines Chipmoduls. Bei diesem ist der dargestellte Anschlusskontakt 9 ausreichend nah am Rand des Chips 8 angeordnet, so dass direkt von der Rückseite des Kontaktfeldes 4 innerhalb des Durchganges 6 auf den Anschlusskontakt 9 eine Drahtbondverbindung 11 aufgesetzt werden konnte. Die Drahtbondverbindung 11 endet mit einem „wedge-Kontakt” auf dem Boden des Durchgangs 6, wobei es vorteilhaft sein kann, wenn auf der auflaminierten Kupfer-Schicht 7a des Kontaktfeldes 4 innerhalb des Durchgangs 6 noch eine Nickel-Schicht und eine Gold-Schicht aufgebracht sind, die in dieser Darstellung nicht dargestellt sind.
  • Gemäß 6B ist eine Klebstoffschicht 14 dargestellt, die die Laminierung zwischen der Kupfer-Schicht 7a und dem Substrat 1 zusammenhält. An der Schnittstelle zwischen der Kupfer-Schicht 7a und dem Durchgang 6 bildet sich eine Kehlnaht, aus der durch das Laminieren Klebstoff in den Durchgang 6 austritt. Dieser ausgetretenen Klebstoff ist in der Ausgestaltung gemäß 6B mit einer Kupfer-Schicht 22 bedeckt. Diese den ausgetretenen Klebstoff abdeckende Kupfer-Schicht hat für den Zusammenhalt der Kontaktfelder 4 mit dem Substrat 1 verstärkende Wirkung. Wie in 6B zu sehen ist, ist auf der Kupfer-Schicht 7a zusätzlich auch eine Nickel-Schicht 7b und eine Gold-Schicht 7c aufgetragen.
  • In der Ausgestaltung gemäß 6C ist der Innenraum, der durch den Durchgang 6 und die Kupfer-Schicht 7a des Kontaktfeldes 4 gebildet ist, vollständig metallisiert. Dabei wird in dem dargestellten Ausführungsbeispiel die gleiche Schichtenfolge 23 des Kontaktfeld 4 aufgebracht. Dies bedeutet, dass zunächst eine Kupfer-Schicht 7a, danach eine Nickel-Schicht 7b und schließlich eine Gold-Schicht 7c aufgetragen wird. Am Boden ist die Kupfer-Schicht 7a auf der Kupfer-Schicht 7a des Kontaktfeldes 4 angeordnet.
  • Der ”wedge-Kontakt” der Bondverbindung 11 ist auf der Gold-Schicht 7c innerhalb des Durchganges 6 aufgesetzt. Das Metal lisieren des Durchgangs 6 gemäß 6C oder zumindest das Abdecken der Kehlnaht gemäß 6B hat den Vorteil, dass verhindert wird, dass bei einem späteren Mold-Vorgang Mold-Nasse in die Kehlnaht eindringt und die Laminierung der Kontaktfläche 4 mit der Kontakt-Oberfläche 3 beschädigt.
  • Obwohl in 6A und 6C der die Laminierung zusammenhaltende Kleber 14 nicht dargestellt ist, ist es selbstverständlich, dass in beiden Ausgestaltungen auch ein solcher Kleber verwendet werden kann.
  • Zusätzlich ist hiermit darauf hingewiesen, dass auch das unter Bezug auf die 6A–6C beschriebenen Ausgestaltungen des Chipmoduls in einen Kartenkörper wie unter Bezug auf 5 beschrieben eingesetzt werden kann.
    • 1
    Substrat
    2
    Chip-Oberseite
    3
    Kontaktoberseite
    4
    Kontaktfelder, Metallisierung
    5
    Leiterstrukturen
    6
    Durchgang
    7
    Verkapselungsrand
    8
    Chip
    9
    Anschlusskontakt
    10
    Verkapselung
    11
    Drahtbondverbindung
    11'
    Drahtbondverbindung
    12
    Kleber
    13
    Zwischenkontaktelement, Metallisierung
    14
    Kleber
    15
    Außenrand
    16
    Spulenanschlusskontakte
    17
    Verkapselungskontur
    18
    Kontaktbereich
    19
    Kontaktbereich
    20
    Bereich
    21
    Chipkontur
    22
    Kupfer-Schicht
    23
    Schichtenfolge

Claims (14)

  1. Chipmodul mit – einem Substrat (1), das eine Chip-Oberseite (2) und eine der Chip-Oberseite (2) gegenüberliegende Kontakt-Oberseite (3) aufweist, – einem Chip (8), der auf der Chip-Oberseite (2) des Substrats (1) befestigt ist, – Kontaktfelder (4), die auf der Kontakt-Oberseite (3) des Substrats (1) ausgebildet sind, – Zwischenkontaktelemente (13), die auf der Chip-Oberseite (2) des Substrats (1) ausgebildet sind, – Durchgänge (6), die im Substrat (1) ausgebildet sind, und – zumindest eine Drahtbondverbindung (11, 11'), die zweiteilig ausgebildet ist und wobei der erste Teil (11') an dem Kontaktfeld (4) innerhalb des zumindest einen Durchgangs (6) ansetzt und zu einem Zwischenkontaktelement (13) führt und der zweite Teil von dem Zwischenkontaktelement (13) zu einem Anschlusskontakt (9) auf dem Chip (8) führt.
  2. Chipmodul nach Anspruch 1, bei dem das Zwischenkontaktelement (13) und das Kontaktfeld (4) als metallische Schicht ausgebildet sind.
  3. Chipmodul nach Anspruch 2, bei dem die metallische Schicht aus drei unterschiedlichen Schichtlagen zusammengesetzt ist.
  4. Chipmodul nach Anspruch 2, wobei die das Zwischenkontaktelement (13) bildende metallische Schicht und die das Kontaktfeld (4) bildende metallische Schicht durch eine an Wänden des Durchgangs (6) ausgebildete metallische Schicht verbunden sind.
  5. Chipmodul, nach einem der Ansprüche 1 bis 4, wobei die Durchgänge (6) eine Öffnungsweite aufweisen, die ≤ 0,8 mm ist, vorzugsweise zwischen 0,5 mm und 0,3 mm liegt.
  6. Chipmodul nach einem der Ansprüche 1 bis 4, wobei die Durchgänge (6) eine Öffnungsweite aufweisen, die etwa 0,4 mm beträgt.
  7. Chipmodul mit – einem Substrat (1), das eine Chip-Oberseite (2) und eine der Chip-Oberseite (2) gegenüberliegende Kontakt-Oberseite (3) aufweist, – einem Chip (8), der auf der Chip-Oberseite (2) des Substrats (1) befestigt ist, – Kontaktfelder (4), die auf der Kontakt-Oberseite (3) des Substrats (1) ausgebildet sind, – zumindest einem Durchgang (6), der im Substrat (1) ausgebildet ist, und – zumindest einer Drahtbondverbindung (11), die an dem Kontaktfeld (4) innerhalb des zumindest einen Durchgangs (6) ansetzt und zu einem Anschlusskontakt (9) auf dem Chip (8) geführt ist, wobei Berührungsflächen des Durchgangs (6) mit einem Kontaktfeld (4) eine Kehlnaht bilden, die von zumindest einer Kupfer-Schicht (7a) zumindest teilweise abgedeckt ist, wobei der Durchgang eine Öffnungsweite von ≤ 0,8 mm aufweist.
  8. Chipmodul mit – einem Substrat (1), das eine Chip-Oberseite (2) und eine der Chip-Oberseite (2) gegenüberliegende Kontakt-Oberseite (3) aufweist, – einem Chip (8), der auf der Chip-Oberseite (2) des Substrats (1) befestigt ist, – Kontaktfelder (4), die auf der Kontakt-Oberseite (3) des Substrats (1) ausgebildet sind, – zumindest einem Durchgang (6), der im Substrat (1) ausgebildet ist, und – zumindest einer Drahtbondverbindung (11), die an dem Kontaktfeld (4) innerhalb des zumindest einen Durchgangs (6) ansetzt und zu einem Anschlusskontakt (9) auf dem Chip (8) geführt ist, wobei der Durchgang eine Öffnungsweite von ≤ 0,8 mm aufweist und von dem Durchgang (6) und dem diesen Durchgang (6) abdeckenden Kontaktfeld (4) ein Raum mit Wänden gebildet ist, die vollständig metallisiert sind.
  9. Chipkarte mit einer Ausnehmung, in die ein Chip (8) und Zwischenkontaktelemente (13) eingesetzt sind und die Ausnehmung mittels einer Kontaktfelder (4) aufweisenden Abdeckung abgedeckt ist, wobei eine Drahtbondverbindung von zumindest einem der Kontaktfelder (4) über ein Zwischenkontaktelement (13) zu einem auf dem Chip (8) ausgebildeten Anschlusskontakt (9) ausgebildet ist, wobei der Chip (8) und die Zwischenkontaktelemente (13) auf derselben Seite eines Substrats (1) ausgebildet sind, und die Drahtbondverbindung von dem Zwischenkontaktelement (13) durch einen Durchgang (6) zu dem zumindest einem Kontaktfeld (4) geführt ist.
  10. Chipkarte nach Anspruch 9, bei dem auf dem Zwischenkontaktelement (13) eine metallische Erhöhung ausgebildet ist, auf der die an dem zumindest einen Kontaktfeld (4) kommende Drahtbondverbindung (11') endet.
  11. Verfahren zum Herstellen eines elektrischen Kontaktes zu einem Chip, bei dem – der Chip auf eine Chip-Oberseite eines Substrats aufgesetzt wird, – durch zumindest einen Durchgang im Substrat an eine Rückseite von zumindest einem Kontaktfeld ein Beginn einer ersten Drahtbondverbindung angeordnet wird, – der Draht zu einem Zwischenkontaktelement geführt wird, das auf der Chip-Oberseite des Substrats ausgebildet ist, und dort das Ende der ersten Drahtbondverbindung angeordnet wird und – zwischen dem Zwischenkontaktelement und einem Anschlusskontakt auf dem Chip eine zweite Drahtbondverbindung ausgebildet wird.
  12. Verfahren nach Anspruch 11, bei dem auf dem Zwischenkontaktelement eine metallische Überhöhung ausgebildet wird.
  13. Verfahren nach Anspruch 11 und 12, bei dem eine das Zwischenkontaktelement und das zumindest eine Kontaktfeld verbindende Metallisierung an einer Wand des zumindest einen Durchgangs ausgebildet wird.
  14. Verfahren zum Herstellen einer Chipkarte, bei dem – ein Chip auf einem Substrat angeordnet wird, – eine erste Drahtbondverbindung zwischen zumindest einem an dem Substrat vorgesehenen Kontaktfeld und einem Zwischenkontaktelement, das an der dem Kontaktfeld abgewandten Seite des Substrats vorgesehen ist, ausgebildet wird, – eine zweite Drahtbondverbindung zwischen dem Zwischenkontaktelement und einem auf dem Chip vorgesehenen Anschlusskontakt ausgebildet wird und – das Substrat mit dem Chip in eine vorgesehene Öffnung eines bereitgestellten Kartenkörpers eingesetzt wird.
DE102006019925A 2005-12-21 2006-04-28 Chipmodul, Chipkarte und Verfahren zum Herstellen dieser Expired - Fee Related DE102006019925B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102006019925A DE102006019925B4 (de) 2006-04-28 2006-04-28 Chipmodul, Chipkarte und Verfahren zum Herstellen dieser
JP2006342574A JP2007188489A (ja) 2005-12-21 2006-12-20 スマートカードモジュール
US11/614,847 US20070170564A1 (en) 2005-12-21 2006-12-21 Chip card module
JP2007119711A JP4842201B2 (ja) 2006-04-28 2007-04-27 チップモジュール、チップカード

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006019925A DE102006019925B4 (de) 2006-04-28 2006-04-28 Chipmodul, Chipkarte und Verfahren zum Herstellen dieser

Publications (2)

Publication Number Publication Date
DE102006019925A1 DE102006019925A1 (de) 2007-10-31
DE102006019925B4 true DE102006019925B4 (de) 2010-09-16

Family

ID=38542362

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006019925A Expired - Fee Related DE102006019925B4 (de) 2005-12-21 2006-04-28 Chipmodul, Chipkarte und Verfahren zum Herstellen dieser

Country Status (2)

Country Link
JP (1) JP4842201B2 (de)
DE (1) DE102006019925B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3013504B1 (fr) 2013-11-18 2022-06-10 Interplex Microtech Procede de fabrication d'un support d'une puce electronique, support de puce et ensemble de tels supports

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19929610C1 (de) * 1999-06-28 2000-10-12 Giesecke & Devrient Gmbh Chipmodul, Chipkarte und Verfahren zu deren Herstellung
DE10151941A1 (de) * 2001-10-22 2003-01-02 Infineon Technologies Ag Chipmodul und Chipkarte oder Speicherkarte
EP1513032A1 (de) * 2003-09-02 2005-03-09 The Swatch Group Management Services AG Gerät mit einem elektronischen Modul, zum Informationspeichern, und elektronischer Modul, der mit diesem Gerät vereinbar ist

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04269841A (ja) * 1991-02-26 1992-09-25 Sharp Corp 半導体装置
JP2660397B2 (ja) * 1995-04-10 1997-10-08 イビデン株式会社 Ｉｃカード用プリント配線板
JPH10189636A (ja) * 1996-12-24 1998-07-21 Hitachi Chem Co Ltd 半導体パッケ−ジ
JP4450921B2 (ja) * 2000-01-19 2010-04-14 大日本印刷株式会社 Ｉｃカード用ｉｃチップ実装基板
JP4422494B2 (ja) * 2003-05-07 2010-02-24 大日本印刷株式会社 Ｉｃカードおよびｓｉｍ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19929610C1 (de) * 1999-06-28 2000-10-12 Giesecke & Devrient Gmbh Chipmodul, Chipkarte und Verfahren zu deren Herstellung
DE10151941A1 (de) * 2001-10-22 2003-01-02 Infineon Technologies Ag Chipmodul und Chipkarte oder Speicherkarte
EP1513032A1 (de) * 2003-09-02 2005-03-09 The Swatch Group Management Services AG Gerät mit einem elektronischen Modul, zum Informationspeichern, und elektronischer Modul, der mit diesem Gerät vereinbar ist

Also Published As

Publication number Publication date
JP2007300121A (ja) 2007-11-15
DE102006019925A1 (de) 2007-10-31
JP4842201B2 (ja) 2011-12-21

Similar Documents

Publication Publication Date Title
DE69716310T2 (de) Chipkarte und chipkartenmodul
DE102013107725A1 (de) Chipkartenmodul
EP2588998B1 (de) Verfahren zur herstellung eines datenträgerkörpers für einen tragbaren datenträger und datenträgerkörper
DE102015111038B4 (de) Eine vertikale Ferritantenne mit vorgefertigten Verbindungsbauteilen
DE10257111B4 (de) Chipkarte und Verfahren zur Herstellung einer Chipkarte
EP2041783A2 (de) Modul mit flachem aufbau und verfahren zur bestückung
DE19745648A1 (de) Trägerelement für einen Halbleiterchip zum Einbau in Chipkarten
WO2011113511A1 (de) Laminataufbau für eine chipkarte und verfahren zu dessen herstellung
DE10223738B4 (de) Verfahren zur Verbindung integrierter Schaltungen
DE102006019925B4 (de) Chipmodul, Chipkarte und Verfahren zum Herstellen dieser
EP1817176B1 (de) Trägermaterial sowie verfahren zur herstellung eines wertdokumentes
DE19940564C2 (de) Chipkartenmodul und diesen umfassende Chipkarte, sowie Verfahren zur Herstellung des Chipkartenmoduls
DE10200382B4 (de) Chipmodul für Chipkarten
DE19732353A1 (de) Verfahren zur Herstellung kontaktloser Chipkarten und kontaktlose Chipkarte
DE102005061345A1 (de) Chipkartenmodul
DE102005013500A1 (de) Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung
DE102007019795B4 (de) Chipmodul und Verfahren zum Herstellen dieses Chipmoduls
EP2198455B1 (de) Chipmodul für chipkarte
EP0967570B1 (de) Verfahren zur Herstellung von Transponderchips
DE102017206992A1 (de) Substrat und Herstellungsverfahren dafür
DE19721918C2 (de) Chipkarte und Verfahren zu deren Herstellung
DE102021002072A1 (de) Chipmodul und Chipkarte sowie Verfahren zu deren Herstellung
EP4334841A1 (de) Kartenförmiger datenträger sowie halbzeug und kontaktlayout dafür, und verfahren zur herstellung derselben
DE102022109547A1 (de) Kartenförmiger Datenträger sowie Halbzeug und Kontaktlayout dafür, und Verfahren zur Herstellung derselben
EP1102316A1 (de) Multi-Chip IC-Karte mit Bus-Struktur

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee