DE102005063400A1 - Halbleiterbauelementanordnung und Verfahren zu deren Herstellung - Google Patents

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Abstract

Die Erfindung beschreibt eine Halbleiterbauelementanordnung mit einer innerhalb einer Halbleiterschicht (6) in wenigstens einem ersten Bereich (4) ausgebildeten Leistungstransistor und wenigstens in einem zweiten Bereich (5) ausgebildeten weiteren Halbleiterbauelementen, wobei eine effektive Dicke der Halbleiterschicht (6) im ersten Bereich (4) geringer ist als im zweiten Bereich (5).

Description

  • Die Erfindung betrifft eine Halbleiterbauelementanordnung und ein Verfahren zu deren Herstellung.
  • Halbleitertechnologien für Applikationen in der Automobil-, Consumer- oder auch Industrieelektronik zeichnen sich durch eine Vielzahl verschiedenartiger Halbleiterbauelemente wie beispielsweise DMOS-FET(Double Diffused Metal Oxide Semiconductor-Field Effect Transistor)-Leistungstransistoren, MOS-FETs, Bipolartransistoren sowie Widerstände und Kapazitäten aus. Hierbei werden die Bauelemente auf einem Chip üblicherweise in Bereichen angeordnet, denen eine bestimmte Funktionalität zugrunde liegt. So kann etwa ein erster Bereich einen DMOS-Leistungstransistor mit geringem spezifischem Einschaltwiderstand als Lowside-Schalter, Highside-Schalter oder in Brückenkonfiguration aufweisen. Ein weiterer Bereich kann etwa mit CMOS Logikbauelementen zur Bereitstellung von Flip-Flops, digitalen Gattern usw. ausgebildet sein. Ebenso kann ein weiterer Bereich mit Analogbauelementen etwa zur Bereitstellung von Temperatursensoren oder Bandgaps ausgebildet sein.
  • Technologien zum Bereitstellen einer derartigen Vielzahl von Halbleiterbauelementen sind als BCD (Bipolar CMOS DMOS), SPT (Smart Power Technology) oder auch SMART-Technologie bekannt. Da die Halbleiterbauelemente aller Bereiche in einer gemeinsamen Halbleiterschicht, etwa einer Epitaxieschicht, ausgebildet sind werden aus Kostengründen zur Ausbildung der Halbleiterbauelemente dienende lithografisch hergestellte Halbleitergebiete für Bauelemente verschiedener Bereiche genutzt, so dass es einer gleichzeitigen Optimierung der Halbleiterbauelemente in den verschiedenen Bereichen bedarf. Eine der artige Optimierung im Hinblick auf die elektrischen Eigenschaften der Halbleiterbauelemente in den verschiedenen Bereichen führt in der Praxis jedoch oft zu Problemen und Kompromisslösungen. Beispielsweise sind bei einer CMOS-DMOS-Technologie mit einem als Feldplattentrenchtransistor ausgeführten DMOS die Analogbauelemente innerhalb von spannungsfesten Halbleitergebieten vom p-Leitfähigkeitstyp realisiert. Zusätzlich gibt es isolierte p-Kanal-MOSFETs und vertikale Bipolarbauelemente, welche jeweils in einer tief implantierten Halbleiterzone vom p-Leitfähigkeitstyp ausgebildet sind. Bei dieser Technologie ist die Dicke der Epitaxieschicht durch die elektrischen Eigenschaften der Analogbauelemente bestimmt und der DMOS-Transistor weist aufgrund der Feldplattentrenchanordnung eine im Mittel wesentlich höher liegende Durchbruchspannung auf als die Halbleiterwannen vom p-Leitfähigkeitstyp für die Analogbauelemente. Jedoch wäre es aus Robustheitsgründen wünschenswert, den DMOS-Leistungstransistor mit einer niedrigeren Durchbruchspannung im Vergleich zu den Analogwannen vom p-Leitfähigkeitstyp auszubilden, so dass dieser dieselbigen vor elektrischer Überlastung wie z.B. durch ESD (Electrostatic Discharge) oder EOS (Electrical Overstress) schützen kann und einen optimierten Einschaltwiderstand Ron aufweist. Selbiges trifft auf eine Halbleitertechnologie mit planar ausgebildetem DMOS in abgeschwächter Form zu.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterbauelementanordnung und ein Verfahren zu deren Herstellung anzugeben, so dass eine gleichzeitige Optimierung von Halbleiterbauelementen in verschiedenen funktionellen Bereichen möglich ist.
  • Die Aufgabe wird durch eine Halbleiterbauelementanordnung gemäß dem unabhängigen Patentanspruch 1 sowie ein Verfahren zu deren Herstellung gemäß dem Patentanspruch 4 gelöst. Vor teilhafte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
  • Erfindungsgemäß weist die Halbleiterbauelementanordnung eine auf einem Halbleitersubstrat ausgebildete Halbleiterschicht sowie einen oberhalb der Halbleiterschicht ausgebildeten Isolations- und Verdrahtungsbereich auf, wobei die Halbleiterschicht bestimmte Dotierstoffe von einem ersten Leitfähigkeitstyp in einer bestimmten Konzentration aufweist; ebenso weist diese innerhalb der Halbleiterschicht ausgebildete und weitere Dotierstoffe aufweisende weitere Halbleitergebiete auf, die in einem ersten Bereich der Halbleiterschicht einen Leitungstransistor und in einem zweiten Bereich der Halbleiterschicht weitere Halbleiterbauelemente ausbilden, wobei eine lediglich die bestimmten Dotierstoffe in der bestimmten Konzentration aufweisende Halbleiterstruktur innerhalb der Halbleiterschicht an deren Unterseite an eine weitere Halbleiterstruktur angrenzt, die unterhalb des ersten und zweiten Bereichs der Halbleiterschicht den ersten Leitfähigkeitstyp hat und eine im Vergleich zur bestimmten Konzentration höhere Konzentration von Dotierstoffen aufweist, wobei ein Abstand von der Unterseite der Halbleiterstruktur zu einem waagerechten Referenzniveau innerhalb des Isolations- und Verdrahtungsbereichs im ersten Bereich der Halbleiterschicht geringer ist als im zweiten Bereich der Halbleiterschicht. Das Halbleitersubstrat weist Dotierstoffe auf, die im ersten Bereich weiter in die Halbleiterschicht reichen als im zweiten Bereich.
  • Eine im obigen Zusammenhang lediglich die bestimmten Dotierstoffe in der bestimmten Dotierstoffkonzentration aufweisende Halbleiterstruktur kann weitere Dotierstoffe in einer zur bestimmten Konzentration kleineren Konzentration aufweisen. Das Halbleitersubstrat ist vorzugsweise als Wafer, insbesondere als Siliziumwafer oder Wafer eines weiteren Halbleitermaterials wie Germanium, Silizium-Germanium oder III-V- Verbindungshalbleitern wie Galliumarsenid ausgebildet. Der Isolations- und Verdrahtungsbereich weist vorzugsweise eine oder mehrere übereinander verlaufende Metallschichten auf, die über gefüllte Kontaktlöcher im Isolations- und Verdrahtungsbereich die Halbleiterbauelemente in der Halbleiterschicht kontaktieren. Die oder die mehreren Metallschichten dienen der leitenden Verbindung zwischen den Halbleiterbauelementen und damit der Realisierung einer Schaltungsanordnung. Der im ersten Bereich ausgebildete Leistungstransistor übernimmt beispielsweise die Schaltfunktion in einem Lowside- oder Highside-Schalter und weist vorzugsweise einen möglichst geringen spezifischen Einschaltwiderstand auf. Der zweite Bereich weist beispielsweise einen Analog- und Digital-Schaltungsblock auf, wobei die diesen Blöcken zugrunde liegenden weiteren Halbleiterbauelemente insbesondere Bipolartransistoren, n-Kanal- und p-Kanal-MOSFETs für CMOS-Schaltungen, Dioden, Widerstände und Kapazitäten aufweisen. Zu beachten gilt, dass der zweite Bereich ebenso ein dem Halbleiterbauelementtyp des Leistungstransistors entsprechendes Halbleiterbauelement, z.B. einen DMOS-Transistor, aufweisen kann. In diesem Fall ist der DMOS-Transistor nicht als Leistungstransistor ausgebildet und somit wesentlich kleiner als der im ersten Bereich ausgebildete Leistungstransistor.
  • Die Halbleiterbauelemente werden mit Hilfe der weiteren Halbleitergebiete, die sowohl vom ersten als auch vom zweiten Leitfähigkeitstyp sein können, ausgebildet. Die weiteren Halbleitergebiete können beispielsweise durch Implantation entsprechender Dotierstoffe und anschließender Aktivierung und Ausheilung ausgebildet werden. Die Implantation kann beispielsweise ins Halbleitersubstrat vor Erzeugen der Halbleiterschicht zur Ausbildung von sog. vergrabenen Halbleitergebieten bzw. Buried-Layern erfolgen oder aber auch nach Erzeugen der Halbleiterschicht zur Ausbildung von Source/Drain-Zonen, Bodygebieten, Emitter-, Basis- oder auch Kollektorgebieten. Als Halbleiterstruktur wird die in ihrer Dotierstoffzusammensetzung durch die weiteren Halbleitergebiete nicht über die bestimmte Dotierstoffkonzentration hinaus geänderte Halbleiterschicht bezeichnet. Liegt beispielsweise ein hoch dotierter Buried-Layer zum Halbleitersubstrat hin vor, der zu einem Teil in die Halbleiterschicht reicht, so ist dieser Teil der Halbleiterschicht nicht Bestandteil der Halbleiterstruktur. Jedoch trägt dieser Teil der Halbleiterschicht zur weiteren Halbleiterstruktur bei, die unterhalb der Halbleiterstruktur liegt und an diese angrenzt. In Bereichen, in denen kein Buried-Layer ausgebildet ist, wird der entsprechende Teil der weiteren Halbleiterstruktur durch das Halbleitersubstrat gebildet. Somit dienen Halbleiterstruktur und weitere Halbleiterstruktur der örtlichen Abgrenzung der unveränderten, d.h. nicht über die bestimmte Dotierstoffkonzentration hinaus höher dotierten und die bestimmten Dotierstoffe aufweisenden Halbleiterschicht nach unten, etwa zur Abgrenzung zwischen einem n/n+ bzw. p/p+ Übergang Der erste Leitfähigkeitstyp kann p-Typ und der zweite Leitfähigkeitstyp kann n-Typ sein. Ebenso kann der erste Leitfähigkeitstyp n-Typ und der zweite Leitfähigkeitstyp kann p-Typ sein.
  • Bei einer vorteilhaften Ausführungsform liegt eine Differenz der Abstände im ersten und zweiten Bereich im Bereich von 0.5μm bis 5μm. Durch Erhöhung des Abstands lässt sich eine Durchbruchspannung des Leistungstransistors relativ zu Durchbruchsspannungen im zweiten Bereich, etwa elektrischen Durchbrüchen von Wannenzonen zum Halbleitersubstrat absenken.
  • Bei einer weiteren Ausführungsform sind die Halbleiterschicht und das Halbleitersubstrat vom selben Leitfähigkeitstyp, die Halbleiterstruktur grenzt im ersten Bereich an einen ersten Teil der weiteren Halbleiterstruktur an, der eines der weiteren Halbleitergebiete aufweist, das vom selben Leitfähigkeitstyp wie die Halbleiterschicht ist und eine im Vergleich zur bestimmten Konzentration höhere Konzentration von Dotierstoffen aufweist und die Halbleiterstruktur im zweiten Bereich grenzt an einen dem Halbleitersubstrat entsprechenden zweiten Teil der weiteren Halbleiterstruktur an. Somit ist das eine der weiteren Gebiete als Buried-Layer ausgebildet und dieser bildet den ersten Teil der weiteren Halbleiterstruktur aus. Im zweiten Bereich liegt kein Buried-Layer vor, d.h. die Halbleiterschicht grenzt unmittelbar an das Halbleitersubstrat an. Somit entspricht die Halbleiterstruktur in diesem zweiten Bereich der Halbleiterschicht und die weitere Halbleiterstruktur entspricht dem Halbleitersubstrat. Eine derartige Halbleiterbauelementanordnung bietet sich insbesondere in SMART Technologie an.
  • Bei einer weiteren Ausführungsform weist das Halbleitersubstrat als Dotierstoff Arsen auf und das eine der weiteren Halbleitergebiete weist als Dotierstoff Phosphor auf. Da Phosphor in Silizium stärker diffundiert als Arsen lässt sich das eine der weiteren Halbleitergebiete aus dem Halbleitersubstrat nach Implantation entsprechender Dotierstoffe herstellen und eine Differenz der Abstände der Halbleiterstruktur zum Referenzniveau zwischen erstem und zweitem Bereich angeben.
  • Beispielsweise sind die Halbleiterschicht und das Halbleitersubstrat von entgegen gesetztem Leitfähigkeitstyp, die Halbleiterstruktur grenzt im ersten Bereich an einen ersten Teil der weiteren Halbleiterstruktur an, wobei der erste Teil ein erstes der weiteren Halbleitergebiete aufweist, das vom selben Leitfähigkeitstyp wie die Halbleiterschicht ist und eine im Vergleich zur bestimmten Konzentration höhere Konzentration von Dotierstoffen eines ersten Dotierstoffelements aufweist und die Halbleiterstruktur grenzt im zweiten Bereich an einen zweiten Teil der weiteren Halbleiterstruktur an, wobei der zweite Teil ein zweites der weiteren Halbleitergebiete aufweist, das vom selben Leitfähigkeitstyp wie die Halblei terschicht ist und eine im Vergleich zur bestimmten Konzentration höhere Konzentration von Dotierstoffen eines vom ersten Dotierstoffelement verschiedenen zweiten Dotierstoffelements aufweist.
  • Hierdurch sind sowohl im ersten als auch im zweiten Bereich Buried-Layer ausgebildet, die sich jedoch hinsichtlich des Dotierstoffelements unterscheiden. Durch geeignete Wahl der Dotierstoffelemente können über die unterschiedliche Ausdiffusion der Dotierstoffelemente nach deren Implantation in das Halbleitersubstrat verschiedene Abstände der Halbleiterstruktur zum Referenzniveau erzielt werden. Diese Ausführungsform eignet sich in besonderer Weise für SPT oder BCD Technologien, bei denen das Halbleitersubstrat nicht vom selben Leitfähigkeitstyp wie die Halbleiterschicht ist.
  • Beispielsweise ist das erste Dotierstoffelement Phosphor ist und das zweite Dotierstoffelement Arsen ist, da Phosphor nach Implantation der Dotierstoffe ins Halbleitersubstrat weiter in die Halbleiterschicht diffundiert als Arsen und dadurch die verschiedenen Abstände in den ersten und zweiten Bereichen erzielt werden können.
  • Bei einer weiteren Ausführungsform erstreckt sich eines der weiteren Halbleitergebiete vom ersten Leitfähigkeitstyp im ersten Bereich von einer Unterseite der Halbleiterschicht bis zu einer Oberfläche der Halbleiterschicht mit einer von der Unterseite zur Oberfläche kleiner werdenden Dotierstoffkonzentration. Hierbei diffundieren die dem entsprechendem Halbleitergebiet zugeordneten Dotierstoffe nach Implantation ins Halbleitersubstrat durch die gesamte Halbleiterschicht hindurch. Diese Ausführungsform ist insbesondere bei geringen Dicken der Halbleiterschicht im Bereich von 0.5 bis 5 Mikrometer von Bedeutung.
  • Bei einer weiteren Ausführungsform weist das Halbleitersubstrat an einer Grenzfläche zur Halbleiterschicht Stufen auf, wobei die Grenzfläche im zweiten Bereich einen größeren Abstand zum Referenzniveau aufweist als im ersten Bereich. Eine Differenz der Abstände zwischen der Unterseite der Halbleiterstruktur im ersten und zweiten Bereich zum Referenzniveau wird bei dieser Ausführungsform nicht durch unterschiedliche Ausdiffusion von verschiedenen Dotierstoffen erzielt, sondern durch eine im Halbleitersubstrat ausgebildete Stufe, die auf eine nachfolgend erzeugte Halbleiterschicht übertragen wird. Eine Stufe im Bereich einer Oberseite der Halbleiterschicht kann beispielsweise durch Planarisieren der Oberseite der Halbleiterschicht entfernt werden.
  • Bei einer weiteren Ausführungsform ist der Leistungstransistor ein DMOS-Transistor und die weiteren Halbleiterbauelemente bilden einen CMOS-Schaltungsblock und/oder einen Analog-Schaltungsblock aus. Eine derartige Halbleiterbauelementanordnung lässt sich durch den Einsatz von BCD-, SPT-, und SMART-Technologien erreichen und findet vielfältige Anwendungen in Applikationen der Automobil-, Consumer- und Industrieelektronik, beispielsweise in Form von Leistungsschaltern.
  • Ein beispielhaftes Verfahren zum Herstellen einer Halbleiterbauelementanordnung weist die Schritte Bereitstellen des Halbleitersubstrats, selektives Einbringen von Dotierstoffen vom Leitfähigkeitstyp des Halbleitersubstrats in diejenigen Bereiche des Halbleitersubstrats, oberhalb derer in späteren Schritten das eine der weiteren Halbleitergebiete ausgebildet wird, Erzeugen der Halbleiterschicht auf dem Halbleitersubstrat, Ausbilden des einen der weiteren Halbleitergebiete durch thermisch verursachtes Diffundieren der selektiv ins Halbleitersubstrat eingebrachten Dotierstoffe in das eine der weiteren Halbleitergebiete und Fertigstellen der Halbleiterbauelementanordnung auf. Die Dotierstoffe können beispielsweise per Implantation oder Diffusion etwa aus einer Fest stoffquelle (z.B. Phosphor dotiertes Glas zum Einbringen von Phosphor) selektiv ins Halbleitersubstrat eingebracht werden. Eine lithografische Strukturierung von z.B. einer Feststoffquelle oder einer Implantationsmaske dient dem selektiven Einbringen der Dotierstoffe. Die Halbleiterschicht wird vorzugsweise als Epitaxieschicht aufgebracht und weist bestimmte Dotierstoffe von einem ersten Leitfähigkeitstyp in einer bestimmten Konzentration auf. Die Dotierstoffe entsprechen z.B. Bor, falls der erste Leitfähigkeitstyp ein p-Typ ist. Ist dieser ein n-Typ entsprechen die bestimmten Dotierstoffe z.B. Phosphor. Neben Bor und Phosphor eignen sich jedoch eine Vielzahl weiterer Dotierstoffe zur Erzielung einer n- oder p-Typ Leitfähigkeit. Die Dotierstoffkonzentration in den Halbleiterschicht ist vorzugsweise homogen, diese kann jedoch auch graduell zur Oberfläche hin zu- oder abnehmen. Die Diffusion der selektiv ins Halbleitersubstrat Dotierstoffe eingebrachten Dotierstoffe in das eine der weiteren Halbleitergebiete, d.h. die Ausdiffusion des Buried-Layers, kann mittels eines hierfür eigens vorgesehenen Hochtemperaturschritts erfolgen oder aber auch durch im Prozess inhärent vorhandene Hochtemperaturschritte, etwa während des Erzeugens der Halbleiterschicht, erfolgen. Das Fertigstellen der Halbleiterbauelementanordnung schließt beispielsweise Ausbilden der weiteren Halbleitergebiete, z.B. Source/Draingebiete, Emitter-, Basis und Kollektorgebiete, Bodygebiete etc. als auch Ausbilden des Isolations- und Verdrahtungsbereichs ein.
  • Bei einem weiteren Beispiel eines Verfahrens zum Herstellen einer Halbleiterbauelementanordnung werden die Schritte Bereitstellen des Halbleitersubstrats, selektives Einbringen der Dotierstoffe des ersten Dotierstoffelements in diejenigen Bereiche des Halbleitersubstrats, oberhalb derer in späteren Schritten der erste Teil der weiteren Halbleiterstruktur ausgebildet wird, selektives Einbringen der Dotierstoffe des zweiten Dotierstoffelements in diejenigen Bereiche des Halbleitersubstrats, oberhalb derer in späteren Schritten der zweite Teil der weiteren Halbleiterstruktur ausgebildet wird, Erzeugen der Halbleiterschicht auf dem Halbleitersubstrat, thermisch verursachtes Diffundieren der Dotierstoffe des ersten und zweiten Dotierstoffelements vom Halbleitersubstrat aus in darüber liegende Bereiche des ersten und zweiten weiteren Halbleitergebiets und Fertigstellen der Halbleiterbauelementanordnung ausgeführt. Im Gegensatz zu oben erläutertem Verfahren dient diese Ausführungsform zur Ausbildung jeweils eines Buried-Layers im ersten und zweiten Bereich, wobei sich die beiden Buried-Layer jedoch voneinander durch das Dotierstoffelement unterscheiden und damit aufgrund verschiedener Ausdiffusionen der Buried-Layer auch in der vertikaler Erstreckung der weiteren Halbleiterstruktur in die Halbleiterschicht hinein. Während sich oben erläuterte Ausführungsform insbesondere für SMART Technologien eignet, kann diese Ausführungsform insbesondere in einen SPT oder BCD Prozess integriert werden. Zur Ausdiffusion der Dotierstoffe aus dem Halbleitersubstrat in die Halbleiterschicht, der Erzeugung der Halbleiterschicht sowie zur Fertigstellung der Bauelementanordnung mit bekannten Verfahrensschritten wird auf die Ausführungen zu obiger Ausführungsform verwiesen.
  • Ein weiteres Beispiel eines Verfahrens zum Herstellen einer Bauelementanordnung weist die Schritte Bereitstellen des Halbleitersubstrats, selektives Entfernen von Teilen des Halbleitersubstrats in denjenigen Oberflächenbereichen, oberhalb derer in späteren Schritten der zweite Bereich der Halbleiterschicht ausgebildet wird, Erzeugen der Halbleiterschicht auf dem Halbleitersubstrat und Fertigstellen der Halbleiterbauelementanordnung auf. Die selektiven Teile des Halbleitersubstrats werden vorzugsweise durch Ätzen entfernt. Hierbei können beispielsweise die vom späteren zweiten Bereich verschiedenen Bereiche wie der erste Bereich an der Oberfläche des Halbleitersubstrats mit einer Ätzmaske bedeckt werden, wonach das Halbleitersubstrat im nicht abgedeckten, freiliegenden zweiten Bereich nasschemisch oder auch trocken chemisch geätzt werden kann. Zur nasschemischen Ätzung eines aus Silizium bestehenden Halbleitersubstrats eignet sich beispielsweise ein Gemisch aus Salpetersäure, Flusssäure und Wasser, wobei die trockenchemische Ätzung als Plasmaprozess mit z.B. fluor- oder chlorhaltigem Ätzgas ausgeführt werden kann. Zur Erzeugung der Halbleiterschicht sowie zur Fertigstellung der Bauelementanordnung wird auf die Ausführungen der obigen Ausführungsform verwiesen. Eine Stufe im Bereich einer Oberseite der Halbleiterschicht kann beispielsweise durch Planarisieren der Oberseite der Halbleiterschicht entfernt werden.
  • Bei einer Ausführungsform eines Verfahrens zum Herstellen einer erfindungsgemäßen Halbleiterbauelementanordnung werden die Schritte Bereitstellen des Halbleitersubstrats, Erzeugen der Halbleiterschicht auf dem Halbleitersubstrat, selektives Einbringen von den Elementen der Halbleiterschicht entsprechenden Elementen in die Halbleiterschicht im ersten Bereich und Ausführen eines Temperaturschrittes zur Diffusion von Dotierstoffen aus dem Halbleitersubstrat in die Halbleiterschicht ausgeführt, wobei im ersten Bereich aufgrund der selektiv eingebrachten Elemente eine weiter reichende Diffusion der Dotierstoffe aus dem Halbleitersubstrat in die Halbleiterschicht erfolgt als im zweiten Bereich sowie Fertigstellen der Halbleiterbauelementanordnung. Diese Ausführungsform erfordert ein tiefes Implantieren der Dotierstoffe in hohen Dosen, um eine verstärkte Diffusion von Dotierstoffen aus dem Halbleitersubstrat in die aus Silizium ausgebildete Halbleiterschicht über sog. Interstitials, d.h. Zwischengitteratome, zu ermöglichen. Die Interstitials lassen sich beispielsweise ebenfalls durch lokale Oxidation an der Oberfläche der Halbleiterschicht im ersten Bereich erzeugen. Beim Ausbilden einer derartigen LOCOS-Struktur werden Interstitials freigesetzt, die ihrerseits dann zu einer verstärkten Ausdiffusion von Dotierstoffen aus dem Halbleitersubstrat in die Halbleiterschicht und damit zu einer Verringerung einer effektiven Dicke der Halbleiterschicht führen.
  • Die Erfindung und insbesondere bestimmte Aspekte und Vorteile der Erfindung werden anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verdeutlicht.
  • Es zeigen:
  • 1A–E schematische Querschnittsansichten zu Herstellungsschritten einer Halbleiterbauelementanordnung mit zwei Bereichen unterschiedlicher effektiver Dicke gemäß einem dem Verständnis der Erfindung dienenden Beispiel;
  • 2A–2C schematische Querschnittsansichten zu Herstellschritten einer beispielhaften Halbleiterbauelementanordnung;
  • 3A–3C schematische Querschnittsansichten zu Herstellungsschritten einer beispielhaften Halbleiterbauelementanordnung; und
  • 4A und B schematische Querschnittsansichten zu Herstellungsschritten einer Ausführungsform einer Halbleiterbauelementanordnung.
  • In 1A ist eine schematische Querschnittsansicht zu Beginn einer Abfolge von Verfahrensschritten zum Herstellen einer beispielhaften Halbleiterbauelementanordnung in einer Halbleiterschicht mit angepasster effektiver Dicke dargestellt. Auf einem vorab bereitgestellten Halbleitersubstrat 1 vom n+-Typ in Form eines Siliziumwafers wird eine Implantationsmaske 2 lithografisch strukturiert und Dotierstoffe 3 vom n-Typ, z.B. Phosphor, in das Halbleitersubstrat 1 in einen ersten Bereich 4 implantiert. In einem zweiten Bereich 5 dringen die Dotierstoffe nicht ins Halbleitersubstrat ein, sondern werden in der Implantationsmaske 2 gestoppt.
  • Bei der 1B dargestellten schematische Querschnittsansicht wurde die Implantationsmaske 2 entfernt und eine n-Typ Epitaxieschicht 2 auf das Halbleitersubstrat 1 mit einer bestimmten Dotierstoffkonzentration im Bereich von 1016 bis 1017cm–3 aufgebracht. Im ersten Bereich 4 wurden die Dotierstoffe 3 über einen Temperaturschritt sowohl in die Epitaxieschicht 6 als auch in das Halbleitersubstrat 1 diffundiert. Hierdurch wird ein Buried-Layer 7 ausgebildet, der innerhalb der Epitaxieschicht 6 ein weiteres Halbleitergebiet 8 mit im Vergleich zur Epitaxieschicht höherer Dotierstoffkonzentration definiert. Die nicht über das weitere Halbleitergebiet 8 verstärkt dotierten und somit unveränderten Bereiche der Epitaxieschicht mit der bestimmten Dotierstoffkonzentration bilden eine Halbleiterstruktur 9 aus. Unterhalb der Halbleiterstruktur 9 und an diese angrenzend liegt eine aus Buried-Layer 7 und Halbleitersubstrat 1 ausgebildete weitere Halbleiterstruktur 10. Eine effektive Dicke d1 der Halbleiterstruktur 9 im ersten Bereich 4 ist geringer als die effektive Dicke d2 der Halbleiterstruktur 9 im zweiten Bereich 5, so dass im ersten Bereich 4 über der Halbleiterstruktur 9 im Vergleich zum zweiten Bereich 5 eine geringere Spannung aufgebaut werden kann, d.h. Durchbruchsspannungen von im ersten Bereich 4 ausgebildeten Bauelementen bei Spannungsaufbau über die Halbleiterstruktur 9 vergleichsweise geringere Werte annehmen und ein Einschaltwiderstand eines hierin ausgebildeten Leitungstransistors optimiert werden kann.
  • In der schematischen Querschnittsansicht in 1C sind in den einen Leistungstransistor ausbildenden ersten Bereich 4 Trenches 11 in die Epitaxieschicht 6 geätzt, welche mit einem Feldoxid 12 an Seitenwänden ganz oder teilweise bedeckt werden.
  • In der schematischen Querschnittsansicht 1D sind weitere Halbleitergebiete zur Ausbildung des Leistungstransistors im ersten Bereich 4 als auch eines p-Kanal-MOSFETs im zweiten als Analogteil dienenden Bereich 5 dargestellt. So sind die Trenches 11 im oberen Bereich mit einer an die Halbleiterstruktur 9 angrenzenden Gateoxidstruktur 13 ausgebildet. Zu beachten gilt, dass die Gateoxidstruktur 13 im unteren Bereich der Trenches 11 in das Feldoxid 12 übergeht. Ebenso dient der am weitesten links ausgebildete Trench 11, in welchem kein Gateoxid ausgebildet ist, dem Randabschluss des Leistungstransistors. Die Trenches 11 sind mit einer Elektrodenstruktur 14 aufgefüllt. Die Elektrodenstruktur 14 dient im unteren Bereich der Trenches als Feldelektrode und im oberen Teil der Trenches als Gateelektrode zur Steuerung einer Kanalleitfähigkeit des Leistungstransistors. Zur Vervollständigung des Leistungstransistors sind zudem Bodygebiete 15 in einem Mesagebiet zwischen benachbarten Trenches 11 ausgebildet. Innerhalb des Bodygebiets 15 sind ebenso angrenzend an die Gateoxidstruktur 13 Sourcegebiete 16 vorgesehen, welche an eine Oberfläche 17 der Epitaxieschicht 6 reichen. Unterhalb des Bodygebiets 15 als auch mit diesem überlappend sind zusätzliche Halbleitergebiete 18 vom Leitfähigkeitstyp des Bodygebiets ausgebildet. Zu beachten gilt, dass die Leitfähigkeit der Bodygebiete 15 als auch der zusätzlichen Halbleitergebiete 18 von entgegengesetzten Leitfähigkeitstypen im Vergleich zu den Sourcegebieten 16 als auch der Epitaxieschicht 2 sind. Im als Analogteil dienenden zweiten Bereich 5 ist eine Wannen-Isolationsstruktur 19 als weiteres Halbleitergebiet in der Epitaxieschicht 6 ausgebildet. Diese Wannen-Isolationsstruktur 19 isoliert ein darin integriertes Gebiet mit Halbleiterbauelementen gegenüber einem äußeren Teil der Epitaxieschicht 6 bzw. dem Halbleitersubstrat 1. Eine derartige Isolationstechnik wird auch als Junction-Isolation bezeichnet. Somit ist die Leitfähigkeit der Wannen-Isolationsstruktur 19 vom entgegengesetzten Leitfähigkeitstyp verglichen mit der Halbleiterschicht 6. Im Inneren der Wannen-Isolationsstruktur 19 sind an die Oberfläche 17 angrenzende Source-/Draingebiete 20 ausgebildet. Zwischen diesen Gebieten liegt oberhalb und angrenzend an die Oberfläche 17 eine weitere Gateoxidstruktur 21, oberhalb derer eine weitere Gateelektrodenstruktur 22 ausgebildet ist. Die weitere Gateelektrodenstruktur 22 dient der Steuerung der Kanalleitfähigkeit eines innerhalb der Wannen-Isolationsstruktur 19 ausgebildeten MOSFETs.
  • 1E zeigt eine Querschnittsansicht des ersten Bereichs 4 sowie des zweiten Bereichs 5 nach Ausbildung der Halbleiterbauelemente sowie deren Verdrahtung über einen Verdrahtungs- und Isolationsbereich 23. Aufgrund der im Vergleich zur effektiven Dicke d2 im zweiten Bereich 5 geringeren effektiven Dicke d1 im ersten Bereich 4 wird eine Durchbruchspannung des Leistungstransistors im ersten Bereich hinsichtlich der Durchbruchsspannungen der Halbleiterbauelemente im zweiten Bereich optimiert. Neben der Optimierung der Durchbruchsspannung wird gleichzeitig eine Optimierung des Einschaltwiderstandes Ron erzielt, da eine geringere effektive Dicke einen geringeren Einschaltwiderstand mit sich bringt. Die Optimierung der effektiven Dicke d1 ermöglicht eine Erhöhung der Robustheit, da sich die Durchbruchspannung des Leistungstransistors im Vergleich zur Durchbruchspannung der Halbleiterbauelemente im Analogteil (zweiter Bereich 5) absenken lässt. Somit kann der Leistungstransistor eine Schutzfunktion für die Halbleiterbauelemente im Analogteil übernehmen, bei gleichzeitiger Optimierung des Einschaltwiderstands Ron.
  • In 2A ist eine schematische Querschnittsansicht zu Beginn einer Abfolge von Verfahrensschritten zum Herstellen einer beispielhaften Halbleiterbauelementanordnung in einer Halbleiterschicht mit angepasster effektiver Dicke dargestellt. Wie bei dem vorherigen Beispiel in 1A dargestellt wird auf einem vorab bereitgestellten Halbleitersub strat 1 vom p–-Typ in Form eines Siliziumwafers eine Implantationsmaske 2 lithografisch strukturiert und Phosphor als erste Dotierstoffe 24 vom n-Typ in das Halbleitersubstrat 1 in den ersten Bereich 4 implantiert. In einem zweiten Bereich 5 dringen die Dotierstoffe nicht ins Halbleitersubstrat ein, sondern werden in der Implantationsmaske 2 gestoppt.
  • Nachdem die Implantationsmaske 2 wieder entfernt wurde wird wie in 2B dargestellt eine weitere Implantationsmaske 25 auf dem Halbleitersubstrat 1 lithografisch strukturiert, so dass diese nunmehr den ersten Bereich 4 abdeckt und den zweiten Bereich 5 offen legt. Bei Implantation mit Arsen dringen zweite Dotierstoffe 26 in das Halbleitersubstrat 1 im zweiten Bereich 5 ein, werden jedoch innerhalb der weiteren Implantationsmaske 25 im ersten Bereich 4 gestoppt.
  • Im in 2C dargestellten nachfolgenden Verfahrensschritt wird die Epitaxieschicht 6 auf das Halbleitersubstrat 1 aufgebracht. Bei diesem Hochtemperaturschritt werden durch die Implantation verursachte Kristalldefekte ausgeheilt, die Dotierstoffe 24, 26 aktiviert und diese diffundieren in die Epitaxieschicht 6. Abhängig von der Herstelltemperatur der Epitaxieschicht 6 können hierfür auch weitere Hochtemperaturschritte herangezogen werden. Da die ersten Dotierstoffe 24 weiter in die Epitaxieschicht 6 diffundieren als die zweiten Dotierstoffe 26 erzielt man unterschiedliche effektive Schichtdicken zwischen erstem Bereich (d1) und zweiten Bereich (d2) wie dies auch mit der vorhergehenden Ausführungsform in 1B möglich ist. Diese Ausführungsform eignet sich insbesondere für SPT oder BCD Technologien, bei denen das Halbleitersubstrat 1 und die Epitaxieschicht 6 von verschiedenem Leitfähigkeitstyp sind. Hierbei werden im ersten und zweiten Bereich 4, 5 Buried-Layer 7', 7'' ausgebildet, die sich durch die Dotierstoffe voneinander unterscheiden. Die weitere Halbleiterstruktur 10 weist somit im Gegensatz zur vorhergehenden Ausführungsform auch im zweiten Bereich 5 angrenzend zur Halbleiterstruktur 9 einen Buried-Layer 7" auf. Ebenso ist diese Ausführungsform in SMART Technologie realisierbar, bei welcher die Leitfähigkeitstypen von Epitaxieschicht 6 und Halbleitersubstrat 1 übereinstimmen. Den hier beschriebenen Verfahrensschritten der weiteren Ausführungsform schließen sich weitere bekannte Verfahrensschritte zur Ausbildung von Halbeiterbauelementen in der Halbleiterstruktur 10 an, wie dies beispielsweise mit den 1C–1E der vorhergehenden ersten Ausführungsform dargestellt und beschrieben wurde. Derart bekannte Verfahrensschritte werden nachfolgend nicht nochmals beschrieben.
  • In 3A ist eine schematische Querschnittsansicht zu Beginn einer Abfolge von Verfahrensschritten zum Herstellen einer beispielhaften Halbleiterbauelementanordnung in einer Halbleiterschicht mit angepasster effektiver Dicke dargestellt. Wie bei dem vorherigen Beispiel in 2A dargestellt wird auf einem vorab bereitgestellten Halbleitersubstrat 1 in Form eines Siliziumwafers eine Ätzschutzmaske 27 lithografisch strukturiert, so dass das Halbleitersubstrat 1 im ersten Bereich 4 abgedeckt ist und im zweiten Bereich 5 freiliegt. Nun wird ein Teil des Halbleitersubstrats 1 im zweiten Bereich 5 über eine Ätzung entfernt, wonach im Halbleitersubstrat 1 eine Stufe zwischen erstem und zweitem Bereich verbleibt, wie dies in 3B dargestellt ist.
  • In 3C wurde nachfolgend zum in 3B dargestellten Verfahrensstand die Epitaxieschicht 6 auf das Halbleitersubstrat 1 aufgebracht und die Oberfläche 17 planarisiert, so dass die Stufe im Halbleitersubstrat 1 sich nicht nachhaltig auf die Oberfläche 17 überträgt. Diese Ausführungsform vermag somit durch lokales Rückätzen des Halbleitersubstrats 1 eine Differenz der Schichtdicken d1 und d2 zwischen dem ersten Bereich 4 und dem zweiten Bereich 5 innerhalb der Halbleiterstruktur 9 anzugeben.
  • In 4A ist eine schematische Querschnittsansicht zu Beginn einer Abfolge von Verfahrensschritten zum Herstellen einer Ausführungsform einer Halbleiterbauelementanordnung in einer Halbleiterschicht mit angepasster effektiver Dicke dargestellt. Nach Aufbringen der Epitaxieschicht 6 aus Silizium auf das Halbleitersubstrat 1 wird die Implantationsmaske 2 auf der Epitaxieschicht 6 derart lithografisch strukturiert, dass diese den zweiten Bereich 5 bedeckt und den ersten Bereich 4 freilegt. Nun werden Silizium-Atome 28 in die Epitaxieschicht implantiert, wobei die Si-Atome in den ersten Bereich 4 eindringen, jedoch innerhalb der Implantationsmaske 2 im zweiten Bereich 5 gestoppt werden. Die implantierten Silizium-Atome 28 bilden Interstitials im Kristallgitter der Epitaxieschicht 6 im ersten Bereich 4.
  • 4B zeigt eine schematische Querschnittsansicht der Ausführungsform nachdem einerseits die Implantationsmaske entfernt wurde und andererseits ein Hochtemperaturschritt ausgeführt wurde. Der Hochtemperaturschritt führt zur Diffusion von Dotierstoffen aus dem Halbleitersubstrat 1 in die Epitaxieschicht 6. Die Interstitials verursachen jedoch eine verstärkte Diffusion von Dotierstoffen aus dem Halbleitersubstrat 1 in die Epitaxieschicht 6 im ersten Bereich 4, so dass hieraus eine geringere effektive Dicke d1 im ersten Bereich 4 verglichen mit der effektiven Dicke d2 im zweiten Bereich 5 resultiert.
  • Eine derart verstärkte Diffusion von Dotierstoffen aus dem Halbleitersubstrat 1 im ersten Bereich 4 und damit eine entsprechende effektive Dickenregulierung lässt sich ebenfalls erzielen, indem anstatt der Implantation der Silizium-Atome 28 in die Epitaxieschicht 6 im ersten Bereich 4 an der Oberfläche 17 im ersten Bereich 4 eine LOCOS Struktur ausgebildet wird. Bei diesem LOCOS-Prozess werden durch Oxidation des Siliziums der Epitaxieschicht 6 an der Oberfläche 17 ebenso Silizium-Interstitials im ersten Bereich 4 erzeugt, die mit einer typischen Reichweite im Bereich von ca. 10μm während des LOCOS Prozesses in Abhängigkeit von einer Schichtdicke der Epitaxieschicht 6 zum Halbleitersubstrat 1 gelangen und dort zur verstärkten Diffusion von Dotierstoffen aus dem Halbleitersubstrat 1 in die Epitaxieschicht 6 führen. Durch Entfernen der LOCOS Struktur lässt sich zudem eine Stufe in die Epitaxieschicht an der Oberfläche einbringen, wodurch eine Reduzierung der effektiven Dicke d1 verstärkt werden kann. Neben einem LOCOS Prozess lässt sich eine derartige Stufe auch durch Ätzen eines Teils der Epitaxieschicht von der Oberfläche 17 aus erzielen.
  • Halbleiterbauelementanordnung und Verfahren zu deren Herstellung
    • 1
    Halbleitersubstrat
    2
    Implantationsmaske
    3
    Dotierstoffe
    4
    erster Bereich
    5
    zweiter Bereich
    6
    als Epitaxieschicht ausgebildete Halbleiterschicht
    7, 7', 7''
    Buried Layer
    8, 8', 8''
    Buried Layer als weiteres Halbleitergebiet in der Epitaxieschicht
    9
    Halbleiterstruktur
    10
    weitere Halbleiterstruktur
    11
    Trench
    12
    Feldoxid
    13
    Gateoxidstruktur
    14
    Elektrodenstruktur
    15
    Bodygebiet als weiteres Halbleitergebiet
    16
    Sourcegebiet als weiteres Halbleitergebiet
    17
    Oberfläche
    18
    zusätzliches Halbleitergebiet vom Leitfähigkeitstyp des Bodygebiets
    19
    Wannen-Isolationsstruktur als weiteres Halbleitergebiet
    20
    Source-/Draingebiet als weiteres Halbleitergebiet
    21
    weitere Gateoxidstruktur
    22
    weitere Gateelektrodenstruktur
    23
    Verdrahtungs- und Isolationsbereich
    24
    erste Dotierstoffe
    25
    weitere Implantationsmaske
    26
    zweite Dotierstoffe
    27
    Ätzschutzmaske
    28
    Si-Atome

Claims (4)

  1. Halbleiterbauelementanordnung mit: – einer auf einem Halbleitersubstrat (1) ausgebildeten Halbleiterschicht (6) sowie einem oberhalb der Halbleiterschicht (6) ausgebildeten Isolations- und Verdrahtungsbereich (23), wobei die Halbleiterschicht (6) bestimmte Dotierstoffe von einem ersten Leitfähigkeitstyp in einer bestimmten Konzentration aufweist; – innerhalb der Halbleiterschicht (6) ausgebildeten und weitere Dotierstoffe aufweisenden weiteren Halbleitergebieten (8, 15, 16, 18, 19, 20) die in einem ersten Bereich der Halbleiterschicht einen Leitungstransistor und in einem zweiten Bereich der Halbleiterschicht weitere Halbleiterbauelemente ausbilden, wobei eine lediglich die bestimmten Dotierstoffe in der bestimmten Konzentration aufweisende Halbleiterstruktur (9) innerhalb der Halbleiterschicht (6) an deren Unterseite an eine weitere Halbleiterstruktur (10) angrenzt, die unterhalb des ersten und zweiten Bereichs (4, 5) der Halbleiterschicht (6) den ersten Leitfähigkeitstyp hat und eine im Vergleich zur bestimmten Konzentration höhere Konzentration von Dotierstoffen aufweist; wobei – ein Abstand (d1, d2) von der Unterseite der Halbleiterstruktur (9) zu einem waagerechten Referenzniveau innerhalb des Isolations- und Verdrahtungsbereichs im ersten Bereich (4) der Halbleiterschicht (6) geringer ist als im zweiten Bereich (5) der Halbleiterschicht (6), dadurch gekennzeichnet, dass das Halbleitersubstrat (1) Dotierstoffe aufweist und die Dotierstoffe des Halbleitersubstrats im ersten Bereich weiter in die Halbleiterschicht (6) reichen als im zweiten Bereich.
  2. Halbleiterbauelementanordnung nach Anspruch 1, dadurch gekennzeichnet, dass eine Differenz der Abstände (d1, d2) im ersten und zweiten Bereich (4, 5) im Bereich von 0.5μm bis 5μm liegt.
  3. Halbleiterbauelementanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Leistungstransistor ein DMOS-Transistor ist und die weiteren Halbleiterbauelemente einen CMOS-Schaltungsblock und/oder einen Analog-Schaltungsblock ausbilden.
  4. Verfahren zum Herstellen einer Halbleiterbauelementanordnung mit den Schritten: – Bereitstellen eines Halbleitersubstrats (1); – Erzeugen einer Halbleiterschicht (6) auf dem Halbleitersubstrat (1); – Selektives Einbringen von den Elementen der Halbleiterschicht (6) entsprechenden Elementen (28) in die Halbleiterschicht (6) in einem ersten Bereich (4) und Ausführen eines Temperaturschrittes zur Diffusion von Dotierstoffen aus dem Halbleitersubstrat (1) in die Halbleiterschicht (6), wobei im ersten Bereich (4) aufgrund der selektiv eingebrachten Elemente (28) eine weiter reichende Diffusion der Dotierstoffe aus dem Halbleitersubstrat (1) in die Halbleiterschicht (6) erfolgt als in einem zweiten Bereich (5); und – Fertigstellen der Halbleiterbauelementanordnung.
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