DE102005060702A1 - Vertikaler MOS-Transistor mit geringem Einschaltwiderstand - Google Patents

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Abstract

Ein vertikaler MOS-Transistor mit einem vollständig oder nahezu vollständig an freien Ladungsträgern verarmten Bodygebiet (8) wird angegeben. Das in einem schmalen Mesagebiet (4) ausgebildete Bodygebiet (8) koppelt elektrisch an das Potenzial einer Source (15, 9) und erfordert keinen den flächenspezifischen Einschaltwiderstand reduzierenden Bodykontaktanschlussbereich.

Description

  • Bei der Entwicklung von Leistungshalbleiter-Technologien nimmt die Optimierung von Leistungstransistoren eine herausragende Rolle ein. Derartige Leistungstransistoren können beispielsweise als MOS-Transistoren in planarer oder vertikaler Ausführung ausgebildet sein und etwa als Lowside- oder Highside-Schalter oder in Halb- oder Vollbrücken in einer Vielzahl von Halbleiteranwendungen beispielsweise im Automobil- und Industrieelektronikbereich eingesetzt werden. Die Anstrengungen zum Verbessern derartiger Leistungstransistoren zielen insbesondere auf eine Reduzierung des flächenspezifischen Einschaltwiderstands Ron·A ab. Durch Verkleinern des Ron·A werden einerseits die elektrischen Schaltverluste reduziert und andererseits kann eine größere Ausbeute von Leistungstransistoren mit definiertem Einschaltwiderstand pro Wafer erzielt werden. Hierdurch lassen sich die Herstellungskosten je Leistungstransistor reduzieren und damit die Wettbewerbsfähigkeit steigern.
  • Bekannte Leistungstransistoren vom MOS-Typ weisen ein Body- und Sourcegebiet auf, wobei sowohl das Bodygebiet als auch das Sourcegebiet kontaktiert werden. Dies kann beispielsweise einen eigenen Lithografieschritt zur Herstellung des Bodygebiets mit sich bringen sein. Ebenso wird für den Bodykontaktbereich Fläche benötigt, die jedoch an anderer Stelle zur Senkung des Einschaltwiderstands verloren geht.
  • In DE 196 40 308 A1 ist ein Leistungs-MOS-Bauelement mit einer an einer Oberfläche eines Halbleiterkörpers ausgebildeten Source, einem zur Rückseite des Halbleiterkörpers ausgebildeten Drain. Ein Gate steuert die Leitfähigkeit entlang einem in Säulen ausgebildeten Kanalbereich, wobei die Säulen vollständig an Ladungsträgern verarmt sind. Durch die vollständige Ladungsträgerverarmung der Säulen treten keine Feldspitzen am Ende des Kanals an der Säulenunterkante auf, so dass die Durchbruchspannung lediglich durch das Dotierstoffprofil in dem das Drain ausbildenden Substrat bestimmt wird. Die p-Wanne/das Kanalgebiet sind bis zur Unterkante der Säulen ausgebildet. Dadurch treten innerhalb der Säulen und an der Gateunterkante lediglich Spannungen auf, die kleiner als etwa 1 V sind. Demnach wird das Gateoxid innerhalb der die Säulen definierenden Gräben ausgebildet.
  • Der Erfindung liegt die Aufgabe zugrunde, einen MOS-Transistor mit vertikal verlaufendem Kanal anzugeben mit dem eine weitere Reduzierung des flächenspezifischen Einschaltwiderstandes Ron·A erzielt werden kann.
  • Die Aufgabe wird erfindungsgemäß durch einen vertikalen MOS-Transistor nach Anspruch 1 oder 2 sowie durch ein Verfahren zum Herstellen eines vertikalen MOS-Transistors nach Anspruch 9 gelöst. Bevorzugte Ausführungsformen sind unter anderem in abhängigen Ansprüchen definiert und/oder werden in der weiteren Beschreibung erläutert.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung wird ein vertikaler MOS-Transistor angegeben mit einem als gemeinsamer Source dienenden Halbleitersubstrat von einem ersten Leitfähigkeitstyp, einer auf dem Halbleitersubstrat ausgebildeten Halbleiterschicht vom ersten Leitfähigkeitstyp, wobei ein spezifischer Widerstand der Halbleiterschicht wenigstens zwei Größenordnungen größer ist als der spezifische Widerstand des Halbleitersubstrats, von einer Oberfläche der Halbleiterschicht aus durch die Halbleiterschicht in das Halbleitersubstrat ragenden Gräben, wobei zwischen benachbarten Gräben ein Mesagebiet liegt, einer innerhalb der Gräben ausgebildeten Elektrodenstruktur, wobei die Elektrodenstruktur vom Mesagebiet und vom Halbleitersubstrat durch eine Gateisolationsstruktur elektrisch isoliert ist, einem innerhalb des Mesagebiets ausgebildeten Bodygebiet von einem zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp sowie dem innerhalb des Mesagebiets von unten an das Bodygebiet angrenzenden Halbleitersubstrat und einem von oben an das Bodygebiet angrenzenden Drain, wobei das Bodygebiet an freien Ladungsträgern vollständig oder nahezu vollständig verarmt ist und an ein Potenzial der gemeinsamen Source elektrisch gekoppelt ist.
  • In vorteilhafter Weise wird das Bodygebiet nicht getrennt von der Source kontaktiert, sondern koppelt an deren Potenzial an. Das vollständig oder nahezu vollständig an freien Ladungsträgern verarmte Bodygebiet zeichnet sich durch einen weitgehend entfallenden Body-Effekt, d.h. Substratsteuereffekt aus. Aus diesem Grund wird dieser Transistortyp auch als FDS-(Fully Depleted Substrate)-Transistor bzw. PDS-(Partially Depleted Substrate)-Transistor bezeichnet. Die gemeinsame Source erstreckt sich auch innerhalb des Mesagebiets zwischen zwei benachbarten Gräben und grenzt dort an das Bodygebiet an. Bodygebiet und Drain können beispielsweise mit einer gemeinsamen Maske ausgebildet werden.
  • Bevorzugt wird der MOS-Transistor als NMOS (n-Kanal MOS)-Transistor ausgebildet. In diesem Fall ist der erste Leitfähigkeitstyp ein n-Typ und der zweite Leitfähigkeitstyp ist ein p-Typ. Ebenso denkbar ist es, den MOS-Transistor als PMOS (p-Kanal MOS)-Transistor auszubilden. In diesem Falle wäre der erste Leitfähigkeitstyp ein p-Typ und der zweite Leitfähigkeitstyp wäre ein n-Typ.
  • Bei dem Halbleitersubstrat kann es sich beispielsweise um einen hochdotierten Siliziumwafer handeln. Die Halbleiterschicht kann beispielsweise als Epitaxieschicht auf dem Halb leitersubstrat ausgebildet sein. Als Elektrodenstruktur eignet sich ein leitfähiges Material, insbesondere dotiertes Polysilizium. Jedoch können ebenso weitere leitfähige Halbleitermaterialien oder Metalle geeignet sein. Als Gateisolationsstruktur kann beispielsweise SiO2 eingesetzt werden. Ebenso können jedoch auch beispielsweise weitere isolierende Materialien wie etwa Siliziumnitrid oder low-k Dielektrika oder eine Kombination verschiedener Dielektrika als Gateisolationsstruktur eingesetzt werden.
  • Aufgrund des an Ladungsträgern verarmten Bodygebiets und der Symmetrie einer Transistorzelle in Bezug zur Mitte des Mesagebiets erscheint eine zwischen zwei benachbarten Gräben ausgebildete Transistorzelle wie zwei gespiegelt aneinander gereihte SOI-(Silicon-On-Insulator)-Transistoren. Die Isolation wird bei dieser Betrachtung jeweils vom Gateoxid des gegenüberliegenden Transistors gestellt.
  • Eine weitere bevorzugte Ausführungsform eines vertikalen MOS-Transistors gemäß der Erfindung enthält von einer Oberfläche eines Halbleiterkörpers in den Halbleiterkörper ragende Gräben, wobei der Halbleiterkörper von einem ersten Leitfähigkeitstyp ist und zwischen benachbarten Gräben ein Mesagebiet liegt, eine innerhalb der Gräben ausgebildete Elektrodenstruktur, wobei die Elektrodenstruktur vom Halbleiterkörper durch eine in den Gräben ausgebildete Isolationsstruktur elektrisch isoliert ist, ein innerhalb des Mesagebiets ausgebildetes Bodygebiet von einem zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp, ein oberhalb des Bodygebiets ausgebildetes erstes Source/Drain-Gebiet vom ersten Leitfähigkeitstyp sowie ein unterhalb des Bodygebiets ausgebildetes zweites Source/Drain-Gebiet vom ersten Leitfähigkeitstyp, wobei die Gräben jeweils einen oberen und einen unteren Bereich aufweisen, sich gegenüberliegende Seitenwände innerhalb der Gräben im oberen Bereich einen größeren Abstand voneinander haben als im unteren Bereich und das Bodygebiet lateral lediglich zu den oberen Bereichen benachbart ist, an freien Ladungsträgern vollständig oder nahezu vollständig verarmt ist und an ein Potenzial desjenigen der beiden Source/Drain-Gebiete angekoppelt ist, das als Source dient.
  • Demnach ist das an den oberen Bereich der Gräben angrenzende Mesagebiet schmäler als das an den unteren Bereich angrenzende Mesagebiet. In vorteilhafter Weise ist das Bodygebiet lediglich im oberen, schmäleren Teil des Mesagebiets ausgebildet. In dem oberen, schmäleren Teil des Mesagebiets lässt sich vorteilhaft eine vollständig oder nahezu vollständige Verarmung an freien Ladungsträgern auf präzise Weise erzielen. Die Isolationsstruktur ist beispielsweise aus Siliziumdioxid gebildet, jedoch kann diese auch weitere dielektrische Materialien aufweisen. Ebenso ist es möglich, die Isolationsstruktur im ersten und zweiten Gebiet mit einer gemeinsamen Dicke oder mit verschiedenen Dicken auszubilden. Das Bodygebiet weist in vorteilhafter Weise keinen Anschlussbereich zur Kontaktierung auf, so dass eine hierdurch eingesparte Fläche der Reduzierung des Ron·A dient.
  • Bei einer bevorzugten Ausführungsform bildet das erste Source/Drain-Gebiet die Source und das zweite Source/Drain-Gebiet bildet das Drain aus. In diesem Falle ist die Source zur Oberfläche gerichtet, die den Halbleiterkörper von einem Metallisierungs- und Verdrahtungsbereich trennt. Das Drain ist in der Tiefe des Halbleiterkörpers ausgebildet und kann beispielsweise rückseitig angeschlossen sein oder aber über eine leitfähige Säule wie beispielsweise einem Sinker zur Oberfläche geführt werden.
  • In vorteilhafter Weise sind die Gräben innerhalb einem geringfügig oder moderat dotierten Halbleiterkörper mit einer Dotierstoffkonzentration kleiner als 1016 bis 1017cm–3 ausge bildet. Der Halbleiterkörper kann beispielsweise eine Epitaxieschicht auf einem im Vergleich zur Epitaxieschicht höher dotierten Halbleitersubstrat umfassen. Der zwischen den unteren Bereichen benachbarter Gräben im Mesagebiet ausgebildete Halbleiterkörper als auch darunter liegende Bereiche dienen der Aufnahme einer Sperrspannung bei Sperrbetrieb des Transistorbauelements. Neben dem oberen und unteren Bereich der Gräben mit verschiedenen lateralen Abmessungen können die Gräben auch weitere dazwischen liegende Grabenbereiche mit unterschiedlichen lateralen Abmessungen aufweisen.
  • Bei dem vertikalen MOS-Transistor mit einem als Drain ausgebildeten zweiten Source/Drain-Gebiet ist die Isolationsstruktur im unteren Bereich bevorzugt als Feldisolationsstruktur und im oberen Bereich als Gateisolationsstruktur ausgebildet, wobei eine Dicke der Feldisolationsstruktur größer ist als die Dicke der Gateisolationsstruktur. Die Dicke der Gateisolationsstruktur wird beispielsweise durch die maximale an die Elektrodenstruktur anlegbare Spannung bestimmt, wobei die Dicke der Feldisolationsstruktur beispielsweise durch den im Bodenbereich der Gräben über der Feldisolationsstruktur abfallenden Spannung bei Sperrbetrieb des MOS-Transistors gegeben ist.
  • Bei einer weiteren bevorzugten Ausführungsform bildet das erste Source/Drain-Gebiet das Drain und das zweite Source/Drain-Gebiet die Source aus. Hierbei handelt es sich um eine gemeinsame Source für so genannte Common-Source-Anwendungen.
  • Bei einer besonders bevorzugten Ausführungsform weist das Drain wenigstens übereinander angeordnete erste und zweite Halbleiterzonen auf, wobei die zweite Halbleiterzone über der ersten Halbleiterzone liegt, an die Oberfläche angrenzt und eine im Vergleich zur ersten Halbleiterzone höhere Dotier stoffkonzentration aufweist und eine Oberseite der ersten Halbleiterzone höher als die Oberseite der Elektrodenstruktur liegt und eine Unterseite der ersten Halbleiterzone tiefer als die Oberseite der Elektrodenstruktur liegt. Demnach ist die Elektrodenstruktur nicht bis zur Oberfläche des Halbleiterkörpers ausgebildet. Die erste Halbleiterzone weist vorzugsweise eine Dotierstoffkonzentration kleiner als 1017 cm–3 auf. Durch Begrenzen der Dotierstoffkonzentration innerhalb der ersten Halbleiterzone wird vermieden, dass bei Anlegen einer Sperrspannung an das MOS-Bauelement im Übergangsbereich zwischen Bodyzone und erster Halbleiterzone hohe elektrische Feldstärken auftreten, die zu einer Schädigung der Gateisolationsstruktur führen können. Die Elektrodenstruktur innerhalb der Gräben kann zur Oberfläche hin beispielsweise mit einer weiteren Isolationsstruktur bedeckt sein.
  • Bei einer vorteilhaften Ausführungsform weist der Halbleiterkörper ein Substrat und eine darauf ausgebildete Halbleiterschicht auf, wobei das Substrat und/oder die Halbleiterschicht das zweite Source/Drain-Gebiet ausbilden und das Substrat einen um wenigstens zwei Größenordnungen geringeren spezifischen Widerstand aufweist als die Halbleiterschicht. Bei einem vertikalen MOS-Transistor mit gemeinsamer Source in der Tiefe des Halbleiterkörpers sind die Gräben beispielsweise vollständig durch die Halbleiterschicht hindurch in das Substrat hinein ausgebildet, während bei einem MOS-Transistor mit zur Oberfläche gerichteter Source die Gräben beispielsweise lediglich die Halbleiterschicht, jedoch nicht in das Substrat ragen.
  • Bei einer besonders bevorzugten Ausführungsform ist der Abstand benachbarter Gräben oder benachbarter Gräben im oberen Bereich, d.h. die Breite des Mesagebiets, kleiner als 400 nm. Ein derart schmales Mesagebiet ermöglicht ein vollständiges bzw. nahezu vollständiges Ausräumen des im zugehörigen Mesa gebiet ausgebildeten Bodygebiets an freien Ladungsträgern. Hierdurch lässt sich ein Substratsteuereffekt vollständig oder nahezu vollständig unterdrücken und eine Kopplung des Potenzials des Bodygebiets an die Source erzielen.
  • Eine bevorzugte Ausführungsform eines Verfahrens zum Herstellen eines vertikalen MOS-Transistors enthält die Schritte Bereitstellen eines Halbleiterkörpers von einem ersten Leitfähigkeitstyp, Ausbilden von in den Halbleiterkörper ragenden Gräben, wobei zwischen benachbarten Gräben ein Mesagebiet liegt, Ausbilden einer Seitenwände und einen Bodenbereich der Gräben bedeckenden Isolationsstruktur, Entfernen der Isolationsstruktur in einem oberen Bereich der Gräben, Schmälern des benachbart zum oberen Bereich liegenden Mesagebiets, Erzeugen einer Gateisolationsstruktur im oberen Bereich der Gräben angrenzend zum geschmälerten Mesagebiet, Erzeugen einer Elektrodenstruktur und Erzeugen eines Bodygebiets von einem zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp sowie eines innerhalb des Mesagebiets an die Oberfläche und das Bodygebiet angrenzenden ersten Source/Drain-Gebiets vom ersten Leitfähigkeitstyp.
  • Das Bodygebiet wird nicht getrennt von der Source kontaktiert, sondern ist an das Potenzial der Source gekoppelt. Die Elektrodenstruktur wird beispielsweise aus dotiertem polykristallinen Silizium gebildet, diese kann jedoch auch aus weiteren leitfähigen Materialien oder Materialkombinationen aufgebaut werden.
  • Die Isolationsstruktur kann ebenso als Gateisolationsstruktur ausgebildet sein, was insbesondere dann von Vorteil ist, falls der MOS-Transistor eine gemeinsame Source in der Tiefe des Halbleiterkörpers aufweist. Ebenso kann die Isolationsstruktur auch als Feldisolationsstruktur aufgebaut sein, was insbesondere dann von Vorteil ist, falls das Sperrspannung aufnehmende Draingebiet in der Tiefe des Halbleiterkörpers an die Gräben angrenzend ausgebildet ist.
  • Bei einer besonders bevorzugten Ausführungsform wird das zwischen den oberen Bereichen der Gräben liegende Mesagebiet bis zu einer Breite von weniger als 400 nm geschmälert. Ein derart schmales Mesagebiet ermöglicht ein vollständiges bzw. nahezu vollständiges Ausräumen des im zugehörigen Mesagebiet ausgebildeten Bodygebiets an freien Ladungsträgern. Hierdurch lässt sich ein Substratsteuereffekt vollständig oder nahezu vollständig unterdrücken und eine Kopplung des Potenzials des Bodygebiets an die Source erzielen.
  • Bei einer bevorzugten Ausführungsform werden das Bodygebiet und das erste Source/Drain-Gebiet mit einer gemeinsamen Maske ausgebildet. Hierdurch lassen sich die Herstellkosten des Transistors reduzieren und somit die Wettbewerbsfähigkeit steigern.
  • Bei einer vorteilhaften Ausführungsform wird das Schmälern des Mesagebiets durch Oxidieren des Mesagebiets von Seitenwänden der Gräben im oberen Bereich aus mit anschließendem Entfernen des Oxids ausgeführt. Hiermit lässt sich die Breite des schmalen Mesagebiets präzise einstellen.
  • Weitere Aspekte und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung von bevorzugten Ausführungsformen mit Bezug zu den begleitenden Abbildungen ersichtlich. Es zeigen:
  • 1 bis 4 schematische Querschnittsansichten während verschiedener Prozessstadien zur Herstellung eines vertikalen MOS-Transistors gemäß einer Ausführungsform der Erfindung; und
  • 5 bis 7 schematische Querschnittsansichten während verschiedener Prozessstadien zur Herstellung einer vertikalen MOS-Struktur gemäß einer weiteren Ausführungsform der Erfindung.
  • 1 zeigt eine schematische Querschnittsansicht zu Beginn der Herstellung eines vertikalen MOS-Transistors gemäß einer Ausführungsform der Erfindung. Zunächst wird eine Halbleiterschicht 1 mit einer Oberfläche 2 bereitgestellt. Die Halbleiterschicht 1 kann beispielsweise eine Epitaxieschicht sein, die auf einem Halbleitersubstrat abgeschieden ist. Halbleiterschicht 1 als auch das Halbleitersubstrat (nicht dargestellt) können beispielsweise aus Silizium gebildet sein. Von der Oberfläche 2 aus sind in die Halbleiterschicht 1 hinein Gräben 3 ausgebildet. Zwischen benachbarten Gräben 3 liegt ein Mesagebiet 4.
  • Wie in der schematischen Querschnittsansicht in 2 gezeigt, wird eine als Feldoxid ausgebildete Isolationsstruktur 5 auf den Mesagebieten 3 als auch innerhalb der Gräben 4 konform erzeugt. Diese kann beispielsweise durch Abscheiden oder nasse als auch trockene Oxidation hergestellt werden. Die Dicke der Isolationsstruktur wird maßgeblich vom Spannungsabfall über der Isolationsstruktur im Bodenbereich bei Anlegen einer maximalen Sperrspannung des fertig prozessierten Leistungstransistorbauelements bestimmt.
  • Zur weiteren Prozessierung des Leistungstransistors wird die Isolationsstruktur 5, wie in 3 gezeigt, in einem an die Oberfläche 2 angrenzenden oberen Bereich 6 sowie auf der Oberfläche 2 des Mesagebiets 4 entfernt. In einem unteren Bereich 7 bleibt die Isolationsstruktur 5 innerhalb der Gräben 3 erhalten. Zusätzlich wird das Mesagebiet 4 im oberen Bereich 6 gegenüber dem Mesagebiet 4 im unteren Bereich 7 geschmälert. Diese Schmälerung kann beispielsweise durch einen Ätzvorgang oder durch eine Oxidation gefolgt von einem Ätzvorgang sehr präzise erfolgen. Die Breite des Mesagebiets 4 im oberen Bereich 6 liegt vorzugsweise im Bereich von 50 bis 100 nm. Das Mesagebiet 4 im oberen Bereich 6 eignet sich nun insbesondere zur Ausbildung eines vollständig oder nahezu vollständig an freien Ladungsträgern verarmten Bodygebiets zur Unterdrückung oder wesentlichen Reduzierung des Substratsteuereffekts. Es sei an dieser Stelle erwähnt, dass die Verarmung des Bodygebiets nicht auf per Feldeffekt im Kanal induzierte Ladungsträger bezogen ist.
  • Weitere Vorteile dieser Ausführungsform des vertikalen MOS-Transistors werden aus der schematischen Querschnittsansicht in 4 ersichtlich. Im oberen Bereich 6 der Gräben 3 wird eine Gateisolationsstruktur 10 angrenzend zum Mesagebiet 4 ausgebildet. Die Gateisolationsstruktur 10 geht mit zunehmender Tiefe in die als Feldoxid ausgebildete Isolationsstruktur 5 über. Die Gräben 3 sind mit einer Gateelektrodenstruktur 11 gefüllt und zur Oberfläche 2 hin mit einer weiteren Isolationsstruktur 12 isoliert. Die Gateisolationsstruktur 10 kann als Gateoxid ausgebildet sein. Ebenso kann die weitere Isolationsstruktur als Oxid ausgebildet sein. Die Gateelektrodenstruktur 11 kann beispielsweise aus dotiertem Polysilizium gebildet sein. Das Mesagebiet 4 im unteren Bereich 7 als auch die Halbleiterschicht unterhalb der Gräben 3 dient als Driftzone/Draingebiet 13. Im oberen Bereich 6 des Mesagebiets 4 wird ein Bodygebiet 8 von einem zur Halbleiterschicht 1 entgegengesetzten Leitfähigkeitstyp ausgebildet. Oberhalb des Bodygebiets 8 wird ein Sourcegebiet 9 von einem mit der Halbleiterschicht 1 übereinstimmenden Leitfähigkeitstyp ausgebildet. Das Sourcegebiet 9 wird um mehrere Größenordnungen höher dotiert als die Halbleiterschicht 1.
  • So kann die Halbleiterschicht 1 beispielsweise eine Schicht vom n-Leitfähigkeitstyp mit einer maximalen Dotierstoff kon zentration im Bereich von 1015 cm–3 bis 1017 cm–3 sein, während das Sourcegebiet 9 eine Dotierstoff konzentrationen oberhalb von 1019 cm–3 aufweisen kann.
  • Das Bodygebiet 8 wird nicht an der Oberfläche 2 kontaktiert, sondern koppelt an ein Potenzial des an der Oberfläche 2 kontaktierten Sourcegebiets 9 an, da das im schmalen Mesagebiet 4 des oberen Bereichs 6 ausgebildete Bodygebiet 8 an freien Ladungsträgern vollständig oder nahezu vollständig verarmt ist. Durch den entfallenden Bodykontakt-Anschlussbereich an der Oberfläche 2 lässt sich die Weite des Transistors vergrößern bzw. eine Verkleinerung einer Transistorzelle erzielen. Ebenso kann eine Verkürzung des Kanals erzielt werden. Diese Maßnahmen führen jeweils zu einer Reduzierung des Einschaltwiderstands des Leistungstransistorbauelements. Bevorzugt werden Bodygebiet 8 und Sourcegebiet 9 mit einem gemeinsamen Lithografiemaskenschritt hergestellt. Hiermit können die Herstellkosten des Leistungstransistorbauelements reduziert werden.
  • Betrachtet man den vertikalen MOS-Transistor in Bezug zur Spiegelebene AA', so erscheint eine derartige Transistorzelle in Form zweiter gespiegelter SOI MOS-Transistoren, da das an Ladungsträgern ausgeräumte Bodygebiet 8 jeweils an die den Isolator der SOI Struktur ausbildende Gateisolationsstruktur 10 des gegenüberliegenden Transistors angrenzt.
  • In 5 ist eine schematische Querschnittsansicht zu Beginn der Herstellung eines vertikalen MOS-Transistors gemäß einer weiteren Ausführungsform der Erfindung dargestellt. Die Halbleiterschicht 1 ist auf ein Halbleitersubstrat 14 aufgebracht. Beispielsweise kann die Halbleiterschicht 1 als Epitaxieschicht auf das Halbleitersubstrat 14 aufgebracht sein. Das Halbleitersubstrat 14 weist vorzugsweise eine höhere Dotierstoffkonzentration als die Halbleiterschicht 1 auf. So kann das Halbleitersubstrat 14 beispielsweise eine Dotierstoffkonzentration größer als 1019 cm–3 aufweisen, während die Halbleiterschicht 1 eine Dotierstoffkonzentration von maximal 1016 bis 1017 cm–3 aufweisen kann.
  • Die 6 zeigt eine schematische Querschnittsansicht eines späteren Prozessstadiums während der Herstellung der weiteren Ausführungsform des vertikalen MOS-Transistors. Von der Oberfläche 2 der Halbleiterschicht 1 aus sind Gräben 3 durch die Halbleiterschicht 1 hindurch in das Halbleitersubstrat 14 hinein ausgebildet. Zwischen benachbarten Gräben 3 liegt das Mesagebiet 4. Innerhalb der Gräben 3 sowie auf dem Mesagebiet 4 ist eine Gateisolationsstruktur 10 konform ausgebildet. Die Gateisolationsstruktur 10 kann beispielsweise ein Gateoxid sein.
  • Die in 7 gezeigte schematische Querschnittsansicht stellt den vertikalen MOS-Transistor der zweiten Ausführungsform nach Ausbildung von Source, Body, Drain und Gateelektrode dar. Die Source des Transistors wird als gemeinsame Source 15 vom Halbleitersubstrat 14 gebildet. Das Halbleitersubstrat 14 bildet einen Teil des Mesagebiets 4 zwischen benachbarten Gräben 3 aus. Oberhalb des gemeinsamen Sourcegebiets 15 grenzt im Mesagebiet 4 das Bodygebiet 8 vom zum Halbleitersubstrat 14 entgegengesetzten Leitfähigkeitstyp an. Oberhalb des Bodygebiets 8 liegt eine erste Halbleiterzone 16 des Drains und oberhalb der ersten Halbleiterzone 16 grenzt eine zweite Halbleiterzone 17 des Drains an, die zur Oberfläche 2 der Halbleiterschicht 1 geführt ist.
  • Die Gräben 3 sind mit der Gateelektrodenstruktur 11 gefüllt, wobei die Gateelektrodenstruktur 11 an ihrer Oberseite an die innerhalb der Gräben 3 ausgebildete weitere Isolationsstruktur 12 angrenzt und vom Halbleitersubstrat 14 sowie Bereichen der Halbleiterschicht 1 durch die Gateisolationsstruktur 10 elektrisch isoliert ist. Die weitere Isolationsstruktur 12 isoliert die Gateelektrode 11 zur Oberfläche 2 hin.
  • Die Oberseite der Gateelektrode 11 liegt unterhalb einer Oberseite der ersten Halbleiterzone 16 des Drains. Die erste Halbleiterzone 16 des Drains ist vorzugsweise niedriger dotiert als die zweite Halbleiterzone 17. Beispielsweise kann die erste Halbleiterzone 16 des Drains mit der Halbleiterschicht 1 übereinstimmen oder diese kann etwa als eine hiervon verschiedene Halbleiterzone mit einer typischen Dotierstoffkonzentration im Bereich von kleiner als 1016 cm–3 bis 1017 cm–3 ausgebildet sein. Die zweite Halbleiterzone 17 weist vorzugsweise eine Dotierstoffkonzentration von größer 1019cm–3 auf und dient etwa auch als Anschlusszone des Drains. Die geringe Dotierstoffkonzentration der ersten Halbleiterzone 16 verhindert die Ausbildung hoher elektrischer Feldstärken in denjenigen Bereichen, in denen die Gateisolationsstruktur 10 lateral auf Höhe der Halbleiterzone 16 ausgebildet ist. Damit lässt sich eine Schädigung der Gateisolationsstruktur 10 bei angelegter Sperrspannung verhindern.
  • Wie bereits im Zusammenhang mit der ersten Ausführungsform beschrieben, koppelt ein Potenzial des Bodygebiets 8 an das Potenzial des gemeinsamen Sourcegebiets 15, so dass ein Bodyanschlussgebiet nicht erforderlich ist. Ebenso lässt sich das Bodygebiet 8 beispielsweise durch eine mit der zweiten Halbleiterzone 17 bzw. der ersten Halbleiterzone 16 und der zweiten Halbleiterzone 17 gemeinsamen Lithografiemaske ausbilden.
  • 1
    Halbleiterschicht/Halbleiterkörper
    2
    Oberfläche
    3
    Graben
    4
    Mesagebiet
    5
    Isolationsstruktur
    6
    oberer Bereich
    7
    unterer Bereich
    8
    Bodygebiet
    9
    Sourcegebiet
    10
    Gateisolationsstruktur
    11
    Elektrodenstruktur
    12
    weitere Isolationsstruktur
    13
    Driftzone/Draingebiet
    14
    Halbleitersubstrat
    15
    gemeinsames Sourcegebiet
    16
    erste Halbleiterzone des Drains
    17
    zweite Halbleiterzone des Drains

Claims (13)

  1. Vertikaler MOS-Transistor mit: – einem als gemeinsamer Source (15) dienenden Halbleitersubstrat (14) von einem ersten Leitfähigkeitstyp; – einer auf dem Halbleitersubstrat (14) ausgebildeten Halbleiterschicht (1) vom ersten Leitfähigkeitstyp, wobei ein spezifischer Widerstand der Halbleiterschicht (1) wenigstens zwei Größenordnungen größer ist als der spezifische Widerstand des Halbleitersubstrats (14); – von einer Oberfläche (2) der Halbleiterschicht (1) aus durch die Halbleiterschicht (1) in das Halbleitersubstrat (14) ragenden Gräben (3), wobei zwischen benachbarten Gräben (3) ein Mesagebiet (4) liegt; – einer innerhalb der Gräben (3) ausgebildeten Elektrodenstruktur (11), wobei die Elektrodenstruktur (11) vom Mesagebiet (4) und vom Halbleitersubstrat (14) durch eine Gateisolationsstruktur (10) elektrisch isoliert ist; – einem innerhalb des Mesagebiets (4) ausgebildeten Bodygebiet (8) von einem zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp; – dem innerhalb des Mesagebiets (4) von unten an das Bodygebiet (8) angrenzenden Halbleitersubstrat und einem von oben an das Bodygebiet (8) angrenzenden Drain (16), wobei das Bodygebiet (8) an freien Ladungsträgern vollständig oder nahezu vollständig verarmt ist und an ein Potenzial der gemeinsamen Source (15) elektrisch gekoppelt ist.
  2. Vertikaler MOS-Transistor mit: – von einer Oberfläche (2) eines Halbleiterkörpers (1) in den Halbleiterkörper (1) ragenden Gräben (3), wobei der Halbleiterkörper (3) von einem ersten Leitfähigkeitstyp ist und zwischen benachbarten Gräben (3) ein Mesagebiet (4) liegt; – einer innerhalb der Gräben (3) ausgebildeten Elektrodenstruktur (11), wobei die Elektrodenstruktur (11) vom Halblei terkörper (1) durch eine in den Gräben (3) ausgebildete Isolationsstruktur (5, 10) elektrisch isoliert ist; – einem innerhalb des Mesagebiets (4) ausgebildeten Bodygebiet (8) von einem zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp; – einem oberhalb des Bodygebiets (8) ausgebildeten ersten Source/Drain-Gebiet (9) vom ersten Leitfähigkeitstyp sowie einem unterhalb des Bodygebiets ausgebildeten zweiten Source/Drain-Gebiet (13) vom ersten Leitfähigkeitstyp; dadurch gekennzeichnet, dass die Gräben (3) jeweils wenigstens einen oberen (6) und einen unteren Bereich (7) aufweisen, wobei sich gegenüberliegende Seitenwände innerhalb der Gräben (3) im oberen Bereich (6) einen größeren Abstand voneinander aufweisen als im unteren Bereich (7); und das Bodygebiet (8) lateral lediglich zu den oberen Bereichen (6) benachbart ist, an freien Ladungsträgern vollständig oder nahezu vollständig verarmt ist und an ein Potenzial desjenigen der beiden Source/Drain-Gebiete (9) elektrisch gekoppelt ist, das als Source dient.
  3. Vertikaler MOS-Transistor nach Anspruch 2, dadurch gekennzeichnet, dass das erste Source/Drain-Gebiet (9) die Source und das zweite Source/Drain-Gebiet (13) das Drain ausbildet.
  4. Vertikaler MOS-Transistor nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Isolationsstruktur (5) im unteren Bereich (7) als Feldisolationsstruktur und im oberen Bereich (6) als Gateisolationsstruktur (10) ausgebildet ist, wobei eine Dicke der Feldisolationsstruktur größer ist als die Dicke der Gateisolationstruktur (10).
  5. Vertikaler MOS-Transistor nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das erste Source/Drain-Gebiet (16, 17) das Drain und das zweite Source/Drain-Gebiet (15) die Source ausbildet.
  6. Vertikaler MOS Transistor nach Anspruch 5, dadurch gekennzeichnet, dass das Drain wenigstens übereinander angeordnete erste (16) und zweite Halbleiterzonen (17) aufweist, wobei die zweite Halbleiterzone (17) über der ersten Halbleiterzone (16) liegt, an die Oberfläche (2) angrenzt und eine im Vergleich zur ersten Halbleiterzone (16) höhere Dotierstoffkonzentration aufweist; und dass eine Oberseite der ersten Halbleiterzone (16) höher als die Oberseite der Elektrodenstruktur (11) liegt und eine Unterseite der ersten Halbleiterzone (16) tiefer als die Oberseite der Elektrodenstruktur (11) liegt.
  7. Vertikaler MOS-Transistor nach Anspruch 2, dadurch gekennzeichnet, dass der Halbleiterkörper (1) ein Substrat und eine darauf ausgebildete Halbleiterschicht aufweist, das Substrat und/oder die Halbleiterschicht das zweite Source/Drain-Gebiet ausbildet und das Substrat einen um wenigstens zwei Größenordnungen geringeren spezifischen Widerstand aufweist als die Halbleiterschicht.
  8. Vertikaler MOS-Transistor nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, dass der Abstand benachbarter Gräben (3) im oberen Bereich (6) kleiner als 400 nm ist.
  9. Vertikaler MOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, dass der Abstand benachbarter Gräben (3) kleiner als 400 nm ist.
  10. Verfahren zum Herstellen eines vertikalen MOS-Transistors mit den Schritten: Bereitstellen eines Halbleiterkörpers (1) von einem ersten Leitfähigkeitstyp; Ausbilden von in den Halbleiterkörper (1) ragenden Gräben (3), wobei zwischen benachbarten Gräben (3) ein Mesagebiet (4) liegt; Ausbilden einer Seitenwände und einen Bodenbereich der Gräben (3) bedeckenden Isolationsstruktur (5); Entfernen der Isolationsstruktur (5) in einem oberen Bereich (6) der Gräben (6); Schmälern des benachbart zum oberen Bereich (6) der Gräben (3) liegenden Mesagebiets (4); Erzeugen einer Gateisolationsstruktur (10) im oberen Bereich (6) der Gräben (3) angrenzend zum geschmälerten Mesagebiet (4); Erzeugen einer Elektrodenstruktur (11); Erzeugen eines Bodygebiets (8) von einem zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp sowie eines innerhalb des Mesagebiets (4) an die Oberfläche (2) und an das Bodygebiet (8) angrenzenden ersten Source/Drain-Gebiets vom ersten Leitfähigkeitstyp.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Bodygebiet (8) und das erste Source/Drain-Gebiet (9) mit einer gemeinsamen Lithografiemaske ausgebildet werden.
  12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass das zwischen dem oberen Bereich (6) der Gräben (3) ausgebildete Mesagebiet (4) bis zu einer Breite von weniger als 100 nm geschmälert wird.
  13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass das Schmälern des Mesagebiets (4) im oberen Bereich durch Oxidieren des Mesagebiets (4) von Seitenwänden der Gräben (3) im oberen Bereich (6) aus mit anschließendem Entfernen des Oxids erfolgt.
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