DE102005054353A1 - Elektronisches Bauelement sowie ein Verfahren zum Herstellen eines solchen Bauelements - Google Patents

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Abstract

Die Erfindung betrifft ein elektronisches Bauelement (10), umfassend: DOLLAR A - einen ersten Chip (11) mit einer Kontaktfläche (27) auf einer Oberfläche; DOLLAR A - einen zweiten Chip (12), der mit einem Abstand über der Oberfläche des ersten Chips angeordnet ist; DOLLAR A - mehrere Abstandselemente, die zwischen dem zweiten Chip (12) und dem ersten Chip (11) angeordnet sind; DOLLAR A - einen Bonddraht (17), der zwischen dem ersten und dem zweiten Chip (11, 12) in dem durch die Abstandselemente (19) vorgegebenen Abstandsbereich angeordnet ist und die Kontaktfläche (27) kontaktiert; DOLLAR A dadurch gekennzeichnet, DOLLAR A dass die Kontaktfläche (27) des ersten Chips (11) in einem Innenbereich (26) der Oberfläche des ersten Chips (11) angeordnet ist und DOLLAR A dass mindestens eines der Abstandselemente (19) in einem Außenbereich (26) der Oberfläche des ersten Chips (11) angeordnet ist.

Description

  • Die Erfindung betrifft ein elektrisches Bauelement insbesondere ein Multichip-Bauelement, bei dem die Chips übereinander angeordnet sind. Weiterhin betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines solchen elektronischen Bauelements.
  • Multichip-Bauelemtente können heute in der Form eines BGA-Bausteins (BGA: Ball Grid Array) gefertigt werden, bei dem mehrere Chips übereinander auf einem Bauelementsubstrat angeordnet werden. Das Bauelementsubstrat weist auf einer Oberfläche als Kontaktelement zur externen Kontaktierung Lotkugeln auf, während auf der gegenüberliegenden Oberfläche der Chipstapel aus den mehreren Chips aufgebracht ist. Kontaktelemente der Chips in dem Chipstapel sind über geeignete Bonddrähte mit weiteren Kontaktelementen auf der zweiten Oberfläche des Bauelementsubstrats verbunden. Die weiteren Kontaktelemente sind über eine Umverdrahtungsstruktur mit den Lotkugeln in geeigneter Weise verbunden. Um die Kontaktflächen in einem unteren (unter einem entsprechend darüberliegenden Chip angeordneten) der Chips der Stapelanordnung mit einem Bonddraht kontaktieren zu können, werden üblicherweise zwischen den Chips Abstandselemente, sogenannte Interposer oder Spacer, eingebracht, um die Bonddrähte vor einem Kontakt mit einem oberen (über einem entsprechend darunterliegenden Chip angeordneten) Chip zu schützen und so z. B. einen Kurzschluss mit einem Substrat des darüber angeordneten Chips zu vermeiden. Zudem ist üblicherweise vorgesehen, dass eine Umverdrahtungslage auf dem Chip angeordnet ist, um Kontaktstellen zum Kontaktieren der in dem Chip integrierten elektronischen Schaltung mit Kontaktflächen zu verbinden, die mög lichst in einem Außenbereich, der sich nahe der Außenkanten des Chips befindet, angeordnet sind.
  • Das Abstandselement ist üblicherweise ein passiver Siliziumchip mit einer vorbestimmten Dicke, der in einem Innenbereich zwischen dem unteren und dem oberen Chip angeordnet ist.
  • Es ist üblicherweise notwendig, auf den Chips eine Umverdrahtungslage vorzusehen, da die Kontaktstellen zum Kontaktieren der elektronischen Schaltkreise in den Chip aus Gründen der Signalverteilung und deren Laufzeiten in einem Innenbereich, vorzugsweise entlang einer Mittellinie des Chips angeordnet werden, d.h. in dem Innenbereich, in dem das Abstandselement zum Beabstanden der übereinandergestapelten Chips angeordnet werden soll. Zudem benötigt die Herstellung der Umverdrahtunglage eine Anzahl zusätzlicher Prozessschritte, die das Herstellen eines solchen elektronischen Bauelements aufwendiger macht.
  • Weiterhin kann das Umverdrahten mit Hilfe der Umverdrahtungslage zu Timing-Problemen und Beschränkungen bei der Betriebsfrequenz der Chips führen. Darüber hinaus sind die Prozessschritte zum Einbringen des Abstandselementes zwischen zwei Chips zeitaufwendig, da dieser Prozess für jeden herzustellenden Chipstapel separat durchgeführt werden muss.
  • Es ist Aufgabe der vorliegenden Erfindung, ein elektronisches Multichip-Bauelement zur Verfügung zu stellen, dass einfacher, insbesondere mit weniger Prozessschritten hergestellt werden kann. Es ist weiterhin Aufgabe der vorliegenden Erfindung ein Verfahren zur Herstellung eines solchen elektronischen Bauelementes vorzusehen.
  • Diese Aufgabe wird durch das elektronische Bauelement nach Anspruch 1 sowie durch das Verfahren zur Herstellung eines elektronischen Bauelements nach Anspruch 11 gelöst.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung ist ein elektronisches Bauelement vorgesehen, dass einen ersten Chip mit einer Kontaktfläche auf einer Oberfläche und einen zweiten Chip, der mit Abstand über der Oberfläche des ersten Chips angeordnet ist, vorgesehen. Zwischen dem ersten und dem zweiten Chip sind mehrere Abstandselemente angeordnet. Weiterhin ist ein Bonddraht vorgesehen, der zwischen dem ersten und dem zweiten Chip in dem durch die Abstandselemente vorgegebenen Abstandsbereich angeordnet ist und die erste Kontaktfläche kontaktiert. Erfindungsgemäß ist die Kontaktfläche des ersten Chips in einem Innenbereich der Oberfläche eines ersten Chips angeordnet und mindestens eines der Abstandselemente in einem Außenbereich der Oberfläche des ersten Chips angeordnet.
  • Beim erfindungsgemäßen Bauelement ist es möglich, dass zumindest der erste Chip ohne Umverdrahtungslage vorgesehen sein kann, wobei die Kontaktflächen unmittelbar die elektronische Schaltung in dem ersten Chip kontaktiert. Da nun in dem Innenbereich der Oberfläche des ersten Chips kein Abstandselement mehr aufgebracht werden kann sind mehrere Abstandselemente vorgesehen, von denen zumindest eines in einem Außenbereich der Oberfläche des ersten Chips angeordnet ist. Dies hat zum einen den Vorteil, dass mechanische Spannungen zwischen dem ersten und dem zweiten Chip bzw. zwischen dem Chip und dem Abstandselement aufgrund thermischer Belastung reduziert werden können. Zum anderen ermöglicht das Vorsehen von mehreren Abstandselementen, dass der Bonddraht bzw. die Bonddrähte nahezu beliebig angeordnet werden können, da die Position der Abstandselemente sich im wesentlichen an dem Verlauf des Bonddrahts bzw. der Bonddrähte orientiert.
  • Insbesondere erstreckt sich der Innenbereich um einen Mittelpunkt des ersten Chips und der Außenbereich ist an mindestens einem Rand des ersten Chips angeordnet.
  • Vorzugsweise steht die Kontaktfläche unmittelbar mit elektrisch betreibbaren Strukturen in dem ersten Chip in Verbindung, insbesondere ohne das Vorsehen einer Umverdrahtungslage.
  • Gemäß einer weiteren Ausführungsform der Erfindung kann der Bonddraht seitlich an mindestens einem Abstandselement vorbeilaufen.
  • Vorzugsweise überdeckt der zweite Chip den ersten Chip im wesentlichen vollständig bezüglich, z. B. eines Bauelementssubstrates, auf dem der Chipstapel angeordnet ist.
  • Gemäß einer weiteren Ausführung der Erfindung kann der erste Chip viereckig ausgebildet sein, wobei im Bereich jeder der Ecken jeweils ein Abstandselement angeordnet ist.
  • In einer bevorzugten Ausführungsform sind die Abstandselemente mit einem aushärtbaren Klebstoff gebildet.
  • Damit die zwischen den beiden Chips angeordneten Bonddrähte keinen Kurzschluss mit dem zweiten Chip bilden, ist eine Oberfläche des zweiten Chips, die der Oberfläche des ersten Chips gegenüberliegt, mit einer Isolationsschicht versehen.
  • Vorzugsweise kann ein Bauelementsubstrat vorgesehen sein, auf dem die übereinander angeordneten Chips aufgebracht sind, wobei der Bonddraht mit einer weiteren Kontaktfläche, die auf dem Bauelementsubstrat angeordnet ist, verbunden ist.
  • Gemäß einer weiteren Ausführungsform können mehrere Kontaktflächen in einer oder mehreren Reihen entlang einer Mittellinie des ersten Chips vorgesehen sein, die jeweils mit Bonddrähten verbunden sind, die im Abstandsbereich zwischen den Chips angeordnet sind, wobei zumindest ein Teil der Bonddrähte über eine zur Mittellinie parallele Kante des ersten Chips verläuft.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen eines elektronischen Bauelements vorgesehen. Das Verfahren umfasst die Schritte des Bereitstellen eines ersten Chips mit einer ersten Kontaktfläche auf einer Oberfläche, des Bereitstellens eines zweiten Chips, des Aufbringens von mehreren Abstandselementen auf die Oberfläche des ersten Chips und/oder auf die Rückseite eines zweiten Chips, des Anordnens eines Bonddrahtes, der die erste Kontaktfläche und eine außerhalb der Oberfläche des ersten Chips befindliche seitliche Kontaktfläche kontaktiert, des Anordnens des zweiten Chips auf dem ersten Chip, so dass die Abstandelemente zwischen dem ersten und dem zweiten Chip angeordnet sind. Der erste Chip wird mit der ersten Kontaktfläche in einem Innenbereich der Oberfläche des ersten Chips bereitgestellt, wobei mindestens eines der Abstandselemente so angeordnet wird, dass es in der Stapelanordnung in einem Außenbereich der Oberfläche des ersten Chips angeordnet ist.
  • Das erfindungsgemäße Verfahren ermöglicht es in einfacher Weise ein elektronisches Bauelement mit mehreren übereinander angeordneten Chips zur Verfügung zu stellen, wobei mindestens einer der Chips in einem Innenbereich angeordnete Kontaktflächen aufweisen kann, ohne dass eine Umverdrahtungslage auf diesem Chip vorgesehen werden muss.
  • Gemäß einer bevorzugten Ausführungsform können die Abstandselemente im Bereich jeder der Ecken angeordnet werden.
  • Gemäß einer bevorzugten Ausführungsform werden die Abstandselemente vor dem Anordnen des Bonddrahtes aufgebracht, sodass eine Beschädigung der Bonddrähte durch einen solchen Prozess zum Aufbringenen der Abstandselemente ausgeschlossen werden kann.
  • Insbesondere können die Abstandselemente mit einem festen oder aushärtbaren Material gebildet werden.
  • Vorzugsweise werden die Abstandselemente durch Aufbringen eines Klebstoffes hergestellt.
  • Dabei können die Abstandselemente durch Durchführen eines Druckprozesses mit einem zähen, zähflüssigen oder pastenartigen Klebstoffes oder durch Durchführen eines Dispense-Prozesses mit einem flüssigen Klebstoff aufgebracht werden.
  • Bevorzugte Ausführungsformen werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
  • 1 eine Schnittansicht durch einen Multichip-Baustein in einem BGA-Gehäuse gemäß dem Stand der Technik;
  • 2 eine Schnittansicht durch einen Multichip-Baustein in einem BGA-Gehäuse gemäß einer vorteilhaften Ausführungsform der Erfindung; und
  • 3 eine Draufsicht auf den ersten Chip mit aufgebrachten Abstandselementen.
  • In 1 ist eine Schnittansicht eines elektronischen Bausteins 1 mit mehreren Chips 2 gemäß dem Stand der Technik dargestellt. Mehrere Chips 2 sind übereinander gestapelt angeordnet und auf ein Bausteinsubstrat 3 aufgebracht. Die Chips 2 weisen jeweils nahe einander gegenüberliegenden Außenkanten befindliche Kontaktbereiche 23 auf, in denen sich Kontaktflächen 27 befinden. Die Kontaktflächen 27 sind jeweils über einen Bonddraht 4 mit weiteren Kontaktflächen 5, die auf dem Bausteinsubstrat 3 aufgebracht sind, verbunden. Auf einer dem Chipstapel der mehreren Chips 2 gegenüberliegende Oberfläche des Bausteinsubstrats sind Lotkugeln 6 aufgebracht, die über eine in dem Bausteinsubstrat 3 befindliche Umverdrahtungsstruktur mit den weiteren Kontaktflächen 5 in Verbindung stehen. Damit die Kontaktflächen des unteren der beiden Chips 2 zugänglich sind, sind zwischen den Chips 2 ein Zwischenelement in Form eines sogenannten Interposer 7 eingebracht, das üblicherweise in Form einer Siliziumscheibe (Siliziumplättchen) vorbestimmter Dicke ausgebildet ist. Die Siliziumscheibe wird mit den entsprechenden Oberflächen des unteren und des unteren Chips 2 verklebt, sodass die Stapelanordnung der Chips 2 gebildet wird. Das Vorsehen des Interposers 7 erfordert zusätzliche Prozessschritte und kann z. B. aufgrund einer ungleichmäßigen Verteilung eines Klebstoffes beim Verkleben des Interposers 7 zwischen den beiden Chips 2 dazu führen, dass der obere Chip 2 gegenüber dem unteren Chip leicht geneigt ist. Insbesondere bei Chipstapeln mit mehr als zwei Chips führen solche Neigungen der Chips zu einem stark geneigten oberen Chip. Die unterschiedliche vertikale Höhe der darauf befindlichen Kontaktflächen führt in der Regel zu Schwierigkeiten im Bondprozess. Weiterhin muss jeder der Chips mit einer Umverdrahtungslage 8 versehen werden, mit der erreicht wird, dass die Kontaktflächen zum Kontaktieren der elektronischen Schaltkreise in dem Chip in einem Außenbereich des Chips 2 nahe der Außenkante angeordnet sind, sodass in einem Innenbereich des jeweiligen unteren Chips 2 ausreichend Platz zur Verfügung steht, um den Interposer 7 anzuordnen. Solche Umverdrahtungslagen werden in der Regel durch Galvanisierprozesse gebildet.
  • In 2 ist eine Schnittansicht durch einen Baustein 10 gemäß einer ersten Ausführungsform der Erfindung dargestellt. Der Baustein 10 umfasst einen Chipstapel mit einem unteren Chip 11 und einem oberen Chip 12. Der Chipstapel ist auf einer ersten Oberfläche 13 eines Bausteinsubstrats 14 aufgebracht. Die Chips 11, 12 weisen jeweils eine aktive Oberfläche 15 auf, auf der sich elektronische Schaltkreise befinden, die über geeignete Kontaktflächen 16 kontaktierbar sind. Die aktiven Oberflächen der Chips 11, 12 sind zur ersten Oberfläche 13 des Bausteinsubstrats 14 gleichgerichtet. Die Kontaktflächen 16 stehen unmittelbar mit den elektronischen Schaltkreisen in den jeweiligen Chips 11, 12 in Verbindung, d.h. es ist keine Umverdrahtungslage vorgesehen, um Kontaktflächen in einem Außenbereich nahe einer der Außenkanten des jeweiligen Chips 11, 12 anzuordnen, mit denen die integrierten elektronischen Schaltkreise kontaktiert werden können.
  • Die Kontaktflächen 16 sind über Bonddrähte 17 mit weiteren Kontaktflächen 18, die auf der ersten Oberfläche des Bauelementsubstrats 14 angeordnet sind, verbunden. Im Gegensatz zu den Bonddrähten gemäß dem Stand der Technik, wie mit Bezug zu dem beispielhaften Bauelement der 1 dargestellt ist, sind die Bonddrähte 17 gemäß der ersten Ausführungsform der Erfindung länger und erstrecken sich von den Kontaktflächen 16, die in einem Innenbereich des jeweiligen Chips 11, 12 angeordnet sind über eine der Außenkanten des entsprechenden Chips 11 oder 12.
  • Das Bausteinsubstrat 14 weist eine zweite Oberfläche 22 auf, auf der als Kontaktelement zur externen Kontaktierung Lotkugeln 21 aufgebracht sind. Die Lotkugeln stehen über eine Umverdrahtungsstruktur, die in dem Bausteinsubstrat 14 vorgesehen ist, mit den weiteren Kontaktflächen 18 in geeigneter Weise in Verbindung.
  • Der obere Chip 12 ist über den unteren Chip 11 mit einem Abstand angeordnet, wobei mehrere Abstandselemente 19 vorgesehen sind, die im wesentlichen stiftförmig ausgebildet sind, d. h. mit einer gegenüber der Gesamtfläche des jeweiligen Chips 11, 12 sehr kleinen Grundfläche vorzugsweise mit mindestens dem Flächenverhältnis 1:50. Die Abstandselemente 19 sind vorzugsweise mit einem Klebstoff oder mit einem sonstigen geeigneten Verbindungsmaterial ausgebildet und sind in Bereichen auf der Oberfläche des unteren Chips 11 aufgebracht, über die kein Bonddraht 17 geführt wird bzw. werden soll. Insbesondere ist mindestens eines der Abstandselemente 19 in einem Außenbereich 25 der Oberfläche des unteren Chips 11 angeordnet. Der Außenbereich 25 ist auf der Oberfläche des unteren Chips 11 unmittelbar an mindestens einem Außenrand des Chips 11 angeordnet und grenzt zumindest an einer Seite eines Innenbereichs 26 an, so dass der Außenbereich 25 den Innenbereich zumindest teilweise umschließt oder auch einseitig oder beidseitig begrenzt.
  • Die Bonddrähte 17 verlaufen im wesentlichen an den Abstandselementen 19, die in dem Außenbereich der Oberfläche des unteren Chips 11 angeordnet sind, seitlich vorbei. Die Höhe der Abstandselemente 19 zwischen dem oberen und unteren Chip 11, 12 ist gleich und vorzugsweise so gewählt, dass der obere Chip die Bonddrähte 17 nicht berührt, so dass kein Kurzschluss zwischen einem der Bonddrähte 17 und einem Substrat des oberen Chips 12, d.h. der Rückseite (Unterseite), die der Oberfläche des Chips gegenüberliegt, entsteht. Alternativ kann die Rückseite mit einer Isolationsschicht (nicht gezeigt) versehen sein, so dass selbst bei einem Kontakt zwischen der Rückseite des oberen Chips 12 und einem der Bonddrähte 17 kein Kurzschluss auftreten kann.
  • In 3 ist eine Draufsicht auf die Oberfläche 15 des unteren Chips 11 dargestellt, die eine mögliche Verteilung der Abstandselemente 19 sowie eine mögliche Anordnung der Bonddrähte 17 und der Kontaktflächen 16 zeigt. Der durch die gestrichelte Linie umschlossene Bereich stellt den Innenbereich 26 dar, in dem die Kontaktflächen 16 angeordnet sind. Bei modernen integrierten Schaltungen werden die Kontaktflächen 16, die unmittelbar mit den integrierten Schaltkreisen des Chips 11 in Kontakt stehen, möglichst in der Mitte des Chips bzw. in einer oder mehrerer Reihen der Mittellinie des Chips angeordnet, um Laufzeitunterschiede der Signale innerhalb der integrierten Schaltung zu verringern.
  • Die Abstandselemente sind vorzugsweise auf Klebstoff gebildet und werden, z. B. in einem Druckprozess (printing; stencilprinting) auf die Oberfläche des unteren Chips 11 und/oder auf die Rückseite des oberen Chips 12 aufgebracht. Werden die Abstandselemente 19 auf die Oberfläche des unteren Chips 11 aufgebracht, so erfolgt dies vorzugsweise vor dem Durchführen des Bondprozesses, um die Bonddrähte bei einem nachträglichen Aufbringen der Abstandelemente 19 nicht zu beschädigen. Das Aufbringen der Abstandselemente erfolgt durch den Druckprozess in einem zähflüssigen oder pastösen Klebstoff oder durch einen Dispense-Prozess, bei dem ein Tropfen eines flüssigen Klebstoffes aufgebracht wird. Dabei ist darauf zu achten, dass die Abstandselemente 19 eine bestimmte, gleiche Höhe aufweisen, so dass beim Aufbringen des oberen Chips 12 die Bonddrähte durch dessen Rückseite nicht berührt oder gar verformt werden.
  • Eines oder mehrere der Abstandselemente 19 können auch in den Innenbereich an einer Position vorgesehen werden, an der keine Bonddrähte 17 verlaufen. Da das Aufbringen der Abstandselemente 19 mit Hilfe des Druckprozesses durchgeführt werden kann, lässt sich das Aufbringen der Abstandselemente für mehrere Chips in unzersägtem Zustand auf dem Wafer oder auf einem geeigneten Trägersubstrat, auf dem die Chips angeordnet sind, gleichzeitig durchführen, so dass der Durchsatz bei der Herstellung solcher Multichip-Bauelemente in hohen Stückzahlen erhöht werden kann. Ferner ist vorteilhaft, dass zum Bilden des Abstandes zwischen dem unteren Chip 11 und dem oberen Chip 12 kein Interposer vorgesehen werden muss, der in einem aufwendigen Klebeverfahren mit dem unteren und dem oberen Chip 11, 12 verbunden wird.
  • Ob eine Kontaktfläche 16 in dem Innenbereich 26 angeordnet ist, kann beispielsweise dadurch bestimmt sein, dass die Kontaktfläche 16 in Richtung des Verlaufs des Bonddrahtes 17 weiter von der Außenkante über die der entsprechende Bonddraht verläuft, entfernt ist, als eines der Abstandselemente 19, das in einem Außenbereich angeordnet ist, von dieser Außenkante entfernt ist. Am Beispiel der 3 ist beispelsweise die mit A gekennzeichnete Kontaktfläche weiter von der Außenkante B entfernt, als das in dem Außenbereich 25 angeordnete Abstandselement C von der Außenkante B entfernt ist. Im Allgemeinen kann der Innenbereich 26 und der Außenbereich 25 bezüglich einer Außenkante des betreffenden Chips definiert werden, wobei der Außenbereich 25 ein Bereich ist, der sich direkt an die Außenkante anschließt, während der Innenbereich sich an die der Außenkante des Außenbereichs 25 gegenüberliegenden Seite des Außenbereichs anschließt. In diesem Fall verlaufen die Bonddrähte 17 von den Kontaktflächen 16 im Innenbereich über den entsprechenden Abschnitts des Außenbereichs 25, d.h. an den in diesem Abschnitt des Außenbereiches befindlichen Abstandselementen 19 vorbei.
  • Selbstverständlich kann ein solches Multichip-Bauelement auch mit mehr als zwei übereinander angeordneten Chips vorgesehen sein, wobei eine Anzahl der Chips bzw. jeder der Chips Kontaktflächen in einem jeweiligen Innenbereich 26 aufweisen kann, die mit entsprechenden Bonddrähten 17 mit den weiteren Kontaktflächen 18 auf den Bauelementsubstrat 14 verbunden sein können. Die Chips können entsprechend mit einem oder mehreren Abstandselementen 19, die jeweils zumindest teilweise in dem Außenbereich angeordnet sind, voneinander beabstandet werden, wobei die Anordnungen der Abstandselemente 19 zwischen jeweils zwei Chips des Chipstapels voneinander verschieden sein können.
  • Eine mögliche Anordnung der Abstandselemente ist in 3 gezeigt, wobei es für einen gleichmäßigen Abstand zwischen zwei benachbarten Chips vorteilhaft ist, wenn die Abstandselemente nahe der Ecken des Chips angeordnet sind, so dass sich Toleranzen bei der Höhe der Abstandselemente 19 möglichst gering auswirken.
  • 1
    Chip
    2
    Bauelement
    3
    Bausteinsubstrat
    4
    Bonddraht
    5
    Kontaktfläche
    6
    Lotkugel
    7
    Interposer
    8
    Umverdrahtungslage
    9
    Gehäuse
    10
    Bauelement
    11
    unterer Chip
    12
    oberer Chip
    13
    erste Oberfläche
    14
    Bausteinsubstrat
    15
    Oberfläche der Chips
    16
    Kontaktflächen
    17
    Bonddraht
    18
    weitere Kontaktfläche
    19
    Abstandselement
    20
    Gehäuse
    21
    Lotkugel
    22
    Zweite Oberfläche
    23
    Kontaktbereich
    24
    Interposer
    25
    Außenbereich
    26
    Innenbereich
    27
    Kontaktfläche

Claims (18)

  1. Elektronisches Bauelement (10) umfassend: – einen ersten Chip (11) mit einer Kontaktfläche (27) auf einer Oberfläche; – einen zweiten Chip (12), der mit einem Abstand über der Oberfläche des ersten Chips angeordnet ist; – mehrere Abstandselemente, die zwischen dem zweiten Chip (12) und dem ersten Chip (11) angeordnet sind; – einen Bonddraht (17), der zwischen dem ersten und dem zweiten Chip (11, 12) in dem durch die Abstandselemente (19) vorgegebenen Abstandsbereich angeordnet ist und die Kontaktfläche (27) kontaktiert, dadurch gekennzeichnet, dass die Kontaktfläche (27) des ersten Chips (11) in einem Innenbereich (26) der Oberfläche des ersten Chips (11) angeordnet ist, und dass mindestens eines der Abstandselemente (19) in einem Außenbereich (26) der Oberfläche des ersten Chips (11) angeordnet ist.
  2. Bauelement (10) nach Anspruch 1, dadurch gekennzeichnet, dass sich der Innenbereich (26) um einen Mittelpunkt des ersten Chips (11) erstreckt und der Außenbereich (25) an mindestens einem Rand des ersten Chips (11) angeordnet ist.
  3. Bauelement (10) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Kontaktfläche (16) unmittelbar mit elektrisch betreibbaren Strukturen in dem ersten Chip (11) in Verbindung steht, insbesondere ohne das Vorsehen einer Umverdrahtungslage.
  4. Bauelement (10) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Bonddraht (17) seitlich an dem mindestens einen Abstandselement (19) vorbeiläuft.
  5. Bauelement (10) nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der zweite Chip (12) den ersten Chip (11) im wesentlichen vollständig überdeckt.
  6. Bauelement (10) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der erste Chip (11) viereckig ausgebildet ist, wobei im Bereich jeder der Ecken jeweils eines der Abstandselemente (19) angeordnet ist.
  7. Bauelement (10) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Abstandselemente (19) mit einem aushärtbaren Klebstoff gebildet sind.
  8. Bauelement (10) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass eine Oberfläche des zweiten Chips (12), die der Oberfläche des ersten Chips (11) gegenüberliegt, eine Isolationsschicht aufweist.
  9. Bauelement (10) nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass ein Bauelementsubstrat vorgesehen ist, auf dem die über einander angeordneten Chips aufgebracht sind, wobei der Bonddraht mit einer weiteren Kontaktfläche, die auf dem Bauelementsubstrat angeordnet ist, verbunden ist.
  10. Bauelement (10) nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass mehrere Kontaktflächen in einer oder mehreren Reihen entlang einer Mittellinie des ersten Chips (11) vorgesehen sind, die jeweils mit Bonddrähten verbunden sind, wobei zumindest ein Teil der Bonddrähte über eine zur Mittellinie parallele Kante des ersten Chips (11) verlaufen.
  11. Verfahren zum Herstellen eines elektronischen Bauelements (10) mit folgenden Schritten: – Bereitstellen eines ersten Chips (11) mit einer ersten Kontaktfläche (16) auf einer ersten Oberfläche; – Bereitstellen eines zweiten Chips mit einer zweiten Oberfläche – Aufbringen von mehreren Abstandselementen (19) auf die erste Oberfläche (15) des ersten Chips (11) oder auf die zweite Oberfläche des zweiten Chips (12); – Anordnen eines Bonddrahtes, der die erste Kontaktfläche (16) und eine außerhalb der ersten Oberfläche (15) des ersten Chips (11) befindliche zweite Kontaktfläche (18) kontaktiert; – Anordnen des zweiten Chips (12) und dem ersten Chip (11), so dass die Abstandselemente (19) die Chips voneinander beabstanden; dadurch gekennzeichnet, dass der erste Chip (11) mit der ersten Kontaktfläche (16) in einem Innenbereich (26) der Oberfläche des ersten Chips (11) bereitgestellt wird, und dass mindestens eines der Abstandselemente (19) in einem Außenbereich (25) der Oberfläche des ersten Chips (11) angeordnet wird.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der Bonddraht (17) so angeordnet wird, dass er seitlich an dem mindestens einem Abstandselement (19) vorbeiläuft.
  13. Verfahren nach einem der Ansprüche 11 und 12, dadurch gekennzeichnet, dass der zweite Chip (12) so auf den Abstandselementen (19) des ersten Chips (11) angeordnet wird, dass der zweite Chip (12) den ersten Chip (11) im wesentlichen vollständig überdeckt.
  14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass der erste Chip (11) viereckig ausgebildet ist, wobei im Bereich jeder der Ecken jeweils ein Abstandselement (19) angeordnet wird.
  15. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass die Abstandselemente (19) vor dem Anordnen des Bonddrahtes (17) aufgebracht werden.
  16. Verfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass die Abstandselemente (19) mit einem festen oder aushärtbaren Material gebildet werden.
  17. Verfahren nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, dass die Abstandselemente (19) durch Aufbringen von Klebstoff hergestellt werden.
  18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass die Abstandselemente (19) durch Durchführen eines Druckprozesses mit einem zähen, zähflüssigen oder pastenartigen Klebstoff und/oder durch Durchführen eines Dispense-Prozesses mit einem flüssigen Klebstoff aufgebracht werden.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009083582A1 (en) * 2007-12-27 2009-07-09 Interuniversitair Microelektronica Centrum Vzw Method for aligning and bonding elements and a device comprising aligned and bonded elements

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004018434A1 (de) * 2003-04-08 2004-12-09 Samsung Electronics Co., Ltd., Suwon Halbleiter-Mehrchippackung und zugehöriges Herstellungsverfahren

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004018434A1 (de) * 2003-04-08 2004-12-09 Samsung Electronics Co., Ltd., Suwon Halbleiter-Mehrchippackung und zugehöriges Herstellungsverfahren

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009083582A1 (en) * 2007-12-27 2009-07-09 Interuniversitair Microelektronica Centrum Vzw Method for aligning and bonding elements and a device comprising aligned and bonded elements
US8440504B2 (en) 2007-12-27 2013-05-14 Imec Method for aligning and bonding elements and a device comprising aligned and bonded elements

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