DE102005032108A1 - Schaltungsanordnung zur Ansteuerung eines grafischen Displays - Google Patents

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Michael Reppin
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units

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Abstract

Aufgabe der Erfindung ist es, eine Schaltungsanordnung zur Ansteuerung eines grafischen Displays über die USB-Schnittstelle eines Computers zu entwickeln, die ohne eigenen Mikrocontroller auskommt, und einen Bildaufbau unter 1 Sekunde erreicht. DOLLAR A Erfindungsgemäß wird die Aufgabe dadurch gelöst, dass ein IO-Warrior über eine Decoderlogik mit beiden Controllern eines grafischen Displays verbunden ist. DOLLAR A Die Erfindung betrifft eine Schaltungsanordnung zur Ansteuerung eines grafischen Displays über die USB-Schnittstelle eines Computers.

Description

  • Die Erfindung betrifft eine Schaltungsanordnung zur Ansteuerung eines grafischen Displays über die USB Schnittstelle eines Computers.
  • Es ist bekannt, alphanumerische Displays mit einem Controller über die USB Schnittstelle eines Computers anzusteuern, wozu lediglich ein handelsüblicher IO-Warrior zwischengeschaltet wird. Die Ansteuerung eines grafischen Displays ist mit dieser Schaltung nicht möglich, da das grafische Display zwei integrierte Controller aufweist, der IO-Warrier aber nur einen Controller ansteuern kann.
    •
  • Aufgabe der Erfindung ist es, eine Schaltungsanordnung zur Ansteuerung eines grafischen Displays über die USB Schnittstelle eines Computers zu entwickeln, die ohne eigenen Microcontroller auskommt, und einen Bildaufbau unter 1 Sekunde erreicht.
  • Erfindungsgemäß wird die Aufgabe dadurch gelöst, dass ein IO-Warrior über eine Decoderlogik mit beiden Controllern eines grafischen Displays verbunden ist. Dabei ist es vorteilhaft, wenn die Decoderlogik ein Parallelportausgabebaustein ist, der unter Nutzung des I2C-Busses durch Parallelausgabe die beiden Eingangssignale für das grafische Display bildet. Es ist aber auch möglich, dass die Decoderlogik aus einer Parallelschaltung eines ersten UND-Gatters mit einem zweiten und in Reihe liegenden dritten UND-Gatter besteht, wobei die beiden Ausgangssignale des ersten UND-Gatters und des dritten UND-Gatters die Eingangssignale für das grafische Display sind. Letztlich ist möglich, dass die Decoderlogik ein Demultiplexer ist.
  • Der Vorteil der Erfindung besteht darin, dass kein eigener speziell hierfür zu entwickelnder Microcontroller benötigt wird und trotzdem eine Bildaufbauzeit weit unter 1 Sekunde erreicht wird.
    •
  • Die Erfindung wird nachfolgend anhand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher erläutert.
  • Dabei zeigen:
  • 1: das Blockschaltbild einer Ansteuerschaltung,
  • 2: das Schaltbild einer Decoderlogik,
  • 3: das Schaltbild einer anderen Decoderlogik und
  • 4: das Schaltbild einer weiteren Decoderlogik.
  • In 1 ist das Blockschaltbild einer Ansteuerung eines grafischen Displays 1 über die USB Schnittstelle eines Computers unter Verwendung eines IO-Warriors 2 der Firma „Code Mercenaries Hard- und Software GmbH" über eine Decoderlogik 3 dargestellt. Der IO-Warrior 2 ist über eine Daten- und Steuerleitung 4 sowohl mit einem Eingang des grafischen Display 1 als auch mit dem Eingang der Decoderlogik 3 verbunden, wobei beide Ausgänge der Decoderlogik 3 ebenfalls mit dem grafischen Display 1 verbunden sind. In der Decoderlogik 3 werden aus dem Eingangssignal CS zwei Ausgangssignale CS1 und CS2 für die beiden Controller des grafischen Displays 1 erzeugt.
  • 2 zeigt eine Ausführungsform der Decoderlogik 3. Die Ansteuerung des grafischen Displays 1 erfolgt über einen Parallelportausgabebaustein 5, beispielsweise den Parallelportausgabebaustein PCF8574 der Firma „Philips Semiconductors", wobei beide Controller des grafischen Displays 1 unter Nutzung des I2C-Busses durch Parallelausgabe von einem IO-Warrior 2 angesteuert werden. Die Decoderlogik 3 wird also durch den parallelen I2C-Schaltkreis gebildet. Das Eingassignal CS wird in dieser speziellen Ausführungsform nicht verwendet, stattdessen erfolgt die Übertragung des digitalen Datenbyte über den I2C Bus.
  • 3 zeigt eine andere Ausführungsform der Decoderlogik 3. Sie besteht aus drei UND-Gattern 6, 7 und 8, wobei das Eingangssignal CS sowohl beiden Eingängen des ersten UND-Gatters 6 als auch beiden Eingängen des zweiten UND-Gatters 7 zugeführt wird. Der Ausgang des zweiten UND-Gatters 7 ist mit den beiden Eingängen des dritten UND-Gatters 8 verbunden. Die Ausgänge des ersten UND-Gatters 6 und des dritten UND-Gatters 8 sind mit den beiden Controllern des grafischen Displays 1 verbunden. Wenn das Eingangssignal CS Low-Pegel hat, wird automatisch das erste Ausgangssignal CS1 zum High-Pegel und der erste Controller des grafischen Displays 1 wird deaktiviert. Gleichzeitig führt durch doppelte Invertierung durch das zweite und dritte UND-Gatter 7 und 8 das zweite Ausgangssignal CS2 auch Low-Pegel und der zweite Controller des grafischen Displays wird aktiviert. Das Eingangssignal CS entscheidet also, welcher Controller die empfangenen Daten verarbeitet. Günstig hierbei ist der Einsatz der „74HC00N-Gatter".
  • In 4 ist eine weitere Variante der Decoderlogik beschrieben. Als Decoder 3 kann ein handelsüblicher Demultiplexer 9, beispielsweise der Demultiplexer 74138, verwendet werden. Der Demultiplexer 9 bereitet aus drei binären Signalen acht Signale auf; wenn das Eingangssignal CS Low-Pegel führt, ist das erste Ausgangssignal ebenfalls Low und der erste Controller ist aktiviert. Wenn das Eingangssignal CS Low-Pegel führt, ist das zweite Ausgangssignal CS2 zwangsläufig High, und der zweite Controller ist deaktiviert, weil bei dieser Schaltungsanordnung nur einer der Decoderausgänge einen Low-Pegel annehmen kann. Wenn das Eingangssignal CS High ist, ist der zweite Controller aktiviert und der erste Controller deaktiviert.
    • 1
    grafisches Display
    2
    IO-Warrier
    3
    Decoderlogik
    4
    Daten- und Steuerleitung
    5
    Parallelportausgabebaustein
    6
    erstes UND-Gatter
    7
    zweites UND-Gatter
    8
    drittes UND-Gatter
    9
    Demultiplexer
    CS
    Eingangsignal
    CS1
    erstes Steuersignal
    CS2
    zweites Steuersignal

Claims (4)

  1. Schaltungsanordnung zur Ansteuerung eines grafischen Displays über die USB Schnittstelle eines Computers dadurch gekennzeichnet, dass ein IO-Warrior (2) über eine Decoderlogik (3) mit beiden Controllern eines grafischen Displays (1) verbunden ist.
  2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Decoderlogik (3) ein Parallelportausgabebaustein (5) ist, der unter Nutzung des I2C-Busses durch Parallelausgabe die beiden Eingangssignale (CS1; CS2) für das grafische Display (1) bildet.
  3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Decoderlogik (3) aus einer Parallelschaltung eines ersten UND-Gatters (6) mit einem zweiten und dritten UND-Gatters (7; 8) besteht, wobei die beiden Ausgangssignale des ersten UND-Gatters (6) und des dritten UND-Gatters (8) die Eingangssignale (CS1; CS2) für das grafische Display (1) sind.
  4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Decoderlogik (3) ein Demultiplexer (9) ist.
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Title
"I/O-Warrior-Generic universal I/O controller for USB" V 1.0.5 for chip revision V1.0.2.1 von Fa. Code Mercenaries Hard- und Software GmbH erschie- nen am 04.03.2004 *
PCF8574 Remote 8-nit I/O expander for I2C-bus" Product data specification von Philips Semiconduc- tors vom 22.11.2002
PCF8574 Remote 8-nit I/O expander for I2C-bus" Product data specification von Philips Semiconduc-tors vom 22.11.2002 *

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