DE102005024945A1 - Integriete Halbleiterschaltungsanordnung sowie Verfahren zu deren Herstellung - Google Patents

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Abstract

Vorgeschlagen werden eine integrierte Halbleiterschaltungsanordnung (1) sowie Verfahren zu deren Herstellung. Es ist ein Kernaspekt der Erfindung, dass ein Substrat-/Trägerbereich (21) oder ein Teil davon mit einer oder als eine stresskompensierte und niedrig resistive Kontaktanordnung (40) ausgebildet ist bzw. wird.

Description

  • Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltungsanordnung sowie ein Verfahren zu deren Herstellung. Die vorliegende Erfindung betrifft insbesondere auch Maßnahmen zur Reduzierung der Substratsteuerung und des Einschaltwiderstands bei integrierten Leistungshalbleitern und bei diskreten Transistoren sowie deren Verbesserung im Hinblick auf den thermischen Widerstand und darüber hinaus so genannte in-situ-Träger und Rückseitenmetallisierungskontakte für dünne Siliziumeinrichtungen.
  • Bei der Weiterentwicklung moderner Halbleitertechnologien gewinnen neben den Aspekten der Steigerung der Zuverlässigkeit und der Miniaturisierung auch Aspekte der Prozessvereinfachung und der Verbesserung der Handhabbarkeit sowohl der Endprodukte als auch von Zwischenprodukten mehr und mehr an Bedeutung. So ist es insbesondere wünschenswert, dass die funktionale Integrität mit hoher Zuverlässigkeit auch dann gewährleistet werden kann, wenn bei der Herstellung entsprechender Halbleiterschaltungsanordnungen vereinfachte Strukturen mit entsprechend vereinfachten Herstellungsvorgängen zugrunde gelegt werden.
  • Es hat sich jedoch gezeigt, dass bei herkömmlichen Strukturen für integrierte Halbleiterschaltungsanordnungen und bei entsprechenden Herstellungsverfahren Eigenschaften der verwendeten Materialien im Hinblick auf die damit einhergehenden elektrischen und thermischen Leitfähigkeiten sowie auch Stabilitätsaspekte im Hinblick auf die Handhabung beim Herstellungsvorgang zur Steigerung einer höheren Produktivität und zum Absenken der Ausfallraten nicht vernachlässigt werden können.
  • Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltungsanordnung sowie ein Verfahren zu deren Herstellung anzugeben, bei welchen im Hinblick auf die mechanischen, thermischen und elektrischen Eigenschaften mit besonders geringem Aufwand eine besonders hohe funktionelle und produktionstechnische Zuverlässigkeit erreicht werden kann.
  • Die der Erfindung zugrunde liegende Aufgabe wird bei einer integrierten Halbleiterschaltungsanordnung erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 1 gelöst. Des Weiteren wird die der Erfindung zugrunde liegende Aufgabe bei einem Herstellungsverfahren für eine integrierte Halbleiterschaltungsanordnung erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 24 gelöst. Vorteilhafte Weiterbildungen der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung und des erfindungsgemäßen Herstellungsverfahrens für integrierte Halbleiterschaltungsanordnungen sind jeweils Gegenstand der abhängigen Unteransprüche.
  • Erfindungsgemäß wird eine integrierte Halbleiterschaltungsanordnung vorgeschlagen, bei welcher ein Halbleitermaterialbereich mit einem Nutzbereich und mit einem Substrat-/Trägerbereich ausgebildet ist, bei welcher der Nutzbereich mit seiner Unterseite – direkt oder indirekt – auf einem Oberflächenbereich oder einer Oberseite des Substrat-/Trägerbereiches ausgebildet ist, bei welcher im Nutzbereich eine Halbleiterschaltung ausgebildet ist und bei welcher der Substrat-/Trägerbereich oder ein Teil davon mit einer stresskompensierten und niedrig resistiven Kontaktanordnung oder als eine stresskompensierte und niedrig resistive Kontaktanordnung für die Halbleiterschaltung oder einen Teil davon ausgebildet ist.
  • Es ist somit ein Aspekt der vorliegenden Erfindung, bei einer integrierten Halbleiterschaltungsanordnung den Substrat-/Trä gerbereich oder einen Teil davon mit einer stresskompensierten und niedrig resistiven Kontaktanordnung oder als eine stresskompensierte und niedrig resistive Kontaktanordnung auszubilden. Durch diese Maßnahme wird zum einen eine besonders effektive thermische und elektrische Rückseitenkontaktierung der im Nutzbereich des zugrunde liegenden Halbleitermaterialbereichs ausgebildeten Halbleiterschaltung erreicht, als auch deren mechanisch stabilisierte Handhabbarkeit gewährleistet, weil aufgrund der vorgesehenen niedrigen Resistivität eine hohe elektrische und thermische Ankopplung vorliegt und weil aufgrund der Stresskompensation im Substrat-/Trägerbereich mechanische Spannungen und somit Krümmungen, Wölbungen und Welligkeiten im Substrat-/Trägerbereich und folglich im darüber angeordneten Nutzbereich und der darin vorgesehenen Halbleiterschaltung vermieden oder doch zumindest reduziert werden.
  • Bei einer Weiterbildung der erfindungsgemäßen Halbleiterschaltungsanordnung ist der Nutzbereich als Epitaxiebereich oder mit einem Epitaxiebereich ausgebildet.
  • Bei einer anderen Weiterbildung der erfindungsgemäßen Halbleiterschaltungsanordnung ist alternativ oder zusätzlich der Substrat-/Trägerbereich als ein Halbleitersubstrat oder mit einem Halbleitersubstrat ausgebildet.
  • Gemäß einer Fortbildung der erfindungsgemäßen Halbleiterschaltungsanordnung ist alternativ oder zusätzlich der Substrat-/Trägerbereich als ein Träger oder mit einem Träger ausgebildet.
  • Gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass zwischen dem Halbleitersubstrat und dessen Unterseite einerseits und dem Träger und dessen Ober seite andererseits eine Verbindungsschicht oder Bondschicht ausgebildet ist.
  • Im Rahmen einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass die Verbindungsschicht oder die Bondschicht als verborgenes oder vergrabenes Oxid BOX oder mit einem verborgenen oder vergrabenen Oxid BOX ausgebildet ist.
  • Bei einer anderen zusätzlichen oder alternativen Ausführungsform kann ein FZ-Material oder Float-Zone-Material als zusätzliches oder alternatives Wafermaterial vorgesehen sein oder werden.
  • Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass die Kontaktanordnung als Schichtsystem oder Schichtstruktur oder mit einem Schichtsystem oder einer Schichtstruktur ausgebildet ist.
  • Im Rahmen einer anderen Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass das Schichtsystem als alternierende Abfolge mindestens einer oder einer Mehrzahl Schichten eines ersten Schichttyps und einer oder einer Mehrzahl Schichten eines zweiten Schichttyps ausgebildet ist.
  • Dabei sieht eine anderen Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung alternativ oder zusätzlich vor, dass der erste Schichttyp mit oder aus TiB2 ausgebildet ist.
  • Der zweite Schichttyp kann alternativ oder zusätzlich bei einer anderen Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung mit oder aus BN ausgebildet sein.
  • Bei einer anderen vorteilhaften Weiterbildung der erfindungsgemäßen Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass die Kontaktanordnung als eine Grabenstrukturanordnung oder mit einer Grabenstrukturanordnung ausgebildet ist.
  • Dabei kann es besonders vorteilhaft sein, wenn gemäß einer anderen Weiterbildung der erfindungsgemäßen Halbleiterschaltungsanordnung die Grabenstrukturanordnung mit einer Mehrzahl Grabenstrukturen ausgebildet ist.
  • Zusätzlich oder alternativ kann es im Rahmen einer anderen Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung vorgesehen sein, dass die Grabenstruktur jeweils sich im Wesentlichen vertikal erstreckend in Richtung von der Unterseite des Substrat-/Trägerbereichs zur Oberseite des Substrat-/Trägerbereichs und mit Wandbereichen und einem Bodenbereich ausgebildet ist.
  • Zusätzlich oder alternativ kann es im Rahmen einer anderen vorteilhaften Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung möglich sein, dass die Grabenstruktur jeweils bis in den Nutzbereich hineinreichend ausgebildet ist.
  • Eine weitere vorteilhafte Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung sieht alternativ oder zusätzlich vor, dass die Grabenstruktur jeweils mit mindestens einem Liner und/oder mit mindestens einer Kontakt-/Barriereschicht konform und ohne vollständige Füllung der jeweiligen Grabenstruktur ausgebildet ist.
  • Dabei kann es gemäß einer weiteren vorteilhaften Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung zusätzlich vorgesehen sein, dass der Liner und/oder die Kon takt-/Barriereschicht mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet ist, die besteht aus leitfähigen Materialien, TiB2 und TiN.
  • Gemäß einer anderen Fortbildung der erfindungsgemäßen Halbleiterschaltungsanordnung kann es alternativ oder zusätzlich vorgesehen sein, dass der Liner und/oder die Kontakt-/Barriereschicht mit oder aus TiN und mit einer Schichtstärke im Bereich von etwa 10 nm bis etwa 100 nm ausgebildet ist.
  • Andererseits kann es gemäß einer anderen Fortbildung der erfindungsgemäßen Halbleiterschaltungsanordnung alternativ oder zusätzlich vorgesehen sein, dass der Liner und/oder die Kontakt-/Barriereschicht mit oder aus TiB2 und mit einer Schichtstärke im Bereich von etwa 1 μm ausgebildet ist.
  • Die jeweilige Grabenstruktur kann zusätzlich oder alternativ im Rahmen einer anderen Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung – insbesondere nach Ausbilden des mindestens einen Liners und/oder der mindestens einen Kontakt-/Barriereschicht – mit einem elektrisch leitfähigen Kontaktmaterial ausgekleidet oder gefüllt ausgebildet sein.
  • Das Kontaktmaterial kann zusätzlich oder alternativ im Rahmen einer anderen vorteilhaften Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung aus oder mit einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe gebildet sein, die besteht aus Metall, Kupfer, BN und Lotmaterial.
  • Weiter ist es vorteilhaft, wenn gemäß einer anderen Fortbildung der erfindungsgemäßen Halbleiterschaltungsanordnung die jeweilige Grabenstruktur nach Auskleidung oder teilweiser Füllung mit dem leitfähigen Kontaktmaterial alternativ oder zusätzlich in ihrem Inneren mit einer Kavität oder einem Lunker verbleibend ausgebildet ist.
  • Im Bereich der Rückseite des Substrat-/Trägerbereichs oder eines Teils davon kann gemäß einer weiteren vorteilhaften Ausgestaltungsform der erfindungsgemäßen Halbleiterschaltungsanordnung zusätzlich oder alternativ eine Rückseitenkontaktierung oder Rückseitenmetallisierung – insbesondere als Teil der Kontaktanordnung – ausgebildet sein, durch welche insbesondere die jeweilige Grabenstruktur gegenüber ihrem Inneren verschlossen ist.
  • Die Halbleiterschaltung kann in vorteilhafter Weise mit einem ersten Halbleiterschaltungsbereich in Form einer Logikschaltung und mit einem zweiten Halbleiterschaltungsbereich in Form einer Leistungsschaltung ausgebildet sein.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung geschaffen, bei welchem ein Halbleitermaterialbereich mit einem Nutzbereich und mit einem Substrat-/Trägerbereich ausgebildet wird, bei welcher der Nutzbereich mit seiner Unterseite – direkt oder indirekt – auf einem Oberflächenbereich oder einer Oberseite des Substrat-/Trägerbereiches ausgebildet wird, bei welcher im Nutzbereich eine Halbleiterschaltung ausgebildet wird und bei welcher der Substrat-/Trägerbereich oder ein Teil davon mit einer stresskompensierten und niedrig resistiven Kontaktanordnung oder als eine stresskompensierte und niedrig resistive Kontaktanordnung für die Halbleiterschaltung oder einen Teil davon ausgebildet wird.
  • Bei einer Weiterbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung wird der Nutzbereich als Epitaxiebereich oder mit einem Epitaxiebereich ausgebildet.
  • Bei einer anderen Weiterbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung wird alternativ oder zusätzlich der Substrat-/Trägerbereich als ein Halbleitersubstrat oder mit einem Halbleitersubstrat ausgebildet.
  • Gemäß einer Fortbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass der Substrat-/Trägerbereich als ein Träger oder mit einem Träger ausgebildet wird.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass zwischen dem Halbleitersubstrat und dessen Unterseite einerseits und dem Träger und dessen Oberseite andererseits eine Verbindungsschicht oder Bondschicht ausgebildet wird.
  • Im Rahmen einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass die Verbindungsschicht oder die Bondschicht als verborgenes oder vergrabenes Oxid BOX (buried oxide) oder mit einem verborgenen oder vergrabenen Oxid BOX ausgebildet wird.
  • Bei einer besonders bevorzugten des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass die Kontaktanordnung als Schichtsystem oder Schichtstruktur oder mit einem Schichtsystem oder einer Schichtstruktur ausgebildet wird.
  • Im Rahmen einer anderen Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass das Schichtsystem als alternierende Abfolge mindestens einer oder einer Mehrzahl Schichten eines ersten Schichttyps und einer oder einer Mehrzahl Schichten eines zweiten Schichttyps ausgebildet wird.
  • Dabei sieht eine andere Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung alternativ oder zusätzlich vor, dass der erste Schichttyp mit oder aus TiB2 ausgebildet wird.
  • Der zweite Schichttyp kann bei einer anderen Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung alternativ oder zusätzlich mit oder aus BN ausgebildet werden.
  • Bei einer anderen vorteilhaften Weiterbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung ist es alternativ oder zusätzlich vorgesehen, dass die Kontaktanordnung als eine Grabenstrukturanordnung oder mit einer Grabenstrukturanordnung ausgebildet wird.
  • Dabei kann es besonders vorteilhaft sein, wenn gemäß einer anderen Weiterbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung die Grabenstrukturanordnung mit einer Mehrzahl Grabenstrukturen ausgebildet wird.
  • Zusätzlich oder alternativ kann es im Rahmen einer anderen Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung vorgesehen sein, dass die Grabenstruktur jeweils sich im Wesentlichen vertikal erstreckend in Richtung von der Unterseite des Substrat-/Trägerbereichs zur Oberseite des Substrat-/Trägerbereichs und mit Wandbereichen und einem Bodenbereich ausgebildet wird.
  • Zusätzlich oder alternativ kann es im Rahmen einer anderen vorteilhaften Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung möglich sein, dass die Grabenstruktur jeweils bis in den Nutzbereich hineinreichend ausgebildet wird.
  • Eine weitere vorteilhafte Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung sieht alternativ oder zusätzlich vor, dass die Grabenstruktur jeweils mit mindestens einem Liner und/oder mit mindestens einer Kontakt-/Barriereschicht konform und ohne vollständige Füllung der jeweiligen Grabenstruktur ausgebildet wird.
  • Dabei kann es gemäß einer weiteren vorteilhaften Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung zusätzlich vorgesehen sein, dass der Liner und/oder die Kontakt-/Barriereschicht mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet wird, die besteht aus leitfähigen Materialien, TiB2 und TiN.
  • Gemäß einer anderen Fortbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung kann es alternativ oder zusätzlich vorgesehen sein, dass der Liner und/oder die Kontakt-/Barriereschicht mit oder aus TiN und mit einer Schichtstärke im Bereich von etwa 10 nm bis etwa 100 nm ausgebildet wird.
  • Andererseits kann es gemäß einer anderen Fortbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung alternativ oder zusätzlich vorgesehen sein, dass der Liner und/oder die Kontakt-/Barriereschicht mit oder aus TiB2 und mit einer Schichtstärke im Bereich von etwa 1 μm ausgebildet wird.
  • Die jeweilige Grabenstruktur kann zusätzlich oder alternativ im Rahmen einer anderen Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung – insbesondere nach Ausbilden des mindestens einen Liners und/oder der mindestens einen Kontakt-/Barriereschicht – mit einem elektrisch leitfähigen Kontaktmaterial ausgekleidet oder gefüllt ausgebildet werden.
  • Das Kontaktmaterial kann zusätzlich oder alternativ im Rahmen einer anderen vorteilhaften Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung aus oder mit einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe gebildet werden, die besteht aus Metall, Kupfer, BN und Lotmaterial.
  • Weiter ist es vorteilhaft, wenn gemäß einer anderen Fortbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung die jeweilige Grabenstruktur nach Auskleidung oder teilweiser Füllung mit dem leitfähigen Kontaktmaterial alternativ oder zusätzlich in ihrem Inneren mit einer Kavität oder einem Lunker verbleibend ausgebildet wird.
  • Im Bereich der Rückseite des Substrat-/Trägerbereichs oder eines Teils davon kann gemäß einer weiteren vorteilhaften Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterschaltungsanordnung zusätzlich oder alternativ eine Rückseitenkontaktierung oder Rückseitenmetallisierung – insbesondere als Teil der Kontaktanordnung – ausgebildet werden, durch welche insbesondere die jeweilige Grabenstruktur gegenüber ihrem Inneren verschlossen wird.
  • Die Halbleiterschaltung kann in vorteilhafter Weise mit einem ersten Halbleiterschaltungsbereich in Form einer Logikschaltung und mit einem zweiten Halbleiterschaltungsbereich in Form einer Leistungsschaltung ausgebildet werden.
  • Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend weiter erläutert:
    Die Erfindung betrifft insbesondere auch Maßnahmen zur Reduzierung der Substratsteuerung und/oder des Einschaltwiderstands sowie zur Verbesserung des thermischen Widerstands bei Power-ICs und diskreten Transistoren.
  • Speziell bei diskreten Transistoren können der zusätzliche Bahnwiderstand und der thermische Widerstand des Si-Substrats nicht vernachlässigt werden, was die erforderlichen Chipflächen erhöht.
  • Zur Reduktion des thermischen Widerstands des Chips ist in jedem Fall die Si-Gesamtdicke z. B. unmittelbar vor der RS-Metallisierung durch Schleifen und/oder Ätzen zu reduzieren, was das Handling der dünnen Scheiben nun deutlich erschwert und damit die Scheiben aus mechanischen Gründen nicht deutlich dünner ausgeführt werden können.
  • Power-ICs weisen Bereiche mit einem integrierten Leistungstransistor und mit Logik- bzw. Analogschaltungen auf. Letztere reagieren empfindlich, wenn über den Leistungstransistor hohe Ströme fließen, wie das z. B. besonders bei Kurzschlüssen der Fall ist bzw. wenn beispielsweise im Avalanchefall oder bei Kommutierung der Body-Diode des Transistors bipolare Ladungsträger vorliegen. Dabei stellen Substratströme in integrierten Schaltungen das Problem dar, da sie das Potential einzelner Bereiche verschieben und somit zur Funktionsuntüchtigkeit der Schaltung und zu ihrem Ausfall führen können.
  • Bei Power-ICs wurde bisher über entsprechend gut leitende Bereiche an der Grenzfläche der Epi-Nutzschicht zum Substrat bzw. über entsprechend gut leitende Substrate versucht, das Problem der Substratströme zu minimieren. Zudem kann über die gezielte Anordnung von Schaltungsblöcken die Empfindlichkeit der Schaltung positiv beeinflusst werden.
  • Nachteilig ist besonders bei ICs, dass der Platzbedarf und somit die Kosten steigen. Bei Diskreten Transistoren sind entsprechend niederohmige Grundmaterialien deutlich teurer als Epi-Scheiben mit geringerer Substrat-Dotierung. Zudem findet eine stärkere Ausdiffusion der extrem hoch dotierten Substrate in die Epi-Nutzschicht statt, die bei der Definition der Epi-Dotierung berücksichtigt werden muss.
  • Die vorliegende Erfindung sieht vor, zumindest im Bereich eines vertikalen Leistungstransistors von der Rückseite her gut leitende Bereiche im Chip zu erzeugen. Es werden Strukturen und bevorzugte Verfahren im Folgenden erläutert. Kernpunkt sind die physikalischen Eigenschaften des Si-Substrats, das i. a. homogen dotiert ist. Seine Leitfähigkeit beträgt in der Größenordnung von ρSi ≥ 1 mΩ cm – abhängig von der Substratdotierung – und seine thermische Leitfähigkeit beträgt λSi = 1,3 W/(cm K). In beiden Kategorien werden die Eigenschaften von Cu bei weitem nicht erreicht: ρCu = 1,7 μΩ cm, λCu = 4 W/(cm K).
  • Es wird gemäß einem ersten Aspekt der vorliegenden Erfindung vorgeschlagen, insbesondere nach einem letzten Ofenprozess von der Rückseite her Gräben, Grabenstrukturen oder Kavitäten im Si zu erzeugen, die bis nahe an die vorderseitige aktive Epi-Schicht oder Nutzschicht mit der Halbleiterschaltungsanordnung reichen, und diese Gräben, Grabenstrukturen oder Kavitäten mit einer Barrierenschicht auszukleiden und dann teilweise oder vollständig mit Kupfer Cu aufzufüllen oder auszukleiden.
  • Als Barriereschicht eignet sich vor allem TiN, welches insbesondere möglichst konform in den Graben abgeschieden wird.
  • Das Auffüllen oder Auskleiden der Gräben mit Cu erfolgt z. B. mittels Galvanik z. B. bei Raumtemperatur.
  • Da die thermischen Ausdehnungskoeffizienten von Cu und Si unterschiedlich sind (αSi = 2,6·10–6/K, αCu = 16,8·10–6/K), soll nach diesen Prozessen vorzugsweise anschließend kein Ofenschritt mehr stattfinden. Flächenmäßig große Cu-Anteile können sonst unter Umständen bei größeren Temperaturunterschieden zu einer starken Verbiegung des Si-Wafers führen, so dass er zumindest nicht mehr produktiv weiterverarbeitet werden kann, wenn er nicht bereits bei geringer Temperaturbelastung bricht. Besonders vorteilhaft ist, wenn die Gräben nicht vollständig mit Cu gefüllt werden, da dann Raum für die Ausdehnung des Metalls vorliegt.
  • Verwendet man z. B. Wolfram zum Füllen (αWolfram = 4,3 10–6/K) so wird die Verbiegung des Si-Wafers bereits reduziert.
  • Der hier vorgeschlagene Prozess sieht vor, Gräben zu erzeugen, die möglichst nahe an die aktive Epi-Schicht reichen bzw. diese erreichen. Die Oberfläche dieser Gräben kann – falls erforderlich – mit einer Kontaktdotierung versehen werden. Auf diese Oberfläche wird nun mit einer möglichst konformen Abscheidung (z. B. in einem CVD- oder ALD-Prozess) eine homogene und dünne (Größenordnung einige 10 bis wenige 100 nm) Barriereschicht aus TiN erzeugt. Die Gräben brauchen dabei keine exakt senkrechten Seitenwände besitzen, da ein geringer Taper die Abscheidung an den Seitenwänden erleichtert.
  • Für ein Bauelement von 1 mm2 Fläche und unter Vernachlässigung von Randeffekten ergibt sich somit für die thermischen Widerstände ein Bild, wie es in der Tabelle der 6 dargestellt ist.
  • Die Verbesserung des Rth ergibt also zusätzliches Potential von 10% Chipshrink.
  • Selbstverständlich würde ein reines Dünnen des Si auch zu einer Reduktion von Serienwiderstand und thermischem Widerstand führen, aber es ginge gleichzeitig Material verloren, dessen thermische Kapazität mit sehr kleinem thermischen Widerstand an die Junction des Transistors angebunden ist und das bei Überlastfällen (z. B. Kurzschluss, Avalanche) hilft, die Junctiontemperatur etwas abzusenken. Die Lotschicht, mit der ein Leistungstransistor auf das Leadframe gelötet wird, besitzt bereits einen zu hohen thermischen Widerstand (λLot ≈ 0,3–0,5 W/(cm K) bei vergleichbarer Schichtdicke wie das Substrat) und begrenzt somit die Überlastfähigkeit eines Transistors erheblich.
  • Im obigen Beispiel besitzt der Transistor mit 1 mm2 Fläche im 200 μm dicken Substrat eine Wärmekapazität von 0,02·0,1·0,1 cm3·2,329 g/cm3·0,7 J/(g K) = 0,326 mJ/K.
  • Im Fall der 200 μm dicken Schicht mit 20% Si, 60% Cu und 20% Lunkervolumen beträgt die Wärmekapazität: 0,02·0,1·0,1 cm3·(0,2·2,329 g/cm3·0,7 J/(g K) + 0,6·8,94 g/cm3·0,385 J/(g K)) = 0,48 mJ/K und ist also rund 50% größer und somit günstiger als die der Si-Referenz.
  • Derzeit werden bei diskreten Bauelementen Gehäuse entwickelt, welche kein Cu-Leadframe mehr besitzen. Die Chips sollen dann direkt in die Platine der Kundenschaltung eingelötet werden. Da Weichlot eine sehr schlechte Wärmeleitung besitzt, wäre die vorstehend beschriebene hohe Wärmekapazität auf der Chiprückseite für das Überlastverhalten (Avalanche bzw. Kurzschluss) solcher diskreter Schalter besonders vorteilhaft. Definierte und vor allem hohe Robustheit bei Avalanche ist heute bei Diskret-Transistoren ein wichtiges Feature im Wettbewerb.
  • Die vorstehende Beispielrechnung gilt analog auch für Power-ICs. Bei diesen ergibt sich durch die deutlich verbesserte elektrische Leitfähigkeit von der Rückseite des aktiven Gebiets zum Leadframe und die gleichzeitig relativ geringere laterale Leitfähigkeit eine deutlich verbesserte Ableitung des Laststroms in ein Leadframe, was Substratströme und ihre negativen Folgen nahezu ausschließt.
  • 1 zeigt schematisch ein konventionelles Power-IC mit vertikalem D-MOS, Leistungsschaltungsteil und einem Logikschaltungsteil.
  • 2 zeigt z. B. schematisch ein Power-IC mit vertikalem D-MOS mit erfindungsgemäßem Prozess und lokal begrenzten, in das Substrat eingebrachten Gräben.
  • Für gute elektrische Daten ist ein Pitch der Gräben deutlich kleiner als die Dicke des n+-Substrats erforderlich. Die Cu-Schicht kann auch die Rückseite des Si bedecken. Es bietet sich z. B. an das n+-Substrat in einem hexagonalen Muster ähnlich den Wänden einer Bienenwabe zu gestalten, während das Innere der Wabe mit dem Schichtsystem TiN/Cu gefüllt ist. Zwischen der n–-dotierten Epi-Nutzschicht und der TiN-Barriere am Boden der Gräben kann sich noch eine – möglichst dünne – n+-Schicht des Substrats befinden.
  • Eine weitere Einsatzmöglichkeit für die gezeigten Gräben gibt es bei Logik-Schaltungen, die eine gute Wärmeabfuhr benötigen. Beispiele für solche Schaltungen sind u.a. Microcontroller, Prozessoren und integrierte HF-Verstärkungsschaltungen. Bei diesen ist zwar häufig ein niederohmiger elektrischer Kontakt der Epi-Nutzschicht zur Chiprückseite nicht erforderlich. Durch eine verbesserte Wärmeableitung ist jedoch eine Verbesserung der Performance – also beispielsweise eine Erhö hung der Taktfrequenz bei Controllern bzw. Prozessoren – möglich.
  • Eine weitere Ausgestaltungsmöglichkeit sieht vor, keinen Lunker in der Cu-Verfüllung der Gräben vorzusehen, sondern entweder die Gräben homogen mit Cu aufzufüllen und/oder auf das Cu z. B. galvanisch ein Lotdepot aufzubringen. Dadurch wird genau die benötigte Menge Lot für den Chip mitgeliefert und es kann im Backend nicht mehr zu einer starken Keiligkeit des Lots kommen. Wegen der schlechten thermischen Leitfähigkeit des Lotes ist es erwünscht, eine möglichst dünne und homogene Lotschicht zu erzielen.
  • Bei Chiplötung bzw. Diebond spielt die unterschiedliche Wärmeausdehung von Si und Cu nur noch eine untergeordnete Rolle, weil die lateralen Abmessungen des Chips deutlich kleiner sind als die Waferabmessungen (200 mm bzw. 300 mm) und somit die Absolutwerte der Verbiegung deutlich geringer ausfallen.
  • 3 zeigt ein Beispiel eines Power-ICs mit Lotdepot. Zwischen Lotschicht und Chiprückseite kann die Cu-Metallisierung auch homogen sein.
  • Gemäß dem ersten Aspekt der vorliegenden Erfindung werden insbesondere auch ein Halbleiterbauelement mit verbesserter elektrischer und thermischer Substratleitfähigkeit auf der Rückseite sowie ein Herstellverfahren dazu vorgeschlagen.
  • Der oben beschriebene erste Aspekt der vorliegenden Erfindung, gemäß welchem Gräben, die insbesondere bis nahe an die vorderseitige aktive Epi-Schicht oder Nutzschicht reichen, von der Rückseite her im Si erzeugt und mit einer Barrierenschicht und mit Kupfer Cu aufgefüllt werden, kann gemäß eines anderen zweiten Aspekts der vorliegenden Erfindung abgeändert werden.
  • Dieser zweite Aspekt der vorliegenden Erfindung beruht auf der Einsicht, dass die thermischen Ausdehnungskoeffizienten von Si und Cu unter Umständen zu unterschiedlich sind, denn sie betragen αSi = 2,6·10–6/K bzw. αCu = 16,8·10–6/K. Flächenmäßig große Cu-Anteile können unter Umständen zu einer Verbiegung des Si-Wafers führen, so dass der Wafer zumindest nicht mehr produktiv weiterverarbeitet werden kann, wenn er nicht bereits bei geringer Temperaturbelastung bricht. Zudem wird für Cu eine aufwändige Barrierentechnik benötigt, und es werden sowohl die Bearbeitungstemperaturen und als auch das Handling der Scheiben nach dem Füllen eingeschränkt. Unter Umständen geht von eingebrachten Cu-Stöpseln auch ein Kontaminationsrisiko des Si bzw. anderer Prozesse aus.
  • Der erfindungsgemäße zweite Aspekt der vorliegenden Erfindung sieht vor, ebenfalls Gräben zu erzeugen, die möglichst nahe an die aktive Epi-Schicht reichen bzw. diese erreichen. Die Oberflächen dieser Gräben – nämlich den Seitenwänden und den Böden/Decken – können, falls es erforderlich ist, optional mit einer Kontaktdotierung versehen werden. Auf diesen Oberflächen wird bevorzugt nun mit einer möglichst konformen Abscheidung, z. B. in einem CVD-Prozess oder in einem ALCVD-Prozess, eine homogene und vergleichsweise dicke Schicht aus oder mit TiB2 in der Größenordnung eines Mikrometers erzeugt. Die Gräben brauchen dabei keine exakt senkrechten Seitenwände besitzen, da ein geringer Taper die Abscheidung an den Seitenwänden erleichtert.
  • TiB2 besitzt ähnlich gute elektrische Leitereigenschaften wie Cu, nämlich ρTiB2 = 10–30 μΩ cm, also nur etwa 1/5 bis 1/2 des Werts von reinem Ti. Diese Schicht dient sowohl als Leiter als auch als Kontaktstoff. TiB2 besitzt einen Längenausdehnungskoeffizienten αTiB2 = 8,1·10–6/K, also etwas mehr als dreimal so hoch wie Si und eine Wärmeleitfähigkeit von 0,25 W/(cm K) Über diese TiB2-Schicht wird nun eine monokristalline BN-Schicht ebenfalls vorzugsweise mit einem CVD-Prozess mit geeignetem Precursor oder einer geeigneten Vorverbindung abgeschieden. Monokristallines BN mit Zinkblende-Gitter hat den Vorteil, dass seine Wärmeleitfähigkeit typisch bei etwa 7,5 W/(cm K) liegt, also etwa doppelt so gut wie Cu. Theoretisch können bis zu 13 W/(cm K) erreicht werden. Monokristallines BN mit Zinkblende-Gitter hat somit eine Wärmeleitfähigkeit, die um den Faktor 30 höher liegt als bei amorphem BN bzw. mit hexagonalem Gitter. Zudem besitzt es mit αBN = 1,2·10–6/K sogar einen geringeren Längenausdehnungskoeffizient als Si. Werden nun die Dicken der TiB2- und der BN-Schichten aufeinander abgestimmt, so lässt sich eine sehr gut stresskompensierte Schicht erzeugen, die deutlich niedrigere elektrische und thermische Widerstände besitzt als das Si-Substratmaterial.
  • Eine gute thermomechanische Stresskompensation erreicht man bei einem Dickenverhältnis, das sich gemäß Gleichung (1) errechnet:
    Figure 00190001
  • Die resultierende mehrlagige Schicht besitzt dabei eine thermische Leitfähigkeit gemäß Gleichung (2):
    Figure 00190002
  • Ein Si-Substrat mit einer Dicke von 200 μm und einer Fläche von 1 mm2 besitzt einen elektrischen Bahnwiderstand von 2 mΩ und einen thermischen Widerstand von 1,54 K/W. Ersetzt man das gesamte Si-Substrat durch eine stresskompensierte Schichtfolge TiB2/BN, so reduziert sich der elektrische Widerstand auf 1/7 bis 1/20, also auf 0,3 bis 0,1 mΩ und der thermische Widerstand auf 1/5, also auf 0,33 K/W.
  • Wenn man bedenkt, dass bei modernen Niedervolt-Transistoren bis zu rund 20% des Widerstands vom Substrat herrühren, bedeutet dies sofort ein Shrinkpotential von 20%.
  • Für ein Bauelement von 1 mm2 Fläche und unter Vernachlässigung von Randeffekten ergibt sich somit für die thermischen Widerstände ein Bild, wie es in der Tabelle der 7 dargestellt ist.
  • Es folgt, dass die Verbesserung des Rth also zusätzliches Potential von 15% Chipshrink ergibt.
  • Selbstverständlich würde ein reines Dünnen des Si auch zu einer Reduktion von Serienwiderstand und thermischem Widerstand führen, aber es ginge gleichzeitig Material verloren, dessen thermische Kapazität mit sehr kleinem thermischen Widerstand an die Junction des Transistors angebunden ist und das bei Überlastfällen (z. B. Kurzschluss, Avalanche) hilft, die Junctiontemperatur etwas abzusenken. Die Lotschicht, mit der ein Leistungstransistor auf das Leadframe gelötet wird, besitzt bereits einen zu hohen thermischen Widerstand (λLot ≈ 0,3...0,5 W/(cm K) bei vergleichbarer Schichtdicke wie das Substrat) und begrenzt somit die Überlastfähigkeit eines Transistors erheblich.
  • In neuerer Zeit werden zur Verbindung von Chip und Leadframe speziell bei Leistungshalbleitern andere Materialsysteme außer Lot betrachtet, die sich durch deutlich bessere thermische Eigenschaften kennzeichnen. Dazu gehören eutektische Bondverfahren bzw. Diffusionslöten. Bei diesen Verfahren werden auf Chip und Leadframe relativ dünne (Größenordnung 1 μm) Schichten verschiedener Metalle aufgebracht, die in Kontakt gebracht ein Eutektikum mit niedriger Schmelztemperatur bilden. Typische Schmelztemperaturen liegen im Bereich von etwa 220 bis etwa 380°C. Durch die weitere Diffusion der Metallatome verändern sich die Konzentrationen weg von der eutektischen Mischung und es erhöht sich die Schmelztemperatur deutlich auf typisch über 400°C. Übliche Materialpaarungen sind Ag und Au Sn, Ag und Sn oder ähnliche.
  • Besonders vorteilhaft lassen sich diese eutektischen Bondverfahren für Chips verwenden, die nur noch aus dem dünnen elektrisch aktiven Nutzbereich praktisch ohne Substrat bestehen, weil dann das Leadframe als Wärmekapazität für Überlastfälle genutzt werden kann.
  • Diese eutektischen Verfahren können natürlich auch neben den konventionellen Weichlötungen mit den beschriebenen Maßnahmen zur Verbesserung der thermischen und elektrischen Anbindung der Nutzschicht an das Leadframe kombiniert werden, wobei der Vorteil besteht, dass das Si nicht extrem gedünnt werden muss und somit das Handling der Scheiben in der Fertigung einfacher bleibt.
  • Im obigen Beispiel besitzt der Transistor mit 1 mm2 Fläche im 200 μm dicken Substrat eine Wärmekapazität von 0,02·0,1·0,1 cm3·2,329 g/cm3·0,7 J/(g K) = 0,326 mJ/K. Im Fall der 200 μm dicken Schicht mit 20% TiB2 und 80% BN beträgt die Wärmekapazität 0,02·0,1·0,1 cm3·(0,8·3,45 g/cm3·0,6 J/(g K) + 0,2·4,5 g/cm3·0,67 J/(g K)) = 0,45 mJ/K und ist also rund 50% größer und somit günstiger als die der Si-Referenz.
  • Die verwendeten Materialien Ti, B, Stickstoff sind bezüglich einer Kontamination des Si vergleichsweise unkritisch. Zusätzlich besitzt das beschriebene keramische Schichtsystem eine hohe Temperaturfestigkeit, so dass keine gravierenden Einschränkungen für den Einsatz zu einer bestimmten Stelle des Gesamtprozesses bestehen. Zur Verbesserung der Haftung der Schichten untereinander bzw. zum Si können bei Bedarf zusätzlich dünne Haftvermittlerschichten eingesetzt werden.
  • Speziell zum Si bieten sich dafür Ti und Ti-Verbindungen (z. B. TiN) an.
  • Die vorstehende Beispielrechnung gilt analog auch für Power-ICs. Bei diesen ergibt sich durch die deutlich verbesserte elektrische Leitfähigkeit von der Rückseite des aktiven Gebiets zum Leadframe und die gleichzeitig relativ geringere laterale Leitfähigkeit eine deutlich verbessert Ableitung des Laststroms in ein Leadframe, was Substratströme und ihre negativen Folgen nahezu ausschließt.
  • 1 zeigt schematisch ein konventionelles Power-IC mit vertikalem DMOS und einem Logikschaltungsteil.
  • 4 zeigt schematisch ein beispielhaftes Power-IC mit vertikalem D-MOS mit erfindungsgemäßem Prozess und lokal begrenzten, in das Substrat eingebrachten Gräben. Natürlich kann auch das gesamte Substrat durch die TiB2/BN – Schicht ersetzt werden oder nur ein Guardring um den Leistungstransistor herum erzeugt werden. Für gute elektrische Daten ist ein Pitch der Gräben deutlich kleiner als die Dicke des n+-dotierten Substrats erforderlich. Es bietet sich z. B. an das n+-dotierte Substrat in einem hexagonalen Muster ähnlich den Wänden einer Bienenwabe zu gestalten, während das Innere der Wabe mit dem Schichtsystem TiB2/BN gefüllt ist. Zwischen der n–-dotierte Epi-Nutzschicht und der TiB2-Schicht kann sich noch eine – möglichst dünne – n+-dotierte Schicht des Substrats befinden.
  • Eine weitere Einsatzmöglichkeit für das Schichtsystem TiB2/BN ergibt sich aus Logik-Schaltungen, die eine gute Wärmeabfuhr benötigen. Beispiele für solche Schaltungen sind u. a. Microcontroller, Prozessoren und integrierte HF-Verstärkungsschaltungen. Bei diesen ist ein niederohmiger elektrischer Kontakt der Epi-Nutzschicht zur Chiprückseite nicht erforderlich. Durch eine verbesserte Wärmeableitung ist jedoch eine Verbesserung der Performance – also beispielsweise eine Erhöhung der Taktfrequenz bei Controllern bzw. Prozessoren – möglich. In diesem Fall müssen die Gräben nicht dicht an dicht mit einem hohen vertikalen Anteil der TiB2-Schichten angeordnet werden. Es reicht vielmehr aus, in einem vergleichsweise breiten Graben oder auch ganzflächig über die Scheibe eine horizontale Schichtung TiB2/BN aufzubringen. In diesem Fall können die horizontalen Schichten leichter über einen Sputterprozess aufgebracht werden, als vertikale Strukturen. Dadurch kann das Schichtsystem wegen der niedrigen Abscheidetemperaturen auch am Ende des Scheibenprozesses erzeugt werden.
  • 5 zeigt einen beschriebenen horizontalen Schichtstapel TiB2/BN mit angepassten Dicken zur Stresskompensation rein zur verbesserten thermischen Ankopplung.
  • Gemäß dem zweiten Aspekt der vorliegenden Erfindung werden insbesondere auch ein Halbleiterbauelement mit stresskompensierten keramischen Schichten und hoher elektrischer und thermischer Leitfähigkeit auf der Rückseite sowie ein Herstellverfahren dazu vorgeschlagen.
  • Die Erfindung betrifft des Weiteren insbesondere auch einen in-situ-Träger sowie eine Rückseitenmetallkontaktierung für dünne Siliziumeinrichtungen oder dünne integrierte Halbleiterbauelementeanordnungen aus oder mit Silizium.
  • In-situ-Träger für dünne Siliziumeinrichtungen und entsprechende Herstellungsverfahren, die darüber hinaus auch eine Metallkontaktierung sowie ein Haltern des Substrats garantieren und zusätzlich unabhängig sind von der Art des Metallkontakts und insbesondere von dem verwendeten Metall, werden vorgestellt.
  • Des Weiteren werden eine Kompensation oder ein Ausgleich der starken Unterschiede im Hinblick auf die thermische Expansion zwischen Silizium und nahezu allen Metallen dadurch realisiert, dass lokale Hohlräume oder Kavitäten ausgebildet und vorgesehen werden, um ein Verbiegen sowie eine Welligkeit eines Wafers zu vermeiden.
  • Diese Problematik ist mit herkömmlichen Technik bisher nicht gelöst worden. Unterschiedliche thermische Expansionskoeffizienten wurden durch die Verwendung unterschiedlicher Materialien kompensiert. Diese Techniken sind aufwändig und wurden daher bisher bei Siliziumeinrichtungen und entsprechenden Technologien nicht im großen Stil eingeführt.
  • Es existieren hauptsächlich drei unterschiedliche Verfahren zum Herstellen dünner Siliziumeinrichtungen. Diese betreffen
    • (A) das Ausdünnen und Weiterbehandeln ausgedünnter Wafer oder Substrate, möglicherweise in Kombination mit irgendeiner Art entsorgbaren oder wieder verwendbaren Träger (siehe 8),
    • (B) das Zerteilen durch Schleifen oder Abschleifen und das weitere Handhaben der ausgedünnten Chips (siehe 9a bis 9f) und
    • (C) einen in-situ-Träger unter Verwendung expansionskompensierter Materialien, um eine Krümmung oder Welligkeit des Wafers zu vermeiden (siehe 10 und 11).
  • Ad (A)
  • Dies ist die aktuelle Verfahrensweise, um dünne Siliziumwafer zu prozessieren. Falls derartige Wafer in Prozeduren mit vielen Prozessschritten verwendet werden, treten unter Um ständen Beschädigungen an den Wafern, z. B. Brüche, auf, und die Ausbeute sinkt.
  • Obwohl dieses herkömmliche Verfahren eine geradlinige Methode zu sein scheint, ist sie nachteilig, wenn dünne Siliziumwafer prozessiert werden. Bei der heutigen 6-Zoll-Technologie (ohne Träger) sind die dünnsten Substrate, die ohne Ausbeuteverlust aufgrund von Waferbrüchen handhabbar sind, etwa 100 μm stark. Bei 8-Zoll-Substraten ist diese Grenze aufgrund der größeren Wafergröße bzw. des größeren Waferdurchmessers und der dann früher eintretenden Ausbeuteverluste durch Waferbruch zu höheren Scheibendicken hin verschoben, z. B. zu 140 μm.
  • Des Weiteren resultiert das Ausdünnen von Silizium mit auf der Vorderseite abgeschiedenen Schichten in starken Dickevariationen und limitiert des Weiteren eine erreichbare Schichtstärke auf z. B. 50 μm, und zwar in Abhängigkeit von den Anforderungen an das Device und der Topologie der Schichten auf der Vorderseite.
  • Ferner erfordert das Abscheiden und Prozessieren an der Waferrückseite ein Anbringen und Ablösen des Trägers von der Vorderseite zur Rückseite und umgekehrt.
  • Jedes Befestigen und Lösen des Trägers erfordert einen zusätzlichen Prozessaufwand, steigert somit die Kosten und auch das Risiko von Waferbrüchen. Ein weiteres Ausdehnen oder Hinausschieben der oben beschriebenen Grenzen für die Schichtstärke wird über eine Anwendung möglicher halternder Träger versucht. Diese Träger sind jedoch vergleichsweise kostenaufwändig.
  • Ad (B)
  • Das Unterteilen vor dem Schleifen, welches auch Unterteilen durch Ausdünnen genannt wird, ist ein Vorgehen aus dem Stand der Technik. Kritisch bei all diesen Verfahrensweisen ist die Herstellung senkrechter Halbleitereinrichtungen oder Halbleiterbauelemente mit Stromfluss in vertikaler Richtung und dort insbesondere die Ausbildung des Rückseitenkontakts nach dem Unterteilen vor dem Schleifen. Dies beruht maßgeblich auf den Schwierigkeiten im Hinblick auf die freigelegten Chipseitenwände während der Rückseitenabscheidung sowie während der Annealingprozesse.
  • Ad (C)
  • Das Abscheiden zweier unterschiedlicher Materialien auf der Waferrückseite, z. B. von SiO2 und Wolfram benachbart zueinander in einer lateralen Anordnung wird hier üblicherweise vorgesehen. In Abhängigkeit von den jeweiligen Expansionskoeffizienten dieser beiden verwendeten Materialien muss das Verhältnis der abgeschiedenen Mengen entsprechend eingestellt werden, um die laterale Expansion gegenseitig zu kompensieren.
  • Ein kritisches und bisher ungelöstes Problem bei dieser Vorgehensweise und bei dieser Art Träger ist die häufig auftretende starke Welligkeit oder Wölbung aufgrund einer irgendwie gearteten unterschiedlichen Materialkonzentration oder aufgrund eines Unterschieds an Materialkonzentration zwischen den verwendeten Materialien A und B. Des Weiteren ist das Abscheiden zweier Arten von Materialien benachbart zueinander mit Schichtstärken von 100 μm oder darüber mit einem wohl definierten Schichtstärkenbereich schwierig. Die Ausbildung eines Metallkontakts auf der Waferrückseite ist bisher auch nur unzureichend gelöst.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung werden verschiedene Vorteile miteinander kombiniert, um dünnste vertikale Siliziumeinrichtungen mit geringen Herstellungskosten, einer guten Performance, einer Handhabung ohne Wellig keiten oder Wölbungen und ohne Ausbeuteverluste aufgrund von Waferbrüchen zu realisieren, und zwar im gesamten Herstellungsprozess, nämlich von den Front-End-of-Line-Schritten zu den äußersten Back-End-of-Line-Prozessen einschließlich der Tests, des so genannten Packaging und der Ausbildung der einzelnen Module.
  • Der dritte Aspekt der vorliegenden Erfindung besteht darin, ein Trägermaterial bereitzustellen, welches gleichzeitig einen exzellenten und niederresistiven Kontakt bereitstellt.
  • Ein großer Unterschied in den Expansionskoeffizienten zwischen irgendeinem existierenden Metall oder einer existierenden Metallkombination und einem Siliziumsubstrat würde zu einer Verbiegung im Wafer, zu einer Wölbung oder zu einer Welligkeit führen. Die vorliegende Erfindung gemäß dem dritten Aspekt kompensiert jedoch die Unterschiede in den Expansionskoeffizienten, und zwar durch Bereitstellen einer Struktur, die zumindest lokal eine Expansion eines Materials, z. B. eines Metalls, mit Unterschied zur Expansion zu seiner Umgebung erlaubt und ermöglicht. Des Weiteren wird vorgeschlagen, dass ein in-situ-Träger auf dem Substrat während des gesamten Herstellungsvorgangs und auch während des Packaging verbleibt, wodurch entsprechend Stabilität und Widerstandsfähigkeit gewährleistet werden. Ein derartiges Vorgehen kann auch bei zukünftigen Anwendungen sinnvoll sein.
  • Aufgrund des zusammenhängenden oder kontinuierlichen in-situ-Trägers und des Ausdünnens des aktiven Siliziumsubstrats ganz zu Beginn des Herstellungsvorgangs sind die erreichbaren Schichtstärken bei vertikalen Halbleitereinrichtungen nahezu unbegrenzt.
  • Die vorliegende Erfindung gemäß dem dritten Aspekt schlägt die folgenden Verfahrensschritte vor, welche in den 13a bis 13f und 14a bis 14f erläutert sind.
  • (a)
    • – Es wird ein Herunterschleifen des Siliziumträgerwafers durchgeführt, um die Planarität der Vorderseite und der Rückseite in Bezug aufeinander zu gewährleisten. Dabei sind sämtliche Materialien, auch mit einem nur geringen Reinheitsgrad ausreichend.
    • – Es wird dann ein Substratmaterial auf einer Seite des Trägers befestigt.
    • – Dann wird das Substratmaterial ausgedünnt, und zwar bis auf eine vorbestimmte Schichtstärke herunter. Dies geschieht z. B. durch einen Polierschritt, insbesondere durch einen Schritt des Feinschleifens der oberen Oberfläche des Siliziumsubstrats, um einen Bereich für eine aktive Einrichtung auszubilden, z. B. für eine Logikeinrichtung, für eine bipolare Einrichtung, für einen Leistungsschalter oder dergleichen. Dieses Verfahren zum Bearbeiten dünner Siliziumeinrichtungen, und zwar unterhalb einer Schichtstärke von 50 μm, ist in (1) beschrieben.
    • – Das Bearbeiten der Einrichtungen auf der oberen Oberfläche oder auf der Vorderseite des Wafers wird dann durchgeführt. Dabei werden insbesondere temperaturempfindliche Prozesse, z. B. BEOL-Prozesse im Hinblick auf Metalle oder im Hinblick auf Polyimid vermieden, welche dann nachfolgend oder gleichzeitig mit den Behandlungsschritten in Bezug auf die Rückseite des Trägers durchgeführt werden müssen.
    • – Es folgt dann ein Ausdünnen des Trägers auf die Endschichtstärke hin (WLP, CSP), dies kann jedoch auch bereits im allerersten Prozessschritt durchgeführt worden sein.
  • (b)
    • – Es wird dann der Wafer umgedreht, und nachfolgend werden dann die Grabenstrukturen in die Rückseite eingeätzt, z. B. durch Verwendung eines Boschprozesses (3) oder auf der Grundlage eines anderen Vorgangs zum tiefen Ätzen von Silizium, wie sie sich in der Halbleiterfertigungstechnik bewährt haben (4). Der Ätzvorgang wird auf der Verbindungsschicht gestoppt, z. B. im Bereich eines vergrabenen Oxids BOX.
    • – Durch die Verbindungsschicht BOX hindurch wird dann vertikal weitergeätzt, z. B. durch ein anisotropes Oxidätzen oder durch ein nasschemisches Ätzen unter Verwendung einer HF-Chemie.
  • (c), (d)
    • – Es folgt dann ein Abscheiden oder Aufwachsen eines lokalen Oxids auf dem oberen Teil oder im oberen Teil der Grabenstrukturen, z. B. unter Verwendung eines LOCOS-Prozesses. Dies wird z. B. bei DRAM-Technologien und entsprechenden Trenchstrukturen auch als LOCOS-Kragenstruktur bezeichnet. Denkbar sind auch andere Vorgehensweisen, wie sie z. B. in (2) beschrieben sind. Es ist auch eine Abscheidung einer SiN-Schicht vorgesehen, inklusive eines Füllvorgangs in Bezug auf die Grabenstruktur und ein partielles Rückätzen mit einer Entfernung des SiN.
  • (e)
    • – Es folgt dann ein weiteres Ätzen des lokalen Kragens im oberen Bereich der Kragenstruktur, um die Kavität oder den Hohlraum im Inneren des Körpers des Trägers in jeder Grabenstruktur unter Verwendung eines isotropen Siliziumätzens auszubilden, siehe auch (5).
    • – Dann wird der Rückseitenkontakt ausgebildet, z. B. durch Abscheiden dotierten Glases und durch Ausdiffundieren oder aber mittels Plasma-Ionenimplantation (2).
  • (f)
    • – Es folgt dann ein Abscheiden eines Liners und eines Metalls, z. B. unter Verwendung eines CVD-Verfahrens. Dabei werden z. B. ein Ti/TiN-Liner und eine Wolframabscheidung über CVD dargestellt. Im Ergebnis davon entsteht eine Metallfüllung der Grabenstrukturen, wobei eine Lücke oder ein Hohlraum in jedem der Grabenstrukturen entsteht oder verbleibt.
    • – Diese Hohlräume oder Lücken können dann später möglicherweise lokal einen Raum zur Verfügung stellen, durch welchen die lokale Expansion des abgeschiedenen Metalls aufgenommen und kompensiert wird, so dass eine Wölbung oder Welligkeit oder Krümmung des Wafers vermieden werden kann und der Wafer somit für eine weitere Prozessstrecke zur Verfügung steht.
  • (g)
    • – Falls es notwendig ist, kann die Vorderseite des Wafers unter Ausführung verbleibender BEOL-Vorgänge vollendet werden.
    • – Zusätzlich kann ein Feldstoppelement ausgebildet werden, z. B. durch Implantation ganz am Anfang des gesamten Prozesses in das aktive Substrat hinein, z. B. von der Rückseite. Dabei kann die Ausdiffusion simultan mit sämtlichen anderen Front-End-of-Line-Prozessen erfolgen. Alter nativ kann das Feldstoppelement vor der Ausbildung des Rückseitenkontakts realisiert werden.
  • Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Figuren erläutert, welche exemplarisch Ausführungsformen der Erfindung zeigen:
  • 1 zeigt in schematischer und geschnittener Seitenansicht eine Ausführungsform einer konventionellen Halbleiterschaltungsanordnung.
  • 2–5 zeigen in schematischer und geschnittener Seitenansicht Ausführungsformen der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung.
  • 6, 7 zeigen Tabellen mit Parameterwerten zur Bewertung des erfindungsgemäßen Konzepts gegenüber dem Stand der Technik.
  • 8–10 illustrieren Aspekte im Hinblick auf herkömmliche integrierte Halbleiterschaltungsanordnungen und deren Herstellung.
  • 11 zeigt eine Tabelle zur parametrischen Bewertung des erfindungsgemäßen Konzepts im Vergleich zu herkömmlichen Konzepten.
  • 12 zeigt schematisch in geschnittener und seitlich perspektivischer Ansicht eine andere Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung.
  • 13a–f illustrieren in Form schematischer und geschnittener Seitenansichten Zwischenzustände, die gemäß einer ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für integrierte Halbleiterschaltungsanordnungen erreicht werden.
  • 14a–f illustrieren in Form schematischer und geschnittener Seitenansichten Zwischenzustände, die gemäß einer zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für integrierte Halbleiterschaltungsanordnungen erreicht werden.
  • Nachfolgend werden strukturell und/oder funktionell ähnliche oder äquivalente Strukturen oder Verfahrensschritte mit denselben Bezugszeichen bezeichnet. Nicht in jedem Fall ihres Auftretens wird eine Detailbeschreibung der strukturellen Elemente oder Verfahrensschritte wiederholt.
  • 1 zeigt in schematischer und geschnittener Seitenansicht eine herkömmliche integrierte Halbleiterschaltungsanordnung 1'.
  • Der in 1 dargestellten herkömmlichen integrierten Halbleiterschaltungsanordnung 1' liegt ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a und einer Unterseite 20b zugrunde.
  • Dabei, sowie im Rahmen der vorliegenden Erfindung wird der jeweils zugrunde liegende Halbleitermaterialbereich 20 auch dann als Halbleitermaterialbereich 20 bezeichnet, wenn in ihm Materialien auftreten oder vorhanden sind, z. B. auch als Schichten, die keine Halbleitermaterialien als solche sind.
  • Der hier zugrunde liegende Halbleitermaterialbereich 20 besteht aus einem oberen Bereich oder Abschnitt 22, der auch als Nutzbereich 22 bezeichnet wird, eine Oberseite oder Oberfläche 22a sowie eine Unterseite 21a aufweist und darin und/oder darauf ausgebildet eine Halbleiterschaltung 30 mit einem ersten Schaltungsbereich 31 in Form einer Logikschaltung oder eines Logikteils und mit einem zweiten Schaltungsbereich 22 in Form eines Leistungsteils oder einer Leistungsschaltung, hier z. B. in Form eines vertikalen DMOS-Transistors, aufweist.
  • Der untere Bereich oder Abschnitt 21 des Halbleitermaterialbereichs 20 wird auch als Substrat-/Trägerbereich 21 bezeichnet, weil auf ihm der Nutzbereich 22 aufgebracht oder ausgebildet ist bzw. wird und somit als Grundlage der gesamten integrierten Halbleiterschaltungsanordnung 1' dient. An der Rückseite 20b, 21b des Halbleitermaterialbereichs 20 bzw. des Substrat-/Trägerbereichs 21 schließt sich eine Kontaktanordnung 40', hier in Form einer Rückseitenmetallisierung oder Rückseitenkontaktierung 41' an.
  • In der gezeigten Darstellung wird der Nutzbereich 22 des Halbleitermaterialbereichs 20 durch eine n–-dotierte Epitaxienutzschicht gebildet. Der Substrat-/Trägerbereich 21 des Halbleitermaterialbereichs 20 ist dagegen ein n+-dotiertes Substrat.
  • 2 zeigt eine erste Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 1 in schematischer und geschnittener Seitenansicht.
  • Der in 2 dargestellten erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 1 liegt wieder ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a und einer Unterseite 20b zugrunde.
  • Der hier zugrunde liegende Halbleitermaterialbereich 20 besteht wieder aus einem oberen Bereich oder Abschnitt 22, der auch als Nutzbereich 22 bezeichnet wird, eine Oberseite oder Oberfläche 22a sowie eine Unterseite 21a aufweist und darin und darauf ausgebildet eine Halbleiterschaltung 30 mit einem ersten Schaltungsbereich 31 in Form einer Logikschaltung oder eines Logikteils und mit einem zweiten Schaltungsbereich 22 in Form eines Leistungsteils oder einer Leistungsschaltung, hier z. B. in Form eines vertikalen DMOS-Transistors, aufweist.
  • Der untere Bereich oder Abschnitt 21 des Halbleitermaterialbereichs 20 wird auch als Substrat-/Trägerbereich 21 bezeichnet, weil auf ihm der Nutzbereich 22 aufgebracht oder ausgebildet ist bzw. wird und somit als Grundlage der gesamten integrierten Halbleiterschaltungsanordnung 1 dient. An der Rückseite 20b, 21b des Halbleitermaterialbereichs 20 bzw. des Substrat-/Trägerbereichs 21 schließt sich eine Kontaktanordnung 40 mit einer Rückseitenmetallisierung oder Rückseitenkontaktierung 41 an.
  • In der gezeigten Darstellung wird der Nutzbereich 22 des Halbleitermaterialbereichs 20 durch eine n–-dotierte Epitaxienutzschicht gebildet. Der Substrat-/Trägerbereich 21 des Halbleitermaterialbereichs 20 ist dagegen ein n+-dotiertes Substrat.
  • Im Gegensatz zu der in 1 gezeigten herkömmlichen integrierten Halbleiterschaltungsanordnung 1' wird bei der in 2 dargestellten erfindungsgemäßen Ausführungsform für eine integrierte Halbleiterschaltungsanordnung 1 die dort vorgesehene Kontaktanordnung 40 nicht nur von der Rückseitenmetallisierung 41 oder Rückseitenkontaktierung 41 gebildet. Vielmehr trägt der Substrat-/Trägerbereich 21 des Halbleitermaterialbereichs 20 zur Kontaktierung der Nutzbereich 22 des Halbleitermaterialbereichs 20 ausgebildeten Halbleiterschaltung 30 bei.
  • Dies wird dadurch realisiert, dass, ausgehend von der Unterseite 20b, 21b des Halbleitermaterialbereichs 20 bzw. des Substrat-/Trägerbereichs 21, Grabenstrukturen, Gräben oder Trenches 42 in das Material des Substrat-/Trägerbereichs 21 hinein ausgebildet sind bzw. werden, und zwar in Richtung auf den Oberflächenbereich 20a des Halbleitermaterialbereichs 20 zu. Die Grabenstrukturen 42 weisen jeweils Wandbereiche 42w und Bodenbereiche 42b auf. In der in 2 gezeigten Darstellung verlaufen die Grabenstrukturen 42 im Wesentlichen senkrecht von der Unterseite 20b auf die Oberseite 20a des Halbleitermaterialbereichs 20 zu. Es sind jedoch auch geneigte Grabenstrukturen 42 denkbar, wobei deren lichte Weite sich, ausgehend von der Unterseite 20b in Richtung auf die Oberseite 20a des Halbleitermaterialbereichs 20 hin verringert, erweitert oder parallel zu den Oberflächen geneigt ist.
  • In der in 2 dargestellten Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 1 sind die Grabenstrukturen 42 zunächst mit einer Kontaktschicht oder Barriereschicht 44 aus TiN konform ausgekleidet. Es schließt sich in konformer Art und Weise eine weitere Auskleidung und teilweise Füllung 46 eines Kontaktmaterials 46 aus Kupfer und/oder Wolfram etc. an. Dabei bleiben so genannte Lunker 48 als Kavitäten 48 im Inneren der Grabenstrukturen 42 frei und können die Funktion so genannter Dehnungsfugen realisieren und somit zur weiteren Stresskompensation im mechanischen Sinne dienen.
  • Abgeschlossen und verschlossen werden die Grabenstrukturen 42 in der Darstellung der 2 mittels der Rückseitenkontaktierung 41 oder Rückseitenmetallisierung 41.
  • Da sich die Grabenstrukturen 42 bis an die Grenzfläche zum Nutzbereich 22 hin erstrecken, findet über die Kontaktschicht oder Barriereschicht 44 aus TiN, die sich weiter anschließende Kontaktschicht 46 aus Kupfer und die sich daran anschließende Rückseitenkontaktierung oder Rückseitenmetallisierung 41 eine bessere und mit weniger elektrischem Widerstand be haftete Kontaktierung des Nutzbereichs 22 zur Rückseite 20b hin statt.
  • In 2 grenzen die Bodenbereiche 42b direkt an die Unterseite 22b des Nutzbereichs. Es ist aber auch denkbar, dass sich, verursacht insbesondere durch Tiefenschwankungen bei der Erzeugung der Grabenstruktur 42, zwischen den beiden Grenzbereichen 22b und 42b noch eine dünne Schicht des Substrats 21 befindet oder der Bodenbereich bis in die Nutzschicht 22 reicht. Dabei ist es möglich, dass in einem Halbleiterbauelement 10 beide Effekte auch gleichzeitig auftreten können.
  • Analoges gilt auch für die Situationen der folgenden 3 und 4.
  • 3 ist eine schematische und geschnittene Seitenansicht einer weiteren Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 1.
  • Der in 3 dargestellten erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 1 liegt ebenfalls ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a und einer Unterseite 20b zugrunde.
  • Der hier zugrunde liegende Halbleitermaterialbereich 20 besteht wieder aus einem oberen Bereich oder Abschnitt 22, der auch als Nutzbereich 22 bezeichnet wird, eine Oberseite oder Oberfläche 22a sowie eine Unterseite 21a und darin und/oder darauf ausgebildet eine Halbleiterschaltung 30 mit einem ersten Schaltungsbereich 31 in Form einer Logikschaltung oder eines Logikteils und mit einem zweiten Schaltungsbereich 22 in Form eines Leistungsteils oder einer Leistungsschaltung, hier z. B. in Form eines vertikalen DMOS-Transistors, aufweist.
  • Der untere Bereich oder Abschnitt 21 des Halbleitermaterialbereichs 20 wird auch als Substrat-/Trägerbereich 21 bezeichnet, weil auf ihm der Nutzbereich 22 aufgebracht oder ausgebildet ist bzw. wird und somit als Grundlage der gesamten integrierten Halbleiterschaltungsanordnung 1' dient. An der Rückseite 20b, 21b des Halbleitermaterialbereichs 20 bzw. des Substrat-/Trägerbereichs 21 schließt sich eine Kontaktanordnung 40 mit einer Rückseitenmetallisierung oder Rückseitenkontaktierung 41 an. In der gezeigten Darstellung wird der Nutzbereich 22 des Halbleitermaterialbereichs 20 durch eine n–-dotierte Epitaxienutzschicht gebildet. Der Substrat-/Trägerbereich 21 des Halbleitermaterialbereichs 20 ist dagegen ein n+-dotiertes Substrat.
  • Im Gegensatz zu der in 1 gezeigten herkömmlichen integrierten Halbleiterschaltungsanordnung 1' wird bei der in 3 dargestellten erfindungsgemäßen Ausführungsform für eine integrierte Halbleiterschaltungsanordnung 1 die dort vorgesehene Kontaktanordnung 40 nicht nur von der Rückseitenmetallisierung 41 oder Rückseitenkontaktierung 41 gebildet. Vielmehr trägt der Substrat-/Trägerbereich 21 des Halbleitermaterialbereichs 20 zur Kontaktierung der Nutzbereich 22 des Halbleitermaterialbereichs 20 ausgebildeten Halbleiterschaltung 30 bei.
  • Dies wird dadurch realisiert, dass, ausgehend von der Unterseite 20b, 21b des Halbleitermaterialbereichs 20 bzw. des Substrat-/Trägerbereichs 21, Grabenstrukturen, Gräben oder Trenches 42 in das Material des Substrat-/Trägerbereichs 21 hinein ausgebildet sind bzw. werden, und zwar in Richtung auf den Oberflächenbereich 20a des Halbleitermaterialbereichs 20 zu. Die Grabenstrukturen 42 weisen jeweils Wandbereiche 42w und Bodenbereiche 42b auf. In der in 3 gezeigten Darstellung verlaufen die Grabenstrukturen 42 im Wesentlichen senkrecht von der Unterseite 20b auf die Oberseite 20a des Halbleitermaterialbereichs 20 zu. Es sind jedoch auch geneig te Grabenstrukturen 42 denkbar, wobei deren lichte Weite sich, ausgehend von der Unterseite 20b in Richtung auf die Oberseite 20a des Halbleitermaterialbereichs 20 hin verringert, erweitert oder parallel zu den Oberflächen geneigt ist.
  • Die Grabenstrukturen 42 in der in 3 gezeigten Anordnung sind ebenfalls mit einer Kontaktschicht, einer Barriereschicht oder einem Liner 44, hier aus TiN, konform ausgekleidet, woran sich, ebenfalls in konformer Art und Weise, eine Kontaktschicht 46 aus Kupfer und/oder Wolfram etc. anschließt. Jedoch sind im Gegensatz zur Darstellung der 2 die in der 2 vorgesehenen Kavitäten in Form der Lunker durch ein entsprechendes Lotmaterial 49 in Form eines Lotdepots 49 ausgefüllt, so dass sich mit der Rückseitenkontaktierung 41 zusammen ein zusammenhängender Kontaktbereich der Kontaktanordnung 40 ergibt, welcher über die Kontaktschichten 44 und 46 aus TiN bzw. Kupfer eine Kontaktierung an die Unterseite 22b des Nutzbereichs 22 erzeugen.
  • 4 zeigt eine dritte Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 1.
  • Der in 4 dargestellten integrierten Halbleiterschaltungsanordnung 1 liegt, auch wieder ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a und einer Unterseite 20b zugrunde.
  • Der hier zugrunde liegende Halbleitermaterialbereich 20 besteht wiederum aus einem oberen Bereich oder Abschnitt, der auch als Nutzbereich 22 bezeichnet wird, eine Oberseite oder Oberfläche 22a sowie eine Unterseite 21a und darin und darauf ausgebildet eine Halbleiterschaltung 30 mit einem ersten Schaltungsbereich 31 in Form einer Logikschaltung oder eines Logikteils und mit einem zweiten Schaltungsbereich 22 in Form eines Leistungsteils oder einer Leistungsschaltung, hier z. B. in Form eines vertikalen DMOS-Transistors, aufweist.
  • Der untere Bereich oder Abschnitt 21 des Halbleitermaterialbereichs 20 wird auch als Substrat-/Trägerbereich 21 bezeichnet, weil auf ihm der Nutzbereich 22 aufgebracht oder ausgebildet ist bzw. wird und somit als Grundlage der gesamten integrierten Halbleiterschaltungsanordnung 1 dient. An der Rückseite 20b, 21b des Halbleitermaterialbereichs 20 bzw. des Substrat-/Trägerbereichs 21 schließt sich eine Kontaktanordnung 40 wieder mit einer Rückseitenmetallisierung oder Rückseitenkontaktierung 41 an. In der gezeigten Darstellung wird der Nutzbereich 22 des Halbleitermaterialbereichs 20 durch eine n–-dotierte Epitaxienutzschicht gebildet. Der Substrat-/Trägerbereich 21 des Halbleitermaterialbereichs 20 ist dagegen ein n+-dotiertes Substrat.
  • Im Gegensatz zu der in 1 gezeigten herkömmlichen integrierten Halbleiterschaltungsanordnung 1' wird bei der in 4 dargestellten erfindungsgemäßen Ausführungsform für eine integrierte Halbleiterschaltungsanordnung 1 die dort vorgesehene Kontaktanordnung 40 nicht nur von der Rückseitenmetallisierung 41 oder Rückseitenkontaktierung 41 gebildet. Vielmehr trägt der Substrat-/Trägerbereich 21 des Halbleitermaterialbereichs 20 zur Kontaktierung der Nutzbereich 22 des Halbleitermaterialbereichs 20 ausgebildeten Halbleiterschaltung 30 bei.
  • Dies wird dadurch realisiert, dass, ausgehend von der Unterseite 20b, 21b des Halbleitermaterialbereichs 20 bzw. des Substrat-/Trägerbereichs 21, abermals Grabenstrukturen, Gräben oder Trenches 42 in das Material des Substrat-/Trägerbereichs hinein ausgebildet sind bzw. werden, und zwar in Richtung auf den Oberflächenbereich 20a des Halbleitermaterialbereichs 20 zu. Die Grabenstrukturen 42 weisen jeweils Wandbereiche 42w und Bodenbereiche 42b auf. In der in der Figur gezeigten Darstellung verlaufen die Grabenstrukturen 42 im Wesentlichen senkrecht von der Unterseite 20b auf die Oberseite 20a des Halbleitermaterialbereichs 20 zu. Es sind jedoch auch geneigte Grabenstrukturen 42 denkbar, wobei deren lichte Weite sich, ausgehend von der Unterseite 20b in Richtung auf die Oberseite 20a des Halbleitermaterialbereichs 20 hin verringert, erweitert oder parallel zu den Oberflächen geneigt ist.
  • Die Grabenstrukturen, Gräben oder Trenches 42 gemäß der Darstellung der 4 sind ebenfalls wieder mit einer ersten Kontaktschicht oder Barriereschicht 44 konform ausgekleidet. Hier jedoch besteht die erste Kontaktschicht oder Barriereschicht aus TiB2. Danach sind die Grabenstrukturen 42 ferner vollständig mit BN gefüllt, so dass sich über die Rückseitenkontaktierung oder Rückseitenmetallisierung 41 und über die ersten und zweiten Kontaktbereiche 44 und 46 eine gute elektrische Kontaktierung der Kontaktanordnung 40 an die Unterseite 22b des Nutzbereichs 22 des Halbleitermaterialbereichs 20 erfindungsgemäß ergibt.
  • 5 zeigt eine weitere Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 1.
  • Der in 5 dargestellten integrierten Halbleiterschaltungsanordnung 1 liegt ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a und einer Unterseite 20b zugrunde.
  • Der hier zugrunde liegende Halbleitermaterialbereich 20 besteht wieder aus einem oberen Bereich oder Abschnitt 22, der auch als Nutzbereich 22 bezeichnet wird, eine Oberseite oder Oberfläche 22a sowie eine Unterseite 21a und darin und darauf ausgebildet eine Halbleiterschaltung 30 mit einem ersten Schaltungsbereich 31 in Form einer Logikschaltung oder eines Logikteils und mit einem zweiten Schaltungsbereich 22 in Form eines Leistungsteils oder einer Leistungsschaltung, hier z. B. in Form eines lateralen DMOS-Transistors, aufweist.
  • Der untere Bereich oder Abschnitt 21 des Halbleitermaterialbereichs 20 wird auch als Substrat-/Trägerbereich 21 bezeichnet, weil auf ihm der Nutzbereich 22 aufgebracht oder ausgebildet ist bzw. wird und somit als Grundlage der gesamten integrierten Halbleiterschaltungsanordnung 1 dient.
  • An der Rückseite 20b, 21b des Halbleitermaterialbereichs 20 bzw. des Substrat-/Trägerbereichs 21 schließt sich eine Kontaktanordnung 40 mit einer Rückseitenmetallisierung oder Rückseitenkontaktierung 41 an. In der gezeigten Darstellung wird der Nutzbereich 22 des Halbleitermaterialbereichs 20 durch eine n–-dotierte Epitaxienutzschicht gebildet. Der Substrat-/Trägerbereich 21 des Halbleitermaterialbereichs 20 ist dagegen hier kein n+-dotiertes Substrat.
  • Im Gegensatz zu den Ausführungsformen der 2 bis 4 wird nämlich bei der Ausführungsform der 5 der Substrat-/Trägerbereich 21 über die entsprechende Wahl der Kontaktanordnung 40 nicht über Grabenstrukturen vermittelt, sondern über ein Schichtsystem 40-4, welches sich in direktem Kontakt mit der Unterseite 22b des Nutzbereichs 22 des Halbleitermaterialbereichs 20 anschließt, und zwar in Form einer alternierenden Abfolge erster und zweiter Materialschichten 45 bzw. 47 eines ersten Schichttyps 45' bzw. eines zweiten Schichttyps 47'. Dabei ist der erste Schichttyp 45' durch eine vergleichsweise mit geringer Stärke ausgebildete Schicht 45 aus TiB2 definiert. Der zweite Schichttyp 47' dagegen ist durch eine Schicht 47 mit vergleichsweise höherer Schichtstärke und als Materialschicht aus BN definiert. Abschließend findet sich wieder eine Rückseitenkontaktierung oder Rückseitenmetallisierung 41 als letztes Element der Kontaktanordnung 40 der Ausführungsform der 5.
  • Die 6 bis 11 wurde bereits weiter oben erörtert.
  • Vorangehend und nachfolgend kann bei Kupferstöpseln zusätzlich oder alternativ Wolfram vorgesehen sein oder werden. Dies betrifft insbesondere auch die in 11 gezeigte Situation. Diese Maßnahme berücksichtigt eine bessere Anpassung an die Wärmeausdehnung im System W/Si.
  • Vorangehend und nachfolgend können bei Schichten TiN, TiB2 zusätzlich oder alternativ Wolfram, Molybdän und deren Silizide vorgesehen sein oder werden, und zwar zur Kompensation der Wärmeausdehnung der Metalle zu Si, z. B. mit SiO2.
  • Die Ausführungsform der 12 zeigt, dass unterhalb des eigentlichen Nutzbereichs 21 des Halbleitermaterialbereichs 20 erste bis dritte Abschnitte 40-1, 40-2 und 40-3 für eine entsprechende Kontaktanordnung 40 vorgesehen sind. Dabei entspricht der erste Abschnitt 40-1, welcher zuunterst und der Oberfläche 20a des Halbleitermaterialbereichs 20 am weitesten abgewandt angeordnet ist, einem eigentlichen Träger, nämlich einem so genannten in-situ-Träger, gegebenenfalls aus einer Mehrzahl von Materialien. Es schließt sich nach oben hin ein zweiter Abschnitt oder Bereich 40-2 in Form einer so genannten Verbindungsschicht oder Bondschicht 40-2 an. Die Verbindungsschicht oder Bondschicht 40-2 wird gefolgt von einem Siliziumsubstrat 21, 40-1 als ersten Abschnitt 40-1, z. B. in Form eines n+-dotierten Halbleitersubstrats 21.
  • Die so definierte erfindungsgemäße Kontaktanordnung 40 weist in ihrem Inneren Grabenstrukturen 42 auf, die mit einem leitfähigen Material konform ausgekleidet und mittels Material aus der Rückseitenkontaktierung 41 gegenüber der Unterseite 20b des Halbleitermaterialbereichs 20 abgeschlossen und ansonsten mit inneren Kavitäten 48 oder Hohlräumen 48 ausgebildet sind, wobei letztere als Dehnungsfugen fungieren können.
  • Die Figurenfolgen 13a bis 13f und 14a bis 14f zeigen in schematischer und geschnittener Seitenansicht Zwischenstufen, die bei Ausführungsformen des erfindungsgemäßen Herstellungsverfahrens bei der Herstellung der Anordnung gemäß 12 erreicht werden können.
    •
    • 1
    erfindungsgemäße integrierte Halbleiterschal
    tungsanordnung
    1'
    herkömmliche integrierte Halbleiterschaltungsan
    ordnung
    10
    Halbleiterbauelement
    20
    Halbleitermaterialbereich
    20a
    Oberflächenbereich, Oberseite
    20b
    Unterseite
    21
    Substrat-/Trägerbereich
    21a
    Oberflächenbereich, Oberseite
    21b
    Unterseite
    22
    Nutzbereich
    22a
    Oberflächenbereich, Oberseite
    22b
    Unterseite
    23
    Deckstruktur, z. B. dickes Metall, Passivierung,
    Oberseitenträgerscheibe
    30
    Halbleiterschaltung
    31
    erster Schaltungsbereich, erster Halbleiterschal
    tungsbereich, Logikteil, Logikschaltung
    32
    zweite Halbleiterschaltung, zweiter Schaltungsbe
    reich, Leistungsteil, Leistungsschaltung, verti
    kaler, DMOS
    40
    Kontaktanordnung
    40'
    herkömmliche Kontaktanordnung
    40-1
    erster Abschnitt, Träger
    40-2
    zweiter Abschnitt, Verbindungs-/Bondschicht
    40-3
    dritter Abschnitt, Substrat, Halbleitersubstrat
    40-4
    Schichtsystem, Schichtstruktur
    41
    Kontakt, Verschluss, Plug, Rückseitenkontaktie
    rung, Rückseitenmetallisierung
    41'
    Kontakt, Verschluss, Plug, Rückseitenkontaktie
    rung, Rückseitenmetallisierung herkömmlicher Art
    42
    Grabenstruktur, Graben, Trench
    42b
    Bodenbereich
    42w
    Wandbereich
    44
    Auskleidung, Barriereschicht, Liner
    45
    erste Kontaktschicht, Barriereschicht
    45'
    erster Schichttyp
    46
    Kontaktmaterial
    47
    zweite Kontaktschicht
    47'
    zweiter Schichttyp
    48
    Hohlraum, verbleibende Kavität, Lunker
    49
    Lotdepot

Claims (46)

  1. Integrierte Halbleiterschaltungsanordnung, – bei welcher ein Halbleitermaterialbereich (20) mit einem Nutzbereich (22) und mit einem Substrat-/Trägerbereich (21) ausgebildet ist, – bei welcher der Nutzbereich (22) mit seiner Unterseite (22b) – direkt oder indirekt – auf einem Oberflächenbereich oder einer Oberseite (21b) des Substrat-/Trägerbereiches (21) ausgebildet ist, – bei welcher im Nutzbereich (22) eine Halbleiterschaltung (30) ausgebildet ist und – bei welcher der Substrat-/Trägerbereich (21) oder ein Teil davon mit einer stresskompensierten und niedrig resistiven Kontaktanordnung (40) oder als eine stresskompensierte und niedrig resistive Kontaktanordnung (40) für die Halbleiterschaltung (30) oder einen Teil davon ausgebildet ist.
  2. Halbleiterschaltungsanordnung nach Anspruch 1, bei welcher der Nutzbereich (22) als Epitaxiebereich oder mit einem Epitaxiebereich ausgebildet ist.
  3. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, bei welcher der Substrat-/Trägerbereich (21) als ein Halbleitersubstrat (21, 40-3) oder mit einem Halbleitersubstrat (21, 40-3) ausgebildet ist.
  4. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, bei welcher der Substrat-/Trägerbereich (21) als ein Träger (40-1) oder mit einem Träger (40-1) ausgebildet ist.
  5. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche 3 und 4, bei welcher zwischen dem Halbleitersubstrat (21, 40-3) und dessen Unterseite (21b, 40-3b) einerseits und dem Träger (40-1) und dessen Oberseite (40-1a) andererseits eine Verbindungsschicht (40-2) oder Bondschicht (40-2) ausgebildet ist.
  6. Halbleiterschaltungsanordnung nach Anspruch 5, bei welcher die Verbindungsschicht (40-2) oder die Bondschicht (40-2) als verborgenes oder vergrabenes Oxid (BOX) oder mit einem verborgenen oder vergrabenen Oxid (BOX) ausgebildet ist.
  7. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, bei welcher die Kontaktanordnung (40) als Schichtsystem oder Schichtstruktur (40-4) oder mit einem Schichtsystem oder einer Schichtstruktur (40-4) ausgebildet ist.
  8. Halbleiterschaltungsanordnung nach Anspruch 7, bei welcher das Schichtsystem (40-4) als alternierende Abfolge mindestens einer oder einer Mehrzahl Schichten (45) eines ersten Schichttyps (45') und einer oder einer Mehrzahl Schichten (47) eines zweiten Schichttyps (47') ausgebildet ist.
  9. Halbleiterschaltungsanordnung nach Anspruch 8, bei welcher der erste Schichttyp (45') mit oder aus TiB2 ausgebildet ist.
  10. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche 8 oder 9, bei welcher der zweite Schichttyp (47') mit oder aus BN ausgebildet ist.
  11. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, bei welcher die Kontaktanordnung (40) als eine Grabenstrukturanordnung (42') oder mit einer Grabenstrukturanordnung (42') ausgebildet ist.
  12. Halbleiterschaltungsanordnung nach Anspruch 11, bei welcher die Grabenstrukturanordnung (42') mit einer Mehrzahl Grabenstrukturen (42) ausgebildet ist.
  13. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche 11 oder 12, bei welcher die Grabenstruktur (42) jeweils sich im Wesentlichen vertikal erstreckend in Richtung von der Unterseite (21b) des Substrat-/Trägerbereichs (21) zur Oberseite (21a) des Substrat-/Trägerbereichs (21) und mit Wandbereichen (42w) und einem Bodenbereich (42b) ausgebildet ist.
  14. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche 11 bis 13, bei welcher die Grabenstruktur (42) jeweils bis in den Nutzbereich (22) hineinreichend ausgebildet ist.
  15. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche 11 bis 14, bei welcher die Grabenstruktur (42) jeweils mit mindestens einem Liner und/oder mit mindestens einer Kontakt-/Barriereschicht (44) konform und ohne vollständige Füllung der jeweiligen Grabenstruktur (42) ausgebildet ist.
  16. Halbleiterschaltungsanordnung nach Anspruch 15, bei welcher der Liner und/oder die Kontakt-/Barriereschicht (44) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet ist, die besteht aus leitfähigen Materialien, TiB2 und TiN.
  17. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche 15 oder 16, bei welcher der Liner und/oder die Kontakt-/Barriereschicht (44) mit oder aus TiN und mit einer Schichtstärke im Bereich von etwa 10 nm bis etwa 100 nm ausgebildet ist.
  18. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche 15 bis 17, bei welcher der Liner und/oder die Kontakt-/Barriereschicht (44) mit oder aus TiB2 und mit einer Schichtstärke im Bereich von etwa 1 μm ausgebildet ist.
  19. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche 11 bis 18, bei welcher die jeweilige Grabenstruktur (42) – insbesondere nach Ausbilden des mindestens einen Liners und/oder der mindestens einen Kontakt-/Barriereschicht (44) – mit einem elektrisch leitfähigen Kontaktmaterial (46) ausgekleidet oder gefüllt ausgebildet ist.
  20. Halbleiterschaltungsanordnung nach Anspruch 19, bei welcher das Kontaktmaterial (46) aus oder mit einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe gebildet ist, die besteht aus Metall, Kupfer, BN und Lotmaterial.
  21. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche 19 oder 20, bei welcher die jeweilige Grabenstruktur (42) nach Auskleidung oder teilweiser Füllung mit dem leitfähigen Kontaktmaterial (46) in ihrem Inneren mit einer Kavität oder einem Lunker verbleibend ausgebildet ist, insbesondere in gezielter Art und Weise zur Realisierung einer Dehnungsfuge.
  22. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, bei welcher im Bereich der Rückseite (21b) des Substrat-/Trägerbereichs (21) oder eines Teils davon eine Rückseitenkon taktierung (41) oder Rückseitenmetallisierung (41) – insbesondere als Teil der Kontaktanordnung (40) – ausgebildet ist, durch welche insbesondere die jeweilige Grabenstruktur (42) gegenüber ihrem Inneren verschlossen ist.
  23. Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, bei welcher die Halbleiterschaltung (30) mit mindestens einem ersten Halbleiterschaltungsbereich (31) in Form einer Logikschaltung und mit mindestens einem zweiten Halbleiterschaltungsbereich (32) in Form einer Leistungsschaltung ausgebildet ist.
  24. Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung, – bei welchem ein Halbleitermaterialbereich (20) mit einem Nutzbereich (22) und mit einem Substrat-/Trägerbereich (21) ausgebildet wird, – bei welchem der Nutzbereich (22) mit seiner Unterseite (22b) – direkt oder indirekt – auf einem Oberflächenbereich oder einer Oberseite (21b) des Substrat-/Trägerbereiches (21) ausgebildet wird, – bei welchem im Nutzbereich (22) eine Halbleiterschaltung (30) ausgebildet wird und – bei welchem der Substrat-/Trägerbereich (21) oder ein Teil davon mit einer stresskompensierten und niedrig resistiven Kontaktanordnung (40) oder als eine stresskompensierte und niedrig resistive Kontaktanordnung (40) für die Halbleiterschaltung (30) oder einen Teil davon ausgebildet wird.
  25. Verfahren nach Anspruch 24, bei welchem der Nutzbereich (22) als Epitaxiebereich oder mit einem Epitaxiebereich ausgebildet wird.
  26. Verfahren nach einem der vorangehenden Ansprüche 24 oder 25, bei welchem der Substrat-/Trägerbereich (21) als ein Halbleitersubstrat (21, 40-3) oder mit einem Halbleitersubstrat (21, 40-3) ausgebildet wird.
  27. Verfahren nach einem der vorangehenden Ansprüche 24 oder 26, bei welchem der Substrat-/Trägerbereich (21) als ein Träger (40-1) oder mit einem Träger (40-1) ausgebildet wird.
  28. Verfahren nach einem der vorangehenden Ansprüche 26 und 27, bei welchem zwischen dem Halbleitersubstrat (21, 40-3) und dessen Unterseite (21b, 40-3b) einerseits und dem Träger (40-1) und dessen Oberseite (40-1a) andererseits eine Verbindungsschicht (40-2) oder Bondschicht (40-2) ausgebildet wird.
  29. Verfahren nach Anspruch 28, bei welchem die Verbindungsschicht (40-2) oder die Bondschicht (40-2) als verborgenes oder vergrabenes Oxid (BOX) oder mit einem verborgenen oder vergrabenen Oxid (BOX) ausgebildet wird.
  30. Verfahren nach einem der vorangehenden Ansprüche 24 bis 29, bei welchem die Kontaktanordnung (40) als Schichtsystem oder Schichtstruktur (40-4) oder mit einem Schichtsystem oder einer Schichtstruktur (40-4) ausgebildet wird.
  31. Verfahren nach Anspruch 30, bei welchem das Schichtsystem (40-4) als alternierende Abfolge mindestens einer oder einer Mehrzahl Schichten (45) eines ersten Schichttyps (45') und einer oder einer Mehrzahl Schichten (47) eines zweiten Schichttyps (47) ausgebildet wird.
  32. Verfahren nach Anspruch 31, bei welchem der erste Schichttyp (45') mit oder aus TiB2 ausgebildet wird.
  33. Verfahren nach einem der vorangehenden Ansprüche 31 oder 32, bei welchem der zweite Schichttyp (47') mit oder aus BN ausgebildet wird.
  34. Verfahren nach einem der vorangehenden Ansprüche 24 bis 33, bei welchem die Kontaktanordnung (40) als eine Grabenstrukturanordnung (42') oder mit einer Grabenstrukturanordnung (42') ausgebildet wird.
  35. Verfahren nach Anspruch 34, bei welchem die Grabenstrukturanordnung (42') mit einer Mehrzahl Grabenstrukturen (42) ausgebildet wird.
  36. Verfahren nach einem der vorangehenden Ansprüche 34 oder 35, bei welchem die Grabenstruktur (42) jeweils sich im Wesentlichen vertikal erstreckend in Richtung von der Unterseite (21b) des Substrat-/Trägerbereichs (21) zur Oberseite (21a) des Substrat-/Trägerbereichs (21) und mit Wandbereichen (42w) und einem Bodenbereich (42b) ausgebildet wird.
  37. Verfahren nach einem der vorangehenden Ansprüche 34 bis 36, bei welchem die Grabenstruktur (42) jeweils bis in den Nutzbereich (22) hineinreichend ausgebildet wird.
  38. Verfahren nach einem der vorangehenden Ansprüche 34 bis 37, bei welchem die Grabenstruktur (42) jeweils mit mindestens einem Liner und/oder mit mindestens einer Kontakt-/Barriere schicht (44) konform und ohne vollständige Füllung der jeweiligen Grabenstruktur (42) ausgebildet wird.
  39. Verfahren nach Anspruch 38, bei welchem der Liner und/oder die Kontakt-/Barriereschicht (44) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe ausgebildet wird, die besteht aus leitfähigen Materialien, TiB2 und TiN.
  40. Verfahren nach einem der vorangehenden Ansprüche 38 oder 39, bei welchem der Liner und/oder die Kontakt-/Barriereschicht (44) mit oder aus TiN und mit einer Schichtstärke im Bereich von etwa 10 nm bis etwa 100 nm ausgebildet wird.
  41. Verfahren nach einem der vorangehenden Ansprüche 38 bis 40, bei welchem der Liner und/oder die Kontakt-/Barriereschicht (44) mit oder aus TiB2 und mit einer Schichtstärke im Bereich von etwa 1 μm ausgebildet wird.
  42. Verfahren nach einem der vorangehenden Ansprüche 34 bis 41, bei welchem die jeweilige Grabenstruktur (42) – insbesondere nach Ausbilden des mindestens einen Liners und/oder der mindestens einen Kontakt-/Barriereschicht (44) – mit einem elektrisch leitfähigen Kontaktmaterial (46) ausgekleidet oder gefüllt ausgebildet wird.
  43. Verfahren nach Anspruch 42, bei welchem das Kontaktmaterial (46) aus oder mit einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe gebildet wird, die besteht aus Metall, Kupfer, BN und Lotmaterial.
  44. Verfahren nach einem der vorangehenden Ansprüche 42 oder 43, bei welchem die jeweilige Grabenstruktur (42) nach Auskleidung oder teilweiser Füllung mit dem leitfähigen Kontaktmaterial (46) in ihrem Inneren mit einer Kavität oder einem Lunker verbleibend ausgebildet wird, insbesondere in gezielter Art und Weise zur Realisierung einer Dehnungsfuge.
  45. Verfahren nach einem der vorangehenden Ansprüche 24 bis 44, bei welchem im Bereich der Rückseite (21b) des Substrat-/Trägerbereichs (21) oder eines Teils davon eine Rückseitenkontaktierung (41) oder Rückseitenmetallisierung (41) – insbesondere als Teil der Kontaktanordnung (40) – ausgebildet wird, durch welche insbesondere die jeweilige Grabenstruktur (42) gegenüber ihrem Inneren verschlossen wird.
  46. Verfahren nach einem der vorangehenden Ansprüche 24 bis 45, bei welchem die Halbleiterschaltung (30) mit einem ersten Halbleiterschaltungsbereich (31) in Form einer Logikschaltung und mit einem zweiten Halbleiterschaltungsbereich (32) in Form einer Leistungsschaltung ausgebildet wird.
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