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Die
vorliegende Erfindung bezieht sich allgemein auf das Gebiet der
Herstellung von Bauelementen mit einer integrierten Schaltung und
insbesondere auf ein Verfahren zum Vereinzeln von Wafern.
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Einer
der letzten Schritte bei der Herstellung von Bauelementen mit einer
integrierten Schaltung ist das Vereinzeln oder der Prozeß des Schneidens des
Halbleiter-Wafers in eine Mehrzahl von einzelnen Chips, von denen
jeder eine elektronische Schaltungsanordnung trägt. Die Chips sind meist in
einem Gitter auf dem Halbleiter-Wafer angeordnet. In der Regel wird
der Wafer unter Verwendung einer Diamantsäge oder eines anderen geeigneten
Verfahrens in Chips mit einheitlicher Größe geschnitten. Die Chips werden
dann aufgenommen und auf Schaltungsplatinen plaziert, um mittels
Drahtbonden oder auf sonstige Weise mit dem Rest der Schaltungsanordnung
verbunden zu werden.
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Bei
manchen Spezialanwendungen, wie z. B. Optiksensormodulplatinen,
die in Scannern, Kopierern, Faksimilegeräten, digitalen Sendern etc.
verwendet werden, muß eine
große
Anzahl von Chips, die eine lichterfassende Schaltungsanordnung tragen,
in Präzisionsausrichtung
auf der Schaltungsplatine plaziert werden. Die Chips werden Ende-An-Ende
ausgerichtet, um eine Abmessung zu erreichen, die zu der Breite
einer üblichen
Papier- oder Druckmediengröße äquivalent
ist, z. B. 21,59 cm (8,5 Zoll). Eine Präzisionsausrichtung wird in
der Regel durch Verwendung einer spezialisierten und kostspieligen Ausrüstung erreicht.
Jede Fehlausrichtung der Chips führt
zu einer Pixelfehlausrichtung und anderen Pixelfehlern. Daher sind
bei einem typischen Sensormodul, bei dem acht bis sechzehn Chips
verwendet werden, mehrere erhebliche Fehlausrichtungsfehler möglich.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Vereinzeln
von Wafern und eine Bilderzeugungsvorrichtung mit verbesserten Charakteristika
zu schaffen.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1 oder 21 sowie
eine Bilderzeugungsvorrichtung gemäß Anspruch 11 gelöst.
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Gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung, umfaßt ein Verfahren ein Identifizieren
von guten und schlechten Chipstellen auf einem Wafer, Erzeugen einer
kundenspezifischen Vereinzelungsstruktur gemäß den guten und schlechten Chipstellen,
wobei die kundenspezifische Vereinzelungsstruktur eine Mehrzahl
von Mehr-Chip-Segmenten aufweist, von denen jedes mehr als einen
Chip aufweist, und Schneiden des Wafers gemäß der kundenspezifischen Vereinzelungsstruktur
und Produzieren einer Mehrzahl von Mehr-Chip-Segmenten.
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Gemäß einem
anderen Ausführungsbeispiel der
Erfindung wird eine Bilderzeugungsvorrichtung mit einem optischen
Erfassungsmodul, das eine Erfassungsschaltung aufweist, durch ein
Verfahren hergestellt. Das Verfahren weist ein Testen einer Mehrzahl
von Chips, die aneinander grenzend in einem Gitter auf einem Wafer
gebildet sind, und Identifizieren von guten und schlechten Chipstellen
auf dem Wafer, Erzeugen einer kundenspezifischen Vereinzelungsstruktur
gemäß den guten
und schlechten Chipstellen, wobei die kundenspezifische Vereinzelungsstruktur
eine Mehrzahl von Mehr-Chip-Segmenten aufweist,
von denen jedes mehr als einen Chip aufweist, und Schneiden des
Wafers gemäß der kundenspezifischen
Vereinzelungsstruktur und Produzieren einer Mehrzahl von Mehr-Chip-Segmenten auf.
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Gemäß noch einem
weiteren Ausführungsbeispiel
der vorliegenden Erfindung weist ein Verfahren ein Empfangen einer
Abbildung von guten Chipstellen auf einem Wafer, ein Erzeugen einer
kundenspezifischen Vereinzelungsstruktur gemäß der Abbildung von guten Chippositionen,
wobei die kundenspezifische Vereinzelungsstruktur eine Mehrzahl
von Mehr-Chip-Segmenten
aufweist, von denen jedes M Chips aufweist, wobei M = O bis N und
N eine positive Ganzzahl ist. Das Verfahren weist ferner ein Schneiden
des Wafers gemäß der kundenspezifischen
Vereinzelungsstruktur und Produzieren der Mehrzahl von Mehr-Chip-Segmenten
auf.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert,
wobei gleiche Bezugszeichen verwendet werden, um gleiche und entsprechende
Teile der verschiedenen Zeichnungen zu beschreiben. Es zeigen:
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1 eine Draufsicht eines
beispielhaften Halbleiterwafers, die vorgeschlagene Chipschneidlinien
zeigt, gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung;
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2 ein Flußdiagramm
eines Verfahrens zum Schneiden von Chips gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung; und
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3 eine vereinfachte Draufsicht einer Schaltungsplatine
gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung.
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1 ist eine Draufsicht eines
Halbleiterwafers 10, die vorgeschlagene Chipschneidlinien
und eine Abbildung von Chipsegmenten zeigt, die aus demselben geschnitten
werden sollen, gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung. Der Wafer 10 weist eine Abbildung
einer Mehrzahl von Chipreihen 12–59 auf, die Chips
umfassen, die als „schlecht" oder fehlerhaft 66–74 bestimmt
wurden. Gemäß einer
bestimmten Anwendung ist eine vorbestimmte Anzahl von Chips in präziser linearer
Ausrichtung auf der Schaltungsplatine erforderlich. Zum Beispiel
erfordert ein Optiksensormodul für
Bilderzeugungsanwendungen acht oder sechzehn Chips, die in präziser Ausrichtung
in einer geraden Reihe auf der Schaltungsplatine plaziert sind.
Daher wird es für
diese bestimmte Anwendung u. U. bevorzugt, Acht-Chip-Gruppierungen oder
-Segmente anzustreben. Mit anderen Worten werden, wo möglich, acht aufeinanderfolgende
Chips in einer Reihe nicht geschnitten oder voneinander getrennt.
Die Acht-Chip-Gruppierung ist u. U. nicht erreichbar, wo die Gruppierung
durch einen „schlechten" Chip unterbrochen
ist oder wo die Waferbreite keine Reihe aus acht aufeinanderfolgenden
Chips unterbringt. Hinzu kommt, daß dort wo eine Reihe keine
Anzahl von Chips aufweist, die ein Vielfaches von acht ist, ein Chipsegment
mit sieben oder weniger Chips zurück bleiben kann, nachdem ein
oder mehrere Acht-Chip-Segmente
geschnitten wurden.
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Ein
Beispiel dafür,
wie ein Wafer in Mehr-Chip-Segmente geschnitten werden kann, ist
in 1 gezeigt. Ein Mehr-Chip-Segment ist
eine Serie von aufeinanderfolgenden Chips, die nicht geschnitten
oder voneinander getrennt werden. Bei diesem Beispiel weisen die
Reihen 12 und 13 jeweils ein Drei-Chip-Segment
auf, was durch die Breite des Wafers an diesem Punkt beschränkt wird.
In den Reihen 14–16 z.
B. ermöglicht
die Breite des Wafers Fünf-Chip-Segmente.
In den Reihen 17, 19 und 20 bringt die
Waferbreite nur ein Sieben-Chip-Segment unter.
In der Reihe 18 weist das längste kontinuierliche Segment,
aufgrund der Anwesenheit eines „schlechten" Chips 66,
nur fünf
Chips auf, die durch den „schlechten" Chip von einem verbleibenden „guten" Chip getrennt sind.
In jeder der Reihen 21 und 22 ist ein Acht-Chip-Segment mit
einem verbleibenden Chip möglich.
In der Reihe 23 ist ein Zwei-Chip-Segment durch einen „schlechten" Chip 67 von
einem Sechs-Chip-Segment getrennt. Die Reihe 24 weist zwei
Vier-Chip-Segmente auf, die durch einen „schlechten" Chip 68 getrennt
sind. Die Reihen 25–28 können jeweils
ein Acht-Chip-Segment mit einem verbleibenden Chip unterbringen.
Die Reihen 29–31,
die den breitesten Abschnitt des Wafers 10 einnehmen, können jeweils
ein Acht-Chip-Segment mit
drei verbleibenden Chips unterbringen. Die drei verbleibenden Chips
können
einzeln geschnitten und getrennt werden oder als ein einzelnes Segment
verbleiben, in Abhängigkeit
von einem Algorithmus, der die zu schneidende Chipsegmentstruktur
auf dem Wafer 10 bestimmt. Es kann von Vorteil sein, ein
oder mehrere Ein-Chip-Segmente zu haben, um die notwendige Anzahl
von Schaltungen auf jeder Schaltungsplatine zusammenzusetzen. Die
nächste
Reihe, die Reihe 32, wird durch zwei nicht aufeinanderfolgende „schlechte" Chips 69 und 70 unterbrochen. Dies
führt dazu,
daß die
Reihe 32 z. B. ein Drei-Chip-Segment, ein Fünf-Chip-Segment
und ein Ein-Chip-Segment erzeugen kann. Die nächsten vier Reihen 33–36 in
dem Beispiel können
jeweils ein Acht-Chip-Segment
mit drei verbleibenden Chips unterbringen. Die Reihe 37 kann,
wegen eines „schlechten" Chips 71,
der an einem Ende der Reihe positioniert ist, ein Acht-Chip-Segment unterbringen, jedoch
nur ein Zwei-Chip-Segment an dem anderen Ende. Die Reihen 38 und 39 sind
identisch und können
jeweils in ein Acht-Chip-Segment und drei Ein-Chip-Segmente geschnitten
werden. Es sei darauf hingewiesen, daß die Reihen 38 und 39 jeweils
in ein Acht-Chip-Segment und ein Drei-Chip-Segment oder andere Kombinationen
geschnitten werden können.
Es kann ein Algorithmus verwendet werden, um den Chipschneidprozeß auf einer
Wafer-Für-Wafer-Basis
oder auf der Basis eines Wafer-Stapels zu optimieren. In der Reihe 40 können wegen
eines „schlechten" Chips, der in der
Mitte der Reihe positioniert ist, zwei Segmente mit sechs Chips
bzw. vier Chips geschnitten werden. Die nächsten beiden Reihen, die Reihen 41 und 42,
können
ebenfalls in ein Acht-Chip-Segment und drei Ein-Chip-Segmente geschnitten
werden. In der Reihe 43 bewirkt die Anwesenheit von zwei „schlechten" Chips, daß die verbleibenden „guten" Chips in ein Ein-Chip-Segment,
ein Drei-Chip-Segment und ein Vier-Chip-Segment aufgeteilt werden. Die
Reihen 44–50 enthal ten
keine „schlechten" Chips und können daher
jeweils in ein Acht-Chip-Segment und ein Ein-Chip-Segment aufgeteilt
werden. In den Reihen 51–54 wird jede jeweilige
Reihe ein Sieben-Chip-Segment. In den Reihen 55–57 wird
jede Reihe in ein einzelnes Fünf-Chip-Segment
geschnitten. Die verbleibenden beiden Reihen, die Reihen 58 und 59,
werden in Drei-Chip-Segmente geschnitten.
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2 ist ein Flußdiagramm
eines vereinfachten Prozesses 80 zum Chipschneiden gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung. Bei Abschluß der Halbleiterbauelementherstellung
wird der Wafer getestet, um, wie bei Block 82 gezeigt, „gute" und „schlechte" Chips zu identifizieren. Bei
diesem Prozeß wird
die Schaltung auf jedem Chip getestet, um zu gewährleisten, daß sie die
gewünschten
elektrischen und Entwurfsspezifikationen erfüllt. Um diesen Test durchzuführen, kann
ein Sondentester oder ein anderes Spezialgerät benutzt werden. Jeder „schlechte" Chip ist durch seine
Position gekennzeichnet und wird eventuell markiert. Eventuell werden
eine Abbildung oder andere, dem bestimmten Wafer zugeordnete Identifikationsdaten
für „schlechte" Chips
erzeugt. Auf der Basis der Position der „guten" und „schlechten" Chips wird, wie
bei Block 84 gezeigt, eine kundenspezifische Maske erzeugt,
die die Linien beschreibt, die für
das Chipschneiden zu verfolgen sind. Ein Algorithmus zum Bestimmen
der Ätzlinien
berücksichtigt
die „schlechten" Chipstellen auf
dem Wafer und die Größe der auf
der Schaltungsplatine erwünschten
Chipsegmente. Der Algorithmus versucht eventuell, beispielsweise
die Anzahl von Acht-Chip-Segmenten zu maximieren, da dies die Chipsegmentgröße ist,
die in den Schaltungsplatinen verwendet wird. Der Algorithmus bestimmt
auch, wie das Schneiden des Rests der Chipsegmente auf einer Wafer-Für-Wafer-Basis oder
auf der Basis eines gesamten Waferstapels optimiert werden kann.
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Wenn
z. B. Anzahl und Stelle der „schlechten" Chips derart sind,
daß eine
große
Anzahl von Sieben-Chip-Segmenten er zeugt wird, dann wird wahrscheinlich
auch eine gleich große
Anzahl von Ein-Chip-Segmenten benötigt, um die Schaltungsplatinen
zu vervollständigen,
die Acht-Chip-Segmente erfordern. Der Algorithmus versucht u. U.,
in Abhängigkeit
von den Herstellungserfordernissen diesen Ausgleich auf einer Wafer-Basis
oder auf einer Stapel-Basis zu erreichen. Allgemein versucht der
Algorithmus u. U., eine gleiche Anzahl von M-Chip-Segmenten und
(N-M)-Chip-Segmenten zu produzieren, wobei N die Anzahl von Chips
in dem gewünschten
Segment (wie z. B. acht in dem vorliegenden Beispiel) und M die
Anzahl von Chips kleiner als oder gleich N (M = 0 bis N) ist, die
sich aufgrund von „schlechten" Chips ergibt. Es
ist zu erkennen, daß für eine beliebige
Chipdefektstruktur viele Vereinzelungsstrukturen möglich sind.
Liegen z. B. fünf Sieben-Chip-Segmente
vor, dann versucht der Algorithmus u. U., fünf Ein-Chip-Segmente zu produzieren
(N = 8, M = 7 (N – M)
= 1) ; für
fünf Sechs-Chip-Segmente
fünf Zwei-Chip-Segmente (N =
8, M = 6, (N – M)
= 2) etc..
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Um
die kundenspezifische Maske auf den Wafer zu übertragen, wird ein standardmäßiges Photolithographieverfahren
durchgeführt.
So wird dann z. B. ein lichtempfindliches Photoresist auf die Oberfläche des
Wafers aufgebracht, wie bei Block 86 gezeigt ist. Um eine
gleichmäßige dünne Schicht
und eine gute Abdeckung des Photoresists zu erreichen, wird das
Photoresist in der Regel auf den Wafer aufgeschleudert. Der Wafer
wird dann bei einer vorbestimmten Temperatur gebacken, um das Photoresist zu
trocknen. Die kundenspezifische Maske wird dann präzise über dem
Wafer ausgerichtet und das Photoresist wird dann für eine vorbestimmte
Zeitdauer mit ultraviolettem Licht, einem Elektronenstrahl oder
einem kontrollierten Laser belichtet, wie bei Block 88 gezeigt
ist. Bei Block 90 wird das Photoresist auf dem Wafer dann
durch Aussetzen gegenüber
oder Eintauchen desselben in eine chemische Lösung entwickelt und dann getrocknet.
Ein Nachbackschritt wird u. U. durchgeführt, um das verbleibende Photoresist
zu härten.
Das Photoresist verbleibt nun über
Bereichen der Waferoberfläche,
wo ein Ätzen
nicht ge wünscht ist.
Der Wafer wird dann geätzt
oder durch Mikrobearbeitung in Chips und Chipsegmente unterteilt,
wie bei Block 92 gezeigt ist. Es kann eine Ätztechnik
wie z. B. reaktives Ionentiefätzen
verwendet werden. Das Photoresist wird dann, wie bei Block 94 gezeigt
ist, abgestreift, und die Chipsegmente werden getrennt und dann
einzeln auf Schaltungsplatinen plaziert, wie bei Block 96 gezeigt
ist. Der Prozeß endet
bei Block 98. Zwar ist hierin ein reaktives Ionentiefätzen beschrieben,
doch können
auch andere bekannte Chipschneidverfahren wie z. B. die Verwendung
einer Diamantensäge
oder anderer Werkzeuge oder Methodiken verwendet werden. Dieser
Prozeß ist
auf Wafer aus verschiedenen Materialien wie z. B. Silizium, GaAs
(Galliumarsenid), Saphir-Auf-Silizium etc. mit oder ohne geringfügige Modifizierungen
anwendbar. Des weiteren sind die chemischen Verbindungen und Lösungen,
die verwendet werden, um das Photoresist zu entwickeln, um das Photoresist
abzustreifen, die Backtemperaturen und die anderen Schritten des
Prozesses zugeordneten Details herkömmlicher Art oder können später entwickelt
werden.
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Für eine Schaltungsplatine,
die acht Chips in linearer Ausrichtung erfordert, kann eine Anzahl
von unterschiedlichen Chip- und Chipsegmentkombinationen verwendet
werden, um die Schaltungsplatine zu vervollständigen. Zum Beispiel kann ein Drei-Chip-Segment,
ein Vier-Chip-Segment und ein Ein-Chip-Segment verwendet werden, um eine Acht-Chip-Erfassungsschaltung
zusammenzusetzen. Eine Acht-Chip-Konfiguration
kann auch aus einem Zwei-Chip-Segment und zwei Drei-Chip-Segmenten
zusammengesetzt sein. Andere Kombinationen sind möglich. All
diese Kombinationen, die Mehr-Chip-Segmente
verwenden, reduzieren das Ausmaß an
präziser
Ausrichtung, das erforderlich ist, um diese Chips auf der Schaltungsplatine
zu plazieren. Dies führt
zu Zeit- und Kosteneinsparungen sowie zu erhöhter Produktivität und Ausbeute.
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3 ist eine Draufsicht einer beispielhaften Schaltungsplatine 100 gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung. Die Schaltungsplatine 100 ist
für ein
Mehrfachchip-Optiksensormodul konzipiert und ist als zwei Mehr-Chip-Segmente 102 und 104 in
präziser
Ausrichtung aufweisend gezeigt. Jedes Mehr-Chip-Segment kann mehr
als eine auf mehr als einem Chip liegende Schaltung enthalten. Bei
unserem Beispiel mit dem Acht-Chip-Segment kann das Mehr-Chip-Segment 102 sechs
Chips und das Mehr-Chip-Segment 104 zwei Chips umfassen.
Daher werden anstelle eines Schneidens und Trennens jedes Chips
von dem Wafer Mehr-Chip-Segmente von dem Wafer geschnitten, so daß die Schaltungsplatinen
ohne die wiederholte und zahlreiche präzise Ausrichtung und Plazierung
jedes Chips auf die Platine einfacher zusammengesetzt werden können. Bei
dem in 3 gezeigten Beispiel wird nur
ein Ausrichtungsschritt benötigt,
um die beiden Mehr-Chip-Segmente auszurichten, so daß nicht acht
einzelne Chips ausgerichtet werden müssen.
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Der
Wafervereinzelungsprozeß der
vorliegenden Erfindung ist auf andere Mehr-Chip-Segmentkonfigurationen
für andere
Anwendungen anwendbar. Wenn es z. B. eine bestimmte Anwendung erfordert,
daß die
Chips zum Zweck eines Abtastens entlang zweier Achsen eines Objekts
in einer L-Konfiguration positioniert und ausgerichtet sind, dann kann
die kundenspezifische Wafervereinzelungsstruktur modifiziert werden,
um diese neue Konfiguration unterzubringen mit dem Ziel, die Anzahl
von Chipausrichtungen auf dem Sensormodul zu reduzieren.
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Dieser
neue Wafervereinzelungsprozeß vereinfacht
den Herstellungsprozeß und
reduziert die Wahrscheinlichkeit von Chipausrichtungsfehlern. Unter
Verwendung dieser Methodik werden aufgrund gesenkter Fehlerraten
und höherer
Ausbeuten die Herstellungskosten gesenkt. Am wichtigsten ist, daß die resultierenden
Mehrfachchip-Optiksensormodule eine verbesserte Genauigkeit aufweisen
und besonders für
Bilderzeugungsanwendungen mit sehr feiner Auflösung geeignet sind.