DE10138883A1 - Verfahren sowie Vorrichtung zur synchronen Signalübertragung zwischen mindestens zwei Logik-/Speicherbausteinen - Google Patents

Abstract

Das interne Taktsignal (COU21) eines Signale (SI) empfangenen Logik-/Speicherbausteins (IC2) wird als Referenztakt (RT) zu einem sendenden Logik-/Speicherbaustein (IC1) übertragen. Mit Hilfe dieses Referenztaktes (RT) wird der Sendetakt (COU12) der Ausgabeeinheit (AT1) des sendenden Logik-/Speicherbausteins (IC1) derart generiert, daß gesendete Signale (SI) synchron zum internen Taktsignal (COU21) des empfangenden Bausteins (IC2) in dessen Empfangseinheit (T21) eintreffen.

Description

• Die Erfindung betrifft ein Verfahren zur synchronen Signalübertragung zwischen mindestens einem Signale sendenden, ersten Logik-/Speicherbaustein und mindestens einem diese Signale empfangenden, zweiten Logik-/Speicherbaustein.
• Insbesondere in der Mikroprozessortechnik oder Speichertechnologie werden Nachrichtensignale wie z. B. Daten, Adressen, Kommandos oder sonstige Signale zwischen mehreren Logik- /Speicherbausteinen übermittelt. Dabei arbeiten diese Logik- /Speicherbausteine meist derart zusammen, daß ein erster Logik-/Speicherbaustein Nachrichtensignale von einem anderen, weiteren Logik-/Speicherbaustein empfängt, um diese weiterzuverarbeiten und gegebenenfalls an einen weiteren Logik- /Speicherbaustein z. B. zum Abspeichern oder zur weiteren Signalverarbeitung zu senden und/oder von letzterem zusätzliche Signale zu empfangen. Dabei ist es in der Praxis wünschenswert, daß die ankommenden Nachrichtensignale, die von einem ersten Logik-/Speicherbaustein verschickt werden, vom empfangenden Logik-/Speicherbaustein im wesentlichen synchron zu dessen interner Empfangsclock bzw. dessen internem Empfangstakt empfangen und ausgelesen werden.
• Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art dadurch gelöst, daß das interne Taktsignal des Signale empfangenden Logik-/Speicherbausteins als Referenztakt dem sendenden Logik-/Speicherbaustein über mindestens eine Taktleitung bereitgestellt wird, und daß mit Hilfe dieses Referenztakts der Sendetakt der Ausgabeeinheit des sendenden Bausteins für die zu übermittelnden Signale derart generiert wird, daß die über mindestens eine Signalleitung gesendeten Signale synchron zum internen Taktsignal des empfangenden Logik-Speicherbausteins in dessen Empfangseinheit eintreffen und dort von dieser taktsynchron ausgelesen werden.
• Auf diese Weise ist eine einfache und zuverlässige Synchronisation zwischen mindestens zwei Logik-/Speicherbausteinen sichergestellt. Dadurch, daß der Signale empfangende Logik- /Speicherbaustein sein internes Taktsignal, das tatsächlich das Empfangen der zu übertragenden Signale in seiner Empfangseinheit auslöst, als Referenztakt für den sendenden Logik-/Speicherbaustein weiterverwendet wird, und mit Hilfe dieses Referenztaktes ein entsprechender Sendetakt für die Ausgabeeinheit des sendenden Bausteins für die zu übermittelnden Signale generiert wird, wird ein hoher Grad von Synchronität beim Auslesen der ankommenden Signale bezüglich des internen Taktsignals des empfangenden Logik- /Speicherbausteins erreicht. Dies hat eine wesentliche Erhöhung der Genauigkeit zur Folge, mit der Nachrichtensignale wie z. B. Daten, Adressen, Kommandos oder sonstige Signale zwischen dem sendenden und empfangenden Baustein übertragen 3 werden können. Damit können höhere Datenraten bei der Kommunikation zwischen diesen beiden Bausteinen gegenüber herkömmlichen Synchronisationsverfahren erreicht werden, die den Sendetakt und den Empfangstakt für die beiden miteinander kommunizierenden Bausteine jeweils durch eine getrennte, externe Taktleitung vorgeben.
• Die Erfindung betrifft weiterhin eine Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens.
• Sonstige Weiterbildungen der Erfindung sind in den Unteransprüchen wiedergegeben.
• Die Erfindung und ihre Weiterbildungen werden nachfolgend anhand von Zeichnungen näher erläutert.
• Es zeigen:
• Fig. 1 in schematischer Darstellung eine synchrone Signalübertragung zwischen mehreren Logik-/Speicherbausteinen mit einer Taktsignalisierung nach dem erfindungsgemäßen Verfahren; und
• Fig. 2 in schematischer Darstellung die zeitliche Abfolge des Taktsignals in einem Empfangsbaustein der Anordnung nach Fig. 1, in Relation dazu die zeitliche Abfolge des dort zu einem Sendebaustein als Referenztakt zurückgeführten internen Taktsignals des Empfangsbausteins, sowie der aus diesem Referenztakt generierte Sendetakt für den Sendebaustein zur synchronen Übertragung von Nachrichtensignalen zum Empfangsbaustein.
• Elemente mit gleicher Funktion und Wirkungsweise sind in den Fig. 1 und 2 jeweils mit denselben Bezugszeichen versehen.
• Fig. 1 veranschaulicht schematisch, wie für einen Logik- /Speicherbaustein, insbesondere IC (integrated circuit), wie z. B. IC2 bezüglich dessen internem Taktsignal eine Signalübertragung von und/oder zu weiteren Logik-/Speichereinheiten synchron durchgeführt werden kann. Im vorliegenden Ausführungsbeispiel werden Nachrichtensignale SI von einem ersten, sendenden Logik-/Speicherbaustein IC1 an einen empfangenden Logik-/Speicherbaustein IC2 gesendet, um dort weiterverarbeitet zu werden. Solche Nachrichtensignale SI können beispielsweise Daten, Adressen, Kommandos oder sonstige Signale sein. Zusätzlich kommuniziert der Logik-/Speicherbaustein IC2 mit einer dritten Logik-/Speichereinheit IC3. Dabei werden bidirektional Nachrichtensignale DQ zwischen dem Logik- /Speicherbaustein IC2 und diesem dritten Logik- /Speicherbaustein IC3 über eine Datenleitung DQL ausgetauscht, d. h. der Logik-/Speicherbaustein IC2 sendet Nachrichtensignale zum und/oder empfängt Nachrichtensignale vom dritten Logik-/Speicherbaustein IC3. Die ausgetauschten Nachrichtensignale DQ können insbesondere Daten, Adressen, Kommandos, sowie sonstige Signale sein, die in der Mikroprozessortechnik oder Speichertechnologie üblich sind.
• Um nun bezogen auf den internen Takt des Logik- /Speicherbausteins IC2 ankommende sowie abgehende Nachrichtensignale synchron abarbeiten zu können, wird normalerweise die Datenübermittlung sowie Datenweiterverarbeitung mittels eines externen Taktsignals synchronisiert. In der Fig. 1 wird ein solches externes Taktsignal EXT über eine externe Taktleitung CLKIN unter Zuhilfenahme einer PLL-Baugruppe PLG (PLL = Phase locked loop) sowohl dem Logik-/Speicherbaustein IC2, als auch dem Logik-/Speicherbaustein IC3 jeweils über eine eigene, zugeordnete Datenleitung CLK2, CLK3 separat zugeführt. Ist eine bezüglich dieses externen Referenztaktes EXT weitgehend synchrone Datenbereitstellung und/oder Datenverarbeitung auch im ersten Logik-/Speicherbaustein IC1 gewünscht, so würde auch an diesen der externe Referenztakt EXT in analoger Weise über eine eigene externe Taktleitung CLK1 mit Hilfe der PLL-Baugruppe PLG verteilt werden. Diese externe Taktleitung CLK1 ist in der Fig. 1 strichpunktiert angedeutet. Die PLL-Baugruppe PLG hat also die Funktion, daß sie das externe Taktsignal EXT auf mehrere parallele Ausgänge OU1, OU2 sowie OU3 mit den daran angeschlossenen Taktleitungen CLK1, CLK2, CLK3 aufteilt, so daß dort jeweils gleichzeitig das selbe externe Taktmuster bereitgestellt ist.
• Der externer Referenztakt EXT ist vorzugsweise durch die periodische Abfolge von rechteckförmigen Spannungsimpulsen gebildet, die in äquidistanten Zeitabständen aufeinanderfolgen, so daß ein regelmäßiges, zyklisches High/Low-Bitmuster gebildet ist. Dieses zyklische Taktmuster ist in der Fig. 1 zusätzlich für die externe Taktleitung CLKIN vor der Einspeisung in das PLL-Bauglied PLG schematisch miteingezeichnet.
• Der Logik-/Speicherbaustein IC2 ist hier im Ausführungsbeispiel vorzugsweise als Speicherchipsatz mit ggf. integriertem Prozessor ausgebildet, der der eigentlichen Datenverarbeitung dient. Demgegenüber bildet der Logik-/Speicherbaustein IC3 insbesondere eine Speichereinheit wie z. B. einen RAM-Speicher (Random Access Memory), einen DRAM-Speicher (Dynamic Random Access Memory), einen SDRAM-Speicherbaustein (Synchronous Dynamic Random Access Memory), oder SGRAM-Speicherbaustein.
• Als Logik-/Speicherbaustein wird also im Rahmen der Erfindung vorzugsweise jeweils eine Logik- bzw. Recheneinheit wie z. B. ein Mikroprozessorchip und/oder eine Speichereinheit wie z. B. ein DRAM verstanden.
• Aus der Speichereinheit IC3 sollen Daten ausgelesen und/oder Daten DQ vom Logikbaustein IC2 eingelesen werden. Dieses Auslesen und Einlesen soll dabei synchron zum externen Referenztakt EXT erfolgen. Für eine zeitliche Abstimmung der Signal- bzw. Datenverarbeitung im Logikbaustein IC2 sowie den Lese- und/oder Schreibvorgängen im Speicherbaustein IC3 bezüglich dieses externen Referenztaktes EXT wird dieser mittels der PLL-Baugruppe PLG über die zugehörigen Taktleitungen CLK2, CLK3 den beiden Bausteinen IC2, IC3 eigens zugeführt. Durch Laufzeiteffekte aufgrund unterschiedlich langer Taktleitungen, verschiedener kapazitiver sowie induktiver Überkopplungen, unterschiedlicher Lastbeschaltungen der Taktleitungen und Speicherbausteine, Temperaturschwankungen, Prozeßschwankungen bei der Speicher- und/oder Chipherstellung, durch Jitter-Effekte (= Invarianz der zeitlichen Lage der ansteigenden Flanke des High/Low-Musters des externen Referenztakts) aufgrund des taktverteilenden PLL-Glieds, sowie durch sonstige Störeffekte kann es zu zeitlichen Versätzen zwischen den zu den Bausteinen IC2, IC3 separat übertragenen Referenztaktmustern kommen. Mit anderen Worten ausgedrückt heißt das, daß eine zeitliche Divergenz zwischen den externen Referenztaktmustern am Eingang der Bausteine IC2, IC3 durch Störeffekte auftreten kann. Dies würde die gewünschte synchrone Datenverarbeitung in den beiden Bausteinen IC2, IC3 sowie der Datenübermittlung zwischen diesen beiden Bausteinen IC2, IC3 bezogen auf den externen Referenztakt EXT beeinträchtigen. Aus diesem Grund weist jeder Baustein IC2, IC3 eingangsseitig eine sogenannte DLL-Baueinheit (Delay Locked Loop) auf, die zumindest hinsichtlich der Frequenz bzw. Periodizität des externen Taktmusters EXT Synchronität weitgehend sicherstellt. Vorzugsweise generiert eine solche DLL-Baueinheit jeweils ein Taktmuster, das auch bezüglich seiner zeitlichen Lage mit der zeitlichen Lage des externen Referenztakts EXT weitgehend wieder übereinstimmt.
• In der Fig. 1 ist beim Baustein IC2 die DLL-Baueinheit DLL2 vorgesehen. Sie gibt an ihrem Ausgang über eine elektrische Leitung TL3 einen internen Referenztakt COU21 aus, der weitgehend synchron zum externen Referenztakt EXT bezüglich Frequenz und/oder gegebenenfalls auch Phase liegt. Dieser interne Referenztakt COU21 wird dann als Master- bzw. Haupttakt für die Datenverarbeitung im Baustein IC2 sowie für die Datenversendung und/oder den Datenempfang im Baustein IC2 herangezogen.
• Zusätzlich oder unabhängig hiervon kann das interne Taktsignal COU21 des zweiten Logik-/Speicherbausteins IC2 ggf. mit Hilfe einer internen Uhr bzw. Clock ICL erzeugt werden, die in der Fig. 1 strichpunktiert für den Baustein IC2 eingezeichnet ist. In analoger Weise kann ggf. auch für den Speicherbaustein IC3 der interne Takt bereitgestellt werden. Dabei werden die internen Taktsignale der beiden Bausteine IC2, IC3 zweckmäßigerweise auf eine möglichst synchrone Taktvorgabe hinsichtlich Frequenz und Phase abgestimmt.
• Der interne Referenztakt COU21 im zweiten Logik- /Speicherbaustein IC2 ist somit entsprechend dem externen Taktsignal EXT vorzugsweise durch eine periodische Abfolge von rechteckförmigen Spannungsimpulsen gebildet, die in äquidistanten Zeitabständen aufeinanderfolgen, so daß ein regelmäßiges, zyklisches High/Low-Bitmuster gebildet ist. Jeweils eine ansteigende Flanke dieses High/Low-Musters definiert dabei einen Startzeitpunkt für die Datenverarbeitung bzw. Datenweiterleitung der Bausteine IC2, IC3. Werden jeweils nur die ansteigenden Flanken der Rechteckimpulse des Referenztakts für die Definierung von Startzeitpunkten verwendet, so spricht man üblicherweise von single data rate-Betrieb. Demgegenüber kann die doppelte Arbeitsgeschwindigkeit bei der Datenverarbeitung dadurch erreicht werden, daß auch die absteigenden bzw. abfallenden Flanken der Rechteckimpulse des Referenztakts EXT zur Definierung von Startzeitpunkten für die Datenverarbeitung herangezogen werden. Dieser Modus ist als sogenannter double data rate-Verarbeitungsbetrieb in der Speicher- bzw. Chiptechnologie bekannt.
• Auch beim Baustein IC3 ist in entsprechender Weise eingangsseitig eine DLL-Verzögerungseinheit DLL3 vorgesehen, mittels der ausgangsseitig an einer Taktleitung TL3 ein internes Taktsignal COU32 bereitgestellt ist. Dieses interne Taktsignal COU32 ist bezüglich des externen Referenztaktes EXT hinsichtlich dessen Frequenz synchronisiert und in Übereinstimmung zur zeitlichen Lage dessen ansteigender Pulsflanken gebracht. DLL-Einheiten gewährleisten in der Praxis jedoch nur bis zu einem gewissen Grad Synchronität der extern herangeführten Referenztaktmuster. Insbesondere kann es Schwierigkeiten hinsichtlich der Synchronität der Phasenlagen der ansteigenden und/oder abfallenden Flanken des Rechteck-Impulsmusters des jeweilig eingangsseitig anliegenden Referenztaktes auf den Taktleitungen CLK2, CLK3 kommen. Dieses Problem wird umso kritischer, je höher die geforderten Frequenzen für die Datenverarbeitung liegen, da dann die Entscheidungszeiträume zur Zuordnung eines High- bzw. Low-Pegels kürzer werden. Damit steigt die Gefahr von Fehlzuordnungen durch Laufzeitverzögerungen. Ist also eine noch höhere Genauigkeit hinsichtlich der Synchronität der Datenverarbeitung in beiden Bausteinen IC2, IC3 z. B. aufgrund hoher Verarbeitungsfrequenzen gefordert, dann wird zweckmäßigerweise ein zusätzliches Indikatorsignal DQS (data query strobe) zwischen den beiden Bausteinen IC2, IC3 eigens übertragen. Dieses Indikatorsignal DQS läuft jeweils in Übertragungsrichtung des zu übermittelnden Datensignals und teilt dem Empfängerbaustein jeweils den exakten Empfangszeitpunkt für die zu übertragenden Datensignale DQ (data query) mit. Sollen beispielsweise Datensignale DQ über die Datenleitung DQL vom Speicherbaustein IC3 zum Logikbaustein IC2 übertragen werden, so werden diese Datensignale DQ im Baustein IC3 mit Hilfe eines Treibers bzw. einer Ausgabeeinheit T3, der mit dem internen Referenztakt COU32 getaktet arbeitet, entsprechend den Taktzeitpunkten dieses Taktmusters in die Datenleitung DQL ausgegeben. Zusätzlich wird über die Informationsleitung DQSL das Indikatorsignal DQS ebenfalls entsprechend diesem internen Referenztakt COU32 zum Logikbaustein IC2 gesendet, um diesem für das jeweilige Datensignal den spezifischen Empfangszeitpunkt in eindeutiger Weise anzugeben. Die beiden Übertragungsleitungen DQL, DQSL sind vorzugsweise weitgehend übereinstimmend in Art, Länge sowie Übertragungseigenschaften ausgebildet. Diese Art der Datenübertragung mittels eines Indikatorsignals setzt voraus, daß der jeweilige Senderbaustein einen Referenztakt zur Verfügung hat, der dem Empfängerbaustein zweckmäßigerweise ebenfalls bereitgestellt ist. Die vom Speicherbaustein IC3 übertragenen Nachrichtensignale DQ werden im Logikbaustein IC2 mit Hilfe einer Treibereinheit T23 empfangen. Diese weist dazu zweckmäßigerweise eine Empfangseinheit auf. Für eine bidirektionale Signalübertragung zwischen den beiden Bausteinen IC2, IC3 hat die Treibereinheit T23 zweckmäßigerweise auch eine Sendefunktion implementiert, so daß Daten auch in umgekehrter Richtung vom Logikbaustein IC2 zum Speicherbaustein IC3 in entsprechender Weise unter Zuhilfenahme des Indikatorsignals DQS übertragen werden können. Die Treibereinheit T23 wird dabei ebenfalls mit dem internen Referenztakt COU21 hinsichtlich der Empfangszeitpunkte und Sendezeitpunkte der zu übertragenden Datensignalen DQ getaktet.
• Im einzelnen erfolgt das Schreiben, d. h. Übertragen, von Datensignalen DQ vom zweiten Logik-/Speicherbaustein IC2 zum dritten Logik-/Speicherbaustein IC3 vorzugsweise auf folgende Art und Weise:
  Die Signale DQ, DQS werden vom Logik-/Speicherbaustein IC2 getrieben. Das jeweilige Indikatorsignal DQS ist dort jeweils "center-aligned" zum jeweilig zugeordneten, zu übertragenden Datensignal DQ, d. h. die steigende Flanke des jeweiligen Indikatorsignals DQS kommt etwa in der Mitte des Datenfensters des jeweiligen Datensignals DQ. Damit sind das jeweilige Indikatorsignal DQS und das diesem jeweilig zugeordnete, zu übertragende Datensignal DQ um 90° zueinander phasenversetzt. Der Logik-/Speicherbaustein IC3 übernimmt das jeweilig ankommende Datensignal DQ mit der steigenden und/oder fallenden Flanke des Indikatorsignals DQS.
• Im einzelnen erfolgt das Lesen von Datensignalen DQ vom dritten Logik-/Speicherbaustein IC3 zum zweiten Logik- /Speicherbaustein IC2 vorzugsweise auf folgende Art und Weise:
  Die Signale DQ, DQS werden vom Logik-/Speicherbaustein IC3 getrieben. Beide abgehenden Signale haben dort ihre steigende Flanke zum selben Zeitpunkt, d. h. es liegt jetzt keine Phasenverschiebung vor, sondern Phasensynchronität. Kommt das jeweilige Indikatorsignal DQS beim zweiten Logik- /Speicherbaustein IC2 an, so wird dieses dort um 90° phasenverschoben, und dann erst der Wert des ankommenden Datensignals übernommen. Durch diesen im Logik-/Speicherbaustein IC2 durchgeführten 90°-Phasenversatz des Indikatorsignals DQS wird jeweils die Mitte des zugeordneten, vom Speicherbaustein IC3 zeitgleich abgesendeten Datenfensters DQ angezeigt und das Auslesen des Datensignals DQ initiiert.
• Diese Art der Datenübertragung setzt voraus, daß der jeweilige Senderbaustein den Referenztakt zur Verfügung stellt. Weiterhin wird eine Generierungsfunktion im jeweiligen Sendebaustein für das zusätzliche Indikatorsignal sowie eine Auswertefunktion im jeweilig zugeordneten Empfangbaustein für dieses Indikatorsignal benötigt. Dies kann unter manchen praktischen Gegebenheiten zu aufwendig sein oder durch den jeweiligen Logik-/Speicherbaustein nicht mit unterstützt werden oder gar nicht implementiert sein.
• Um nun ohne diese Art der bidirektionalen Datenübertragung (mittels zusätzlichem Indikatorsignal DQS) Nachrichtensignale SI von mindestens einem weiteren, hier ersten Logik-/Speicherbaustein IC1 aus über eine Datenleitung TL12 synchron zum internen Referenztakt COU21 des Empfängerbausteins IC2 übertragen zu können, könnte nun zwar im einfachsten Fall ebenfalls das externe Referenztaktsignal EXT mittels des PLL-Gliedes PLG über die externe Taktleitung CLK1 (strichpunktiert eingezeichnet) zum Eingang des Bausteins IC1 weitergeleitet werden. Dieses externe Referenztaktsignal EXT würde dann in entsprechender Weise wie bei den anderen beiden Bausteinen IC2, IC3 ebenfalls mittels einer DLL-Einheit DLL1 in analoger Weise hinsichtlich eines eventuellen zeitlichen Versatzes gegenüber dem ursprünglichen, externen Referenztaktmuster EXT korrigiert werden und schließlich über eine interne Taktleitung TL1 an eine Treiber- bzw. Sendereinheit AT1 weitergegeben werden. Dieses extern herangeführte Referenztaktmuster würde dann die Sendezeitpunkte für die zu übertragenden Nachrichtensignale SI festlegen. Dennoch könnte es bei der separaten, parallelen Heranführung eines solchen externen Referenztaktsignals EXT an die verschiedenen Logik- /Speicherbausteine wie z. B. IC1, IC2, IC3 für deren synchronen Datenverarbeitungsbetrieb und/oder Datenweiterleitung dazu kommen, daß dieses Referenztaktsignal bei den verschiedenen Bausteinen bzw. Chips, die in die Datenkommunikation eingebunden sind, etwas unterschiedlich aussieht. Solche Effekte können beispielsweise durch Störungen in der Phasenlage, insbesondere Jitter-Effekte der vorangeschalteten PLL- und/oder DLL-Einheiten verursacht sein. Dadurch würde aber die maximale Frequenz, mit der die Schaltungsanordnung der mehreren Bausteine IC1, IC2, IC3 arbeitet, gegebenenfalls zu stark eingeschränkt sein. Außerdem würde die separate Heranführung des externen Referenztaktmusters an jeden einzelnen Baustein über jeweils eine getrennt Taktleitung wie z. B. CLK1, CLK2, CLK3 eine bestimmte Clockbaumstruktur erzwingen, die die einzelnen Bausteine, insbesondere ICs miteinander verbindet, und dadurch die Wahlfreiheit bei der Leiterbahnführung in der Praxis gegebenenfalls zu stark einschränken. Weiterhin wäre eine solche Parallelbereitstellung des externen Referenztaktsignals EXT über getrennte Zuleitungen umso schwieriger, je größer die Anzahl der zu synchronisierenden Bausteine wäre. Denn so würden z. B. die Laufwegunterschiede aufgrund unterschiedlicher Längen der Zuführtaktleitungen zu den einzelnen Bausteinen immer größer.
• Zusammenfassend betrachtet tauscht also ein Haupt-IC wie z. B. IC2 Datensignale mit einem weiteren Baustein, insbesondere IC, wie z. B. IC3 bidirektional aus und soll zusätzlich synchron zu seinem internen Taktsignal Daten von einem weiteren Baustein, insbesondere IC, wie z. B. IC1 erhalten. Das Haupt- IC IC2 wird dabei synchron zu einer Hauptclock, d. h. einem internen Referenztaktsignal COU12 betrieben. Dieses Signal wird über eine externe Taktleitung CLK2 empfangen, intern im Baustein IC2 über eine DLL-Einheit geführt und eine interne Referenzclock COU12 erzeugt, die dafür sorgt, daß Nachrichtensignale exakt synchron zum externen Referenztaktsignal EXT verarbeitet, ausgegeben und/oder empfangen werden. Soll das Haupt-IC IC2 nun auch Daten synchron zu dieser internen Referenzclock bzw. zu diesem internen Referenztakt COU12 von dem weiteren Baustein IC1 empfangen, dann könnte der erste Baustein IC1 die Daten synchron zu einer extern herangeführten Hauptclock EXT senden. Dieser Baustein IC1 würde dann diese extern herangeführte Hauptclock EXT empfangen, über eine DLL- Einheit eine Sendeclock erzeugen und dann die zu übertragenden Datensignale synchron zu dieser Sendeclock zum zweiten Baustein IC2 schicken. Durch das Hintereinanderschalten von PLL- sowie DLL-Einheiten könnten aber Unterschiede zwischen den Sende- und Empfangsclocks auftreten wie z. B. durch Jitter-Effekte, unterschiedliche Phasenlagen, usw.
• Diese Problematik kann nun auf einfache Weise dadurch vermieden werden, daß der Nachrichtensignale SI empfangende Baustein IC2 sein internes Referenztaktsignal zum Signale SI sendenden Baustein IC1 über eine eigene Datenleitung RTL überträgt. Aus diesem zum Sendebaustein IC1 zurückgeführten Referenztaktsignal RT wird dann der Sendetakt COU12 für die Ausgabeeinheit, insbesondere Treibereinheit AT1 des sendenden Bausteins IC1 für zu übermittelnde Signale SI derart generiert, daß die über die Signalleitung TL12 gesendeten Signale SI synchron zum internen Taktsignal COU21 des Empfängerbausteins IC2 in dessen Empfangseinheit T21 eintreffen und von dieser taktsynchron ausgelesen werden. Wird also die Empfangsclock des Empfängerbausteins IC2 zum Sendebaustein IC1 übertragen, so kann sich der Sendebaustein IC1 auf diejenige Clock bzw. auf denjenigen Referenztakt synchronisieren, mit der der Empfängerbaustein IC2 die zu übertragenden Daten bzw. Nachrichtensignale empfängt. Damit sind etwaige Störungen bzw. Fehler, insbesondere Phasenversätze, die durch das Hintereinanderschalten unterschiedlicher PLL- und/oder DLL- Einheiten auftreten könnten, weitgehend vermieden.
• Würde lediglich der externe Referenztakt zu jedem Baustein herangeführt werden, so könnte durch das Verzögerungsglied DLL2 gegenüber dem Taktmuster des externen Referenztakts EXT beispielsweise ein zeitlicher Versatz bzw. ein Delay von + 100 psec in den Baustein IC2 eingeschleppt werden, während über die externe Taktleitung CLK1 gegenüber dem externen Referenztakt EXT durch das Verzögerungsglied DLL1 beispielsweise ein zeitlicher Versatz von -100 psec verursacht würde. Damit ergäbe sich insgesamt zwischen den internen Taktsignalen bzw. clocks des ersten Bausteins IC1 und des zweiten Bausteins IC2 ein doppelt so großer Zeitversatz von 200 psec als zeitlicher Summenfehler bzw. Relativversatz, so daß eine Synchronisation der beiden Bausteine IC1, IC2 aufeinander weitgehend verloren ginge. Demgegenüber wird durch die Rückkopplung des internen Taktsignals des Empfängerbausteins IC2 zum Sendebaustein IC1 und dessen dortiger Verwendung als Referenztakt von vornherein vermieden, daß ein etwaiger zeitlicher Versatz wie z. B. hier von 100 psec durch das Verzögerungsglied DLL2 des Bausteins IC2 eingeschleppt werden und sich auf die zeitliche Relativlage der internen Taktsignale der beiden Bausteine IC1, IC2 zueinander auswirken kann. Damit könnte hier im Beispiel lediglich ein Versatz bzw. Fehler von 100 psec zwischen den beiden internen Taktsignalen der Bausteine IC1, IC2 aufgrund des Verzögerungsgliedes DLL1 resultieren.
• Der Logik-/Speicherbaustein IC1, an den das interne Taktsignal des Empfängerbausteins IC2 als Referenztakt herangeführt wird, kann insbesondere durch ein externes Gerät wie z. B. einen Oszillator (Scope), Funktionsgenerator, Bit-error-rate- Tester sowie ein sonstiges Testgerät gebildet sein. Dieses kann durch die Übermittlung des internen Taktsignals des Empfängerbausteins Nachrichtensignale wie z. B. Daten, Kommandos, Adressen, usw. weitgehend synchron, d. h. zu den definiert festgelegten Empfangszeitpunkten des Empfängerbausteins an dessen Eingang bereitstellen, was die Testung komplizierter Bausteine wie z. B. hier einem Chipsatz IC2 und deren Zusammenarbeit mit anderen Bausteinen wie hier z. B. einem SDRAM- Speicher IC3 erleichtert.
• Durch das Ausgeben des internen Taktsignals des Empfängerbausteins, das tatsächlich das Empfangen der zu übertragenden Signale auslöst, und dessen Weiterverwendung als Sendetakt für den Datenausgang eines zweiten Bausteins wird eine wesentlich höhere Genauigkeit erreicht, mit der Daten zwischen zwei Bausteinen übertragen werden können, bei gleichzeitig reduziertem Aufwand gegenüber bisher bestehenden Datenübertragungsmethoden wie z. B. mit einem zusätzlichen Indikatorsignal. Damit können höhere Datenraten bei der Kommunikation zwischen mehreren Bausteinen erreicht werden. Anstelle eines externen Referenzsignals, das über ein einziges PLL-Glied separat an jeden einzelnen Baustein herangeführt wird, stellt jetzt der Empfängerbaustein seinen Empfangstakt zur Verfügung, der vom Senderbaustein als Basistakt verwendet wird. Die Daten bzw. zu übertragenden Signale werden somit synchron zum Referenztakt des Empfängerbausteins gesendet. Gleichzeitig wird eine komplizierte, aufwendige Baumstruktur aus extern herangeführten Taktleitungen vermieden.
• Im sendenden Logik-/Speicherbaustein IC1 wird der über die Taktleitung RTL ankommende Referenztakt RT des Empfangsbausteins IC2 derart mit Hilfe mindestens einer Verzögerungseinheit, insbesondere einem DLL-Glied, DLL1 zweckmäßigerweise derart zeitverzögert, daß das periodische Taktmuster des Sendetakts COU12 am Ausgang des DLL-Gliedes DLL1 im Baustein IC1 um eine Zykluszeitdauer vermindert um die zweifache Signallaufzeit für die Laufwege entlang der beiden Datenleitungen RTL, TL12 gegenüber dem Taktmuster des Referenztakts im Empfangsbaustein IC2 nachfolgt. Der zum sendenden Baustein IC1 geführte Referenztakt RT wird also im Senderbaustein IC1 derart modifiziert, daß die zu übertragenden Signale SI zu definierten Empfangszeitpunkten des internen Referenztakts COU21 des Empfängerbausteins IC2 in dessen Empfangseinheit T21 eintreffen. Diese Empfangszeitpunkte können beispielsweise durch die ansteigenden Flanken des periodischen, rechteckförmigen High/Low-Taktmusters des internen Referenztakts gebildet sein.
• Fig. 2 veranschaulicht anhand von Taktmustern im Empfängerbaustein IC2 und im Senderbaustein IC1, wie im Senderbaustein IC1 aus dem übertragenen, empfangsseitigen Referenztakt RT der Sendetakt derart passend generiert werden kann, daß die zu übertragenden Signale SI möglichst exakt zu den vorgegebenen, definierten Empfangszeitpunkten im Empfängerbaustein IC2 eintreffen. In der oberen Bildhälfte ist entlang der Abszisse die Zeit t aufgetragen. Entlang der Ordinaten ist ein periodisches High/Low-Taktmuster aus rechteckförmigen Spannungsimpulsen dargestellt, die in äquidistanten Zeitabständen aufeinanderfolgen. Die höheren Pegel H definieren dabei einen ersten Zustand wie z. B. eine Bool'sche logische 1, während die niedrigeren Pegelzustände einen zweiten Zustand wie z. B. eine logische 0 definieren. Das derart gebildete Taktmuster kann beispielsweise für den internen Referenztakt COU21 im Empfangsbaustein IC2 herangezogen werden. Die Zykluszeitdauer CT dieses periodischen Taktmusters ist vorzugsweise durch zwei aufeinanderfolgende ansteigende Flanken zweier benachbarter Rechteckimpulse H bestimmt. Wird nun dieses interne Taktmuster des Empfangsbausteins IC2 als Referenztakt RT über eine Taktleitung RTL zum Sendebaustein IC1 übertragen, so kann es zu einer Laufzeitverzögerung DEL durch die Leitungslänge der Taktleitung RTL, kapazitive und/oder induktive Überkopplungen, kapazitive Lastbeschaltung dieser Taktleitung sowie durch sonstige Störungen kommen. Im Sendebaustein IC1 kommt somit der Referenztakt RT mit einer Zeitverzögerung DEL gegenüber dem ursprünglich abgesandten, am Ausgang des Empfangsbausteins IC2 anstehenden Referenztakts RT an. Der Startzeitpunkt jedes Rechteckimpulses t1* ist also beim sendeseitig empfangenen Referenztaktsignal CIN21 um die Verzögerungszeit DEL gegenüber dem Startzeitpunkt t1 des ursprünglich vom Empfangsbaustein IC2 bereitgestellten Referenztakts COU21 verschoben. Da die Signalleitung TL12 in Gegenrichtung für die zu übertragenden Signale SI im wesentlichen der Taktleitung RTL hinsichtlich ihres Laufwegs, Beschaltung sowie sonstigen Eigenschaften entspricht, wird bei einer Signalübertragung über diese Signalleitung TL12 eine entsprechende Zeitverzögerung DEL bewirkt werden. Unter Berücksichtigung dieser Laufzeitverzögerung DEL wird deshalb im Sendebaustein IC1 mit Hilfe des DLL-Gliedes DLL1 oder einer sonstigen Logikschaltung oder sonstigen Funktionalität der Sendetakt COU12 derart generiert, daß er gegenüber dem ursprünglich vom Empfangsbaustein IC2 bereitgestellten Referenztakt COU21 um die Verzögerungszeit DEL zeitlich früher liegt, d. h. der Startzeitpunkt t1** des Sendetakts COU12 im Sendebaustein IC1 liegt zeitlich früher gegenüber dem Startzeitpunkt t1 jedes Rechteckimpulses des ursprünglich bereitgestellten empfangsseitigen Referenztakts COU21. Der beim Sendebaustein IC1 eintreffende Referenztakt CIN21 wird dazu im Sendebaustein IC1 derart zeitverzögert, daß der Sendetakt COU12 für den Ausgangstreiber AT1 für jeden Taktzyklus um eine Zykluszeitdauer vermindert um die zweifache Laufzeitverzögerung 2 DEL zeitlich später nachfolgt. Der Startzeitpunkt t1** des ersten Rechteckimpulses des Sendetakts COU12 ist also um die Zykluszeitdauer CT vermindert um die zweifache Laufzeitdifferenz 2 DEL gegenüber dem Startzeitpunkt t1 des ersten Rechteckimpulses H des ursprünglichen Referenztaktmusters COU21 zeitlich verschoben. Das Sendetaktmuster COU12 ist also gegenüber dem Empfangstaktmuster COU21 um eine einfache Laufzeitverzögerung für die Signallaufzeit auf der Signalleitung TL12 zeitlich vorverlegt. Dieser Sendetakt COU12 legt dann die Taktung bzw. Triggerung zur Ausgabe der zu übertragenden Signale SI fest. Wird beispielsweise jeweils die ansteigende Flanke jedes Rechteckimpulses des Sendetakts COU12 als Sendezeitpunkt für zu verschickende Signale SI herangezogen, so treffen diese weitgehend exakt zu den vordefinierten Empfangszeitpunkten, nämlich jeweils zum Zeitpunkt einer ansteigenden Flanke des ursprünglichen Referenztakts COU21 im Empfangsbaustein IC2 ein. Damit ist eine synchrone Datenverarbeitung zwischen den beiden Bausteinen IC1, IC2 in einfacher sowie zuverlässiger Weise sichergestellt.
• Zusammenfassend betrachtet wird also im Ausführungsbeispiel entsprechend Fig. 1 ein gemeinsames, externes Taktsignal EXT für die zwei bidirektional miteinander kommunizierenden Bausteine IC2, IC3 verwendet, was bei DDR (Double Data Rate) eine übliche Methode darstellt. Auf dieses Taktsignal sind Adressen und Kommandos synchronisiert. Bei der Datenübertragung wird ein DQS-Signal als Referenzsignal bzw. Indikatorsignal verwendet. Die Referenzsignale für die bidirektionale Datenübertragung zwischen den beiden Bausteinen IC2, IC3 laufen dabei immer in die gleiche Richtung, wie die zu übertragenden Datensignale. Sollen nun auch vom Baustein IC2 synchron zu dessem internen Haupttaktsignal Daten von einem weiteren, dritten Baustein empfangen werden, wird dazu dieser interne Referenztakt zu diesem weiteren Sendebaustein IC1 übertragen. Der Sendebaustein IC1 generiert aus dem übertragenen Referenztakt RT des Empfangsbausteins IC2 einen Sendetakt derart passend, daß die zu übertragenden Daten synchron zu den Empfangszeitpunkten des internen Referenztakts des Empfängerbausteins bei diesem eintreffen. Damit kann ein synchrones System aufgebaut werden, das Daten mit einem fest definierten, einzigen Takt empfängt. Dadurch ist eine Datenverarbeitung im Pipelineverfahren zwischen mehreren Bausteinen bzw. Baugruppen ermöglicht. Beispielsweise können nämlich Daten von einem ersten Speicherbaustein wie z. B. IC1 ausgelesen werden, im selben Takt einem zweiten Logikbaustein zugeführt und in diesem weiterverarbeitet werden. Zugleich können im selben Taktrhythmus weitere Daten vom Logikbaustein IC2 an mindestens einen dritten Baustein IC3 gesendet oder von diesem empfangen werden. Der zweite Baustein gibt also im selben internen Taktrhythmus weiterverarbeitete Daten an mindestens einen dritten Baustein aus oder empfängt von diesem zusätzliche Daten. Etwaige Fehler bzw. Störungen hinsichtlich der Taktung in den verschiedenen Bausteinen aufgrund unterschiedlicher DLL- bzw. PLL-Parameter sind auf diese Weise weitgehend vermieden.
• Zweckmäßigerweise können die verschiedenen, miteinander kommunizierenden Baugruppen bzw. Bausteine zu mehrerem gruppenweise oder insgesamt auf einer einzigen Platine bzw. auf einem einzigen IC zusammengefaßt werden.

Claims (13)

1. Verfahren zur synchronen Signalübertragung zwischen mindestens einem Signale (SI) sendenden ersten Logik- /Speicherbaustein (IC1) und mindestens einem diese Signale (SI) empfangenden, zweiten Logik-/Speicherbaustein (IC2), dadurch gekennzeichnet, daß das interne Taktsignal (COU21) des Signale (SI) empfangenden Logik-/Speicherbausteins (IC2) als Referenztakt (RT) dem sendenden Logik-/Speicherbaustein über mindestens eine Taktleitung (RTL) bereitgestellt wird, und daß mit Hilfe dieses Referenztakts (RT) der Sendetakt (COU12) der Ausgabeeinheit (AT1) des sendenden Bausteins (IC1) für die zu übermittelnden Signale (SI) derart generiert wird, daß die über mindestens eine Signalleitung (TL12) gesendeten Signale (SI) synchron zum internen Taktsignal (COU21) des empfangenden Logik- /Speicherbausteins (IC2) in dessen Empfangseinheit (T21) eintreffen und dort von dieser taktsynchron ausgelesen werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für den Referenztakt (RT) sowie den Sendetakt (COU12) jeweils dasselbe periodische Taktmuster gewählt wird.

3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß im sendenden Logik- /Speicherbaustein (IC1) der über die Taktleitung (RTL) ankommende Referenztakt (RT) des empfangenden Logik- /Speicherbausteins (IC2) derart mit Hilfe mindestens einer Verzögerungseinheit (DLL1) zeitverzögert wird, daß der Startzeitpunkt (t1**) für jeden Zyklus des Sendetakts (COU12) dem Startzeitpunkt (t1) jedes Zyklus des Referenztakts (RT) um eine Zykluszeitdauer (CT) vermindert um die zweifache Signallaufzeit (DEL) zwischen den beiden Logik- /Speicherbausteinen (IC1, IC2) später nachfolgt.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß aus dem sendenden, ersten Logik- /Speicherbaustein (IC1) Daten-, Kommando-, Adreßsignale (SI) lediglich unidirektional zum empfangenden, zweiten Logik- /Speicherbaustein (IC2) über die Signalleitung (TL12) ausgelesen werden.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß vom zweiten Logik- /Speicherbaustein (IC2) zusätzlich Signale (DQ) an mindestens einen dritten Logik-/Speicherbaustein mit Hilfe mindestens einer Sende-/Empfangseinheit (T23) synchron zum internen Taktsignal (COU21) gesendet werden.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß vom zweiten Logik- /Speicherbaustein (IC2) zusätzlich Signale (DQ) von mindestens einem dritten Logik-/Speicherbaustein (IC3) mit Hilfe mindestens einer Sende-/Empfangseinheit (T3) synchron zum internen Taktsignal (COU21) empfangen werden.

7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das interne Taktsignal (COU21) des zweiten Logik-/Speicherbausteins (IC2) mit Hilfe eines externen Taktsignals (EXT) erzeugt wird.

8. Verfahren nach einem der Ansprüche 1 mit 6, dadurch gekennzeichnet, daß das interne Taktsignal (COU21) des zweiten Logik-/Speicherbausteins (IC2) mit Hilfe einer internen Uhr (ICL) erzeugt wird.

9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß aus dem ersten Logik- /Speicherbaustein (IC1) als Signale (SI) Testdaten an den zweiten Logik-/Speicherbaustein synchron zu dessen internen Taktsignal (COU21) übertragen werden, und daß diese Testdaten synchron zum internen Taktsignal (COU21) für die Signalübertragung (DQ) in Hin- und/oder Rückrichtung zwischen dem zweiten Logik-/Speicherbaustein (IC2) und mindestens einem dritten Logik-/Speicherbaustein (IC3) zur Auswertung herangezogen werden.

10. Vorrichtung (VO) zur synchronen Signalübertragung zwischen mindestens einem Signale (SI) sendenden ersten Logik-/Speicherbaustein (IC1) und mindestens einem diese Signale (SI) empfangenden, zweiten Logik-/Speicherbaustein (IC2), insbesondere nach einem der vorhergehenden Ansprüche.

11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß als empfangender, zweiter Logik-/Speicherbaustein (IC2) ein Chipsatz mit integrierter Prozessoreinheit verwendet ist.

12. Vorrichtung nach einem der Ansprüche 10 oder 11, dadurch gekennzeichnet, daß als sendender, erster Logik- /Speicherbaustein (IC1) ein DRAM (dynamic random access memory) verwendet ist.

13. Vorrichtung nach einem der Ansprüche 10 mit 12, dadurch gekennzeichnet, daß als dritter Logik-/Speicherbaustein (IC3), der zusätzlich mit dem zweiten Logik-/Speicherbaustein (IC2) in Wirkverbindung steht, ein DRAM verwendet ist.