DE10136724A1 - Ablaufverfolgungssteuerschaltung - Google Patents

Abstract

Eine erfindungsgemäße Ablaufverfolgungssteuerschaltung umfaßt eine Verzweigungsereigniserzeugungsschaltung 1 mit einer Adreßabkürzungsinformationserzeugungsschaltung 8 zur Erfassung eines Teils, in dem eine Verzweigungsquellenadresse und eine Verzweigungszieladresse von der Seite des oberen Bits der Adreßdaten davon miteinander überlappen, und Erzeugung von Verzweigungszieladreßabkürzungsinformationen auf der Grundlage des Ergebnisses der Erfassung und eine Ablaufverfolgungsdatenabkürzungsschaltung 5 zur Ausführung einer Abkürzung eines Teils der Ablaufverfolgungsdaten gemäß den Verzweigungszieladreßabkürzungsinformationen und Ausgabe der teilweise abgekürzten Ablaufverfolgungsdaten, wodurch die Anzahl von Datenpaketen der Ablaufverfolgungsdaten zur Beschleunigung der Ausgabeoperation der Ablaufverfolgungsdaten verringert werden kann und die Fähigkeit zur Ausgabe von Ablaufverfolgungsdaten in Echtzeit dadurch wesentlich verbessert werden kann.

Description

Die vorliegende Erfindung bezieht sich auf eine Ablaufverfolgungssteuerschaltung (trace control circuit) zur Ausgabe von Ablaufverfolgungsinformationen zur Verwendung bei einer Ausführung einer hocheffizienten Programmaustestoperation (program debugging operation) und betrifft insbesondere eine Ablaufverfolgungssteuerschaltung, die in einem Mikrocomputer vorinstalliert und zur Ausgabe von Echtzeitablaufverfolgungsinformationen bezüglich der Operation einer CPU in der Lage ist.

Bekanntermaßen werden Mikrocomputer betreffende Programmaustestoperationen normalerweise unter Verwendung einer schaltungsinternen Emulationseinrichtung (auf die nachstehend einfach als eine "ICE-Emulationseinrichtung" Bezug genommen wird) ausgeführt. Eine ICE- Emulationseinrichtung weist eine Funktion der Emulation einer den Mikrocomputer betreffenden Programmaustestoperation auf. Zur Realisierung der Emulation unter Verwendung einer ICE-Emulationseinrichtung werden bekanntermaßen zuerst Adreßbusse und Datenbusse in einem Mikrocomputer mit einer Speichereinrichtung auf einer ICE-Emulationseinrichtung verbunden, und ein Programm wird von einem die ICE-Emulationseinrichtung steuernden Hostcomputer zu der Speichereinrichtung der ICE- Emulationseinrichtung heruntergeladen, um den Mikrocomputer zu betreiben. Danach wird die Programmaustestoperation bezüglich eines Verbindungsanschlusses auf der ICE- Emulationseinrichtung als einen externen Anschluß des in einem Programmaustestzielsystem bereitgestellten Mikrocomputers ausgeführt.

Normalerweise sind in einer nachstehend als LSI bezeichneten großintegrierten Schaltung, in der ein Mikrocomputer vorinstalliert ist, Programme in einer in dem Mikrocomputer vorinstallierten Speichervorrichtung gespeichert, so daß die Adreßbusse und Datenbusse bezüglich der CPU des Mikrocomputers nicht mit dem externen Anschluß der LSI verbunden sind. Aus diesem Grund müssen die Adreßbusse und Datenbusse zu dem externen Anschluß der LSI gelenkt werden, indem eine Betriebsart einer exklusiven ICE-Verbindung bereitgestellt wird, und in dieser Betriebsart einer exklusiven ICE-Verbindung wird der die wesentliche Funktion des als ein Verbindungsanschluß für diese Adreßbusse und Datenbusse verwendeten externen Anschlusses der LSI betreffende Prozeß in der ICE emuliert.

Da jedoch die Verbindung zwischen der LSI als dem Zielsystem und der ICE die gleiche Anzahl von Verbindungsanschlüssen wie die des Mikrocomputers erfordert, ist es in den letzten Jahren verursacht durch die Tatsache, daß die Betriebsgeschwindigkeit der Computer allgemein schneller ausgebildet wird, die Anzahl der Datenbusse erhöht wird usw. schwieriger geworden, eine Verbindung zwischen der ICE und dem Zielsystem herzustellen. Da eine einen Mikrocomputer darin enthaltende System-LSI mit verschiedenen Funktionselementen zur Realisierung verschiedener Funktionen des Systems zusätzlich zu diesem Mikrocomputer versehen ist, ist es ferner schwieriger geworden, die wesentliche Funktion des als ein Verbindungsanschluß für diese Adreßbusse und Datenbusse in der Betriebsart einer exklusiven ICE- Verbindung verwendeten externen Anschlusses der LSI zu emulieren.

Verursacht durch verschiedene Faktoren wie vorstehend angeführt ist es heutzutage beliebter geworden, ein Programmaustestverfahren zum Austesten von Programmen zu verwenden, bei dem zur Ersetzung der Funktion einer ICE- Emulationseinrichtung eine Austestschaltung in einem Mikrocomputer installiert und über einen ausschließlich für eine Austestoperation verwendeten LSI-Anschluß mit einer sich auf der Hostcomputerseite befindenden externen Austesteinrichtung verbunden ist. Fig. 14 zeigt ein Blockschaltbild, das den Aufbau eines mit einer bekannten Austestschaltung ausgestatteten Mikrocomputers zeigt. Bei dieser Figur bezeichnet ein Bezugszeichen 101 einen mit einer bekannten Austestschaltung ausgestatteten Mikrocomputer, 102 bezeichnet eine CPU, 103 bezeichnet einen Speicher, 104 bezeichnet einen Steuerbus, 105 bezeichnet einen Adreßbus, 106 bezeichnet einen Datenbus, 107 bezeichnet eine Bus-Schnittstelle, 108 bezeichnet einen Steuerbus, 109 bezeichnet einen Adreßbus, 110 bezeichnet einen Datenbus, 111 bezeichnet eine Austestschaltung, 112 bezeichnet einen Komparator, 113 bezeichnet eine Herunterladesteuerschaltung, 114 bezeichnet eine Registersteuerschaltung, 115 bezeichnet eine Ablaufverfolgungssteuerschaltung, 116 bezeichnet eine Registerschaltung. Ferner bezeichnen Bezugszeichen 117, 118, 119, 120, 121, 122, 123 und 124 alle Signalleitungen, ein Bezugszeichen "DATEN" bezeichnet einen Multibit- Datensignalanschluß zur Eingabe und Ausgabe von Daten in die externe Austesteinrichtung und aus der externen Austesteinrichtung, "CLK" bezeichnet einen Taktsignalanschluß, durch den Taktsignale zur Ablaufverfolgung zur Synchronisation mit den Ablaufverfolgungsdaten übertragen werden, "OE" bezeichnet einen Steuersignalanschluß, durch den ein Steuersignal zur Steuerung einer Eingabe und Ausgabe von Datensignalen und Taktsignalen übertragen wird, und ein Zeichen "SYNC" bezeichnet einen Synchronsignalanschluß, durch den ein Synchronsignal zur Ablaufverfolgung übertragen wird. Eine Eingabe und Ausgabe von Daten in die und aus der Austestschaltung kann unter Verwendung dieses Datensignalanschlusses "DATEN", des Taktsignalanschlusses "CLK", des Steuersignalanschlusses "OE" und des Synchronsignalanschlusses "SYNC" ausgeführt werden.

Als nächstes ist der Betrieb des vorstehend erläuterten, mit einer bekannten Austestschaltung ausgestatteten Mikrocomputers nachstehend erläutert.

Zuerst führt der Hostcomputer bei einer Erzeugung eines Programms in dem Hostcomputer eine Eingabe und Ausgabe von Daten in die und aus der Austestschaltung 111 unter Verwendung der extern angeschlossenen Austesteinrichtung durch den Datensignalanschluß "DATEN", den Taktsignalanschluß "CLK" und den Steuersignalanschluß "OE" aus.

Die in die Austestschaltung 111 eingegebenen Daten werden bei der Registersteuerschaltung 114 decodiert, und danach werden ein Lesen von Daten von oder eine Ausgabe von Daten zu jedem des Komparators 112, der Herunterladesteuerschaltung 113, der Ablaufverfolgungssteuerschaltung 115 und der Registerschaltung 116 (Register 0 bis 3) über die Signalleitungen 118, 119 und 120 ausgeführt.

Als nächstes werden unter Verwendung einer externen Austesteinrichtung die durch den Hostcomputer erzeugten Programmdaten durch den Taktsignalanschluß "CLK", den Datensignalanschluß "DATEN" und den Steuersignalanschluß "OE" in die Austestschaltung 111 eingegeben. Die Herunterladesteuerschaltung 113 lädt die eingegebenen Programmdaten durch den Steuerbus 104, den Adreßbus 105 und den Datenbus 106 zu dem vorinstallierten Speicher 103 des Mikrocomputers 101 herunter.

Danach nimmt die Ablaufverfolgungssteuerschaltung 115 die über den Steuerbus 108, den Adreßbus 109 und den Datenbus 110 übertragenen Daten auf und gibt Ablaufverfolgungsinformationen bezüglich des Betriebszustands der CPU 102 über den Taktsignalanschluß "CLK", den Datensignalanschluß "DATEN" und den Synchronsignalanschluß "SYNC" aus.

Ferner schreibt der Hostcomputer einleitend eine vorbestimmte Programmausführungsadresse und vorbestimmte Daten über den Taktsignalanschluß "CLK", den Datensignalanschluß "DATEN" und den Steuersignalanschluß "OE" in den Komparator 112. Der Komparator 112 überwacht den Betriebszustand der CPU, und in einem Fall, in dem die durch den Steuerbus 108, den Adreßbus 109 und den Datenbus 110 übertragenen Signaldaten mit der vorher gespeicherten vorbestimmten Programmausführungsadresse und den vorbestimmten Daten übereinstimmen, gibt er über die Signalleitung 117 ein Unterbrechungsanforderungssignal zu der CPU 102 aus. In diesem Fall führt die CPU 102 ein einleitend in den Speicher 103 heruntergeladenes Unterbrechungsverarbeitungsprogramm aus und führt Datenübertragungen bezüglich der Unterbrechungsverarbeitung zwischen der CPU 102 und der externen Austesteinrichtung über die Registerschaltung 116 aus.

Durch die Ausführung der vorstehend erläuterten Operationen bezüglich des Mikrocomputers 101 wird das auf derartigen Prozeduren wie nachstehend gezeigt basierende Programmaustesten ermöglicht:

• 1. Erzeugen eines Austestprogramms durch den Hostcomputer,
• 2. Herunterladen der Programmdaten in den in dem Mikrocomputer vorinstallierten Speicher,
• 3. Ausführen des Austestprogramms ausgelöst durch eine Anweisung des Hostcomputers und Erfassen des Betriebszustands des Mikrocomputers auf der Grundlage der von der Austestschaltung ausgegebenen Ablaufverfolgungsdaten, und
• 4. Erzeugen eines Unterbrechungsanforderungssignals, wenn eine vorher durch den Hostcomputer eingestellte Programmadresse oder dergleichen erscheint, und Ausführen von Datenübertragungen zwischen dem Hostcomputer und der Austestschaltung bezüglich der Unterbrechungsverarbeitung über die externe Austesteinrichtung, um den Betriebszustand des Mikrocomputers als Ganzes zu erfassen.

Bei LSI neuerer Systeme ist jedoch ein darin installierter Mikrocomputer zu einem Betrieb mit höherer Geschwindigkeit ausgebildet, und somit ist die Anweisungsausführungsfrequenz pro vorbestimmter Zeit ebenfalls höher ausgebildet, wodurch es schwieriger ist, daß der Mikrocomputer Ablaufverfolgungsinformationen aus einer begrenzten Anzahl von Verbindungsanschlüssen extrahiert. Fig. 15 zeigt ein Blockschaltbild, das den inneren Aufbau der in Fig. 14 gezeigten Auflaufverfolgungssteuerschaltung 115 unter Konzentration auf den auf eine Erzeugung von Verzweigungsereignissen bezogenen Schaltungsteil zeigt. Bei der Ablaufverfolgungssteuerschaltung dieses Beispiels beträgt die Länge von Adreßdaten 16 Bit, und die Länge von zu verarbeitenden Daten beträgt ebenfalls 16 Bit. Bei Fig. 15 bezeichnet ein Bezugszeichen 131 eine Verzweigungsereigniserzeugungsschaltung, 132 bezeichnet eine CPU-Zugriffsereigniserzeugungsschaltung, 133 bezeichnet einen Selektor, 134 bezeichnet einen Ablaufverfolgungsspeicher, 135 bezeichnet eine Ablaufverfolgungsdatenausgabeschaltung, 136 bezeichnet ein ODER-Gatter, 137 bezeichnet eine Statusinformationserzeugungsschaltung, 138 bezeichnet eine Adreßdatenzwischenspeicherschaltung zur Zwischenspeicherung von 16-Bit-Daten, 139 bezeichnet ein UND-Gatter, 140 bezeichnet eine Adreßdatenzwischenspeicherschaltung zur Zwischenspeicherung von 16-Bit-Daten, 141 bezeichnet ein UND-Gatter, 142 bezeichnet einen Zwischenspeicher und 143 bezeichnet ein UND-Gatter.

Als nächstes ist der Betrieb der vorstehend angeführten Ablaufverfolgungssteuerschaltung erläutert.

Fig. 16 zeigt ein Zeitablaufdiagramm, das die Signalverläufe verschiedener auf die Ablaufverfolgungssteuerschaltung bezogener Signale darstellt. Bei Fig. 16 bezeichnen Bezugszeichen P1 und P2 Grundtaktsignale der CPU, OPC bezeichnet ein Operationscodeabrufsignal (ope-code fetch signal), OPCBUS bezeichnet Ausgabedaten zu dem Operationscodebus, OPR bezeichnet ein Operandenabrufsignal, OPRBUS bezeichnet Ausgabedaten zu dem Operandenbus, SYNC_CPU bezeichnet ein Synchronsignal, RCLR bezeichnet ein Verzweigungszielsignal, ADCPU bezeichnet Ausgabedaten zu dem Adreßbus, BRAS_CLK bezeichnet ein Verzweigungsquellenadreßzwischenspeichersignal, BRAD_CLK bezeichnet ein Verzweigungszieladreßzwischenspeichersignal, SEL1 bezeichnet ein Auswahlsignal, TRW1 bezeichnet ein Schreibsignal zu dem Ablaufverfolgungsspeicher 134, CLK bezeichnet ein Taktsignal zur Ablaufverfolgung, SYNC bezeichnet ein Synchronsignal zur Ablaufverfolgung und DATEN bezeichnet aus dem Datensignalanschluß ausgegebene Ablaufverfolgungsdaten.

Wie es in Fig. 16 gezeigt ist, werden bei einem Gehen des von dem UND-Gatter 139 als ein mit UND verknüpfter Wert des Synchronsignals SYNC_CPU und des Grundtaktsignals P1 bereitgestellten Verzweigungsquellenadreßzwischenspeichersignals BRAS_CLK auf den H-Pegel die zu dem Adreßbus ADCPU der CPU ausgegebenen Verzweigungsquellenadreßdaten durch die Zwischenspeicherschaltung 138 zwischengespeichert. Danach werden bei einem Gehen des von dem UND-Gatter 141 als ein mit UND verknüpfter Wert des Verzweigungszielsignals RCLR und des Grundtaktsignals P1 bereitgestellten Verzweigungszieladreßzwischenspeichersignals BRAS_CLK auf den H-Pegel die zu dem Adreßbus ADCPU der CPU ausgegebenen Verzweigungszieladreßdaten durch die Zwischenspeicherschaltung 140 zwischengespeichert. Daraufhin empfängt der Selektor 133 bei einem Gehen des durch den Zwischenspeicher 142 mit Bezug auf das Verzweigungszielsignal RCLR um einen Grundtaktzyklus verzögerten Auswahlsignals SEL1 auf den H-Pegel Daten von insgesamt 36 Bit, d. h. von der Statusinformationserzeugungsschaltung 137 ausgegebene, die Art des die CPU betreffenden Ablaufverfolgungsereignisses angebende 4-Bit-Statusinformationen, von der Zwischenspeicherschaltung 138 ausgegebene 16-Bit- Verzweigungsquellenadreßdaten und von der Zwischenspeicherschaltung 140 ausgegebene 16-Bit- Verzweigungszieladreßdaten, und wählt die auszugebenden Signale daraus aus. Danach werden bei einem Gehen des von dem UND-Gatter 143 als ein mit UND verknüpftes Signal des Auswahlsignals SEL1 und des Grundtakts P1 bereitgestellten Schreibsignals TRW1 auf den H-Pegel aus den Statusinformationen, den Verzweigungsquellenadreßdaten und den Verzweigungszieladreßdaten bestehende 36-Bit-Daten in dem Ablaufverfolgungsspeicher 134 gespeichert. Daraufhin synchronisiert sich bei einem Gehen des Synchronsignals SYNC zur Ablaufverfolgung auf den H-Pegel die Ablaufverfolgungsdatenausgabeschaltung 135 mit dem Takt CLK zur Ablaufverfolgung und liest die Ablaufverfolgungsdaten aus dem Ablaufverfolgungsspeicher 134 aus und gibt die Ablaufverfolgungsdaten pro jede 4 Bit aus dem Datensignalanschluß "DATEN" sequentiell aus. Verschiedene Daten werden aus dem Datensignalanschluß "DATEN" in der Reihenfolge von Statusinformationen ST, Verzweigungsquellenadresse (ASHH, ASHL, ASLH, ASLL) und Verzweigungszieladresse (ADHH, ADHL, ADLH, ADLL) ausgegeben. Mit anderen Worten werden auf das Verzweigungsereignis im Ansprechen auf eine Verzweigungsanweisung bezogene Ablaufverfolgungsdaten in 9 CLK-Zyklen aus dem 4-Bit-Datensignalanschluß "DATEN" ausgegeben. Es ist zu beachten, daß jedes der den vorstehenden Adressen beigefügten Symbole, d. h. HH, HL, LH und LL, den Ort von Daten in den gesamten 16-Bit-Daten bedeutet, wobei der Datenort in der Reihenfolge von HH, HL, LH und LL von der obersten 4-Bit-Folge HH zu der untersten 4-Bit-Folge verschoben wird.

Fig. 17 zeigt ein Blockschaltbild, das den inneren Aufbau der in Fig. 14 gezeigten Ablaufverfolgungssteuerschaltung 115 unter Konzentration auf die Erzeugung des CPU- Zugriffsereignisses bezogenen Schaltungsteil zeigt. Bei Fig. 17 geben die gleichen Bezugszeichen wie die bei Fig. 15 gleiche oder ähnliche Teile an, so daß die ausführliche Erläuterung da herum weggelassen ist. Bei dieser Ablaufverfolgungssteuerschaltung beträgt die Länge der Adreßdaten ebenfalls 16 Bit, und die Länge der Adreßdaten beträgt ebenfalls 16 Bit. Bei Fig. 17 bezeichnet ein Bezugszeichen 151 eine Statusinformationserzeugungsschaltung, 152 bezeichnet einen Selektor, 153 bezeichnet eine Adreßdatenzwischenspeicherschaltung zur Zwischenspeicherung von 16-Bit-Adreßdaten, 154 bezeichnet ein UND-Gatter, 155 bezeichnet eine Lese- oder Schreibdatenzwischenspeicherschaltung zur Zwischenspeicherung von 16-Bit-Lese- oder -Schreibdaten, 156 bezeichnet ein UND-Gatter, 157, 158, 159 und 160 bezeichnen alle Zwischenspeicherschaltungen zur Zwischenspeicherung von 1-Bit-Daten und ein Bezugszeichen 161 bezeichnet ein UND-Gatter.

Als nächstes ist der Betrieb der vorstehend angeführten Ablaufverfolgungsschaltung nachstehend erläutert.

Fig. 18 zeigt ein Zeitablaufdiagramm, das die Signalverläufe verschiedener Signale bezüglich der Ablaufverfolgungssteuerschaltung darstellt. Bei Fig. 18 geben die gleichen Bezugszeichen wie die bei Fig. 16 gleiche oder ähnliche Teile an, so daß die ausführliche Erläuterung da herum weggelassen ist. Ein Bezugszeichen RDA bezeichnet ein Datenzugriffsanforderungssignal von der CPU, DB bezeichnet Ausgabedaten zu dem Datenbus, AD_CLK bezeichnet ein Adreßzwischenspeichersignal, DT_CLK bezeichnet ein Datenzwischenspeichersignal, SEL2 bezeichnet ein Auswahlsignal, TRW2 bezeichnet ein Schreibsignal in den Ablaufverfolgungsspeicher 134. Wie es in Fig. 18 gezeigt ist, werden bei einem Gehen des von dem UND-Gatter 154 als ein mit UND verknüpftes Signal des Datenzugriffsanforderungssignals RDA und des Grundtakts P1 bereitgestellten Adreßzwischenspeichersignals AD_CLK auf den H-Pegel die zu dem Adreßbus ADCPU der CPU ausgegebenen Adreßdaten durch die Zwischenspeicherschaltung 153 zwischengespeichert. Daraufhin werden bei einem Gehen des Datenzwischenspeichersignals DT_CLK auf den H-Pegel, wobei das Datenzwischenspeichersignal DT_CLK auf der Grundlage der Operation des UND-Gatters 156 als ein mit UND verknüpftes Signal des Grundtakts P1 und des durch die Zwischenspeicherschaltungen 157 und 158 um einen Grundtaktsignalzyklus verzögerten Datenzugriffsanforderungssignals RDA bereitgestellt wird, die zu dem Datenbus DB ausgegebenen Lese- oder Schreibdaten durch die Zwischenspeicherschaltung 155 zwischengespeichert. Danach empfängt der Selektor 133 bei einem Gehen des Auswahlsignals SEL2 auf den H-Pegel, wobei das Auswahlsignal durch die Zwischenspeicherschaltungen 157, 158, 159 und 160 mit Bezug auf das Datenzugriffsanforderungssignal RDA um 2 Taktsignalzyklen verzögert wird, Daten von insgesamt 36 Bit, d. h. von der Statusinformationserzeugungsschaltung 151 ausgegebene 4- Bit-Statusinformationen, von der Zwischenspeicherschaltung 153 ausgegebene 16-Bit-Adreßdaten und von der Zwischenspeicherschaltung 155 ausgegebene 16-Bit-Lese- oder -Schreibdaten, und wählt die auszugebenden Signale daraus aus. Daraufhin werden bei einem Gehen des von dem UND- Gatter 161 als ein mit UND verknüpftes Signal des Auswahlsignals SEL2 und des Grundtaktsignals P1 bereitgestellten Schreibsignals TRW2 auf den H-Pegel die aus den Statusinformationen, Adreßdaten und Lese- oder Schreibdaten bestehenden 36-Bit-Daten in dem Ablaufverfolgungsspeicher 134 gespeichert. Danach synchronisiert sich bei einem Gehen des Synchronsignals SYNC zur Ablaufverfolgung auf den H-Pegel die Ablaufverfolgungsdatenausgabeschaltung 135 mit dem Taktsignal CLK zur Ablaufverfolgung und liest die Ablaufverfolgungsdaten aus dem Ablaufverfolgungsspeicher 134 aus und gibt die Ablaufverfolgungsdaten pro jede 4 Bit sequentiell aus. Verschiedene Daten werden in der Reihenfolge der Statusinformationen ST, der Adreßdaten (AHH, AHL, ALH, ALL) und der Lese- oder Schreibdaten (DHH, DHL, DLH, DLL) aus dem Datensignalanschluß "DATEN" ausgegeben. Mit anderen Worten werden die auf das CPU- Zugriffsereignis bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Datenzugriffsanweisung in 9 CLK-Zyklen aus dem 4-Bit-Datensignalanschluß "DATEN" ausgegeben.

Da ein eine bekannte Decodierungsschaltung darin tragender Mikrocomputer derart aufgebaut ist, ist ein derartiges Problem vorhanden, das bei einer Erhöhung der Anzahl von Adreßbussen und/oder Datenbussen oder einer Verkürzung eines Anweisungsausführungszyklus in einem Fall, in dem der Echtzeitbetrieb der CPU erforderlich ist, die Anzahl von Ablaufverfolgungsbussen erhöht werden sollte oder die Frequenz des zur Ablaufverfolgung verwendeten Taktsignals höher ausgebildet werden sollte.

Die vorliegende Erfindung wird zur Lösung der vorstehend angeführten Probleme vorgeschlagen, und der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Ablaufverfolgungssteuerschaltung bereitzustellen, die zur Ablaufverfolgung des Betriebs einer CPU ungefähr in Echtzeit in der Lage ist.

Die Ablaufverfolgungssteuerschaltung gemäß einer ersten Ausgestaltung der vorliegenden Erfindung ist derart aufgebaut, daß sie umfaßt: eine
Verzweigungsereigniserzeugungsschaltung zur Ausgabe von auf eine Verzweigungsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Verzweigungsanweisung, eine CPU- Zugriffsereigniserzeugungsschaltung zur Ausgabe von auf eine Datenzugriffsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Datenzugriffsanweisung, eine Auswahleinrichtung, die zur Aufnahme von zumindest von der
Verzweigungsereigniserzeugungsschaltung ausgegebenen Ablaufverfolgungsdaten und von der CPU- Zugriffsereigniserzeugungsschaltung ausgegebenen Ablaufverfolgungsdaten und Auswahl von auf eines dieser Ereignisse bezogenen Ablaufverfolgungsdaten in der Lage ist, eine Speichereinrichtung zur Speicherung der Ablaufverfolgungsdaten und eine
Ablaufverfolgungsdatenabkürzungseinrichtung, die einen Teil der Ablaufverfolgungsdaten abkürzt und die teilweise abgekürzten Ablaufverfolgungsdaten ausgibt, wobei die Verzweigungsereigniserzeugungsschaltung ferner eine Adreßabkürzungsinformationserzeugungseinrichtung zur Erfassung eines überlappten Teils einer Verzweigungsquellenadresse mit einer Verzweigungszieladresse von den Seiten des oberen Bit davon und Erzeugung von
Verzweigungszieladreßabkürzungsinformationen umfaßt.

Die Ablaufverfolgungssteuerschaltung gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung ist derart aufgebaut, daß die Verzweigungsereigniserzeugungsschaltung ferner eine oder mehr als eine erste
Zwischenspeichereinrichtung zur jeweiligen Zwischenspeicherung von Adreßdaten pro vorbestimmter Anzahl von Bit, eine oder mehr als eine zweite
Zwischenspeichereinrichtung zur Verzögerung der Adreßdaten gegenüber der ersten Zwischenspeichereinrichtung um vorbestimmte Grundtaktzyklen und jeweiligen
Zwischenspeicherung der Daten pro vorbestimmter Anzahl von Bit und eine oder mehr als eine Vergleichseinrichtung zum jeweiligen Vergleich der durch die erste
Zwischenspeichereinrichtung zwischengespeicherten Daten mit den durch die zweite Zwischenspeichereinrichtung zwischengespeicherten Daten pro vorbestimmter Anzahl von Bit und Ausgabe des Ergebnisses des Vergleichs zu der Adreßabkürzungsinformationserzeugungseinrichtung umfaßt.

Die Ablaufverfolgungssteuerschaltung gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung ist derart aufgebaut, daß sie umfaßt: eine
Verzweigungsereigniserzeugungsschaltung zur Ausgabe von auf eine Verzweigungsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Verzweigungsanweisung, eine CPU- Zugriffsereigniserzeugungsschaltung zur Ausgabe von auf eine Datenzugriffsanweisung bezogenen
Ablaufverfolgungsdaten im Ansprechen auf eine
Datenzugriffsanweisung, eine Auswahleinrichtung, die zur Aufnahme von zumindest von der
Verzweigungsereigniserzeugungsschaltung ausgegebenen Ablaufverfolgungsdaten und von der CPU- Zugriffsereigniserzeugungsschaltung ausgegebenen Ablaufverfolgungsdaten und Auswahl von auf eines dieser Ereignisse bezogenen Ablaufverfolgungsdaten in der Lage ist, eine Speichereinrichtung zur Speicherung der Ablaufverfolgungsdaten und eine
Ablaufverfolgungsdatenabkürzungseinrichtung, die einen Teil der Ablaufverfolgungsdaten abkürzt und die teilweise abgekürzten Ablaufverfolgungsdaten ausgibt, wobei die CPU- Zugriffsereigniserzeugungsschaltung ferner eine Adreßabkürzungsinformationserzeugungseinrichtung zur Erfassung eines überlappten Teils einer vorhergehenden Adresse, auf die zuzugreifen ist, mit einer nachfolgenden Adresse, auf die als nächstes zuzugreifen ist, von den Seiten des oberen Bit davon im Falle eines aufeinanderfolgenden Datenzugriffs und Erzeugung nachfolgender Adreßabkürzungsinformationen umfaßt.

Die Ablaufverfolgungssteuerschaltung gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung ist derart aufgebaut, daß die CPU-Zugriffsereigniserzeugungsschaltung ferner eine oder mehr als eine erste
Zwischenspeichereinrichtung zur jeweiligen
Zwischenspeicherung von Adreßdaten pro vorbestimmter Anzahl von Bit, eine oder mehr als eine zweite
Zwischenspeichereinrichtung zur Verzögerung von Adreßdaten gegenüber der ersten Zwischenspeichereinrichtung um vorbestimmte Grundtaktzyklen und jeweiligen
Zwischenspeicherung pro vorbestimmter Anzahl von Bit und eine oder mehr als eine Vergleichseinrichtung zum jeweiligen Vergleich der durch die erste
Zwischenspeichereinrichtung zwischengespeicherten Daten mit den durch die zweite Zwischenspeichereinrichtung zwischengespeicherten Daten pro vorbestimmter Anzahl von Bit und Ausgabe des Ergebnisses des Vergleichs zu der Adreßabkürzungsinformationserzeugungseinrichtung umfaßt.

Die Ablaufverfolgungssteuerschaltung gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung ist derart aufgebaut, daß die
Ablaufverfolgungsdatenabkürzungseinrichtung ferner ein Register, das zum Auslesen und Speichern von auf eines der vorstehenden Ablaufverfolgungsereignisse bezogenen Ablaufverfolgungsdaten aus der
Ablaufverfolgungsdatenabkürzungseinrichtung in der Lage ist, eine Vielzahl von zwischen jeder das Register bildenden Speichereinrichtung und einem Ausgabeabschnitt der Ablaufverfolgungsdatenabkürzungseinrichtung angeordneten Umschalteinrichtungen und eine
Steuereinrichtung, die mit einem Steueranschluß jeder der Vielzahl von Umschalteinrichtungen verbunden ist und eine EIN-AUS-Steuerung pro einer vorbestimmten Anzahl von Bit als einer Grundeinheit für die Datenabkürzung auf der Grundlage der Adreßabkürzungsinformationen ausführt, umfaßt.

Die Ablaufverfolgungssteuerschaltung gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung ist derart aufgebaut, daß sie umfaßt: eine
Verzweigungsereigniserzeugungsschaltung zur Ausgabe von auf eine Verzweigungsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Verzweigungsanweisung, eine CPU- Zugriffsereigniserzeugungsschaltung zur Ausgabe von auf eine Datenzugriffsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Datenzugriffsanweisung, eine Auswahleinrichtung, die zur Aufnahme von zumindest von der
Verzweigungsereigniserzeugungsschaltung ausgegebenen Ablaufverfolgungsdaten und von der CPU- Zugriffsereigniserzeugungsschaltung ausgegebenen Ablaufverfolgungsdaten und Auswahl von auf eines dieser Ereignisse bezogenen Ablaufverfolgungsdaten in der Lage ist, eine Speichereinrichtung zur Speicherung der Ablaufverfolgungsdaten und eine
Ablaufverfolgungsdatenabkürzungseinrichtung, die einen Teil der Ablaufverfolgungsdaten abkürzt und die teilweise abgekürzten Ablaufverfolgungsdaten ausgibt, wobei die CPU- Zugriffsereigniserzeugungsschaltung ferner eine oder mehr als eine Zwischenspeichereinrichtung zur jeweiligen Zwischenspeicherung von Lese- oder Schreibdaten pro vorbestimmter Anzahl von Bit, eine oder mehr als eine Vergleichseinrichtung zum jeweiligen Vergleich der durch die eine oder mehr als eine Zwischenspeichereinrichtung gehaltenen Bitfolgen pro vorbestimmter Anzahl von Bit mit einer vorbestimmten Abkürzungszielbitfolge und eine Datenabkürzungsinformationserzeugungsschaltung, die das von einer oder mehr als einer Vergleichseinrichtung ausgegebene Ergebnis des Vergleichs aufnimmt und auf die Lese- oder Schreibdaten bezogene Abkürzungsinformationen pro vorbestimmter Anzahl von Bit von Daten erzeugt, umfaßt.

Die Ablaufverfolgungssteuerschaltung gemäß noch einer weiteren Ausgestaltung der vorliegenden Erfindung ist derart aufgebaut, daß die
Ablaufverfolgungsdatenabkürzungseinrichtung ferner ein Register, das zum Lesen und Speichern von auf eines des Verzweigungsereignisses oder des CPU-Zugriffsereignisses bezogenen Ablaufverfolgungsdaten aus der
Speichereinrichtung in der Lage ist, eine Vielzahl von zwischen jedem der das Register bildenden Speicherelemente und einem Ausgabeabschnitt der
Ablaufverfolgungsdatenabkürzungseinrichtung angeordneten Umschalteinrichtungen und eine Steuereinrichtung, die mit einem Steueranschluß jeder der Vielzahl von
Umschalteinrichtungen verbunden ist und eine EIN-AUS- Steuerung pro einer vorbestimmten Anzahl von Bit als einer Grundeinheit für die Datenabkürzung auf der Grundlage der Adreßabkürzungsinformationen ausführt, umfaßt.

Es zeigen:

Fig. 1 eine schematische grafische Darstellung, die den Aufbau einer Ablaufverfolgungssteuerschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 2 ein Zeitablaufdiagramm, das Signalverläufe verschiedener auf die Ablaufverfolgungssteuerschaltung des ersten Ausführungsbeispiels bezogener Signale zeigt;

Fig. 3 ein Blockschaltbild, das den inneren Aufbau der in Fig. 1 gezeigten Ablaufverfolgungsdatenabkürzungsschaltung zeigt;

Fig. 4 ein Flußdiagramm, das den Abkürzungsprozeß der Ablaufverfolgungsdaten auf der Grundlage der Verzweigungszieladreßabkürzungsinformationen zeigt;

Fig. 5 ein Zeitablaufdiagramm, das ein Beispiel für Signalverläufe der jeweils in jedes der Übertragungsgatter eingegebenen Gattersignale zeigt;

Fig. 6 eine schematische grafische Darstellung, die den Aufbau einer Ablaufverfolgungssteuerschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 7 ein Zeitablaufdiagramm, das Signalverläufe verschiedener auf die Ablaufverfolgungssteuerschaltung des zweiten Ausführungsbeispiels bezogener Signale zeigt;

Fig. 8 ein Blockschaltbild, das den inneren Aufbau der in Fig. 6 gezeigten Ablaufverfolgungsdatenabkürzungsschaltung zeigt;

Fig. 9 ein Zeitablaufdiagramm, das ein Beispiel für Signalverläufe der jeweils in jedes der Übertragungsgatter eingegebenen Gattersignale zeigt;

Fig. 10 eine schematische grafische Darstellung, die den Aufbau einer Ablaufverfolgungssteuerschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 11 ein Zeitablaufdiagramm, das Signalverläufe verschiedener auf die Ablaufverfolgungssteuerschaltung des dritten Ausführungsbeispiels bezogener Signale zeigt;

Fig. 12 ein Flußdiagramm, das den auf der Grundlage der Datenabkürzungsinformationen ausgeführten Abkürzungsprozeß der Ablaufverfolgungsdaten zeigt;

Fig. 13 ein Zeitablaufdiagramm, das ein Beispiel für Signalverläufe der jeweils in jedes der Übertragungsgatter eingegebenen Gattersignale zeigt;

Fig. 14 eine schematische grafische Darstellung, die den Aufbau eines mit einer bekannten Austestschaltung versehenen Mikrocomputers zeigt;

Fig. 15 ein Blockschaltbild, das den inneren Aufbau der in Fig. 14 gezeigten Ablaufverfolgungsdatensteuerschaltung zeigt;

Fig. 16 ein Zeitablaufdiagramm, das Signalverläufe verschiedener auf die in Fig. 15 gezeigte Ablaufverfolgungssteuerschaltung bezogener Signale zeigt;

Fig. 17 ein Blockschaltbild, das den inneren Aufbau der in Fig. 14 gezeigten Ablaufverfolgungssteuerschaltung zeigt; und

Fig. 18 ein Zeitablaufdiagramm, das Signalverläufe verschiedener auf die in Fig. 17 gezeigte Ablaufverfolgungssteuerschaltung bezogener Signale zeigt.

Nachstehend sind mehrere Ausführungsbeispiele der vorliegenden Erfindung erläutert.

(Erstes Ausführungsbeispiel)

Bei der bekannten Ablaufverfolgungssteuerschaltung werden bei einer Ausführung einer Verzweigungsanweisung auf eine Verzweigungsquellenadresse und eine Verzweigungszieladresse bezogene Ablaufverfolgungsdaten unter Verwendung absoluter Adressen ausgegeben, wie es in Fig. 16 gezeigt ist. Es ist jedoch auch eine Verzweigungsanweisung vorhanden, die relative Adressen zur Ausführung einer Verzweigungsoperation verwendet, und in einem derartigen Fall stimmt die Seite des oberen Bit der Verzweigungsquellenadresse und die der Verzweigungszieladresse in vielen Fällen miteinander überein.

Folglich kürzt die Ablaufverfolgungssteuerschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung in dem Fall, in dem bei den in dem Ablaufverfolgungsspeicher gespeicherten Ablaufverfolgungsdaten eine Verzweigungszieladresse den gleichen Teil des oberen Bit wie den einer Verzweigungsquellenadresse enthält, die gleiche Bitfolge auf der Seite des oberen Bit der Verzweigungszieladresse aus den Ablaufverfolgungsdaten ab und gibt die teilweise abgekürzten Ablaufverfolgungsdaten extern aus.

Fig. 1 zeigt eine schematische grafische Darstellung, die den Aufbau einer Ablaufverfolgungssteuerschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung unter Konzentration auf den auf die Erzeugung des Verzweigungsereignisses bezogenen Schaltungsteil darstellt. Bei Fig. 1 bezeichnet ein Bezugszeichen 1 eine Verzweigungsereigniserzeugungsschaltung zur Ausgabe der auf eine Verzweigungsanweisung bezogenen Ablaufverfolgungsinformationen, 2 bezeichnet eine CPU- Zugriffsereigniserzeugungsschaltung zur Ausgabe der auf eine Datenzugriffsanweisung bezogenen Ablaufverfolgungsinformationen, 3 bezeichnet einen Selektor (Auswahleinrichtung), der zur Auswahl und Ausgabe entweder der von der Verzweigungsereigniserzeugungsschaltung 1 ausgegebenen Daten oder der von der CPU- Zugriffsereigniserzeugungsschaltung 2 ausgegebenen Daten in der Lage ist, 4 bezeichnet einen Ablaufverfolgungsspeicher zur Speicherung der Ablaufverfolgungsdaten, 5 bezeichnet eine Ablaufverfolgungsdatenabkürzungsschaltung (Ablaufverfolgungsdatenabkürzungseinrichtung), die die Ablaufverfolgungsdaten aus dem Ablaufverfolgungsspeicher 4 ausliest, einen Teil der Daten abkürzt und die Ablaufverfolgungsdaten unter Ausschluß des abgekürzten Teils für 4 Bit zu jeder Zeit sequentiell ausgibt, 6 bezeichnet ein ODER-Gatter, 7 bezeichnet eine Statusinformationserzeugungsschaltung, die ein Steuersignal von der CPU empfängt und auf das Ablaufverfolgungsereignis bezogene 4-Bit-Statusinformationen erzeugt, 8 bezeichnet eine Adreßabkürzungsinformationserzeugungsschaltung (Adreßabkürzungsinformationserzeugungseinrichtung) zur Erzeugung von 4-Bit- Verzweigungszieladreßabkürzungsinformationen, Bezugszeichen 9, 10, 11 und 12 bezeichnen alle Verzweigungsquellenadreßdatenzwischenspeicherschaltungen (erste Zwischenspeichereinrichtung) zur Zwischenspeicherung von 4-Bit-Daten, Bezugszeichen 13, 14, 15 und 16 bezeichnen alle Verzweigungszieladreßdatenzwischenspeicherschaltungen (zweite Zwischenspeichereinrichtung) für die Zwischenspeicherung von 4-Bit-Daten, Bezugszeichen 17, 18, 19 und 20 bezeichnen alle Komparatoren (Vergleichseinrichtung) zum jeweiligen Vergleich der Daten der Zwischenspeicherschaltungen 9 und der der Zwischenspeicherschaltung 13, der Daten der Zwischenspeicherschaltung 10 und der der Zwischenspeicherschaltung 14, der Daten der Zwischenspeicherschaltung 11 und der der Zwischenspeicherschaltung 15 und der Daten der Zwischenspeicherschaltung 12 und der der Zwischenspeicherschaltung 16, ein Bezugszeichen 21 bezeichnet einen Zwischenspeicher zur Verzögerung des Signals um einen Grundtaktsignalzyklus und Bezugszeichen 22, 23 und 24 bezeichnen alle UND-Gatter. Es ist zu beachten, daß jeder der mit der Ablaufverfolgungsdatenabkürzungsschaltung 5 verbundenen Signalanschlüsse "CLK", "DATEN" und "SYNC" die gleichen Funktionen wie die der Anschlüsse des in Fig. 14 gezeigten Mikrocomputers der bekannten Verwendung aufweist. Ferner ist der mit der Ablaufverfolgungssteuerschaltung dieses ersten Ausführungsbeispiels versehene Mikrocomputer auf die gleiche Art und Weise wie die des in Fig. 14 gezeigten Mikrocomputers aufgebaut, so daß die Erläuterungen des gesamten Aufbaus davon weggelassen ist.

Als nächstes ist der Betrieb der Ablaufverfolgungssteuerschaltung gemäß dem ersten Ausführungsbeispiel der Erfindung nachstehend erläutert.

Fig. 2 zeigt ein Zeitablaufdiagramm, das Signalverläufe verschiedener auf die Ablaufverfolgungssteuerschaltung des ersten Ausführungsbeispiels der Erfindung bezogener Signale darstellt. Bei Fig. 2 bezeichnen Bezugszeichen P1 und P2 Grundtaktsignale der CPU, OPC bezeichnet ein Operationscodeabrufsignal zu der Anweisungsausführungszeit, OPCBUS bezeichnet Ausgabedaten zu dem Operationscodebus, OPR bezeichnet ein Operandenabrufsignal zu der Anweisungsausführungszeit, OPRBUS bezeichnet Ausgabedaten zu dem Operandenbus, SYNC_CPU bezeichnet ein Synchronsignal zu der Anweisungsausführungszeit, RCLR bezeichnet ein Verzweigungszielsignal, ADCPU bezeichnet Ausgabedaten zu dem Adreßbus (16 Bit), BRAS_CLK bezeichnet ein Verzweigungsquellenadreßzwischenspeichersignal, das bei einer Zwischenspeicherung der Verzweigungszieladreßdaten in den Zwischenspeicherschaltungen 9, 10, 11 und 12 pro jeweils 4 Bit aktiv wird, BRAD_CLK bezeichnet ein Verzweigungszieladreßzwischenspeichersignal, das bei einer Zwischenspeicherung der Verzweigungsquellenadreßdaten in den Zwischenspeicherschaltungen 13, 14, 15 und 16 pro jeweils 4 Bit aktiv wird, SEL1 bezeichnet ein Auswahlsignal, das bei einer Veranlassung des Selektors 3 zur Auswahl der Ausgabedaten von der Verzweigungsereigniserzeugungsschaltung 1 und Ausgabe der so ausgewählten Daten aktiv wird, TRW1 bezeichnet ein Schreibsignal, das bei einem Schreiben der Ausgabedaten von der Verzweigungsereigniserzeugungsschaltung 1 in den Ablaufverfolgungsspeicher 4 aktiv wird, CLK bezeichnet ein Taktsignal zur Ablaufverfolgung, SYNC bezeichnet ein zum Einnehmen einer Synchronisation bei der Ausgabe der Ablaufverfolgungsdaten verwendetes Synchronsignal und DATEN bezeichnet aus dem Datensignalanschluß ausgegebene Ablaufverfolgungsdaten.

Bei der Ausführung der Verzweigungsanweisung nimmt die Statusinformationserzeugungsschaltung 7 zuerst ein Steuersignal von der CPU auf und erzeugt 4-Bit- Statusinformationen ST1, bei denen es sich auf die Art des Ablaufverfolgungsereignisses oder dergleichen bezogene Informationen handelt. Diese Statusinformationen werden durch eine von einer außerhalb des Mikrocomputers angeordneten externen Austesteinrichtung ausgeführte Decodierungsoperation decodiert, so daß dadurch eine passende Operation ausgeführt wird. Danach werden bei einem Gehen des von dem UND-Gatter 23 als ein mit UND verknüpfter Wert des Synchronsignals SYNC_CPU und des Grundtaktsignals P1 bereitgestellten Verzweigungsquellenadreßzwischenspeichersignals BRAS_CLK auf den H-Pegel die zu dem Adreßbus ADCPU der CPU ausgegebenen Verzweigungsquellenadreßdaten durch die Zwischenspeicherschaltungen 9, 10, 11 und 12 pro jeweils 4 Bit zwischengespeichert. Danach werden bei einem Gehen des von dem UND-Gatter 24 als ein mit UND verknüpfter Wert des Verzweigungszielsignals RCLR und des Grundtaktsignals P1 bereitgestellten Verzweigungszieladreßzwischenspeichersignals BRAD_CLK auf den H-Pegel die zu dem Adreßbus ADCPU der CPU ausgegebenen Verzweigungszieladreßdaten durch die Zwischenspeicherschaltungen 13, 14, 15 und 16 pro jeweils 4 Bit zwischengespeichert. Danach vergleicht jeder der Komparatoren 17, 18, 19 und 20 die Verzweigungsquellenadresse und die Verzweigungszieladresse pro jeweils 4 Bit und gibt das Ergebnis des Vergleichs zu der Adreßabkürzungsinformationserzeugungsschaltung 8 aus. Diese Adreßabkürzungsinformationserzeugungsschaltung 8 erzeugt auf der Grundlage des Ergebnisses der Vergleiche Verzweigungszieladreßabkürzungsinformationen ST2.

Danach empfängt der Selektor 3 bei einem Gehen des Auswahlsignals SEL1, das durch den Zwischenspeicher 21 mit Bezug auf das Verzweigungszieladreßsignal um einen Grundtaktzyklus verzögert wird, auf den H-Pegel insgesamt 40-Bit-Daten, d. h. von der Statusinformationserzeugungsschaltung 7 ausgegebene 4-Bit- Statusinformationen, von der Adreßabkürzungsinformationserzeugungsschaltung 8 ausgegebene 4-Bit- Verzweigungszieladreßabkürzungsinformationen, jeweils von jeder der Zwischenspeicherschaltungen 9, 10, 11 und 12 ausgegebene 4-Bit-Verzweigungsquellenadreßdaten und jeweils von jeder der Zwischenspeicherschaltungen 13, 14, 15 und 16 ausgegebene 4-Bit-Verzweigungszieladreßdaten, und wählt die auszugebenden Signale daraus aus.

Danach werden bei einem Gehen des von dem UND-Gatter 22 als ein mit UND verknüpftes Signal des Auswahlsignals SEL1 und des Grundtaktsignals P1 bereitgestellten Schreibsignals TRW1 auf den H-Pegel aus den Statusinformationen, den Verzweigungszieladreßabkürzungsinformationen, den Verzweigungsquellenadreßdaten und den Verzweigungszieladreßdaten bestehende 40-Bit-Daten in den Ablaufverfolgungsspeicher 4 geschrieben. Danach liest bei einem Gehen des Synchronsignals SYNC zur Ablaufverfolgung auf den H-Pegel die Ablaufverfolgungsdatenabkürzungsschaltung 5 die Daten aus den Ablaufverfolgungsspeicher 4 aus und gibt Ablaufverfolgungsdaten aus dem Datensignalanschluß "DATEN" synchron zu dem Taktsignal CLK zur Ablaufverfolgung pro 4 Bit zu jeder Zeit sequentiell aus. Bei dieser Gelegenheit kürzt die Ablaufverfolgungsdatenabkürzungsschaltung 5 überlappte Bitfolgen der Verzweigungsquellenadresse mit denen der Verzweigungszieladresse von den oberen Adreßseiten davon sequentiell ab und gibt die teilweise abgekürzten Ablaufverfolgungsdaten aus. Verschiedene Daten werden in der Reihenfolge der die Art des Ablaufverfolgungsereignisses angebenden Statusinformationen ST1, der Verzweigungszieladreßabkürzungsinformationen ST2, der Verzweigungsquellenadresse (ASLL, ASLH, ASHL, ASHH) und der Verzweigungszieladresse (ADLL, ADLH, ADHL, ADHH) von denen ein gewisser Teil abgekürzt worden ist, aus dem Datensignalanschluß "DATEN" ausgegeben. Bei dieser Gelegenheit werden verursacht durch die Tatsache, daß die Verzweigungszieladreßabkürzungsinformationen ST2 angeben, daß der obere 8-Bit-Teil der Verzweigungszieladresse mit dem der Verzweigungsquellenadresse übereinstimmt, die Ablaufverfolgungsdaten unter Abkürzung dieses 8-Bit-Teils der Verzweigungszieladresse ausgegeben. Aus diesem Grund kann durch eine Verwendung des vorstehenden Schaltungsaufbaus der minimale erforderliche Zyklus auf lediglich 6 Zyklen (8 Zyklen in dem vorstehenden Fall) verringert werden, obwohl herkömmlich 9 Taktsignalzyklen zur Ablaufverfolgung (auf die nachstehend als "CLK-ZYKLUS" oder einfach als "CLK" Bezug genommen sein kann) zur Ausgabe der auf das Verzweigungsereignis bezogenen Ablaufverfolgungsdaten erforderlich sind.

Als nächstes ist nachstehend die Ablaufverfolgungsdatenabkürzungsschaltung zur Ausführung einer Abkürzung von auf die Verzweigungszieladresse bezogenen Adreßdaten im einzelnen erläutert.

Fig. 3 zeigt ein Blockschaltbild, das den inneren Aufbau der in Fig. 1 gezeigten Ablaufverfolgungsdatenabkürzungsschaltung zeigt. Bei Fig. 3 bezeichnet ein Bezugszeichen 4 einen Ablaufverfolgungsspeicher, 31 bezeichnet ein Register, das die auf das Verzweigungsereignis bezogenen Ablaufverfolgungsdaten aus dem Ablaufverfolgungsspeicher 4 ausliest und die so gelesenen Daten vorübergehend speichert, 32 bezeichnet eine Signalleitung zur Übertragung der Verzweigungszieladreßabkürzungsinformationen, 33 bezeichnet eine Signalleitung zur Übertragung des Leseanforderungssignals, 34 bezeichnet eine Signalleitung zur Übertragung eines Steuersignals von der CPU, G1 bis G10 bezeichnen Übertragungsgatter (Umschalteinrichtung), 35 bezeichnet eine Steuerschaltung (Steuereinrichtung), die Verzweigungszieladreßabkürzungsinformationen über die Signalleitung 32 aufnimmt und ebenfalls ein Steuersignal von der CPU über die Signalleitung 34 aufnimmt und danach ein Leseanforderungssignal und Gattersignale ausgibt, die in jedes der Übertragungsgatter G1 bis G10 einzugeben sind, und ein Bezugszeichen 36 bezeichnet einen Ausgabeabschnitt zur Ausgabe der Ablaufverfolgungsdaten pro jeweils 4 Bit.

Als nächstes ist der Betrieb der Ablaufverfolgungsdatenabkürzungsschaltung nachstehend erläutert.

Fig. 4 zeigt ein Flußdiagramm, das den Abkürzungsprozeß der Ablaufverfolgungsdaten gemäß den Verzweigungszieladreßabkürzungsinformationen ST2 darstellt. Die Steuerschaltung 35 liest die Verzweigungszieladreßabkürzungsinformationen ST2 über die Signalleitung 32 aus. Danach bestimmt die Steuerschaltung 35 in einem Schritt ST1, ob die Verzweigungszieladreßabkürzungsinformationen ST2 "0000" sind. Falls die Verzweigungszieladreßabkürzungsinformationen ST2 "0000" sind, geht die Prozedur zu einem Schritt ST2 und stellt es derart ein, daß der obere 4-Bit-Teil ADHH der Verzweigungszieladresse abgekürzt wird, wohingegen die Prozedur zu einem Schritt ST3 geht und bestimmt, ob die Verzweigungszieladreßabkürzungsinformationen ST2 "0001" sind, falls die Verzweigungszieladreßabkürzungsinformationen ST2 nicht "0000"' sind. Falls die Verzweigungszieladreßabkürzungsinformationen ST2 "0001" sind, geht die Prozedur zu einem Schritt ST4 und stellt es derart ein, daß der obere 8-Bit-Teil ADHH, ADHL der Verzweigungszieladreßdaten abgekürzt wird, wohingegen die Prozedur zu einem Schritt ST5 geht und bestimmt, ob die Verzweigungszieladreßabkürzungsinformationen ST2 "0010" sind, falls die Verzweigungszieladreßabkürzungsinformationen ST2 nicht "0001" sind. Falls die Verzweigungszieladreßabkürzungsinformationen ST2 "0010" sind, geht die Prozedur zu einem Schritt ST6 und stellt es derart ein, daß der obere 12-Bit-Teil ADHH, ADHL und ADLH der Verzweigungszieladreßdaten abgekürzt wird, wohingegen die Prozedur zu einem Schritt ST7 geht und bestimmt, ob die Verzweigungszieladreßabkürzungsinformationen ST2 "0011" sind, falls die Verzweigungszieladreßabkürzungsinformationen ST2 nicht "0010" sind. Ferner geht die Prozedur zu einem Schritt ST8 und stellt es derart ein, daß alle 16-Bit-Daten ADHH, ADHL, ADLH und ADLL der Verzweigungszieladresse abgekürzt werden, falls die Verzweigungszieladreßabkürzungsinformationen ST2 "0011" sind, wohingegen die Prozedur zu einem Schritt ST9 geht und es derart einstellt, daß keine Datenabkürzung bei den Verzweigungszieladreßdaten ausgeführt wird, falls die Verzweigungszieladreßabkürzungsinformationen ST2 nicht "0011"' sind. Danach sendet die Steuerschaltung 35 ein Anforderungssignal zum Auslesen der Ablaufverfolgungsdaten aus dem Ablaufverfolgungsspeicher 4 zu dem Register 31, wenn das Abkürzungsformat bei den Verzweigungszieladreßinformationen in jedem der Schritte ST2, ST4, ST6 und ST8 oder ST9 bestimmt ist.

Wenn die Ablaufverfolgungsdaten in das Register 31 ausgelesen sind, führt die Steuerschaltung 35 eine EIN-AUS- Steuerung jedes der Übertragungsgatter synchron zu dem Taktsignal CLK zur Ablaufverfolgung aus, so daß die Ablaufverfolgungsdaten zu jeder Zeit pro Bit in der Reihenfolge der Statusinformationen ST1, der Verzweigungszieladreßabkürzungsinformationen ST2, der Verzweigungsquellenadreßdaten (ASLL, ASLH, ASHL, ASHH) und der Verzweigungszieladreßdaten (ADLL, ADLH, ADHL, ADHH) ausgegeben werden. Bei dieser Gelegenheit hält die Steuerschaltung 35 das Übertragungsgatter G10 in dem AUS- Zustand, falls der obere 4-Bit-Teil (ADHH) der Verzweigungszieladreßdaten abzukürzen ist, und die Steuerschaltung 35 hält die Übertragungsgatter G9 und G10 in dem AUS-Zustand, falls der obere 8-Bit-Teil (ADHH, ADHL) der Verzweigungszieladreßdaten abzukürzen ist, und die Steuerschaltung 35 hält die Übertragungsgatter G8, G9 und G10 in dem AUS-Zustand, falls der obere 12-Bit-Teil (ADHH, ADHL, ADLH) der Verzweigungszieladreßdaten abzukürzen ist, und die Steuerschaltung 35 hält schließlich die Übertragungsgatter G7, G8, G9 und G10 in dem AUS-Zustand, falls der gesamte 16-Bit-Teil (ADHH, ADHL, ADLH, ADLL) der Verzweigungszieladreßdaten abzukürzen ist. Fig. 5 zeigt ein Zeitablaufdiagramm, das das Beispiel für Signalverläufe jedes der jeweils in die entsprechenden Übertragungsgatter G1 bis G10 eingegebenen Gattersignale T1 bis T10 darstellt. Dabei ist der Fall, in dem der obere 8-Bit-Teil (ADHH, ADHL) der Verzweigungszieladreßdaten abzukürzen ist, als ein erläuterndes Beispiel aufgegriffen. Wie es in Fig. 5 gezeigt ist werden zuerst die Gattersignale T1 bis T8 der Reihe nach synchron zu dem Taktsignal CLK zur Ablaufverfolgung auf den H-Pegel eingestellt, und die Übertragungsgatter G1 bis G8 werden dadurch auf EIN eingestellt, und danach werden 8-Paket- Ablaufverfolgungsdaten einschließlich der Statusinformationen ST1, der Verzweigungszieladreßabkürzungsinformationen ST2, der Verzweigungsquellenadreßdaten (ASLL, ASLH, ASHL, ASHH) und der Verzweigungszieladreßdaten (ADLL, ADLH) ausgegeben.

Wie es vorstehend erläutert ist, ist die Ablaufverfolgungssteuerschaltung gemäß diesem ersten Ausführungsbeispiel der Erfindung derart aufgebaut, daß sie eine Verzweigungsereigniserzeugungsschaltung 1 mit einer Adreßabkürzungsinformationserzeugungsschaltung 8 zur Erfassung eines Teils, in dem die Verzweigungsquellenadresse und die Verzweigungszieladresse miteinander überlappen, und Erzeugung der Verzweigungszieladreßabkürzungsinformationen auf der Grundlage des Ergebnisses der Erfassung und eine Ablaufverfolgungsdatenabkürzungsschaltung 5 zur Ausführung einer Abkürzung eines Teils der Ablaufverfolgungsdaten auf der Grundlage der Verzweigungszieladreßabkürzungsinformationen und Ausgabe der teilweise abgekürzten Ablaufverfolgungsdaten umfaßt, wodurch die Anzahl von Datenpaketen der Ablaufverfolgungsdaten zur Beschleunigung der Ausgabeoperation der Ablaufverfolgungsdaten verringert werden kann, so daß die Fähigkeit zur Ausgabe von Ablaufverfolgungsdaten in Echtzeit wesentlich verbessert werden kann.

Ferner ist sie derart aufgebaut, daß die Verzweigungsereigniserzeugungsschaltung 1 Zwischenspeicherschaltungen 9, 10, 11 und 12 zur Zwischenspeicherung der Adreßdaten pro jeweils 4 Bit, Zwischenspeicherschaltungen 13, 14, 15 und 16 zur Zwischenspeicherung der Adreßdaten pro jeweils 4 Bit, wobei die Adreßdaten gegenüber diesen Zwischenspeicherschaltungen 9, 10, 11 und 12 um einen vorbestimmten Grundtaktzyklus verzögert sind, und Komparatoren 17, 18, 19 und 20, die die durch die Zwischenspeicherschaltungen 9, 10, 11 und 12 gehaltenen Daten mit den durch die Zwischenspeicherschaltungen 13, 14, 15 und 16 gehaltenen Daten vergleichen und das Ergebnis des Vergleichs zu der Adreßabkürzungsinformationserzeugungsschaltung 8 ausgeben, umfaßt, so daß der überlappte Teil der Adreßdaten der Verzweigungsquellenadresse mit dem der Verzweigungszieladresse pro jeweils 4 Bit erfaßt werden kann, wodurch im Vergleich zu dem Fall, in dem Adreßdaten zur Erfassung des überlappten Teils davon einfach in die obere Adreßgruppe und die untere Adreßgruppe geteilt werden, mehr Variation für die Muster zur Erfassung des überlappten Teils der Adreßdaten bereitgestellt werden kann und die Anzahl von weglaßbaren Datenpaketen mit den Ablaufverfolgungsdaten erhöht werden kann, wodurch die Ausgabeoperation der Daten viel schneller ausgebildet werden kann.

Da die Ablaufverfolgungsdatenabkürzungsschaltung 5 ein Register 31, das zum Auslesen der auf das Verzweigungsereignis bezogenen Ablaufverfolgungsdaten aus dem Ablaufverfolgungsspeicher 4 und Speichern darin in der Lage ist, zwischen dem Register 31 und dem Ausgabeabschnitt 36 in einer pro jeweils 4 Bit pro 4 Bit zu jeder Zeit geteilten Art und Weise angeordnete Übertragungsgatter G1 bis G10 und eine Steuerschaltung 35, die mit jedem Übertragungsgatter G1 bis G10 verbunden ist und durch eine Ausgabe von Gattersignalen T1 bis T10 eine EIN-AUS- Steuerung der Übertragungsgatter G1 bis G10 ausführt, umfaßt, kann es ferner, falls die Steuerschaltung 35 den Zeitverlauf zur Einstellung der aktiven Betriebsart der in die Übertragungsgatter eingegebenen Gattersignale entsprechend jeder der herauszufindenden Bitfolgen steuert, leicht ausgeführt werden, daß die auf die in einer beliebigen Position in den Ablaufverfolgungsdaten angeordneten Adreßdaten bezogenen Bitfolgen abgekürzt werden können, und die von den so abgekürzten Bitfolgen verschiedenen Bitfolgen können als die Ablaufverfolgungsdaten sequentiell ausgegeben werden.

(Zweites Ausführungsbeispiel)

Bei der bekannten Steuerschaltung werden bei einer Ausführung einer Datenzugriffsanweisung die Ablaufverfolgungsdaten unter Verwendung von absoluten Adressen ausgegeben, wie es in Fig. 18 gezeigt ist. Einige Datenzugriffsanweisungen führen jedoch einen Datenzugriff unter Verwendung relativer Adressen aus, wobei bei einer Ausführung aufeinanderfolgender Datenzugriffsanweisungen die obere Seite der vorhergehenden Datenzugriffsadresse und die der nachfolgenden Datenzugriffsadresse häufig gleich sind.

Unter Berücksichtigung der vorstehenden Tatsache kürzt die Ablaufverfolgungsdatensteuerschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung in einem Fall, in dem bei der aufeinanderfolgenden Datenzugriffsoperation bezüglich den in dem Ablaufverfolgungsspeicher gespeicherten Ablaufverfolgungsdaten der Teil des oberen Adreßbit der nachfolgenden Adresse gleich dem der vorhergehenden Adresse ist, die Bitfolgen auf der Seite des oberen Adreßbit der nachfolgenden Adresse ab und gibt lediglich die von den so abgekürzten Bitfolgen verschiedenen Bitfolgen als die Ablaufverfolgungsdaten zu der externen Seite aus.

Fig. 6 zeigt ein Schaltbild, das den inneren Aufbau einer Ablaufverfolgungssteuerschaltung gemäß dem zweiten Ausführungsbeispiel der Erfindung unter Konzentration auf den auf das CPU-Zugriffsereignis bezogenen Schaltungsteil darstellt. Bei Fig. 6 geben die gleichen Bezugszeichen wie die bei Fig. 1 gleiche oder ähnliche Teile an, so daß die ausführliche Erläuterung da herum weggelassen ist. Ein Bezugszeichen 41 bezeichnet eine Statusinformationserzeugungsschaltung, die ein Steuersignal von der CPU empfängt und auf das Ablaufverfolgungsereignis bezogene 4-Bit-Statusinformationen erzeugt, 42 bezeichnet eine 4-Bit-Adreßabkürzungsinformationserzeugungsschaltung (Adreßabkürzungsinformationserzeugungseinrichtung) zur Erzeugung der Adreßabkürzungsinformationen der nachfolgenden Adresse, 43 bezeichnet eine Lese- oder Schreibdatenzwischenspeicherschaltung zur Zwischenspeicherung von 16-Bit-Daten, Bezugszeichen 44, 45, 46 und 47 bezeichnen Zwischenspeicherschaltungen zur Zwischenspeicherung von Adreßdaten (erste Zwischenspeichereinrichtung) Bezugszeichen 48, 49, 50 und 51 bezeichnen Zwischenspeicherschaltungen zur Zwischenspeicherung von 4-Bit-Daten zur Verzögerung einer Ausgabe der Adreßdaten, Bezugszeichen 52, 53, 54 und 55 bezeichnen Zwischenspeicherschaltungen zur Zwischenspeicherung von 4-Bit-Daten zur Verzögerung einer Ausgabe von Adreßdaten, Bezugszeichen 56, 57, 58 und 59 bezeichnen Zwischenspeicherschaltungen zur Zwischenspeicherung von Adreßdaten (zweite Zwischenspeichereinrichtung), Bezugszeichen 60, 61, 62 und 63 bezeichnen Komparatoren (Vergleichseinrichtung), die jeweils die Daten der Zwischenspeicherschaltung 44 und die der Zwischenspeicherschaltung 56, die Daten der Zwischenspeicherschaltung 45 und die der Zwischenspeicherschaltung 57, die Daten der Zwischenspeicherschaltung 46 und die der Zwischenspeicherschaltung 58 und die Daten der Zwischenspeicherschaltung 47 und die der Zwischenspeicherschaltung 59 vergleichen, Bezugszeichen 64, 65, 66 und 67 bezeichnen Zwischenspeicherschaltungen zur Zwischenspeicherung von 1-Bit-Daten, Bezugszeichen 68, 69 und 70 bezeichnen UND-Gatter und 71 und 72 bezeichnen Zwischenspeicherschaltungen zur Zwischenspeicherung von 1- Bit-Daten. Es ist zu beachten, daß ein mit der Ablaufverfolgungssteuerschaltung gemäß dem zweiten Ausführungsbeispiel ausgestatteter Mikrocomputer den gleichen Aufbau wie den des bekannten Mikrocomputers aufweist, so daß die ausführliche Erläuterung da herum weggelassen ist.

Als nächstes ist der Betrieb der wie vorstehend aufgebauten Ablaufverfolgungssteuerschaltung nachstehend erläutert.

Fig. 7 zeigt ein Zeitablaufdiagramm, das Signalverläufe verschiedener auf die Ablaufverfolgungssteuerschaltungen gemäß diesem zweiten Ausführungsbeispiel der Erfindung bezogener Signale darstellt. Bei Fig. 7 geben die gleichen Bezugszeichen wie die bei Fig. 2 gleiche oder ähnliche Teile an, so daß die ausführliche Erläuterung da herum weggelassen ist. Ein Bezugszeichen RDA bezeichnet ein Datenzugriffsanforderungssignal, DB bezeichnet Ausgabedaten zu dem Datenbus, AD_CLK bezeichnet ein Adreßzwischenspeichersignal, das bei einer Veranlassung der Zwischenspeicherschaltungen 44, 45, 46 und 47 zur Zwischenspeicherung der Adreßdaten pro 4 Bit für jede Schaltung aktiv wird, DT_CLK bezeichnet ein Adreßzwischenspeichersignal, das bei einer Veranlassung der Zwischenspeicherschaltung 43 zur Zwischenspeicherung von Lese- oder Schreibdaten und auch bei einer Veranlassung der Zwischenspeicherschaltungen 48, 49, 50 und 51 zur Zwischenspeicherung von Adreßdaten pro 4 Bit für jede Schaltung aktiv wird, SEL2 bezeichnet ein Auswahlsignal, das bei einer Veranlassung des Selektors 3 zur Auswahl von Ausgabedaten von der CPU- Zugriffsereigniserzeugungsschaltung 2 und Ausgabe der so ausgewählten Daten auf aktiv eingestellt wird, und TRW2 bezeichnet ein Schreibsignal, das bei einem Schreiben der Ausgabedaten von der CPU- Zugriffsereigniserzeugungsschaltung 2 in den Ablaufverfolgungsspeicher 4 auf aktiv eingestellt wird.

Nachstehend ist der Betrieb zur Ausführung aufeinanderfolgender Datenzugriffsanweisungen erläutert, wobei sequentiell auf jeden Zyklus des Grundtaktsignals wie in Fig. 7 gezeigt Bezug genommen wird, wobei der Fall aufgegriffen wird, in dem Adressen vorhanden sind, auf die von deren oberen Seiten zuzugreifen ist.

In dem ersten Zyklus wird die vorhergehende erste Datenzugriffsanweisung abgerufen. In dem zweiten Zyklus wird die nachfolgende zweite Datenzugriffsanweisung abgerufen und gleichzeitig wird die vorhergehende Adresse mit Bezug auf die erste Datenzugriffsanweisung abgerufen. In dem dritten Zyklus wird die nachfolgende Adresse mit Bezug auf die zweite Datenzugriffsanweisung abgerufen. Ferner werden bei einem durch die Tatsache, daß das Datenzugriffsanforderungssignal RDA H geworden ist, verursachten Gehen des Adreßzwischenspeichersignals AD_CLK, das durch das UND-Gatter 69 als ein mit UND verknüpfter Wert des Datenzugriffsanforderungssignals RDA und des Grundtaktsignals P1 gegeben ist, auf den H-Pegel die zu dem Adreßbus ADCPU der CPU ausgegebenen vorhergehenden Adreßdaten durch die Zwischenspeicherschaltungen 44, 45, 46 bzw. 47, pro jeweils 4 Bit zwischengespeichert. Es ist zu beachten, daß jedesmal wenn die Datenzugriffsanweisung ausgeführt wird, die Statusinformationserzeugungsschaltung 41 ein Steuersignal von der CPU aufnimmt und 4-Bit- Statusinformationen erzeugt, bei denen es sich auf die Art des Ablaufverfolgungsereignisses bezogene Informationen handelt. Diese Statusinformationen werden durch eine außerhalb des Mikrocomputers angeordnete externe Austesteinrichtung decodiert, und es wird eine passende Verarbeitung auf der Grundlage der so decodierten Informationen ausgeführt.

Als nächstes werden in dem vierten Zyklus bei einem Gehen des Datenzwischenspeichersignals DT_CLK, das auf der Grundlage der Operation des UND-Gatters 70 als ein mit UND verknüpfter Wert des durch die Zwischenspeicherschaltungen 71 und 72 um einen Grundtaktzyklus verzögerten Datenzugriffsanforderungssignals RDA und des Grundtaktsignals P1 gegeben ist, auf den H-Pegel die auf die vorhergehende Adresse bezogenen, zu dem Datenbus DB ausgegebenen Lese- oder Schreibdaten durch die Zwischenspeicherschaltung 43 zwischengespeichert. In dem fünften Zyklus wählt bei einem Gehen des Auswahlsignals SEL2, das durch die in Reihe geschalteten Zwischenspeicherschaltungen 64, 65, 66 und 67 mit Bezug auf das Datenzugriffsanforderungssignal RDA um 2 Grundtaktzyklen verzögert ist, auf den H-Pegel der Selektor 3 40-Bit-Ausgabedaten aus und gibt sie aus, wobei die Daten auf die vorhergehende Adresse von der CPU- Zugriffsereigniserzeugungsschaltung 2 bezogen sind und aus den von der Statusinformationserzeugungsschaltung 41 ausgegebenen, die Art des Ablaufverfolgungsereignisses angebenden 4-Bit-Statusinformationen ST1, den von der Adreßinformationserzeugungsschaltung 42 ausgegebenen 4-Bit- Abkürzungsinformationen ST2 der nachfolgenden Adresse, den jeweils von den Zwischenspeicherschaltungen 44, 45, 46 und 47 ausgegebenen 4-Bit-Adreßdaten und den von der Zwischenspeicherschaltung 43 ausgegebenen 16-Bit-Lese- oder -Schreibdaten bestehen.

Danach werden bei einem Gehen des Schreibsignals TRW2, das durch das UND-Gatter 68 als ein mit UND verknüpfter Wert des Auswahlsignals SEL2 und des Grundtaktsignals P1 gegeben ist, auf den H-Pegel die aus den Statusinformationen, den Abkürzungsinformationen der nachfolgenden Adresse, Adreßdaten und Lese- oder Schreibdaten bestehenden 40-Bit- Daten in den Ablaufverfolgungsspeicher 4 geschrieben. Ferner werden bei einem Gehen des Adreßzwischenspeichersignals AD_CLK auf den H-Pegel gemäß der Tatsache, daß das Datenzugriffsanforderungssignal RDA auf den H-Pegel gegangen ist, die zu dem Adreßbus ADCPU der CPU ausgegebenen nachfolgenden Adreßdaten durch die Zwischenspeicherschaltungen 44, 45, 46 und 47 pro jeweils 4 Bit zwischengespeichert. Bei dieser Gelegenheit werden durch die Verzögerungsoperation der Gruppe von Zwischenspeicherschaltungen 48, 52 und 56, der Gruppe von Zwischenspeicherschaltungen 49, 53 und 57, der Gruppe von Zwischenspeicherschaltungen 50, 54 und 58 und auch einer weiteren Gruppe von Zwischenspeicherschaltungen 51, 55 und 59, die als Ganzes in Reihe geschaltet sind, die vorhergehenden Adreßdaten durch die jeweiligen Zwischenspeicherschaltungen 56, 57, 58 und 59 pro jeweils 4 Bit zwischengespeichert. Die Komparatoren 60, 61, 62 und 63 vergleichen die durch die Zwischenspeicherschaltungen 44, 45, 46 und 47 zwischengespeicherten nachfolgenden Adreßdaten pro jeweils 4 Bit mit den durch die Zwischenspeicherschaltungen 56, 57, 58 und 59 zwischengespeicherten vorhergehenden Adreßdaten und geben das Ergebnis des Vergleichs zu der Adreßabkürzungsinformationserzeugungsschaltung 42 aus. Diese Adreßabkürzungsinformationserzeugungsschaltung 42 erzeugt auf der Grundlage des Vergleichsergebnisses Abkürzungsinformationen ST2 der nachfolgenden Adresse.

Als nächstes werden in dem sechsten Zyklus bei einem Gehen des Datenzwischenspeichersignals DT_CLK auf den H-Pegel zu dem Datenbus DB ausgegebene, auf die nachfolgende Adresse bezogene Lese- oder Schreibdaten durch die Zwischenspeicherschaltung 43 zwischengespeichert. Ferner synchronisiert sich zu dem Zeitpunkt, zu dem das Synchronsignal SYNC zur Ablaufverfolgung auf den H-Pegel geht, die Ablaufverfolgungsdatenabkürzungsschaltung 5 mit dem Taktsignal CLK und gibt die auf die vorhergehende Adresse bezogenen Ablaufverfolgungsdaten pro 4 Bit zu jeder Zeit aus dem Datensignalanschluß "DATEN" aus.

In dem siebten Zyklus wählt bei einem erneuten Gehen des Auswahlsignals SEL2 auf den H-Pegel der Selektor 3 die auf die nachfolgende Adresse von der CPU- Zugriffsereigniserzeugungsschaltung 2 bezogenen 40-Bit- Ausgabedaten aus und gibt sie aus. Danach werden bei einem Gehen des Schreibsignals TRW2 auf den H-Pegel die auf die entsprechende nachfolgende Adresse bezogenen 40-Bit-Daten in den Ablaufverfolgungsspeicher 4 geschrieben.

Wenn die Ausgabe der auf die vorhergehende Adresse bezogenen Ablaufverfolgungsdaten abgeschlossen ist, synchronisiert sich als nächstes in dem zehnten Zyklus zu dem Zeitpunkt, zu dem das Synchronsignal SYNC zur Ablaufverfolgung auf den H-Pegel geht, die Ablaufverfolgungsdatenabkürzungsschaltung 5 mit dem Taktsignal CLK und gibt die auf die nachfolgende Adresse bezogenen Ablaufverfolgungsdaten pro 4 Bit zu jeder Zeit aus dem Datensignalanschluß "DATEN" aus. Bei dieser Gelegenheit kürzt die Ablaufverfolgungsdatenabkürzungsschaltung 5 überlappte Bitfolgen der nachfolgenden Adresse auf der Grundlage der Abkürzungsinformationen ST2 der nachfolgenden Adresse von der oberen Adresse in der nachfolgenden Adresse mit denen der vorhergehenden Adresse sequentiell ab und gibt Ablaufverfolgungsdaten ohne den so abgekürzten überlappten Teil aus. Aus dem Datensignalanschluß "DATEN" werden die Ablaufverfolgungsdaten in der Reihenfolge der die Art des Ablaufverfolgungsereignisses angebenden Statusinformationen ST1, der Abkürzungsinformationen ST2 der nachfolgenden Adresse, der Adreßdaten (ALL), von denen ein Teil abgekürzt ist, und auf die nachfolgende Adresse bezogener Lese- oder Schreibdaten (DLL, DLH, DHL, DHH) ausgegeben. Bei dieser Gelegenheit wird die Tatsache, daß der obere 12-Bit-Teil der nachfolgenden Adresse mit dem der vorhergehenden Adresse übereinstimmt, erfaßt und die Ablaufverfolgungsdaten mit dem abgekürzten oberen 12-Bit- Teil der nachfolgenden Adresse werden auf der Grundlage der Abkürzungsinformationen ST2 der nachfolgenden Adresse ausgegeben. Folglich kann durch eine Verwendung des vorstehenden Schaltungsaufbaus der minimale erforderliche Zyklus auf lediglich 6 Zyklen (7 Zyklen in dem vorstehenden Fall) verringert werden, obwohl herkömmlich 9 Taktzyklen zur Ablaufverfolgung zur Ausgabe der auf das CPU- Zugriffsereignis bezogenen Ablaufverfolgungsdaten erforderlich sind.

Als nächstes ist die Ablaufverfolgungsdatenabkürzungsschaltung zur Ausführung der Abkürzung der auf die nachfolgende Adresse bezogenen Adreßdaten nachstehend ausführlich erläutert.

Fig. 8 zeigt eine gleiche Ablaufverfolgungsdatenabkürzungsschaltung wie die in Fig. 3 gezeigte. Die bei dem ersten Ausführungsbeispiel zur Ausführung der Abkürzung von auf die Verzweigungszieladresse bezogenen Adreßdaten verwendete Ablaufverfolgungsdatenabkürzungsschaltung kann auch zur Abkürzung der auf die nachfolgende Adresse bezogenen Adreßdaten verwendet werden. Die bei diesem Ausführungsbeispiel ausgeführte Abkürzung mit der Abkürzung von auf die Verzweigungszieladresse bezogenen Adreßdaten gemäß dem ersten Ausführungsbeispiel vergleichend besteht der einzige Unterschied darin, daß das auf die die zu dem Register 31 ausgelesenen Ablaufverfolgungsdaten konfigurierende Bitfolge bezogene Datenformat unterschiedlich ist.

Als nächstes ist der Betrieb der Ablaufverfolgungsdatenabkürzungsschaltung nachstehend gezeigt.

Da die Auswahl des auf die nachfolgenden Adreßdaten bezogenen Datenabkürzungsformats durch den gleichen Prozeß wie bei dem in Fig. 4 gezeigten Flußdiagramm ausgeführt wird, wird zuallererst die ausführliche Erläuterung da herum weggelassen.

Wenn ein Leseanforderungssignal über die Signalleitung 33 ausgegeben wird und die auf das CPU-Zugriffsereignis bezogenen Ablaufverfolgungsdaten zu dem Register 31 ausgelesen werden, synchronisiert sich die Steuerschaltung 35 mit dem Taktsignal CLK und führt sequentiell eine EIN- AUS-Steuerung für jedes der Übertragungsgatter G1 bis G10 aus, so daß die Ablaufverfolgungsdaten pro jeweils 4 Bit in der Reihenfolge der Statusinformationen ST1, der Abkürzungsinformationen ST2 der nachfolgenden Adresse, der Adreßdaten (ALL, ALH, AHL, AHH) und der Lese- oder Schreibdaten (DLL, DLH, DHL, DHH) ausgegeben werden können. Bei dieser Gelegenheit hält die Steuerschaltung 35 das Übertragungsgatter G6 in dem AUS-Zustand, falls es derart eingestellt ist, daß der obere 4-Bit-Teil AHH der nachfolgenden Adreßdaten abgekürzt wird, wohingegen die Steuerschaltung 35 die Übertragungsgatter G5 und G6 in dem AUS-Zustand hält, falls es derart eingestellt ist, daß der obere 8-Bit-Teil (AHH, AHL) der nachfolgenden Adreßdaten abgekürzt wird. Ferner hält die Steuerschaltung 35 die Übertragungsgatter G4, G5 und G6 in dem AUS-Zustand, falls es derart eingestellt ist, daß der obere 12-Bit-Teil (AHH, AHL, ALH) der nachfolgendeü Adreßdaten abgekürzt wird, wohingegen die Steuerschaltung 35 die Übertragungsgatter G3, G4, G5 und G6 in dem AUS-Zustand hält, falls es derart eingestellt ist, daß die gesamten 16-Bit-Daten (AHH, AHL, ALH, ALL) der nachfolgenden Adreßdaten abgekürzt werden.

Fig. 9 zeigt ein Zeitablaufdiagramm, das Beispiele für die Signalverläufe der jeweils in jedes der Übertragungsgatter G1 bis G10 eingegebenen Gattersignale T1 bis T10 darstellt. Dabei ist der Fall, in dem der obere 12-Bit-Teil (AHH, AHL, ALH) der nachfolgenden Adreßdaten abzukürzen ist, als Beispiel aufgegriffen. Wie es in Fig. 9 gezeigt ist, werden zuerst die Gattersignale T1 bis T3 und T7 bis T10 der Reihe nach synchron zu dem Taktsignal CLK auf den H-Pegel eingestellt, und die Übertragungsgatter G1 bis G3 und G7 bis G10 werden dadurch sequentiell auf EIN eingestellt, und danach werden 7-Paket-Ablaufverfolgungsdaten einschließlich der Statusinformationen ST1, der Abkürzungsinformationen ST2 der nachfolgenden Adresse, der Adreßdaten (ALL) und der Lese- oder Schreibdaten (DLL, DLH, DHL, DHH) der Reihe nach ausgegeben.

Wie es vorstehend erläutert ist, ist die Ablaufverfolgungssteuerschaltung gemäß diesem zweiten Ausführungsbeispiel der Erfindung derart aufgebaut, daß sie eine CPU-Zugriffsereigniserzeugungsschaltung 2 mit einer Adreßabkürzungsinformationserzeugungsschaltung 42 zur Erfassung eines Teils, in dem die vorhergehende Adresse und die nachfolgende Adresse, auf die sequentiell zuzugreifen ist, miteinander überlappen, und Erzeugung der nachfolgenden Adreßabkürzungsinformationen auf der Grundlage des Ergebnisses der Erfassung und eine Ablaufverfolgungsdatenabkürzungsschaltung 5 zur Ausführung einer Abkürzung einiger Teile der Ablaufverfolgungsdaten auf der Grundlage der nachfolgenden Adreßabkürzungsinformationen und Ausgabe der teilweise abgekürzten Ablaufverfolgungsdaten umfaßt, wodurch die Anzahl von Datenpaketen der Ablaufverfolgungsdaten zur Beschleunigung der Ausgabeoperation der Ablaufverfolgungsdaten verringert werden kann, so daß die Fähigkeit zur Ausgabe von Ablaufverfolgungsdaten in Echtzeit wesentlich verbessert werden kann.

Ferner ist sie derart aufgebaut, daß die CPU- Zugriffsereigniserzeugungsschaltung 2 Zwischenspeicherschaltungen 44, 45, 46 und 47 zur Zwischenspeicherung der Adreßdaten pro jeweils 4 Bit, Zwischenspeicherschaltungen 56, 57, 58 und 59 zur Zwischenspeicherung der Adreßdaten pro jeweils 4 Bit, wobei die Adreßdaten gegenüber diesen Zwischenspeicherschaltungen 44, 45, 46 und 47 um einen vorbestimmten Grundtaktzyklus verzögert sind, und Komparatoren 60, 61, 62 und 63, die die durch die Zwischenspeicherschaltungen 44, 45, 46 und 47 gehaltenen Daten mit den durch die Zwischenspeicherschaltungen 60, 61, 62 und 63 gehaltenen Daten vergleichen und das Ergebnis des Vergleichs zu der Adreßabkürzungsinformationserzeugungsschaltung 42 ausgeben, umfaßt, so daß der überlappte Teil der Adreßdaten der vorhergehenden Adresse mit denen der nachfolgenden Adresse pro 4 Bit zu jeder Zeit erfaßt werden kann, wodurch im Vergleich zu dem Fall, in dem Adreßdaten zur Erfassung des überlappten Teils davon einfach in die obere Adreßgruppe und die untere Adreßgruppe geteilt werden, viele weitere Variationen für die Muster zur Erfassung des überlappten Teils der Adreßdaten bereitgestellt werden können und die Anzahl von weglaßbaren Datenpaketen mit den Ablaufverfolgungsdaten erhöht werden kann, wodurch die Ausgabeoperation der Daten viel schneller ausgebildet werden kann.

(Drittes Ausführungsbeispiel)

Bei der bekannten Ablaufverfolgungssteuerschaltung werden bei einer Ausführung einer Datenzugriffsanweisung alle Lese- oder Schreibdaten ohne Rücksicht auf den Wert dieser Daten als Ablaufverfolgungsdaten ausgegeben, wie es in Fig. 18 gezeigt ist. Im Ansprechen auf eine Datenzugriffsanweisung zu lesende oder zu schreibende Daten weisen jedoch normalerweise viele binäre Werte "0" auf.

In Anbetracht der vorstehenden Tatsache kürzt die Ablaufverfolgungssteuerschaltung gemäß dem dritten Ausführungsbeispiel der Erfindung unter allen Lese- oder Schreibdaten bezüglich den in dem Ablaufverfolgungsspeicher gespeicherten Ablaufverfolgungsdaten alle die Datenpakete, bei denen der Wert aller darin enthaltenen Bit "0" ist, d. h. die Pakete, deren Bitfolge "0000" ist, pro 4 Bit zu jeder Zeit ab und gibt die Ablaufverfolgungsdaten ohne die so abgekürzten Pakete aus.

Fig. 10 zeigt ein Schaltbild, das den inneren Aufbau einer Ablaufverfolgungssteuerschaltung gemäß dem dritten Ausführungsbeispiel der Erfindung unter Konzentration auf den auf die Erzeugung des CPU-Zugriffsereignisses bezogenen Schaltungsteil darstellt. Bei Fig. 10 geben die gleichen Bezugszeichen wie die bei Fig. 1 gleiche oder ähnliche Teile an, so daß die ausführliche Erläuterung da herum weggelassen ist. Ein Bezugszeichen 81 bezeichnet eine Statusinformationserzeugungsschaltung, die ein Steuersignal von der CPU empfängt und auf dieses Ablaufverfolgungsereignis bezogene 4-Bit- Statusinformationen erzeugt, 82 bezeichnet eine Adreßabkürzungsinformationserzeugungsschaltung zur Erzeugung von 4-Bit-Adreßabkürzungsinformationen (Datenabkürzungsinformationserzeugungseinrichtung), 83 bezeichnet eine 16-Bit-Daten zwischenspeichernde Zwischenspeicherschaltung, Bezugszeichen 84, 85, 86 und 87 bezeichnen Lese- oder Schreibdatenzwischenspeicherschaltungen (Zwischenspeichereinrichtung) zur jeweiligen Zwischenspeicherung von 4-Bit-Daten, Bezugszeichen 88, 89, 90 und 91 bezeichnen Komparatoren (Vergleichseinrichtung) zum Vergleich der durch die Zwischenspeicherschaltungen 84, 85, 86 und 87 gehaltenen 4-Bit-Daten mit den Daten "0000", bei denen es sich um eine Abkürzungszielbitfolge handelt, Bezugszeichen 92, 93, 94 und 95 bezeichnen Zwischenspeicherschaltungen zur Zwischenspeicherung von 1- Bit-Daten, Bezugszeichen 96, 97 und 98 bezeichnen UND- Gatter und Bezugszeichen 99 und 100 bezeichnen jeweils ebenfalls Zwischenspeicherschaltungen zur Zwischenspeicherung von 1-Bit-Daten.

Da ein mit der Ablaufverfolgungssteuerschaltung gemäß diesem dritten Ausführungsbeispiel ausgestatteter Mikrocomputer den gleichen Aufbau wie den des in Fig. 14 gezeigten bekannten Mikrocomputers aufweist, ist ferner die ausführliche Erläuterung seines gesamten Betriebs weggelassen. Es ist auch zu beachten, daß die Abkürzungszielbitfolge nicht auf die Daten "0000" begrenzt ist, sondern eine beliebige Bitfolge sein kann.

Als nächstes ist der Betrieb der wie vorstehend aufgebauten Ablaufverfolgungssteuerschaltung nachstehend erläutert.

Fig. 11 zeigt ein Zeitablaufdiagramm, das Signalverläufe verschiedener auf die Ablaufverfolgungssteuerschaltung des dritten Ausführungsbeispiels der Erfindung bezogener Signale darstellt. Bei Fig. 11 geben die gleichen Bezugszeichen wie die bei Fig. 7 gleiche oder ähnliche Teile an, so daß die ausführliche Erläuterung da herum weggelassen ist.

Zu der Verzweigungsdatenzugriffsanweisungsausführungszeit nimmt die Statusinformationserzeugungsschaltung 81 zuerst ein Steuersignal von der CPU auf und erzeugt 4-Bit- Statusinformationen ST1, bei denen es sich um die Art des vorliegenden Ablaufverfolgungsereignisses oder dergleichen zeigende Informationen handelt. Diese Statusinformationen werden durch eine außerhalb des Mikrocomputers angeordnete externe Austesteinrichtung decodiert, und es wird eine passende Verarbeitung gemäß den so decodierten Informationen ausgeführt. Danach werden bei einem Gehen des Adreßzwischenspeichersignals AD_CLK, das als ein von dem UND-Gatter 97 ausgegebener, mit UND verknüpfter Wert des Datenzugriffsanforderungssignals RDA und des Grundtaktsignals P1 bereitgestellt wird, auf den H-Pegel die zu dem Adreßbus ADCPU der CPU ausgegebenen Adreßdaten durch die Zwischenspeicherschaltung 83 zwischengespeichert. Danach werden bei einem Gehen des Datenzwischenspeichersignals DT_CLK, das als ein verursacht durch die Operation des UND-Gatters 98 ausgegebener, mit UND verknüpfter Wert des durch die Zwischenspeicherschaltungen 99 und 100 um einen Grundtaktzyklus verzögerten Datenzugriffsanforderungssignals RDA und des Grundtaktsignals P1 bereitgestellt wird, auf den H-Pegel zu dem Datenbus DB ausgegebene Lese- oder Schreibdaten jeweils durch die Zwischenspeicherschaltungen 84, 85, 86 und 87 pro jeweils 4 Bit zwischengespeichert. Danach vergleichen die Komparatoren 88, 89, 90 und 91 jeweils die durch die Zwischenspeicherschaltungen 84, 85, 86 und 87 gehaltene Bitfolge mit der Abkürzungszielbitfolge "0000" und geben das Ergebnis des Vergleichs zu der Datenabkürzungsinformationserzeugungsschaltung 82 aus. Diese Datenabkürzungsinformationserzeugungsschaltung 82 erzeugt auf der Grundlage des Vergleichs Datenabkürzungsinformationen ST2.

Als nächstes empfängt der Selektor 3 bei einem Gehen des durch die Zwischenspeicherschaltungen 92, 93, 94 und 95 mit Bezug auf das Datenzugriffsanforderungssignal RDA um 2 Grundtaktzyklen verzögerten Auswahlsignals SEL2 auf den H- Pegel insgesamt 40-Bit-Daten, d. h. von der Statusinformationserzeugungsschaltung 81 ausgegebene, die Art des Ablaufverfolgungsereignisses angebende 4-Bit- Statusinformationen ST1, von der Datenabkürzungsinformationserzeugungsschaltung 82 ausgegebene 4-Bit-Datenabkürzungsinformationen ST2, von der Zwischenspeicherschaltung 83 ausgegebene 16-Bit-Adreßdaten und jeweils von den Zwischenspeicherschaltungen 84, 85, 86 und 87 pro 4 Bit ausgegebene 16-Bit-Lese- oder -Schreibdaten, und wählt auszugebende Signale daraus aus. Danach werden bei einem Gehen des von dem UND-Gatter 96 als ein mit UND verknüpftes Signal des Auswahlsignals SEL2 und des Grundtaktsignals P1 bereitgestellten Schreibsignals TRW2 auf den H-Pegel aus den Statusinformationen, den Datenabkürzungsinformationen, den Adreßdaten und den Lese- oder Schreibdaten bestehende 40-Bit-Daten in den Ablaufverfolgungsspeicher 4 beschrieben.

Danach liest die Ablaufverfolgungsdatenabkürzungsschaltung 5 bei einem Gehen des Synchronsignals SYNC zur Ablaufverfolgung auf den H-Pegel die Daten aus dem Ablaufverfolgungsspeicher 4 synchron zu dem Taktsignal CLK aus und gibt die so gelesenen Ablaufverfolgungsdaten pro 4 Bit zu jeder Zeit aus dem Datensignalanschluß "DATEN" sequentiell aus. Bei dieser Gelegenheit kürzt die Ablaufverfolgungsdatenabkürzungsschaltung 5 gemäß den Datenabkürzungsinformationen ST2 die mit einer Bitfolge "0000" übereinstimmenden Bitfolgen in den Bitfolgen von 4- Bit-geteilten Lese- oder Schreibdaten ab und gibt die Ablaufverfolgungsdaten ohne die so abgekürzten Bitfolgen aus. Verschiedene Daten werden in der Reihenfolge der die Art des Ablaufverfolgungsereignisses angebenden Statusinformationen ST1, der Datenabkürzungsinformationen ST2, der Adreßdaten (ALL, ALH, AHL, AHH) und der teilweise abgekürzten Lese- oder Schreibdaten DHH aus dem Datensignalanschluß "DATEN" ausgeben. Aus diesem Grund kann der minimale erforderliche Zyklus durch eine Verwendung des vorstehenden Schaltungsaufbaus auf lediglich 6 Zyklen (7 Zyklen in dem vorstehenden Fall) verringert werden, obwohl herkömmlich 9 Taktsignalzyklen zur Ablaufverfolgung zur Ausgabe der auf das Verzweigungsereignis bezogenen Ablaufverfolgungsdaten erforderlich sind.

Als nächstes ist die Ablaufverfolgungsdatenabkürzungsschaltung zur Ausführung der Abkürzung von Lese- oder Schreibdaten nachstehend ausführlich erläutert. Da der innere Aufbau der Ablaufverfolgungsdatenabkürzungsschaltung der gleiche wie der in Fig. 8 gezeigte ist, ist die ausführliche Erläuterung da herum weggelassen, was zu beachten ist.

Fig. 12 zeigt ein Flußdiagramm, das den Abkürzungsprozeß der Ablaufverfolgungsdaten auf der Grundlage der Datenabkürzungsinformationen ST2 darstellt. Zur Ausführung der Erzeugung der Datenabkürzungsinformationen ST2 werden die 4-Bit-Datenabkürzungsinformationen ST2 ("b1, b2, b3, b4") konfigurierende Erfassungsbit b1, b2, b3 und b4 zu jeder der die 4-Bit-geteilten Lese- oder Schreibdaten (DHH, DHL, DLH, DLL) konfigurierenden Bitfolgen DHH, DHL, DLH, DLL zugewiesen und geben an, ob diese Bitfolgen DHH, DHL, DLH, DLL mit "0000", wobei es sich um eine Abkürzungszielbitfolge handelt, übereinstimmen oder nicht. D. h., falls das der obersten Bitfolge DHH zugewiesene Erfassungsbit b1 "0" ist, gibt es an, daß die Bitfolge DHH nicht mit "0000" übereinstimmt, wohingegen das Erfassungsbit b1 angibt, daß die Bitfolge DHH mit "0000" übereinstimmt, falls es "1" ist.

Da 15 Arten von die 4-Bit-geteilten Lese- oder Schreibdaten (DHH, DHL, DLH, DLL) betreffenden Datenabkürzungsformaten vorhanden sind, wird es zur Einstellung der Datenabkürzungsformate gemäß den Datenabkürzungsinformationen ST2 eine nach der anderen bestimmt, ob die Datenabkürzungsinformationen ST2 mit einer der 15 Arten von Datenabkürzungsformaten übereinstimmen oder nicht, wie es in Fig. 12 gezeigt ist. Beispielsweise wird es in einem Schritt ST1a überprüft, ob die Datenabkürzungsinformationen ST2 mit "1000" übereinstimmen, und wenn es in diesem Fall bestimmt wird, daß die Informationen ST2 übereinstimmen, dann wird es derart eingestellt, daß die obere 4-Bit-Folge DHH der Lese- oder Schreibdaten in einem Schritt ST1b abgekürzt wird, wohingegen es in einem Schritt ST2a überprüft wird, ob die Datenabkürzungsinformationen ST2 mit "0100" übereinstimmen, falls dem nicht so ist. Wenn es bestimmt wird, daß die Informationen ST2 mit "0100" übereinstimmen, dann wird es dabei derart eingestellt, daß in einem Schritt ST2b die 4- Bit-Folge DHL neben der vorstehenden oberen 4-Bit-Folge DHH der Lese- oder Schreibdaten abgekürzt wird.

Auf diese Weise wird die auf das Abkürzungsformat bezogene Bitfolgenvergleichsüberprüfung fortgesetzt, bis das passende Datenabkürzungsformat herausgefunden ist, und bei den letzten Bestimmungsschritten wird es in einem Schritt ST14a überprüft, ob die Datenabkürzungsinformationen ST2 mit "1110" übereinstimmen, und wenn es in diesem Fall bestimmt wird, daß die Datenabkürzungsinformationen ST2 übereinstimmen, dann wird es derart eingestellt, daß in einem Schritt ST14b der obere 12-Bit-Teil (DHH, DHL, DLH) der Lese- oder Schreibdaten abgekürzt wird, wohingegen es in einem Schritt ST15a überprüft wird, ob die Datenabkürzungsinformationen ST2 mit "1111" übereinstimmen, falls dem nicht so ist, und wenn es bestimmt wird, daß sie übereinstimmen, dann wird es derart eingestellt, daß in einem Schritt STlSb der gesam 17478 00070 552 001000280000000200012000285911736700040 0002010136724 00004 17359te 16-Bit-Teil (DHH, DHL, DLH, DLL) der Lese- oder Schreibdaten abgekürzt wird, wohingegen es derart eingestellt wird, daß keine Datenabkürzung mit Bezug auf die Lese- oder Schreibdaten ausgeführt wird, falls dem nicht so ist.

Wenn das Abkürzungsformat bezüglich der Lese- oder Schreibdaten in einem der Schritte ST1b bis ST15b und auch ST16 bestimmt ist, sendet die Steuerschaltung 35 danach in einem Schritt ST17 ein Leseanforderungssignal zum Auslesen der Ablaufverfolgungsdaten in dem Ablaufverfolgungsspeicher 4 zu dem Register 31.

Wenn die Ablaufverfolgungsdaten in das Register 31 ausgelesen sind, führt die Steuerschaltung 35 eine EIN-AUS- Steuerung jedes der Übertragungsgatter G1 bis G10 synchron zu dem Grundtaktsignal CLK aus, so daß die Ablaufverfolgungsdaten pro 4 Bit zu jeder Zeit in der Reihenfolge der Statusinformationen ST1, der Datenabkürzungsinformationen ST2, der Adreßdaten (ALL, ALH, AHL und AHH) und der Lese- oder Schreibdaten (DLL, DLH, DHL und DHH) ausgegeben werden. Falls die obere 4-Bit-Folge (DHH) der Lese- oder Schreibdaten abzukürzen ist, hält die Steuerschaltung 35 bei dieser Gelegenheit das Übertragungsgatter G10 in dem AUS-Zustand, und falls die zweite obere 4-Bit-Folge DHL der Lese- oder Schreibdaten abzukürzen ist, hält die Steuerschaltung 35 das Übertragungsgatter G9 in dem AUS-Zustand, und falls die dritte obere 4-Bit-Folge DLH der Lese- oder Schreibdaten abzukürzen ist, hält die Steuerschaltung 35 das Übertragungsgatter G8 in dem AUS-Zustand und falls schließlich die letzte 4-Bit-Folge DLL der Lese- oder Schreibdaten abzukürzen ist, hält die Steuerschaltung 35 das Übertragungsgatter G7 in dem AUS-Zustand. Fig. 13 zeigt ein Zeitablaufdiagramm, das ein Beispiel für Signalverläufe der jeweils in jedes der Übertragungsgatter G1 bis G10 eingegebenen Gattersignale T1 bis T10 darstellt. Dabei ist der Fall, in dem die Bitfolgen der oberen 12 Bit (DLL, DLH, DHL) der Lese- oder Schreibdaten abzukürzen sind, als Beispiel erläutert. Wie es in Fig. 13 gezeigt ist, werden zuerst die Gattersignale T1 bis T6 und T10 der Reihe nach synchron zu dem Taktsignal CLK zur Ablaufverfolgung auf den H-Pegel eingestellt, und die Übertragungsgatter G1 bis G6 und G10 werden dadurch auf EIN eingestellt, und danach werden 7-Paket-Ablaufverfolgungsdaten einschließlich der Statusinformationen ST1, der Datenabkürzungsinformationen ST2, der Adreßdaten (ALL, ALH, AHL, AHH) und Lese- oder Schreibdaten DHH ausgegeben.

Wie es vorstehend erläutert ist, ist die Ablaufverfolgungssteuerschaltung gemäß diesem dritten Ausführungsbeispiel der Erfindung derart aufgebaut, daß sie eine mit Zwischenspeicherschaltungen 84, 85, 86 und 87 zur Zwischenspeicherung von Lese- oder Schreibdaten pro jeweils 4 Bit, Komparatoren 88, 89, 90 und 91, die die durch die Zwischenspeicherschaltungen 84, 85, 86 und 87 gehaltene Bitfolge mit "0000" vergleichen, das als eine Abkürzungszielbitfolge eingestellt ist, und einer das von den Komparatoren 88, 89, 90 und 91 ausgegebene Ergebnis des Vergleichs aufnehmenden Datenabkürzungsinformationserzeugungsschaltung 82 ausgestattete CPU-Zugriffsereigniserzeugungsschaltung 2 umfaßt und auch eine Ablaufverfolgungsdatenabkürzungsschaltung 5 umfaßt, die eine Abkürzung eines gewissen Teils der Daten bezüglich der Ablaufverfolgungsdaten auf der Grundlage der Datenabkürzungsinformationen ausführt und die teilweise abgekürzten Ablaufverfolgungsdaten ausgibt, wodurch die Lese- oder Schreibdaten in den Ablaufverfolgungsdaten in die Bitfolgen von jeweils 4 Bit geteilt werden und die Bitfolgen unter jeder der so geteilten Bitfolgen abgekürzt werden können, die mit einer Abkürzungszielbitfolge "0000" übereinstimmen, so daß die Anzahl der auszugebenden Datenpakte der Ablaufverfolgungsdaten zur Beschleunigung der Ausgabeoperation der Ablaufverfolgungsdaten verringert werden kann und dadurch die Fähigkeit zur Ausgabe von Ablaufverfolgungsdaten in Echtzeit wesentlich verbessert werden kann.

Da die Ablaufverfolgungsdatenabkürzungsschaltung 5 ein Register 31, das zum Auslesen der auf das CPU- Zugriffsereignis bezogenen Ablaufverfolgungsdaten aus dem Ablaufverfolgungsspeicher 4 und Speichern der so ausgelesenen Daten darin in der Lage ist, die in einer 4- Bit-geteilten Art und Weise zwischen dem Register 31 und dem Ausgabeabschnitt 36 angeordneten Übertragungsgatter G1 bis G10 und die Steuerschaltung 35, die mit jedem der Übertragungsgatter G1 bis G10 verbunden ist und durch eine Ausgabe der Gattersignale T1 bis T10 eine EIN-AUS-Steuerung der Übertragungsgatter G1 bis G10 ausführt, umfaßt, kann es leicht ausgeführt werden, daß die auf die an einer beliebigen Position in den Ablaufverfolgungsdaten angeordneten Lese- oder Schreibdaten bezogenen Bitfolgen abgekürzt werden können, falls die Steuerschaltung 35 den Zeitverlauf zur Einstellung der entsprechend jeder der herauszufindenden Bitfolgen in die Übertragungsgatter eingegebenen Gattersignale auf die aktive Betriebsart steuert, und die von den so abgekürzten Bitfolgen verschiedenen Bitfolgen können als die Ablaufverfolgungsdaten sequentiell ausgegeben werden.

Es ist zu beachten, daß ein Schaltungsteil zur Erfassung eines auf die nachfolgenden Adreßdaten bezogenen überlappten Teils in der Ablaufverfolgungssteuerschaltung gemäß dem zweiten Ausführungsbeispiel in einer kombinierten Art und Weise mit einem Schaltungsteil zur Erfassung eines auf die Lese- oder Schreibdaten bezogenen überlappten Teils in der Ablaufverfolgungssteuerschaltung gemäß dem dritten Ausführungsbeispiel verwendet werden kann, und durch eine Anwendung eines derartigen Schaltungsaufbaus können noch mehr auf das CPU-Zugriffsereignis bezogene Ablaufverfolgungsdaten abgekürzt werden.

Obwohl die Ablaufverfolgungssteuerschaltung gemäß jeden der ersten bis dritten Ausführungsbeispiele eine Abkürzung von Ablaufverfolgungsdaten unter Verwendung der auf der Rückseite des Ablaufverfolgungsspeichers 4 angeordneten Ablaufverfolgungsdatenabkürzungsschaltung 5 ausführt, können ferner selbst dann, wenn die Abkürzung der Ablaufverfolgungsdaten ausgeführt wird, bevor die Daten in dem Ablaufverfolgungsspeicher 4 gespeichert werden, die gleichen Effekte erwartet werden.

Wie es bislang erläutert ist, umfaßt die Ablaufverfolgungssteuerschaltung gemäß der Erfindung eine Verzweigungsereigniserzeugungsschaltung mit einer Adreßabkürzungsinformationserzeugungsschaltung zur Erfassung eines überlappten Teils der Verzweigungsquellenadresse mit dem der Verzweigungszieladresse sequentiell von den Seiten des oberen Adreßbit davon und Erzeugung von Verzweigungszieladreßabkürzungsinformationen auf der Grundlage des Ergebnisses der Erfassung und eine Ablaufverfolgungsdatenabkürzungseinrichtung zur Ausführung einer Abkürzung des gleichen Teils der Ablaufverfolgungsdaten auf der Grundlage der Verzweigungszieladreßabkürzungsinformationen und Ausgabe der teilweise abgekürzten Ablaufverfolgungsdaten, wodurch die Anzahl der Datenpakete der Ablaufverfolgungsdaten zur Beschleunigung der Ausgabeoperation der Ablaufverfolgungsdaten verringert werden kann, so daß die Fähigkeit zur Ausgabe von Ablaufverfolgungsdaten in Echtzeit wesentlich verbessert werden kann.

Gemäß der Erfindung ist die Ablaufverfolgungssteuerschaltung derart aufgebaut, daß die Verzweigungsereigniserzeugungsschaltung ferner eine oder mehr als eine erste Zwischenspeichereinrichtung zur Zwischenspeicherung von Adreßdaten pro vorbestimmter Anzahl von Bit für jede, eine oder mehr als eine zweite Zwischenspeichereinrichtung zur Verzögerung der Adreßdaten gegenüber der ersten Zwischenspeichereinrichtung um vorbestimmte Grundtaktzyklen und Zwischenspeicherung pro vorbestimmter Anzahl von Bit für jede und eine oder mehr als eine Vergleichseinrichtung zum Vergleich der durch die erste Zwischenspeichereinrichtung zwischengespeicherten Daten und der durch die zweite Zwischenspeichereinrichtung zwischengespeicherten Daten pro vorbestimmter Anzahl von Bit für jede der Vergleichseinrichtungen und Ausgabe des Ergebnisses des Vergleichs zu der Adreßabkürzungsinformationserzeugungseinrichtung umfaßt.

Verursacht durch diesen Aufbau kann der überlappte Teil der Adreßdaten der Verzweigungsquellenadresse mit dem der Verzweigungszieladresse pro 4 Bit zu jeder Zeit erfaßt werden, wodurch im Vergleich zu dem Fall, in dem Adreßdaten zur Erfassung des überlappten Teils davon einfach in die obere Adreßgruppe und die untere Adreßgruppe geteilt werden, mehr Variationen für die Muster zur Erfassung des überlappten Teils der Adreßdaten bereitgestellt werden können, und die Anzahl von weglaßbaren Datenpaketen in den Ablaufverfolgungsdaten kann erhöht werden, so daß die Ausgabeoperation der Daten viel schneller ausgebildet werden kann.

Gemäß der Erfindung umfaßt die Ablaufverfolgungssteuerschaltung eine CPU- Zugriffsereigniserzeugungsschaltung mit einer Adreßabkürzungsinformationserzeugungsschaltung zur Erfassung eines Teils, in dem die vorhergehende Adresse und die nachfolgende Adresse, auf die sequentiell zuzugreifen ist, miteinander überlappen, und Erzeugung der nachfolgenden Adreßabkürzungsinformationen auf der Grundlage des Ergebnisses der Erfassung und eine Ablaufverfolgungsdatenabkürzungsschaltung zur Ausführung einer Abkürzung einiger Teile der Ablaufverfolgungsdaten auf der Grundlage der nachfolgenden Adreßabkürzungsinformationen und Ausgabe der teilweise abgekürzten Ablaufverfolgungsdaten, wodurch die Anzahl der Datenpakete der Ablaufverfolgungsdaten zur Beschleunigung der Ausgabe der Ablaufverfolgungsdaten verringert werden kann, so daß die Fähigkeit zur Ausgabe von Ablaufverfolgungsdaten in Echtzeit wesentlich verbessert werden kann.

Gemäß der Erfindung ist die Ablaufverfolgungssteuerschaltungen derart aufgebaut, daß die CPU-Zugriffsereigniserzeugungsschaltung ferner eine oder mehr als eine erste Zwischenspeichereinrichtung zur Zwischenspeicherung von Adreßdaten pro vorbestimmter Anzahl von Bit für jede, eine oder mehr als eine zweite Zwischenspeichereinrichtung zur Verzögerung der Adreßdaten gegenüber der ersten Zwischenspeichereinrichtung um vorbestimmte Grundtaktzyklen und Zwischenspeicherung pro vorbestimmter Anzahl von Bit für jede und eine oder mehr als eine Vergleichseinrichtung zum Vergleich der durch die erste Zwischenspeichereinrichtung zwischengespeicherten Daten und der durch die zweite Zwischenspeichereinrichtung zwischengespeicherten Daten pro vorbestimmter Anzahl von Bit und Ausgabe des Ergebnisses des Vergleichs zu der Adreßabkürzungsinformationserzeugungseinrichtung umfaßt.

Verursacht durch diesen Aufbau kann der überlappte Teil der Adreßdaten der vorhergehenden Adresse mit dem der nachfolgenden Adresse pro 4 Bit zu jeder Zeit erfaßt werden, wodurch im Vergleich zu dem Fall, in dem Adreßdaten zur Erfassung des überlappten Teils davon einfach in die obere Adreßgruppe und die untere Adreßgruppe geteilt werden, viel mehr Muster für die Muster zur Erfassung des überlappten Teils der Adreßdaten bereitgestellt werden können, und die Anzahl von weglaßbaren Datenpaketen in den Ablaufverfolgungsdaten kann erhöht werden, so daß die Ausgabeoperation der Daten viel schneller ausgebildet werden kann.

Gemäß der Erfindung ist die Ablaufverfolgungssteuerschaltung derart aufgebaut, daß die Ablaufverfolgungsdatenabkürzungseinrichtung ferner ein Register, das zum Lesen und Speichern von auf ein Ablaufverfolgungsereignis bezogenen Ablaufverfolgungsdaten aus der Ablaufverfolgungsdatenabkürzungseinrichtung in der Lage ist, eine Vielzahl von zwischen jeder das Register bildenden Speichereinrichtung und einem Ausgabeabschnitt der Ablaufverfolgungsdatenabkürzungseinrichtung angeordneten Umschalteinrichtungen und eine Steuereinrichtung, die mit einem Steueranschluß jeder der Vielzahl von Umschalteinrichtungen verbunden ist und eine EIN-AUS-Steuerung pro vorbestimmter Anzahl von Bit als einer Grundeinheit für die Datenabkürzung auf der Grundlage der Adreßabkürzungsinformationen ausführt, umfaßt.

Verursacht durch diese Konstruktion kann es leicht ausgeführt werden, daß die auf die an einer beliebigen Position in den Ablaufverfolgungsdaten angeordneten Adreßdaten bezogenen 4-Bit-Folgen abgekürzt werden, falls die Steuereinrichtung den Zeitverlauf zur Einstellung der entsprechend jeder der herauszufindenden 4-Bit-Folgen in die Übertragungsgatter eingegebenen Gattersignale auf die aktive Betriebsart steuert, und die von den so abgekürzten Bitfolgen verschiedenen Bitfolgen können als die Ablaufverfolgungsdaten sequentiell ausgegeben werden.

Gemäß der Erfindung umfaßt die Ablaufverfolgungssteuerschaltung eine CPU- Zugriffsereigniserzeugungsschaltung mit einer oder mehr als einer Zwischenspeichereinrichtung zur Zwischenspeicherung von Lese- oder Schreibdaten pro vorbestimmter Anzahl von Bit für jede der Zwischenspeichereinrichtungen, einer oder mehr als einer Vergleichseinrichtung zum Vergleich der durch die eine oder mehr als eine Zwischenspeichereinrichtung zwischengespeicherten Daten mit einer vorbestimmten Abkürzungszielbitfolge pro vorbestimmter Anzahl von Bit für jede und einer Datenabkürzungsinformationserzeugungseinrichtung, die das von der einen oder mehr als einen Vergleichseinrichtung ausgegebene Ergebnis des Vergleichs aufnimmt und auf die Lese- oder Schreibdaten bezogene Abkürzungsinformationen pro vorbestimmter Anzahl von Bit für jedes erzeugt, und umfaßt auch eine Ablaufverfolgungsdatenabkürzungseinrichtung, die einige Teile der Ablaufverfolgungsdaten abkürzt und die so teilweise abgekürzten Ablaufverfolgungsdaten ausgibt.

Verursacht durch diesen Aufbau werden die Lese- oder Schreibdaten in den Ablaufverfolgungsdaten in für jede aus einer beliebigen Anzahl von Bit bestehende Bitfolgen geteilt, und Bitfolgen unter jeder der so geteilten Bitfolgen, die mit einer vorbestimmten Abkürzungszielbitfolge übereinstimmen, können abgekürzt werden, so daß die Anzahl der auszugebenden Datenpakete der Ablaufverfolgungsdaten zur Beschleunigung der Ausgabeoperation der Ablaufverfolgungsdaten verringert werden kann, und die Fähigkeit zur Ausgabe von Ablaufverfolgungsdaten in Echtzeit kann dadurch wesentlich verbessert werden.

Gemäß der Erfindung ist die Ablaufverfolgungssteuerschaltung derart aufgebaut, daß die Ablaufverfolgungsdatenabkürzungseinrichtung ferner ein Register, das zum Lesen und Speichern von auf ein Ablaufverfolgungsereignis bezogenen Ablaufverfolgungsdaten aus der Ablaufverfolgungsdatenabkürzungseinrichtung in der Lage ist, eine Vielzahl von zwischen jeder der das Register bildenden Speichereinrichtungen und einem Ausgabeabschnitt der Ablaufverfolgungsdatenabkürzungseinrichtung angeordneten Umschalteinrichtungen und eine Steuereinrichtung, die mit einem Steueranschluß jeder der Vielzahl von Umschalteinrichtungen verbunden ist und eine EIN-AUS-Steuerung pro vorbestimmter Anzahl von Bit als einer Grundeinheit für die Datenabkürzung auf der Grundlage der Adreßabkürzungsinformationen ausführt, umfaßt.

Verursacht durch diesen Aufbau kann es leicht ausgeführt werden, daß die auf die an einer beliebigen Position in den Ablaufverfolgungsdaten angeordneten Lese- oder Schreibdaten bezogenen 4-Bit-Folgen abgekürzt werden, falls die Steuereinrichtung den Zeitverlauf zur Einstellung der entsprechenden jeder der herauszufindenden 4-Bit-Folgen in die Übertragungsgatter eingegebenen Gattersignale steuert, und die von den so abgekürzten Bitfolgen verschiedenen Bitfolgen können als die Ablaufverfolgungsdaten sequentiell ausgegeben werden.

Eine erfindungsgemäße Ablaufverfolgungssteuerschaltung umfaßt eine Verzweigungsereigniserzeugungsschaltung 1 mit einer Adreßabkürzungsinformationserzeugungsschaltung 8 zur Erfassung eines Teils, in dem eine Verzweigungsquellenadresse und eine Verzweigungszieladresse von der Seite des oberen Bit der Adreßdaten davon miteinander überlappen, und Erzeugung von Verzweigungszieladreßabkürzungsinformationen auf der Grundlage des Ergebnisses der Erfassung und eine Ablaufverfolgungsdatenabkürzungsschaltung 5 zur Ausführung einer Abkürzung eines Teils der Ablaufverfolgungsdaten gemäß den Verzweigungszieladreßabkürzungsinformationen und Ausgabe der teilweise abgekürzten Ablaufverfolgungsdaten, wodurch die Anzahl von Datenpaketen der Ablaufverfolgungsdaten zur Beschleunigung der Ausgabeoperation der Ablaufverfolgungsdaten verringert werden kann und die Fähigkeit zur Ausgabe von Ablaufverfolgungsdaten in Echtzeit dadurch wesentlich verbessert werden kann.

Claims (8)

1. Ablaufverfolgungsdatensteuerschaltung mit:
einer Verzweigungsereigniserzeugungsschaltung (1) zur Ausgabe von auf eine Verzweigungsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Verzweigungsanweisung,
einer CPU-Zugriffsereigniserzeugungsschaltung (2) zur Ausgabe von auf eine Datenzugriffsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Datenzugriffsanweisung,
einer Auswahleinrichtung (3), die zur Aufnahme von zumindest von der Verzweigungsereigniserzeugungsschaltung (1) ausgegebenen Ablaufverfolgungsdaten und von der CPU- Zugriffsereigniserzeugungsschaltung (2) ausgegebenen Ablaufverfolgungsdaten und Auswahl von auf eines dieser Ereignisse bezogenen Ablaufverfolgungsdaten in der Lage ist,
einer Speichereinrichtung (4) zur Speicherung der Ablaufverfolgungsdaten, und
einer Ablaufverfolgungsdatenabkürzüngseinrichtung (5), die einen Teil der Ablaufverfolgungsdaten abkürzt und die teilweise abgekürzten Ablaufverfolgungsdaten ausgibt, wobei die Verzweigungsereigniserzeugungsschaltung (1) ferner eine
Adreßabkürzungsinformationserzeugungseinrichtung (8) zur Erfassung eines überlappten Teils einer
Verzweigungsquellenadresse mit einer
Verzweigungszieladresse von den Seiten des oberen Bit davon und Erzeugung von
Verzweigungszieladreßabkürzungsinformationen umfaßt.

2. Ablaufverfolgungssteuerschaltung nach Anspruch 1, wobei die Verzweigungsereigniserzeugungsschaltung (1) ferner umfaßt:
eine oder mehr als eine erste Zwischenspeichereinrichtung (9-12) zur jeweiligen Zwischenspeicherung von Adreßdaten pro vorbestimmter Anzahl von Bit,
eine oder mehr als eine zweite Zwischenspeichereinrichtung (13-16) zur jeweiligen Verzögerung von Adreßdaten gegenüber der ersten Zwischenspeichereinrichtung (9-12) um vorbestimmte Grundtaktzyklen und jeweiligen Zwischenspeicherung der verzögerten Daten pro vorbestimmter Anzahl von Bit, und
eine oder mehr als eine Vergleichseinrichtung (17-20) zum jeweiligen Vergleich der durch die erste Zwischenspeichereinrichtung (9-12) zwischengespeicherten Daten mit den durch die zweite Zwischenspeichereinrichtung (13-16) zwischengespeicherten Daten pro vorbestimmter Anzahl von Bit und Ausgabe des Ergebnisses des Vergleichs zu der Adreßabkürzungsinformationserzeugungseinrichtung (8).

3. Ablaufverfolgungssteuerschaltung nach Anspruch 2, wobei die Ablaufverfolgungsdatenabkürzungseinrichtung (5) ferner umfaßt:
ein Register (31), das zum Auslesen und Speichern von auf eines der Ablaufverfolgungsereignisse einschließlich des Verzweigungszugriffsereignisses bezogenen Ablaufverfolgungsdaten aus der Ablaufverfolgungsdatenabkürzungseinrichtung (5) in der Lage ist,
eine Vielzahl von zwischen einer Vielzahl von das Register (31) bildenden Speichereinrichtungen und einem Ausgabeabschnitt (36) der Ablaufverfolgungsdatenabkürzungseinrichtung (5) angeordneten Umschalteinrichtungen (G1-G10), und
eine Steuereinrichtung (35), die mit einem Steueranschluß jeder der Vielzahl von Umschalteinrichtungen (G1-G10) verbunden ist und eine EIN-AUS-Steuerung pro vorbestimmter Anzahl von Bit als einer Grundeinheit für die Datenabkürzung auf der Grundlage der Adreßabkürzungsinformationen ausführt.

4. Ablaufverfolgungsdatensteuerschaltung mit:
einer Verzweigungsereigniserzeugungsschaltung (1) zur Ausgabe von auf eine Verzweigungsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Verzweigungsanweisung,
einer CPU-Zugriffsereigniserzeugungsschaltung (2) zur Ausgabe von auf eine Datenzugriffsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Datenzugriffsanweisung,
einer Auswahleinrichtung (3), die zur Aufnahme von zumindest von der Verzweigungsereigniserzeugungsschaltung (1) ausgegebenen Ablaufverfolgungsdaten und von der CPU- Zugriffsereigniserzeugungsschaltung (2) ausgegebenen Ablaufverfolgungsdaten und Auswahl von auf eines dieser Ereignisse bezogenen Ablaufverfolgungsdaten in der Lage ist,
einer Speichereinrichtung (4) zur Speicherung der Ablaufverfolgungsdaten, und
einer Ablaufverfolgungsdatenabkürzungseinrichtung (5), die einen Teil der Ablaufverfolgungsdaten abkürzt und die teilweise abgekürzten Ablaufverfolgungsdaten ausgibt,
wobei die CPU-Zugriffsereigniserzeugungsschaltung (2) ferner eine Adreßabkürzungsinformationserzeugungseinrichtung (8) zur Erfassung eines überlappten Teils einer vorhergehenden Adresse, auf die zuzugreifen ist, mit einer nachfolgenden Adresse, auf die als nächstes zuzugreifen ist, von den Seiten des oberen Adreßbit davon im Falle einer aufeinanderfolgenden Datenzugriffsoperation und Erzeugung nachfolgender Adreßabkürzungsinformationen umfaßt.

5. Ablaufverfolgungssteuerschaltung nach Anspruch 4, wobei die CPU-Zugriffsereigniserzeugungsschaltung (2) ferner umfaßt:
eine oder mehr als eine erste Zwischenspeichereinrichtung (9-12) zur jeweiligen Zwischenspeicherung von Adreßdaten pro vorbestimmter Anzahl von Bit,
eine oder mehr als eine zweite Zwischenspeichereinrichtung (13-16) zur Verzögerung von Adreßdaten gegenüber der ersten Zwischenspeichereinrichtung (9-12) um vorbestimmte Grundtaktzyklen und jeweiligen Zwischenspeicherung pro vorbestimmter Anzahl von Bit, und
eine oder mehr als eine Vergleichseinrichtung (17-20) zum jeweiligen Vergleich der durch die erste Zwischenspeichereinrichtung (9-12) zwischengespeicherten Daten mit den durch die zweite Zwischenspeichereinrichtung (13-16) zwischengespeicherten Daten pro vorbestimmter Anzahl von Bit und Ausgabe des Ergebnisses des Vergleichs zu der Adreßabkürzungsinformationserzeugungseinrichtung (8).

6. Ablaufverfolgungssteuerschaltung nach Anspruch 5, wobei die Ablaufverfolgungsdatenabkürzungseinrichtung (7) ferner umfaßt:
ein Register (31), das zum Auslesen und Speichern von auf eines der Ablaufverfolgungsereignisse einschließlich des CPU-Zugriffsereignisses bezogenen Ablaufverfolgungsdaten aus der Ablaufverfolgungsdatenabkürzungseinrichtung (7) in der Lage ist,
eine Vielzahl von zwischen einer Vielzahl von das Register (31) bildenden Speichereinrichtungen und einem Ausgabeabschnitt der Ablaufverfolgungsdatenabkürzungseinrichtung (7) angeordneten Umschalteinrichtungen (G1-G10), und
eine Steuereinrichtung (35), die mit einem Steueranschluß jeder der Vielzahl von Umschalteinrichtungen (G1-G10) verbunden ist und eine EIN-AUS-Steuerung pro vorbestimmter Anzahl von Bit als einer Grundeinheit für die Datenabkürzung auf der Grundlage der Adreßabkürzungsinformationen ausführt.

7. Ablaufverfolgungsdatensteuerschaltung mit:
einer Verzweigungsereigniserzeugungsschaltung (1) zur Ausgabe von auf eine Verzweigungsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Verzweigungsanweisung,
einer CPU-Zugriffsereigniserzeugungsschaltung (2) zur Ausgabe von auf eine Datenzugriffsanweisung bezogenen Ablaufverfolgungsdaten im Ansprechen auf eine Datenzugriffsanweisung,
einer Auswahleinrichtung (3), die zur Aufnahme von zumindest von der Verzweigungsereigniserzeugungsschaltung (1) ausgegebenen Ablaufverfolgungsdaten und von der CPU- Zugriffsereigniserzeugungsschaltung (2) ausgegebenen Ablaufverfolgungsdaten und Auswahl von auf eines dieser Ereignisse bezogenen Ablaufverfolgungsdaten in der Lage ist,
einer Speichereinrichtung (4) zur Speicherung der Ablaufverfolgungsdaten, und
einer Ablaufverfolgungsdatenabkürzungseinrichtung (5), die einen Teil der Ablaufverfolgungsdaten abkürzt und die teilweise abgekürzten Ablaufverfolgungsdaten ausgibt,
wobei die CPU-Zugriffsereigniserzeugungsschaltung (2) ferner eine oder mehr als eine Zwischenspeichereinrichtung (84-87) zur jeweiligen Zwischenspeicherung von Lese- oder Schreibdaten pro vorbestimmter Anzahl von Bit,
eine oder mehr als eine Vergleichseinrichtung (88-91) zum jeweiligen Vergleich von durch die eine oder mehr als eine Zwischenspeichereinrichtung gehaltenen Bitfolgen pro vorbestimmter Anzahl von Bit mit einer vorbestimmten Abkürzungszielbitfolge, und
eine Datenabkürzungsinformationserzeugungsschaltung (82), die das von der einen oder mehr als einen Vergleichseinrichtung (88-91) ausgegebene Ergebnis des Vergleichs aufnimmt und auf die Lese- oder Schreibdaten bezogene Abkürzungsinformationen pro vorbestimmter Anzahl von Bit von Daten erzeugt, umfaßt.

8. Ablaufverfolgungssteuerschaltung nach Anspruch 7, wobei die Ablaufverfolgungsdatenabkürzungseinrichtung (5) ferner umfaßt:
ein Register (31), das zum Lesen und Speichern von auf eines des Verzweigungsereignisses oder des CPU- Zugriffsereignisses bezogenen Ablaufverfolgungsdaten aus der Speichereinrichtung in der Lage ist,
eine Vielzahl von zwischen einer Vielzahl von das Register (31) bildenden Speichereinrichtungen und einem Ausgabeabschnitt (36) der Ablaufverfolgungsdatenabkürzungseinrichtung (5) angeordneten Umschalteinrichtungen, und
eine Steuereinrichtung (35), die mit einem Steueranschluß jeder der Vielzahl von Umschalteinrichtungen (G1-G10) verbunden ist und eine EIN-AUS-Steuerung pro einer vorbestimmten Anzahl von Bit als einer Grundeinheit für die Datenabkürzung auf der Grundlage der Adreßabkürzungsinformationen ausführt.