DE10127960A1

DE10127960A1 - Wafer-Anordnung und Verfahren zum Herstellen einer Wafer-Anordnung

Info

Publication number: DE10127960A1
Application number: DE2001127960
Authority: DE
Inventors: Walter Gumbrecht; Roland Thewes
Original assignee: Infineon Technologies AG; Siemens AG
Current assignee: Infineon Technologies AG; Siemens AG
Priority date: 2001-06-08
Filing date: 2001-06-08
Publication date: 2002-12-19
Also published as: WO2002100770A3; WO2002100770A2

Abstract

Die Erfindung betrifft eine Wafer-Anordnung mit zentral ansteuerbaren Chips. Eine erfindungsgemäße Wafer-Anordnung weist auf: einen Wafer; eine Mehrzahl von auf dem Wafer angeordneten Chips, wobei zumindest ein Teil der Chips mindestens eine elektrische Schaltung aufweist; elektrische Verbindungen zwischen mindestens zwei Chips, wobei die elektrischen Verbindungen zumindest teilweise auf dem Wafer aufgebracht sind; eine mit zumindest einem Teil der Chips gekoppelte Ansteuerungs-Einheit zum Ansteuern zumindest eines Teils der Chips. Die Wafer-Anordnung hat beispielsweise Anwendungen im Bereich der Sensorik.

Description

Die Erfindung betrifft eine Wafer-Anordnung sowie ein Ver fahren zum Herstellen einer Wafer-Anordnung.

Die kombinatorische Analyse spielt beispielsweise in der Life Science Industrie, der Lebensmittel-Technologie und der Bio technologie eine wichtige Rolle, etwa um neue Wirkstoffe zu testen. Bei der kombinatorischen Analyse werden Reagenzien mittels Pipettierautomaten in eine Anordnung von Test-Posi tionen, etwa Kavitäten, eingefüllt und nach Abwarten einer Reaktionszeit ausgelesen. Alternativ weisen kommerziell erhältliche Anordnungen von Test-Positionen etwa auf einem Glassubstrat nicht notwendigerweise Kavitäten, sondern planare Test-Positionen auf, weshalb im Weiteren allgemein die Bezeichnung Test-Positionen (oder einfach Positionen) verwendet wird. Bei der kombinatorischen Synthese werden etwa elektrische Aktoren wie etwa an einzelnen Positionen, bei spielsweise Kavitäten angebrachte Heizungen oder elektro chemische Aktoren wie Elektrolysezellen mit den Positionen, beispielsweise Kavitäten gekoppelt. Eine Kavität ist ein kleines Töpfchen, in das beispielsweise eine chemische Sub stanz pipettierbar ist.

Eine herkömmliche Titerplatte ist eine Kunststoffplatte mit typischen Abmessungen von 12 × 8 cm², die in herkömmlichen Ausführungsbeispielen mit 96 Kavitäten bis zu 1536 Kavitäten versehen ist. Das Auslesen der Kavitäten auf diesen Titer platten im Rahmen der kombinatorischen Analyse erfolgt mit tels optischer Methoden. Methoden der kombinatorischen Syn these sind in der Titerplattentechnik bisher noch nicht ein gesetzt worden.

Elektroanalytische Methoden wurden bisher kaum zur kombinato rischen Analyse eingesetzt. Ein Grund dafür ist, dass für jede Test-Position mindestens eine eigene Elektrode erforder lich ist. Dies ist mit einer komplizierten Schaltungsarchi tektur und mit einem hohen Herstellungsaufwand verbunden. Ferner sind die Signale äußerst störanfällig und machen eine aufwendige Signalvorverarbeitung erforderlich.

Ferner sind elektroanalytische Sensoren auf einzelnen Sili ziumchips aufgebracht. Damit ist die Anzahl der Positionen durch die übliche Größe eines solchen Siliziumchips von standardmäßig beispielsweise 18 × 18 mm² beschränkt. Hinzu kommt, dass ein beträchtlicher Anteil dieser teuren Fläche durch Kontaktierung und Verkapselung verloren geht. Ferner sind gewisse Minimalflächen pro Position nicht zu unter schreiten, da die elektrischen Sensorsignale eine erforder liche Mindeststärke ansonsten unterschreiten würden. Schließ lich erfordern Effekte der Fluidik einen Mindestabstand zwischen benachbarten Positionen. Üblicherweise sind etwa 2000 bis 6000 Positionen pro Siliziumchip vorgesehen. Dies ist für bestimmte Anwendungen zu wenig, so dass im Rahmen einer solchen Anwendung mehrere einzelne Siliziumchips parallel betrieben werden müssen. Dies ist unkomfortabel, teuer und aufwendig.

Zusammenfassend weisen herkömmliche elektrische Titervor richtungen, wie beispielsweise in [1] beschrieben, gravie rende Nachteile auf: sie sind teuer, für die kombinatorische Synthese ungeeignet, erfüllen die Anforderungen von Tests mit einem Bedarf an einer großen Zahl von Positionen nicht, nut zen die Fläche auf Siliziumchips ineffizient und werden mo dernen Anforderungen damit nicht gerecht.

Der Erfindung liegt das Problem zugrunde, eine Mehrzahl auf einem Wafer aufgebrachter Chips effizienter zu nutzen.

Das Problem wird durch eine Wafer-Anordnung und ein Verfahren zum Herstellen einer Wafer-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.

Eine Wafer-Anordnung weist zentral ansteuerbare Chips auf. Ferner weist die Wafer-Anordnung auf:
einen Wafer;
eine Mehrzahl von auf dem Wafer angeordneten Chips, wobei zumindest ein Teil der Chips mindestens eine elektrische Schaltung aufweist;
elektrische Verbindungen zwischen mindestens zwei Chips, wobei die elektrischen Verbindungen zumindest teilweise auf dem Wafer aufgebracht sind;
eine mit zumindest einem Teil der Chips gekoppelte Ansteuerungs-Einheit zum Ansteuern zumindest eines Teils der Chips.

Durch Verwenden zumindest eines Teil einer von auf einem ungesägten Wafer angebrachten Mehrzahl von Chips kann die elektrische Adressierung einzelner Positionen auf jedem der Chips durch eine einzige zentrale Ansteuerungs-Einheit er folgen. Dadurch kann annähernd die gesamte Fläche des teuren Silizium-Chips als aktive Fläche für die jeweilige Anwendung genutzt werden, beispielsweise für eine elektrochemische Transducer-Anordnung, da durch Reduzierung der Anzahl von Ansteuerungs-Schaltkreisen und der Anzahl der elektrischen Kontaktflächen der Chips bzw. der gesamten Waferanordnung der dafür gemäß dem Stand der Technik erforderliche Flächenbedarf eingespart werden kann. Dies vermindert die Kosten und den Platzverlust. Durch die erfindungsgemäß vorgenommene elek trische Vernetzung, das heißt elektrische Kopplung, einzelner Chips kann die Wafer-Anordnung als kompakte Einheit behandelt werden. Dies ist wesentlich komfortabler als das gemäß dem Stand der Technik erforderliche parallele Betreiben mehrerer isolierter Chips.

Selbstverständlich kann erfindungsgemäß auch nur ein Teil stück eines Wafers verwendet werden, wobei in diesem Falle eine Mehrzahl von Chips nur auf diesem Teilstück des Wafers angeordnet ist.

Auch kann die Wafer-Anordnung so ausgestaltet sein, dass mittels der Ansteuerungs-Einheit entweder alle der Chips angesteuert werden oder alternativ nur ein Teil der Chips angesteuert wird. Dadurch kann ein Benutzer also wahlweise auch nur einen Teil der durch die Wafer-Anordnung vernetzten Chips benutzen.

Mindestens zwei Chips sind miteinander über elektrische Ver bindungen gekoppelt. Eine solche Chip-übergreifende Kopplung wird beispielsweise durch das im Weiteren beschriebene Ver fahren realisiert. Eine Mehrzahl von Chips wird auf einem Wafer ausgebildet. Elektrische Verbindungen zum elektrischen Koppeln von mindestens zwei Chips werden auf dem Wafer aus gebildet.

Bei dem Herstellungsverfahren kann insbesondere eine Mehrzahl von Chips auf einen Wafer aufgebracht werden. Elektrische Verbindungen zwischen Chips können dann durch Aufbringen einer oder mehrerer Wafer-bezogenen Ebenen und durch Auf bringen einer oder mehrerer chip-bezogenen Ebenen auf die mit Chips versehene Wafer-Anordnung ausgebildet werden. Mit ande ren Worten werden zwei Maskensätze, ein Wafer-bezogener Mas kensatz und ein Chipbezogener Maskensatz verwendet, um die angestrebten Strukturierungen der Chip-Ebenen einerseits sowie der Wafer-Ebenen andererseits zu realisieren. Der Begriff Maske ist im halbleitertechnologisch üblichen Sinne zu verstehen: mittels einer Maske wird eine üblicherweise zweidimensionale geometrische Struktur definiert, die bei spielsweise unter Verwenden eines Lithographieverfahrens mittels Beschichtung mit Photolack, Belichtung und Ätzen auf der Oberflache des Wafers oder eines Chips auf dem Wafer abgebildet wird. Mit Hilfe einer oder mehrerer chip-bezogener Ebenen werden mindestens ein Randbereich eines Chips mit elektrisch leitenden Kontaktflächen versehen. Mit Hilfe einer oder mehrerer wafer-bezogenen Ebenen werden zwischen mindes tens zwei Chips auf dem Wafer elektrisch leitende Kontakt flächen aufgebracht, welche mit chip-bezogenen Kontaktflächen gekoppelt werden, um so eine durchgehende leitende Verbindung zwischen mindestens zwei Chips herzustellen. Die elektrisch leitenden Kontaktflächen sind aus einem beliebigen elektrisch leitenden Material hergestellt, vorzugsweise ein Metall oder Poly-Silizium, möglich sind aber auch dotierte Halbleiter. Technologisch bedingt ist die räumliche Auflösung, das heißt die kleinsten erreichbaren Dimensionen, der wafer-bezogenen Ebene typischerweise zwischen einer und zwei Größenordnungen gröber als die der chip-bezogenen Ebene, und ermöglicht die Realisierung von sich überkreuzenden Leitungen, was für den Entwurf der Wafer-Architektur von Vorteil sein kann.

Die auf einer erfindungsgemäßen Wafer-Anordnung befindlichen elektrischen Verbindungen können, müssen jedoch nicht, in einer einzigen Ebene ausgebildet sein. Das Ausbilden in einer Ebene hat den Vorteil einer besonders einfachen Herstellung. Dagegen kann das Ausbilden von elektrischen Verbindungen auf verschiedenen Ebenen die Dichte von Verbindungsleitungen her aufsetzen oder ermöglicht breitere Leitungen, wodurch beson ders niederohmige Zuführungen erreichbar sind.

So können alternativ in einer oder in mehreren Ebenen ausge bildet sein: Brückenstrukturen zwischen den Chips einerseits und Anschlüsse, die den Wafer mit seiner Umgebung verbinden andererseits oder Brücken zwischen ersten Chips einerseits und Brücken zwischen zweiten Chips andererseits; oder chip- übergreifende Verbindungen in einer ersten Richtung einer seits und chip-übergreifende Verbindungen in einer zweiten Richtung andererseits.

Die auf der Wafer-Anordnung aufgebrachten Chips können zu einer Matrix angeordnet sein, und die gemeinsame Ansteuerungs-Einheit ist mit mindestens einem Chip gekoppelt, der vorzugsweise in einem Randbereich des Wafers angeordnet ist. So kann die Kontaktierung zwischen Ansteuerungs-Einheit und der Mehrzahl der Chips beispielsweise über mindestens einen Chip in einem Randbereich der im Wesentlichen zu einer Matrix angeordneten Chips ausgebildet sein. Beispielsweise können die Ansteuerungs-Einheit und die Chips über Wafer-Kontaktie rungspads in einem Randbereich des Wafers gekoppelt sein. Dazu werden die Kontaktierungsflächen aller, einiger oder auch nur eines Chips in einem Randbereich der Mehrzahl von Chips mittels Verbindungen, die in der wafer-bezogenen Ebene definiert sind, mit Wafer-Kontaktierungspads am Rande des Wafers, die ebenfalls über die wafer-bezogene Ebene definiert sind, gekoppelt. Die Ausgestaltung, die Kopplung durch einen oder mehrere Chips in einem Randbereich der Anordnung von Chips zu realisieren, hat den Vorteil einer flexiblen Archi tektur, und kann den Platzbedarf für die Zuleitungen ver ringern. Auch können alternativ die Ansteuerungs-Einheit und die Chips über an einem Chip angebrachte Kontaktierungspads gekoppelt sein, wobei der mit den Kontaktierungspads versehene Chip vorzugsweise in einem Randbereich des Wafers angeordnet ist. Das heißt, dass in diesem Fall der gesamte Wafer über die Chip-Kontaktierungsflächen eines Chips, der an einem Rand bereich der Chip-Matrix angeordnet ist, angeschlossen ist.

Bei der Wafer-Anordnung kann jeder Chip mindestens eine, üblicherweise eine Mehrzahl von Positionen aufweisen, wobei benachbarte Positionen jeweils über elektrisch leitende Verbindungsmittel gekoppelt sind. Die Positionen in einem jeweiligen Chip können zu einer Matrix mit Zeilen und Spalten angeordnet sein, wobei benachbarte Positionen jeweils über elektrische Verbindungen mittels einer Ansteuerschaltung gekoppelt sind. Jeder Chip ist ferner mit der Ansteuerungs schaltung zum Ansteuern einer beliebigen Position auf dem Chip versehen.

Die Ansteuerungsschaltung kann aufweisen ein erstes Schiebe register zum Adressieren einer Zeile von Positionen, und ein zweites Schieberegister zum Adressieren einer Spalte von Positionen, so dass mittels der beiden Schieberegister genau eine Position einer Zeile und Spalte ausgewählt werden kann.

Die elektrische Architektur auf Chip-Ebene beschreibt somit mindestens eine elektrische Schaltung, mit der zumindest ein Teil der Chips der Wafer-Anordnung versehen ist. Leitungen für die Spannungsversorgung eines Chips sind mit entsprechen den Leitungen aller Nachbarchips verbunden, wobei die Span nungsversorgung vorzugsweise zentral von der gemeinsamen Ansteuerungs-Einheit bereitgestellt ist. Über diese Leitungen sind alle Chips mit der gemeinsamen Ansteuerungs-Einheit gekoppelt. Jeder Chip weist ferner einen Sensorbereich auf, auf dem eine Mehrzahl von Sensoren angeordnet sind. Bei diesen Sensoren kann es sich grundsätzlich um beliebige Sensoren oder auch Aktoren handeln, beispielsweise um Vor richtungen zum lokalen Heizen eines durch einen Sensor aus gebildeten Bereiches oder einen Sensor zum Messen eines beliebigen physikalisch-chemischen Parameters. Insbesondere kann der Sensorbereich als eine im Wesentlichen zu einer Matrix angeordnete Mehrzahl von Positionen realisiert sein.

Die Auswahl einer Position innerhalb dieser Matrizen, das heißt das Ansteuern beispielsweise einer der Positionen, kann über zwei sogenannte Pointer-Schaltungen erfolgen, die eine Zeile bzw. eine Spalte des Sensorfeldes, das heißt einen bestimmten Sensor, etwa eine Position, auswählen bzw. an steuern.

Pointer-Schaltungen sind Schieberegister, die an maximal einem Ausgang einen Wert logisch "1", das heißt "Auswahl" der zugehörigen Position, und an allen anderen Ausgängen einen Wert logisch "0", das heißt "Nicht-Auswahl" der zugehörigen Position, anliegen haben. Solche Schieberegister sind in einem Ausführungsbeispiel der Erfindung als Anordnung hintereinander geschalteter Master-Slave-Flip-Flops ausgestaltet. Jeder dieser Master-Slave-Flip-Flops weist einen Takteingang, einen Rücksetzeingang, einen Dateneingang und einen Daten ausgang auf. Die Master-Slave-Flip-Flops eines Schieberegis ters sind miteinander und mit der Ansteuerungs-Einheit ge koppelt und können von der gemeinsamen Ansteuerungs-Einheit angesteuert werden. Diese Master-Slave-Flip-Flops werden zu Beginn des Wafer-Betriebs durch ein entsprechendes Signal, das an die parallelgeschalteten Rücksetzeingänge jedes Master-Slave-Flip-Flops angelegt wird, zurückgesetzt, das heißt, an den Ausgängen aller Master-Slave-Flip-Flops liegt dann ein Wert logisch "0" an. Nun wird an das erste Master- Slave-Flip-Flop ein Wert logisch "1" angelegt und damit die entsprechende Reihe der zu einer Matrix angeordneten Sensor felder ausgewählt. Durch jeden Schaltvorgang wird eine andere, zur zuvor angesteuerten Reihe benachbarte Reihe (das heißt Zeile bzw. Spalte) der Sensormatrix ausgewählt, so dass sequentiell alle Reihen angesteuert werden. Indem gleich zeitig zwei Pointer-Schaltungen in zueinander senkrechten Reihen des Sensorfeldes betrieben werden, wird durch eines der Schieberegister eine Zeile des Matrixfeldes und durch das andere Schieberegister eine Spalte des Sensorfeldes ange steuert und damit genau ein Sensor in der Sensormatrix.

Eine Realisierung dieses Ausführungsbeispiels, welche einen sehr einfachen Aufbau und damit einen geringen Aufwand mit sich bringt, besteht darin, die Pointer-Schaltungen in beiden Richtungen wie oben beschrieben anzubringen. Das heißt, dass in beiden Pointer-Schaltungen der Wert logisch "1" am Daten eingang unidirektional, also von einem Anfangs-Master-Slave- Flip-Flop an einem Ende des Schieberegisters bis hin zu einem End-Master-Slave-Flip-Flop an dem anderen Ende des Schiebe registers geschoben wird. In diesem einfachen Ausführungs beispiel kann also die Richtung, entlang derer der Wert logisch "1" zum Auswählen einer Zeile bzw. Spalte sequentiell verschoben wird, nicht ausgewählt oder verändert werden, vielmehr ist diese Richtung festgelegt. Dieses Ausführungs beispiel hat den Vorteil eines geringen Aufwandes.

Ein anderes Ausführungsbeispiel hat gegenüber dem soeben beschriebenen Ausführungsbeispiel den Vorteil, dass nicht ein Teil der beispielsweise an einem Randbereich der Wafer- Anordnung angelegten externen Steuersignale mit Hilfe von Leitungen, die über die wafer-bezogene Ebene definiert sind, an einem anderen Randbereich des Wafers angebracht sein müssen. In dieser alternativen Ausgestaltung der Erfindung wird in einer ersten Richtung, beispielsweise in einer ver tikalen Richtung, das Schieberegister wie oben beschrieben betrieben. Das heißt, dass etwa die Auswahl einer Zeile des Sensorfeldes durch sukzessives Schieben des Wertes logisch "1" in einer unidirektionalen, festgelegten Richtung erfolgt. In einer zu dieser ersten Richtung senkrechten zweiten Rich tung ist ein für das Schieben entlang der zweiten Richtung vorgesehenes Schieberegister derart eingerichtet, dass die Schieberichtung des Wertes logisch "1" entlang der zweiten Richtung durch ein externes Steuersignal eingestellt werden kann, das heißt die ausgewählte Reihe, beispielsweise die ausgewählte Spalte, kann wahlweise ausgehend von einer An fangs-Reihe entweder in die eine Richtung oder in die dazu entgegengesetzte Richtung geschoben werden. Dies wird mittels einer Logikschaltung realisiert, die mit dem Schieberegister gekoppelt ist. Wird an diese Logikschaltung durch ein äußeres Steuersignal beispielsweise ein Wert logisch "1" angelegt, so erfolgt der Datenfluss, das heißt das sequentielle Ansteuern der Spalten, entlang einer ersten Richtung. Wird an diese Logikschaltung durch ein äußeres Steuersignal dagegen ein Wert logisch "0" angelegt, so erfolgt der Datenfluss, das heißt das sequentielle Ansteuern der Spalten, beispielsweise in der dazu entgegengesetzten Richtung. Im Rahmen dieser Schaltungsarchitektur kann die sukzessive Auswahl einer Spalte also ausgehend von einer Spalte im mittleren Abschnitt der Sensormatrix erfolgen, und von dort aus können dann etwa zunächst die von der Spalte im mittleren Abschnitt der Sensormatrix aus gesehen links angebrachten Spalten sequentiell angesteuert werden und anschließend die von der Spalte im mittleren Abschnitt der Sensormatrix rechts angebrachten Spalten sequentiell angesteuert werden. Dadurch ist das ansonsten bestehende Erfordernis, einen Teil der beispiels weise in einem Randbereich des Wafers angelegten externen Steuersignale mit Hilfe von Leitungen, die über die wafer- bezogene Ebene definiert sind, in einen anderen Randbereich des Wafers legen zu müssen, obsolet. Dadurch kann Platz eingespart werden. Gemäß dieser Wafer-Anordnung ist also mindestens ein Schieberegister derart eingerichtet, dass es die Zeilen oder Spalten nacheinander in zueinander entgegen gesetzte Richtungen adressieren kann.

In der Wafer-Anordnung kann zumindest ein Teil der Chips einen Analog-Digital-Wandler zum Umwandeln eines von dem jeweiligen Chip erzeugten Analogsignals in ein Digitalsignal aufweisen. Dadurch werden On-Chip Sensorsignale in Digital signale umgewandelt. Durch diese Schaltungsarchitektur wird vermieden, dass ein störanfälliges Analogsignal über einen größeren Bereich der Anordnung transportiert werden muss und durch Effekte wie Rauschen etc. gestört bzw. verzerrt wird. Indem noch auf dem Chip das Analogsignal in ein Digitalsignal umgewandelt wird, werden die Störanfälligkeit der Wafer- Anordnung reduziert, Effekte wie Rauschen oder Übersprechen vermindert und die Messgenauigkeit verbessert. Die ermöglicht den robusten Einsatz der Wafer-Anordnung und ist daher vor teilhaft. Ferner können die Ausgänge des Analog-Digital- Wandlers bei Bedarf zu- oder abgeschaltet werden, je nachdem, ob eine Position auf dem Chip ausgewählt ist oder nicht.

Bezüglich der genauen Positionierung der Kontakte der exter nen Ausrüstung auf dem Wafer, das heißt der Kupplung und Kopplung der gemeinsamen Ansteuerungs-Einheit mit den Chips auf dem Wafer, sind verschiedene Alternativen möglich.

Gemäß einem Ausführungsbeispiel der Wafer-Anordnung sind Führungsschlitze in den Wafer eingebracht, und die Ansteue rungs-Einheit ist mit Führungsstiften versehen. Indem die Führungsschlitze und die Führungsstifte derart eingerichtet sind, dass sie miteinander in Eingriff gebracht werden können, kann die gemeinsame Ansteuerungs-Einheit mit den Chips gekuppelt und gekoppelt werden.

Gemäß einem anderen Ausführungsbeispiel der Wafer-Anordnung wird die Fase (auch "Flat" genannt) an dem Wafer ausgenutzt, um die gemeinsame Ansteuerungs-Einheit mit den Chips zu kuppeln und zu koppeln. Bei einem beispielsweise im Wesent lichen kreisförmig ausgebildeten Wafer kann in einem Rand bereich ein Abschnitt des Wafers abgeschnitten sein. Die resultierende geometrische Form in diesem Abschnitt des Wafers, die von der Kreisform abweicht, wird als Fase be zeichnet. Die Ansteuerungs-Einheit ist in dem beschriebenen anderen Ausführungsbeispiel der erfindungsgemäßen Wafer- Anordnung geometrisch so ausgestaltet, dass die Ansteuerungs- Einheit mit der Fase in Eingriff gebracht werden kann. Da durch können die gemeinsame Ansteuerungs-Einheit mit den Chips gekuppelt und gekoppelt werden.

Die Wafer-Anordnung kann insbesondere in der kombinatorischen Analyse bzw. Synthese zum Testen beliebiger Substanzen, ins besondere für Hochdurchsatz-Anforderungen (High-Throughput Screening) mit einem hohen Bedarf von Positionen eingesetzt werden. Diesbezüglich sind insbesondere zwei Einsatzgebiete vorteilhaft. Die Chips können mit Sensorfeldern versehen sein, die eine Mehrzahl von Positionen aufweisen. Jede Posi tion kann mit Sensoren und/oder Aktoren versehen sein. Hin sichtlich der Sensor-Anwendung können mittels der Wafer- Anordnung elektrochemische Signale aus den Positionen zentral ausgelesen werden. Hinsichtlich der Aktor-Anwendung können mittels der Wafer-Anordnung Signale an die Positionen zentral angelegt werden. Hierfür sind insbesondere elektrische Akto ren (z. B. lokale Heizungen) und/oder elektrochemische Aktoren (z. B. Elektrolyse-Zellen) vorteilhaft, die auf dem Wafer aufgebracht sind.

Ausführungsbeispiele der Erfindung sind in den Figuren dar gestellt und werden im Weiteren näher erläutert.

Es zeigen:

Fig. 1A eine Ansicht einer Wafer-Anordnung gemäß eines Aus führungsbeispiels der Erfindung,

Fig. 1B eine Draufsicht eines Chips aus der in Fig. 1A ge zeigten Wafer-Anordnung,

Fig. 1C einen Querschnitt eines Chips aus der in Fig. 1A gezeigten Wafer-Anordnung,

Fig. 2A eine Ansicht einer Wafer-Anordnung, die gemäß einem Herstellungsverfahren der Erfindung hergestellt ist,

Fig. 2B eine Draufsicht eines Chips aus der in Fig. 2A ge zeigten Wafer-Anordnung,

Fig. 3 ein erstes Ausführungsbeispiel der Kopplung von Ansteuerungs-Einheit und Chips mittels Wafer-Kontak tierungspad,

Fig. 4 ein zweites Ausführungsbeispiel der Kopplung von Ansteuerungs-Einheit und Chips mittels Wafer-Kontak tierungspad,

Fig. 5A und 5B Ansichten eines dritten Ausführungsbei spiels der Kopplung von Ansteuerungs-Einheit und Chips mittels an einem Chip angebrachten Kontaktie rungspads,

Fig. 6 eine Ansteuerungsschaltung eines Chips gemäß einem ersten Ausführungsbeispiel der Erfindung,

Fig. 7 eine andere Ansicht der Ansteuerungsschaltung eines Chips, gemäß dem ersten Ausführungsbeispiel der Erfindung,

Fig. 8 eine Ansteuerungsschaltung eines Chips gemäß einem zweiten Ausführungsbeispiel der Erfindung,

Fig. 9 eine Ansteuerungsschaltung eines Chips gemäß einem dritten Ausführungsbeispiel der Erfindung,

Fig. 10A und 10B eine schematische Ansicht zweier Ausfüh rungsbeispiele der Ausgänge des Analog-Digital-Wand lers aus Fig. 9,

Fig. 11 ein Ausführungsbeispiel der Kopplung von Ansteue rungs-Einheit und Chips.

Fig. 1A zeigt eine Wafer-Anordnung 100 mit zentral ansteuer baren Chips 101. Die Wafer-Anordnung 100 weist auf: einen Wafer 100; eine Mehrzahl von auf dem Wafer 100 angeordneten Chips 101, wobei zumindest ein Teil der Chips 101 mindestens eine elektrische Schaltung 600 aufweist elektrische Verbin dungen 108 zwischen mindestens zwei Chips 101, wobei die elektrischen Verbindungen 108 zumindest teilweise auf dem Wafer 100 aufgebracht sind; eine mit zumindest einem Teil der Chips 101 gekoppelte Ansteuerungs-Einheit 102 zum Ansteuern zumindest eines Teils der Chips 101.

Die Wafer-Anordnung 100 ist derart ausgestaltet, dass mittels der Ansteuerungs-Einheit 102 alle Chips 101 auf dem Wafer 100 oder auch nur ein Teil der Chips 101 ansteuerbar sind. Da durch kann ein Benutzer also wahlweise alle oder nur einen Teil der Chips 101 benutzen. Dies erhöht die Flexibilität der Anwendung.

Der ungesägte Wafer 100 ist mit einer Mehrzahl von Chips 101 versehen. Die Chips 101 sind durch eine einzige zentrale Ansteuerungs-Einheit 102 ansteuerbar. Diese zentrale elek trische Adressierung erfolgt zentral von einem Randbereich des Wafers 100 aus (siehe Fig. 1). Dadurch kann annähernd die gesamte Fläche des Chips 101 auf dem Wafer 100 für die be absichtigte Anwendung verwendet werden.

Gemäß dem in Fig. 1A dargestellten Ausführungsbeispiel ist jeder Chip 101 mit einer Vielzahl von Positionen 103 ver sehen, so dass in diesem Ausführungsbeispiel die Wafer- Anordnung 100 als elektrochemische Transducer-Anordnung ausgestaltet ist. Die Wafer-Anordnung 100 ist eine kompakte Einheit, was im Vergleich zu einer Mehrzahl parallel be triebener Chips 101 bedienerfreundlicher ist.

In Fig. 1B und Fig. 1C ist in einer Draufsicht und in einer Querschnittsansicht der Aufbau eines Chips 101 gemäß eines Ausführungsbeispiels der Wafer-Anordnung 100 schematisch gezeigt. Der Chip 101 ist mit einer Mehrzahl von zu einer Matrix angeordneten Positionen 103 versehen. Zusätzlich können auf dem Chip 101 optional Kavitäten beispielsweise derart ausgebildet werden, indem auf der Oberfläche des Chips 101 eine Polymerschicht abgesetzt wird und diese anschließend photostrukturiert wird. Durch die Polymer-Ebene, das heißt durch diejenigen Bereiche auf dem Chip 101, auf denen nach dem Photostrukturieren eine Polymerschicht bestehen bleibt, werden Kavitäten-Wände 106 ausgebildet. Auch kann alternativ Anodik-Bonding mit gelochten Glas-Wafern benutzt werden, um die Kavitäten-Wände 106 auf dem Chip 101 anzubringen. Anhand der Querschnittsansicht von Fig. 1C erkennt man, dass die Chips 101 in ihrem Inneren Chip-Schaltungen 104 und aktive Sensor- und/oder Aktor-Bereiche 105, zum Beispiel aber nicht notwendigerweise Elektroden, aufweisen, wobei letztere mit den Positionen 103 gekoppelt sind. Insbesondere kann, falls jeder der Sensor-Bereiche 103 als Elektrode ausgeführt ist, die Elektrode optional mit einer zusätzlichen funktionalen Schicht z. B. als Immobilisierungsschicht ummantelt sein, um eine Schädigung der Elektrode (z. B. durch Diffusion etc.) zu verhindern. In Fig. 1 nicht gezeigt ist die ebenfalls auf dem Chip befindliche Ansteuerungsschaltung 600, die weiter unten beschrieben wird, und die elektrischen Verbindungen zwischen benachbarten Positionen 103.

Mindestens zwei Chips 101 sind miteinander über elektrische Verbindungen 108 gekoppelt (Fig. 1B, Fig. 2B). Eine solche chip-übergreifende Kopplung wird beispielsweise durch ein Herstellungsverfahren realisiert, das unter Bezugnahme auf Fig. 2 und Fig. 3 im Folgenden beschrieben wird.

Gemäß diesem Herstellungsverfahren wird eine Mehrzahl von Chips 101 wird auf einen Wafer 100 aufgebracht. Zwischen benachbarten und miteinander elektrisch zu koppelnden Chips 101 werden elektrische Verbindungen 108 mittels einer wafer- bezogenen Maskentechnik und mittels einer chip-bezogenen Maskentechnik ausgebildet. Mit anderen Worten werden minde stens zwei Masken verwendet, um die angestrebten Struktu rierungen der Chip-Ebene einerseits sowie der Wafer-Ebene andererseits zu realisieren. Der Begriff Maske ist im halb leitertechnologisch üblichen Sinne zu verstehen: mittels einer Maske wird eine Struktur definiert, die beispielsweise im Rahmen eines Lithographieverfahrens mittels Beschichtung mit Photolack, Belichtung und Ätzen auf der Oberflache des Wafers oder eines Chips auf dem Wafer abgebildet wird. Indem mindestens ein Randbereich eines Chips 101 mit elektrisch leitenden chip-bezogenen Kontaktflächen versehen wird, wird mindestens eine chip-bezogene Ebene (200) ausgebildet, die durch mindestens eine chip-bezogene Maske definiert ist. Die mindestens eine wafer-bezogene Ebene wird dadurch ausgebil det, dass an den Zwischenräumen zwischen Chips 101 auf dem Wafer 100 elektrisch leitende Verbindungen aufgebracht werden, welche mit benachbarten chip-bezogenen Kontaktflächen gekoppelt werden, um so eine durchgehende leitende Verbindung 108 zwischen benachbarten Chips 101 herzustellen. Die mindes tens eine Wafer-bezogene Ebene (201) ist durch die mindestens eine Wafer-bezogene Maske 201 definiert.

Wie anhand des in Fig. 2 veranschaulichten Ausführungsbei spiels der Erfindung gezeigt, werden jeweils zwei benachbarte Chips 101 mittels einer Mehrzahl zueinander vorzugsweise parallel verlaufender elektrischer Verbindungen 108 gekop pelt. Die elektrisch leitenden Kontaktflächen werden aus einem elektrisch leitenden Material hergestellt, beispiels weise aus einem Metall, aus Poly-Silizium oder aus dotiertem Halbleitermaterial. Bezüglich des beschriebenen Herstellungs verfahrens ist zu beachten, dass die kleinsten realisierbaren Dimensionen der wafer-bezogenen Ebene 201 wesentlich größer sind als jene der chip-bezogenen Ebene 200. Das Größenver hältnis der kleinsten realisierbaren Dimensionen der wafer- bezogenen Ebene 201 bzw. der chip-bezogenen Ebene 200 liegt etwa zwischen zehn und einigen zehn. Folglich sind die Dimensionen der Kontaktflächen der chip-bezogenen Ebene 200 entsprechend der Auflösung und der Toleranzen der mit Hilfe der wafer-bezogenen Ebene 201 definierten Strukturen zu wählen.

Auf die Wafer-Anordnung 100 aufgebrachte elektrische Ver bindungen zwischen verschiedenen Chips 101 (elektrische Verbindungen 108), aber auch zwischen Chips 101 und der Umgebung (etwa elektrische Verbindungen zwischen Chips 101 und der Ansteuerungs-Einheit 102) können entweder in einer einzigen Ebene oder alternativ in mehreren verschiedenen Ebenen ausgebildet sein. Es ist nicht unbedingt erforderlich, in den Ebenen, die für die Brückenstrukturen (200, 201) zwischen den Chips 101 verwendet wird, auch die Anschlüsse zu realisieren, mittels derer der Wafer 100 mit der Umwelt, ins besondere mit der Ansteuerungs-Einheit 102, gekoppelt ist. Gemäß dem in Fig. 3 gezeigten Ausführungsbeispiel sind jedoch alle leitenden Bereiche der elektrischen Verbindungen 108 (diese entsprechen den Oberflächenbereichen auf dem Wafer, die durch die chip-bezogene Ebene 200 und durch die wafer-bezogene Ebene 201 definiert sind) und der Wafer-Kon taktierungs-Pads 109 in einer Ebene ausgebildet. In einem dazu alternativen Ausführungsbeispiel (nicht gezeigt in der Zeichnung) kann vorgesehen sein, Brücken zwischen den Chips 101 nicht alle in derselben Ebene zu realisieren, sondern verschiedene Brücken in mehreren voneinander elektrisch isolierten Ebenen zu realisieren. In einem anderen alterna tiven Ausführungsbeispiel (nicht gezeigt in der Zeichnung) ist es vorgesehen, für die Chip-übergreifenden Verbindungen in einer ersten Richtung und in einer dazu senkrechten zwei ten Richtung, unterschiedliche, voneinander elektrisch iso lierte Ebenen zu verwenden. Im letzteren Falle können die durch die wafer-bezogenen Ebene 201 - in dieser Variante sind mindestens zwei wafer-bezogene Ebenen 201 nötig - definierten Leitungen auch ohne Unterbrechung oberhalb der Chips 101 ge legt werden.

In den Fig. 3, Fig. 4, Fig. 5 sind verschiedene Ausführungsbei spiele für eine Kontaktierung zwischen den Chips 101, genauer zwischen den durch die chip-bezogene Ebene 200 und die wafer- bezogene Ebene 201 definierten elektrischen Verbindungen 108, und der Ansteuerungs-Einheit 102 gezeigt.

Gemäß einem ersten Ausführungsbeispiel einer Kontaktierung (Fig. 3) zwischen Ansteuerungs-Einheit 102 und der Mehrzahl der Chips 101 ist die Kontaktierung über einen einzigen Chip 101 in einem Randbereich der zu einer Matrix angeordneten Chips 101 realisiert. Dazu ist mindestens eine Kontaktie rungsfläche 300 des betreffenden Chips 101 mittels Verbin dungen, die durch die wafer-bezogene Ebene 201 definiert sind, mit Wafer-Kontaktierungspads 109 in einem Randbereich des Wafers 100, die ebenfalls durch die wafer-bezogene Ebene 201 definiert sind, gekoppelt.

Gemäß einem zweiten Ausführungsbeispiel der Kontaktierung (Fig. 4) zwischen Ansteuerungs-Einheit 102 und der Mehrzahl der Chips 101 ist diese über eine Mehrzahl von Chips 101 in einem Randbereich der jeweiligen Chips 101 realisiert. Dazu ist mindestens eine Kontaktierungsfläche 300 dieser Mehrzahl von Chips 101 mittels Verbindungen, die durch die wafer-be zogene Ebene 201 definiert sind, mit Wafer-Kontaktierungspads 109 am Rande des Wafers 100, die ebenfalls durch die wafer- bezogenen Ebene 201 definiert sind, gekoppelt. Mit dieser in Fig. 4 dargestellten Architektur kann erforderlichenfalls Platz eingespart werden, der in dem in Fig. 3 gezeigten Aus führungsbeispiel für die Leitungsteilstücke zwischen Chip- Kontaktierungsflächen 300 und Wafer-Kontaktierungspads 109 verwendet werden muss.

Gemäß einem dritten Ausführungsbeispiel der Kontaktierung (Fig. 5) zwischen Ansteuerungs-Einheit 102 und den Chips 101 ist diese ähnlich wie in dem in Fig. 3 gezeigten Ausführungs beispiel über einen einzigen Chip 101 in einem Randbereich der Wafer-Anordnung 100 realisiert. Gemäß dem in Fig. 5 gezeigten Ausführungsbeispiel erfolgt die Kopplung zwischen Ansteuerungs-Einheit 102 und diesem Chip 101 über Chip-Kon taktierungspads 500 in einem Randbereich des Wafers 100. Das heißt, der gesamte Wafer 100 wird über die Chip-Kontaktie rungsflächen 300 eines Chips 101 angeschlossen. Wie in Fig. 5 gezeigt ist, können Kontakte des Kontaktierungspads 500 bei spielsweise als Nadeln oder Federn ausgeführt sein. Mittels dieser Kontakte sind die Kontaktierungspads 500 mit der An steuerungs-Einheit 102 gekoppelt.

Wie in Fig. 6 und Fig. 7 dargestellt, weist jeder Chip 101 der Wafer-Anordnung 100 einen Sensorbereich 601 mit einer Mehr zahl von Sensoren 701 auf, wobei einander benachbarte Senso ren 701 jeweils mittels elektrischer Verbindungen 700 mit einander gekoppelt sind. Die Sensoren 701, beispielsweise Positionen 103, können zu einer Matrix mit Zeilen und Spalten angeordnet sein, wobei benachbarte Sensoren 701, beispielsweise Positionen 103, jeweils über elektrische Verbindungen 700 mittels einer Ansteuerschaltung ansteuerbar sind. Jeder Chip 101 ist ferner mit der Ansteuerungsschaltung 600 zum Ansteuern eines beliebigen Sensors 701, beispielsweise einer Position 103, auf dem Chip 101 versehen.

In Fig. 6 ist der Aufbau eines Chips 101, insbesondere der Aufbau der Ansteuerungsschaltung 600, gemäß einem Ausfüh rungsbeispiel der Erfindung im Detail dargestellt und wird im Weiteren beschrieben. Mittels der Ansteuerungsschaltung 600 ist jeder Sensor 701, das heißt beispielsweise eine Position 103, in dem Sensorbereich 601 eines Chips 101, ansteuerbar.

Das in Fig. 6 gezeigte Ausführungsbeispiel der Ansteuerungs schaltung 600 weist auf: ein erstes Schieberegister 602 zum Adressieren einer Zeile von Positionen 103, und ein zweites Schieberegister 604 zum Adressieren einer Spalte von Posi tionen 103, so dass mittels der beiden Schieberegister 602 und 604 genau eine Position 103 einer Zeile und Spalte aus gewählt werden kann.

In Fig. 6 ist des weiteren eine Mehrzahl von elektrischen Leitungen 108 zu sehen, die in zwei zueinander senkrechten Richtungen benachbarte Chips 101 koppeln.

Die Leitungen für die Spannungsversorgung (VDD, VSS) sind jeweils in zwei zueinander senkrechten Richtungen mit den Leitungen der jeweils benachbarten Chips 101 gekoppelt. Die Spannungsversorgung wird zentral von der gemeinsamen Ansteue rungs-Einheit 102 bereitgestellt.

Das Ansteuern des Sensorbereichs 601, genauer gesagt das Auswählen eines bestimmten Sensors 701, beispielsweise einer Position 103, erfolgt mittels eines ersten Schieberegisters 602, das eine Zeile der Sensoren 701 auswählt und mittels eines zweiten Schieberegisters 604, das eine Spalte der Sensoren 701 auswählt. Dadurch kann genau ein Sensor 701 ausgewählt werden.

Die Schieberegister 602, 604 gemäß der in Fig. 6, Fig. 7 ge zeigten Ausführungsbeispiele weisen jeweils auf eine Mehrzahl von Master-Slave-Flip-Flops 603, 605, wobei jeder der Master- Slave-Flip-Flops 603, 605 einen Rücksetzeingang RES, einen Takteingang CLK, einen Dateneingang am Master-Flip-Flop M und einen Datenausgang am Slave-Flip-Flop S aufweist.

Die Rücksetzeingänge RES aller Master-Slave-Flip-Flops 603 und die Rücksetzeingänge RES aller Master-Slave-Flip-Flops 605 von allen Chips 101 auf dem Wafer 100 sind parallel geschaltet.

Zu Beginn des Betriebs der Wafer-Anordnung 100 werden alle Master-Slave-Flip-Flops 603, 605 zurückgesetzt, das heißt, dass nach dem Rücksetzen an jedem Datenausgang jedes Master- Slave-Flip-Flops 603, 605 ein Wert logisch "0" anliegt. Das Rücksetzen erfolgt mittels eines Signals, das über eine RESET-Leitung an alle Rücksetzeingänge RES angelegt wird. Die Takteingänge CLK aller Master-Slave-Flip-Flops 603 des Schieberegisters 602 sind über Verbindungsleitungen mit den Kontakten YINC an den Kanten des Chips 101 gekoppelt und sind so mit benachbarten Chips 101 gekoppelt. Die Takteingänge CLK aller Master-Slave-Flip-Flops 605 aller Schieberegister 604 sind über Verbindungsleitungen mit den Kontakten XINC an den Kanten des Chips 101 miteinander gekoppelt und sind so mit benachbarten Chips 101 gekoppelt. Die Schieberegister 602, 604 weisen jeweils an maximal einem Datenausgang einen Wert logisch "1" auf und weisen an allen anderen Datenausgängen einen Wert logisch "0" auf. Weist ein Datenausgang eines Schieberegisters 602, 604 einen Wert logisch "1" auf, so ist das zugehörige Master-Slave-Flip-Flop 603, 605 ausgewählt, weist ein Datenausgang S eines Schieberegisters 602, 604 einen Wert logisch "0" auf, so ist das zugehörige Master- Slave-Flip-Flop 603, 605 nicht ausgewählt. Nur wenn ein Master-Slave-Flip-Flop 603 am Datenausgang S einen Wert logisch "1" aufweist, ist dadurch eine Zeile der Matrix der Sensoren 701 ausgewählt, und nur, wenn ein Master-Slave-Flip- Flop 605 am Datenausgang einen Wert logisch "1" aufweist, ist dadurch eine Spalte der Matrix der Sensoren 701 ausgewählt, in Kombination ist somit eine bestimmte Sensor-Position 701 eines Sensors des Sensorbereichs 601 eines Chips der gesamten Wafer-Anordnung auswählbar.

Im folgenden wird detailliert beschrieben, wie das Schiebe register 602, das die Auswahl einer Zeile der zu einer Matrix angeordneten Sensoren 701 bewerkstelligt, gemäß dem in Fig. 6 gezeigten Ausführungsbeispiel betrieben wird.

Über die in Fig. 6 waagerecht verlaufende Verbindungsleitung mit den Kontakten YDI an den beiden senkrechten Kanten des Chips 101 sind alle Dateneingänge M der Master-Slave-Flip- Flops 603 der ersten Zeile innerhalb einer Zeile von Chips miteinander gekoppelt. Über den Kontakt YDI an einer gemäß Fig. 6 waagerechten Kante eines Chips 101 in einem Randbereich des Wafers 100 ist der Dateneingang M des Master-Slave-Flip- Flops 603 der ersten Zeile innerhalb der Chips im Randbereich des Wafers mit einem externen Steuersignal gekoppelt. Wird das externe Steuersignal auf einen Wert logisch "1" gesetzt und an dem Kontakt YINC eine Änderung des Wertes von logisch "0" auf den Wert logisch "1" auf den Wert logisch "0" vor genommen, liegt an den Datenausgängen Y1 des Anfangs-Master- Slave-Flip-Flops 603 des Chips 101 ein Wert logisch "1". Vor dem nächsten Wechsel des Wertes von logisch "0" auf den Wert logisch "1" an dem Kontakt YINC ist das an dem Kontakt YDI anliegende Signal wieder auf den Wert logisch "0" zu setzen. Mit jedem Wechsel von einem Wert logisch "0" auf den Wert logisch "1" auf den Wert logisch "0" an YINC wird nun der Wert logisch "1" in den Master-Slave-Flip-Flops 603 der Chips 101 der in einem Randbereich des Wafers 100 befindlichen Chip-Reihe auf dem Wafer 100 um eine Zeile weiter geschoben, bis die Datenausgänge Ym diesen Wert aufweisen und damit das Signal an den Kontakten YDO an der End-Kante der in einem Randbereich des Wafers angeordneten Reihe von Chips 101 anliegt, wobei die Kontakte YDO wiederum mit den Kontakten YDI einer nächsten, das heißt zweiten Reihe von Chips 101 gekoppelt sind. Mit dem nächsten Wechsel des Wertes von logisch "0" auf den Wert logisch "1" auf den Wert logisch "0" an dem Kontakt YINC wandert dieser Wert logisch "1" dann an den Ausgang Y1 der zweiten Reihe von Chips 101, usw. Auf diese Weise werden sequentiell alle Zeilen von Chips 101 auf dem Wafer 100 angesteuert. Sofern sich die Anzahl der Chips 101 zwischen benachbarten Zeilen von Chips 101 verändert (da die Anzahl der Chips 101 auf dem im wesentlichen als kreis förmige Scheibe ausgebildeten Wafer 100 infolge dessen geo metrischer Form von dem Abstand einer Reihe von Chips 101 von einer Kante des Wafers 100 abhängen kann), wird dieser Wert logisch "1" auch an die neu hinzutretenden Chips 101 über die an den senkrechten Kanten der Chips ausgebildeten Verbindun gen YDI weitergegeben, über die jeweils alle Dateneingänge der ersten Master-Slave-Flip-Flops 603 einer bestimmten Reihe von Chips 101 miteinander gekoppelt sind. Auf diese Weise wird sequentiell exakt eine Zeile von Sensoren 701 in genau einer Zeile von Chips 101 auf dem Wafer 100 ausgewählt.

Im folgenden wird detailliert beschrieben, wie das zweite Schieberegister 604, das die Auswahl einer Spalte der Sensoren 701 bewerkstelligt, gemäß dem in Fig. 6 gezeigten Ausführungsbeispiel betreibbar ist.

Betrieb und Aufbau des zweiten Schieberegisters 604 sind in diesem Ausführungsbeispiel aufwendiger als bei dem ersten Schieberegister 602, da das Signal nicht unidirektional von der einen Seite zur anderen Seite der Chips 101 in einer Richtung auf dem Wafer 100 geschoben werden kann, wenn das Ansteuern der Chips 101 über eine einzige gemeinsame Ansteue rungs-Einheit 102 erfolgen soll. Soll das Signal also auch in der gemäß Fig. 6 horizontalen Richtung unidirektional gescho ben werden, wäre hierfür beispielsweise eine zweite separate Ansteuerungs-Einheit 102 erforderlich. Jedoch sind auch alternative Lösungen denkbar, so können zum Beispiel zwei Ansteuerungseinheiten auch direkt aneinander angrenzen und somit einstückig ausgebildet sein.

Gemäß einem Ausführungsbeispiel mit einer einzigen gemein samen Ansteuerungs-Einheit 102 sind die externen Anschlüsse auf dem Wafer 100 so positioniert, dass das Ansteuern von Sensoren 701 ausgehend von einem in waagerechter Richtung im mittleren Bereich des Wafers 100 angeordneten Chip 101 er folgt. Gemäß diesem Ausführungsbeispiel ist das Schiebe register 604 so ausgelegt, dass der Datenfluss, das heißt die Schieberichtung des einzigen Wertes logisch "1" an dem Daten ausgang eines der Master-Slave-Flip-Flops 605 des Schiebe registers 604 eines Chips 101, entsprechend einem externen Steuersignal regelbar ist. Mit anderen Worten: durch ein externes Steuersignal XLR kann festgelegt werden, ob das spaltenweise Schieben des Wertes logisch "1" und damit das Schieben der ausgewählten Spalte entlang einer ersten Rich tung oder alternativ entlang einer zweiten, der ersten Rich tung entgegengesetzten Richtung erfolgen soll. Diese Regel barkeit der Schieberichtung ist durch die in Fig. 6 gezeigte Logikschaltung 606 realisiert.

Die Logikschaltung 606 weist auf: ODER-Gatter 610, die mit den Master-Slave-Flip-Flops der ersten und der n-ten Stufe verbunden sind; ODER-Gatter 609, die mit dem Dateneingang der Master-Slave-Flip-Flops 605 gekoppelt sind; UND-Gatter 608, die mit den ODER-Gattern 609 gekoppelt sind; einen Inverter 607 zum Invertieren eines Steuersignals; und Pull-Down- Widerstände 611.

Gemäß der Logikschaltung 606 ist jedes der Master-Slave-Flip- Flops 605 des Schiebregisters 604 folgendermaßen verschaltet. Der Dateneingang des Master-Flip-Flops M ist jeweils mit dem Ausgang eines der ODER-Gatter 609 gekoppelt. Die beiden Eingänge des jeweiligen ODER-Gatters 609 sind mit den Ausgängen jeweils zweier der UND-Gatter 608 gekoppelt.

Die mit dem Anfangs-Master-Slave-Flip-Flop (Stufe 1 des Schieberegisters 604) über eines der ODER-Gatter 609 ver bundenen beiden UND-Gatter 608 weisen Eingänge auf, die im weiteren beschrieben sind: Das eine der beiden UND-Gatter 608 weist zwei Eingänge auf, wobei einer dieser Eingänge mit dem Ausgang des ODER-Gatters 610 gekoppelt ist, wobei der eine Eingang des ODER-Gatters 610 mit dem Kontakt XDI_R gekoppelt ist, und wobei der andere Eingang des ODER-Gatters 610 mit einem elektrischen Knoten 612 gekoppelt ist und über den elektrischen Knoten 612 mit einem der auf Masse-Potential liegenden Pull-Down-Widerstände 611 sowie mit dem Kontakt SETX_R gekoppelt ist. Der andere der beiden Eingänge des einen UND-Gatters 608 ist mit dem Inverter 607 gekoppelt, wobei der Inverter 607 mit dem Kontakt XLR gekoppelt ist. Das andere der beiden UND-Gatter 608 weist zwei Eingänge auf, wobei einer dieser Eingänge mit dem Kontakt XLR gekoppelt ist. Der andere dieser Eingänge ist mit dem Datenausgang X2 des einzigen zu dem Anfangs-Master-Slave-Flip-Flop benachbar ten Master-Slave-Flip-Flops (Stufe 2 des Schieberegisters 604) gekoppelt.

Die mit dem End-Master-Slave-Flip-Flop (Stufe n des Schiebe registers 604) über eines der ODER-Gatter 609 verbundenen beiden UND-Gatter 608 weisen Eingänge auf, die im weiteren beschrieben sind: Das eine der beiden UND-Gatter 608 weist zwei Eingänge auf, wobei einer dieser Eingänge mit dem Ausgang des ODER-Gatters 610 gekoppelt ist, wobei der eine Eingang des ODER-Gatters 610 mit dem Kontakt XDO_L gekoppelt ist, und wobei der andere Eingang des ODER-Gatters 610 mit einem elektrischen Knoten 612 gekoppelt ist und über den elektrischen Knoten 612 mit einem der auf Masse-Potential liegenden Pull-Down-Widerstände 611 sowie mit dem Kontakt SETX_L gekoppelt ist. Der andere der beiden Eingänge des einen UND-Gatters 608 ist mit dem Kontakt XLR gekoppelt. Das andere der beiden UND-Gatter 608 weist zwei Eingänge auf, wobei einer dieser Eingänge mit dem Inverter 607 gekoppelt ist, wobei der Inverter 607 wiederum mit dem Kontakt XLR gekoppelt ist. Der andere dieser Eingänge ist mit dem Datenausgang Xn - 1 des einzigen zu dem End-Master-Slave-Flip- Flops benachbarten Master-Slave-Flip-Flop (Stufe n - 1 des Schieberegisters 604) gekoppelt.

Bei allen zwischen dem Anfangs-Master-Slave-Flip-Flop und dem End-Master-Slave-Flip-Flop angeordneten Master-Slave-Flip- Flops 605 weisen die beiden wie oben beschrieben mit jedem dieser Master-Slave-Flip-Flops 605 gekoppelten UND-Gatter 608 Eingänge auf, die wie im weiteren beschrieben geschaltet sind: Die Stufe eines im weiteren beschriebenen Master-Slave- Flip-Flops wird mit k bezeichnet, wobei 1 < k < n. Das eine der beiden UND-Gatter 608 weist zwei Eingänge auf, wobei einer dieser Eingänge mit dem Inverter 607 gekoppelt ist, wobei der Inverter 607 wiederum mit dem Kontakt XLR gekoppelt ist. Der andere dieser Eingänge ist mit dem Datenausgang Xk - 1 desjenigen benachbarten Master-Slave-Flip-Flops gekoppelt, dessen Stufe (k - 1) um eins niedriger ist als jene des be trachteten Master-Slave-Flip-Flops der k-ten Stufe. Das andere der beiden UND-Gatter 608 weist zwei Eingänge auf, wobei einer dieser Eingänge mit dem Kontakt XLR gekoppelt ist. Der andere dieser Eingänge ist mit dem Datenausgang Xk + 1 desjenigen benachbarten Master-Slave-Flip-Flops gekoppelt, dessen Stufe (k + 1) um eins höher ist als jene des betrach teten Master-Slave-Flip-Flops der k-ten Stufe.

Das Steuersignal, das über den Kontakt XLR einkoppelbar ist, kann nicht-invertiert bzw. mittels des Inverters 607 inver tiert an die Eingänge der UND-Gatter 608 angelegt sein, wie in Fig. 6 gezeigt. Das extern vorgegebene Steuersignal zum Auswählen der Richtung des Datenflusses ist über elektrische Verbindungen mit den an allen vier Kanten des Chips 101 angebrachten Kontakten XLR auf jedem der Chips 101 zugeführt. Das Invertieren des Signals wird auf jedem der Chips 101 mittels eines Inverters 607 separat durchgeführt. Die UND- Gatter 608 wirken als Schalter. Sofern das an ihrem einen Eingang anliegende nicht-invertierte bzw. invertierte Steuer signal einen Wert logisch "1" aufweist, so ist das Ausgangs signal des UND-Gatters 608 gleich dem zweiten Eingangssignal des UND-Gatters 608. Ist das an ihrem Eingang anliegende bzw. invertierte Steuersignal ein Wert logisch "0", so liegt un abhängig von dem an ihrem jeweils anderen Eingang liegenden Signal an ihrem Ausgang ein Wert logisch "0" an. Für den Fall, dass der Kontakt XLR ein Steuersignal mit einem Wert logisch "1" liefert, erfolgt der Datenfluss gemäß dem in Fig. 6 gezeigten Ausführungsbeispiel von rechts nach links. Für den Fall, dass der Kontakt XLR ein Steuersignal mit einem Wert logisch "0" liefert, erfolgt der Datenfluss von links nach rechts.

Wie in Fig. 6 gezeigt, erfolgt das Ansteuern von Spalten durch das zweite Schieberegisters 604 über die Eingänge eines ODER- Gatters 610, dessen Eingänge mit den Kontakten XDI_L, SETX_L gekoppelt sind, und über die Eingänge eines ODER-Gatters 610, dessen Eingänge mit den Kontakten XDI_R, SETX_R gekoppelt sind. Dies wird im Folgenden gemäß Fig. 6 anhand des Beispiels eines von links nach rechts schiebenden Schieberegisters 604 erläutert. Nach dem Rücksetzsignal RESET liegt an allen Datenausgängen aller Master-Slave-Flip-Flops 605 ein Wert logisch "0" an. Die Leitungen, die an zwei Kanten des Chips 101 mit den Kontakten SETX gekoppelt sind, sind gemäß Fig. 6 jeweils nur mit zwei in horizontaler Richtung benachbarten Chips 101 gekoppelt. Das heißt, dass diese senkrecht ver laufenden Leitungen untereinander auf Ebene des Wafers 100 nicht gekoppelt sind, so dass nur eine dieser Leitungen an ein externes Steuersignal gekoppelt ist, alle anderen dieser Leitungen weisen einen Wert logisch "0" auf. Dieses wird erreicht durch die auf Masse-Potential liegenden Pull-Down- Widerstände 611 auf jedem der Chips, die über den Knoten 612 mit diesen Leitungen verbunden sind. Wird an die einzige extern kontaktierte Leitung ein Steuersignal mit dem Wert logisch "1" angelegt und wird an dem Kontakt XINC eine Ände rung des Signals vom Wert logisch "0" auf den Wert logisch "1" auf den Wert logisch "0" vorgenommen, so liegt an allen Ausgängen X1 der Master-Slave-Flip-Flops 605 der Chips 101 einer Spalte ein Wert logisch "1" an. Mit dem logischen Wert, den der Kontakt XLR aufweist, ist die Richtung festlegbar, entlang derer nach und nach die einzelnen Master-Slave-Flip- Flops 605 angesteuert werden können. Weist der Kontakt XLR einen logischen Wert "1" auf, so erfolgt der Datenfluss in gemäß Fig. 6 waagerechter Richtung von rechts nach links, wohingegen der Datenfluss in gemäß Fig. 6 waagerechter Richtung von links nach rechts erfolgt, wenn der Kontakt XLR einen logischen Wert "0" aufweist. Vor dem nächsten Wechsel des Signals vom Wert logisch "0" auf den Wert logisch "1" an dem Kontakt XINC muss das an dem Kontakt SETX anliegende logische Signal wieder auf den Wert logisch "0" gesetzt werden. Mit jedem Wechsel des Wertes von logisch "0" auf den Wert logisch "1" auf den Wert logisch "0" an dem Kontakt XINC wird nun der Wert logisch "1" in den Schieberegistern 604 eine Spalte weiter geschoben, bis die Ausgänge Xn aller Master-Slave-Flip-Flops 605 der Chips 101 der betreffenden Spalte diesen Wert aufweisen und damit das Signal an den Kontakten XDO_R an der gemäß Fig. 6 rechten Kante der Chips 101 der betreffenden Spalte anliegt. Mit dem nächsten Wechsel des Wertes von logisch "0" auf den Wert logisch "1" auf den Wert logisch "0" wandert dieser Wert logisch "1" dann über den an der linken Kante des Chips 101 liegenden Kontakt XDI_L an den Datenausgang X1 der rechtsseitig nächsten Spalte von Chips 101 usw. Nachdem der Ausgang Xn der Chips 101 an der äußersten rechten Kante des Wafers gesetzt wurde, bewirkt ein Wechsel des Wertes von logisch "0" auf den Wert logisch "1" auf den Wert logisch "0" an dem Kontakt XINC, dass an allen Ausgängen aller Master-Slave-Flip-Flops 605 wieder ein Wert logisch "0" liegt. Nun muss der Ansteuervorgang an den Chips 101 der mittels des Kontaktes SETX extern kontaktierten Spalte wiederholt werden. Jedoch muss das Signal XLR nun so gewählt werden, dass das Schieberegister 604 ausgehend von dem Master-Slave-Flip-Flop 605 im mittleren Bereich des Chips 101 des Wafers 100 in die entgegengesetzte Richtung wie zuvor schiebt. Die Position des Master-Slave-Flip-Flops 605 mit einem logischen Wert "1" auf dem in Fig. 6 gezeigten Chip 101 und auf allen anderen Chips der zugehörigen Spalte von Chips auf dem Wafer werden nun von einem mittleren Bereich des Schieberegisters aus in der Reihenfolge Xn, Xn - 1, . . ., X1 gesetzt. Alles andere erfolgt analog wie zuvor beschrieben.

Eine Realisierung desselben Konzeptes, welche einen sehr einfachen Aufbau und damit einen geringen Aufwand mit sich bringt, besteht darin, alternativ beide Schieberegister 602, 604 so zu betreiben, wie dies oben für das erste Schiebe register 602 beschrieben wurde. Das heißt, dass in beiden Schieberegistern 602, 604 der Wert logisch "1" am Daten eingang unidirektional, also von einem Anfangs-Master-Slave- Flip-Flop 603 bzw. 605 an einem Ende des Schieberegisters bis hin zu einem End-Master-Slave-Flip-Flop 603 bzw. 605 an dem anderen Ende des Schieberegisters 602 bzw. 604 geschoben wird. In diesem einfachen Ausführungsbeispiel ist also die Richtung, entlang derer der Wert logisch "1" zum Auswählen einer Zeile bzw. Spalte sequentiell verschoben wird, nicht regelbar, vielmehr ist diese Richtung festgelegt. In diesem Falle ist ein Teil der in einem ersten Randbereich des Wafers 100 angelegten externen Steuersignale mit Hilfe von Leitungen in einem zweiten Randbereich des Wafers 100 anzubringen.

Fig. 7 zeigt schematisch ein Beispiel für die Auswahl der Positionen innerhalb eines Sensorbereichs 601 mit Hilfe der Signale X1, X2, . . ., Xn und Y1, Y2, . . ., Ym. Die Messsignale werden hier zusammengefasst auf einer oder mehreren Leitun gen, die an allen vier Seiten des Chips 101 über die Kontakte SDO mit allen benachbarten Chips 101 bzw. mit der externen Messausrüstung gekoppelt sind. Der schraffierte Kontakt und die gestrichelte Leitung in Fig. 7 symbolisieren, dass ein oder mehrere Signale, Leitungen bzw. Kontakte vorgesehen sein können. Ferner sind Kopplungen optional eingezeichnet, die über die Kontakte C/B mit allen benachbarten Chips 101 bzw. mit der externen Messausrüstung gekoppelt werden. Die Signale, die über diese Kontakte weitergegeben werden, können beispielsweise Steuersignale, Referenzsignale zum Betrieb von Sensoren, Vorspannungen, etc. sein.

Fig. 8 zeigt ein anderes Ausführungsbeispiel des Chips 101 bzw. der Ansteuerungsschaltung 600 als Fig. 6, Fig. 7. Die einzige Abwandlung verglichen mit dem in Fig. 6, Fig. 7 dar gestellten Ausführungsbeispiel besteht darin, dass das in Fig. 8 gezeigte Ausführungsbeispiel zusätzlich einen Analog- Digital-Wandler 800 aufweist, mit dem zumindest ein Teil der Chips 101 der erfindungsgemäßen Wafer-Anordnung 100 versehen sein kann. Dieser Analog-Digital-Wandler 800 ist zum Umwan deln eines von dem jeweiligen Chip 101 erzeugten Analog signals A in ein Digitalsignal D vorgesehen. Dadurch werden auf dem Chip 101 ("On-Chip") Sensorsignale in digitales Format umgewandelt. Durch diese Schaltungsarchitektur wird vermieden, dass ein störanfälliges Analogsignal über einen größeren Bereich der Anordnung transportiert werden muss und durch Effekte wie Rauschen etc. gestört bzw. verzerrt wird. Indem noch auf dem Chip 101 das Analogsignal in ein Digital signal umgewandelt wird, werden die Störanfälligkeit der Anordnung reduziert, Effekte wie Rauschen oder Übersprechen vermindert und die Messgenauigkeit verbessert. Dies ermög licht den robusten Einsatz der Wafer-Anordnung 100. Das mit einem Analog-Digital-Wandler 800 versehene Ausführungsbei spiel der Erfindung ist daher besonders vorteilhaft.

Fig. 9 zeigt ein weiteres Ausführungsbeispiel des Chips 101 bzw. der Ansteuerungsschaltung 600. Die Abwandlung verglichen mit dem in Fig. 8 dargestellten Ausführungsbeispiel besteht darin, dass die Ausgänge des Analog-Digital-Wandlers 800 bei Bedarf zu- oder abgeschaltet werden können, je nachdem, ob eine Position auf dem korrespondierenden Chip 101 ausgewählt ist oder nicht. Dies wird in Fig. 9 über eines oder mehrere Logikschaltelemente 900 erreicht. Diese Logikschaltelemente 900, die eine Kombination von UND-Gattern 901 und ODER- Gattern 902 aufweisen, verknüpfen die Ausgangssignale der entsprechenden Master-Slave-Flip-Flops 603, 605 durch An wenden logischer UND- bzw. ODER-Operationen derart, dass der in Fig. 9 eingezeichnete Schalter 903 nur dann geschlossen ist, wenn eine Sensorposition innerhalb dieses Chips aus gewählt ist (vgl. Fig. 9). Andernfalls ist der Schalter 903 geöffnet. Die Funktion der Logikschaltelemente 900 wird im Folgenden beschrieben. Die Eingänge eines ersten ODER-Gatters 902 sind mit den Ausgängen der Master-Slave-Flip-Flops 603 des ersten Schieberegisters 602 gekoppelt und liefern genau dann einen Ausgangswert logisch "1", wenn mindestens einer der Master-Slave-Flip-Flops 905 einen Ausgangswert logisch "1" liefert. Analog sind die Eingänge eines zweiten ODER- Gatters 902 mit den Ausgängen der Master-Slave-Flip-Flops 605 des zweiten Schieberegisters 604 gekoppelt und liefern genau dann einen Ausgangswert logisch "1", wenn mindestens einer der Master-Slave-Flip-Flops 605 einen Ausgangswert logisch "1" liefert. Die Ausgänge der beiden ODER-Gatter 902 sind mit den beiden Eingängen des UND-Gatters 901 gekoppelt, welches genau dann einen Ausgangswert logisch "1" liefert, wenn von beiden ODER-Gattern 902 ein Wert logisch "1" in das UND-Gat ter 901 eingeht, das heißt, wenn ein Sensor 701 des Sensor feldes 601 ausgewählt ist. Genau dann ist der in Fig. 9 sche matisch eingezeichnete Schalter 903 geschlossen und damit der Ausgang oder die Ausgänge des Analog-Digital-Wandlers 800 auf die Leitung(en) SDO geschaltet. Wenn dagegen keiner der Sen soren 701 ausgewählt ist, ist der Schalter 903 offen und der Ausgang des Analog-Digital-Wandlers 800 nicht mit der/den Leitung(en) SDO verbunden.

Alternativ dazu können die Ausgänge der Analog-Digital-Wand ler 800 aller Chips so gekoppelt sein, wie in Fig. 10A gezeigt ist. Gemäß diesem Ausführungsbeispiel bilden alle Ausgänge aller Analog-Digital-Wandler 800 aller Chips 101 auf dem Wafer 100 ein Wired-OR, an dessen Ausgang OUT genau dann ein logischer Wert "1" anliegt, wenn einer der Analog-Digital- Wandler 800 ein Ausgangssignal "1" aufweist. Die Ausgangs stufe einer derartigen Wired-OR-Schaltung weist auf: je einen Transistor 1000 für jeden Analog-Digital-Wandler 800 der Chips 101 des Wafers 100, wobei das Gate jedes Transistors 1000 mit dem Ausgang des zugehörigen Analog-Digital-Wandlers 800 gekoppelt ist; jeweils einen Pull-Down-Widerstand 1001; eine externe Spannung (VDD, VSS), die zwischen den Transisto ren 1000 und den Pull-Down-Widerständen 1001 angelegt ist; und einen elektrischen Knoten, an dem die Transistoren 1000, der Widerstand 1001 und das Ausgangssignal OUT über elektri sche Leitungen zusammengeführt sind.

Alternativ zu dem in Fig. 10A gezeigten Ausführungsbeispiel der Wired-OR-Schaltungsarchitektur kann diese auch dynamisch realisiert sein, wie dies in Fig. 10B gezeigt ist. Die Aus gangsstufe einer derartigen Wired-OR-Schaltung weist auf: je einen p-MOS-Transistor 1002 und je einen n-MOS-Transistor 1003 für jeden Analog-Digital-Wandler 800 der Chips 101 des Wafers 100, wobei das Gate jedes p-MOS-Transistors 1002 mit dem Ausgang des zugehörigen Analog-Digital-Wandlers 800 gekoppelt ist; eine externe Spannung (VDD, VSS), die zwischen den p-MOS-Transistoren 1002 und den n-MOS-Transistoren 1003 angelegt ist; und einen elektrischen Knoten, an dem die p-MOS-Transistoren 1002, die n-MOS-Transistoren 1003 und das Ausgangssignal OUT über elektrische Leitungen zusammengeführt sind. Gemäß der in Fig. 10B gezeigten dynamischen Wired-OR- Schaltungsarchitektur wird mit Hilfe der n-MOS-Transistoren 1003 an den Ausgängen aller Analog-Digital-Wandler 800 der Chips 101 des Wafers 100 zunächst ein Wert logisch "0" ein geprägt. Diesen Vorgang bezeichnet man als "Precharge"-Phase (vgl. Fig. 10C). In der darauf folgenden sogenannten "Data Valid"-Phase kann von demjenigen Analog-Digital-Wandler 800, der mit einem ausgewählten Sensor 701 gekoppelt ist, mittels des zugehörigen p-MOS-Transistors 1002 das Ausgangssignal OUT auf einen Wert logisch "1" gesetzt werden, sofern das Sen sorsignal an diesem Ausgang in einen logischen Wert "1" kon vertiert wird.

Das Ausführungsbeispiel mit einem Wired-OR ist insbesondere dann eine schaltungsarchitektonisch vorteilhafte Alternative, wenn sehr viele Ausgänge von Analog-Digital-Wandlern 800 zu verknüpfen sind.

Bezüglich der genauen Positionierung der Kontakte der exter nen Mess-Ausrüstung auf dem Wafer 100, das heißt der Kopplung und der Kupplung der gemeinsamen Ansteuerungs-Einheit 102 mit den Chips 101 auf dem Wafer 100, zeigt Fig. 11 ein bevorzugtes Ausführungsbeispiel.

Gemäß diesem Ausführungsbeispiel der Wafer-Anordnung 100 sind Führungsschlitze 1200 in den Wafer 100 eingebracht, und die Ansteuerungs-Einheit 102 ist mit Führungsstiften 1201 ver sehen. Die Führungsschlitze 1200 können beispielsweise in den Wafer 100 eingesägt sein. Indem die Führungsschlitze 1200 und die Führungsstifte 1201 derart eingerichtet sind, dass sie miteinander in Eingriff gebracht werden können, werden die gemeinsame Ansteuerungs-Einheit 102 mit den Chips 101 ge kuppelt und gekoppelt.

Gemäß einem anderen Ausführungsbeispiel der Wafer-Anordnung 100 (nicht gezeigt in der Zeichnung) wird die Fase 107 (vgl. Fig. 11) an dem Wafer 100 benutzt, um die gemeinsame Ansteue rungs-Einheit 102 mit den Chips 101 zu kuppeln und zu kop peln.

Bei einem im Wesentlichen kreisförmig ausgebildeten Wafer 100 kann in einem Randbereich ein Abschnitt des Wafers 100 ab geschnitten sein. Die resultierende geometrische Form in diesem Abschnitt des Wafers 100, die von der im Wesentlichen Kreisform abweicht, wird als Fase 107 bezeichnet. Die An steuerungs-Einheit 102 ist in dem beschriebenen anderen Aus führungsbeispiel der erfindungsgemäßen Wafer-Anordnung 100 geometrisch so geformt, dass die Ansteuerungs-Einheit 102 mit der Fase 107 in Eingriff gebracht werden kann. Dadurch können die gemeinsame Ansteuerungs-Einheit 102 mit den Chips 101 gekuppelt und gekoppelt werden.

Zusammenfassend sei nochmals herausgestellt, dass ein wesent liches Anwendungsgebiet des erfindungsgemäßen Wafer-Anordnung die Sensorik ist. Unter beispielhafter Bezugnahme auf Fig. 7 oder Fig. 8 kann jede der Sensor-Positionen 701 auf dem Sen sorbereich 601 jeder der Chips der Wafer-Anordnung mit einem Sensor versehen sein, der auf mindestens einen beliebigen beispielsweise physikalischen (z. B. elektrische Leitfähig keit) oder chemischen (z. B. Konzentration eines Stoffes) Pa rameter sensitiv sein kann, und ein für den Wert dieses Para meters charakteristisches elektrisches Signal liefert. Flexi bel auf die Erfordernisse des Einzelfalls anpassbar kann auch nur ein Teil der Chips der Wafer-Anordnung oder nur ein Teil der Sensoren eines Chips benutzt werden. Die Sensor-Positio nen können beispielsweise echte Kavitäten (also kleine, nach einer Seite offene Hohlräume) sein, die etwa mittels einer Pipette mit Testsubstanzen füllbar sind. Die oben angespro chenen Parameter dieser Testsubstanzen sind dann mit der er findungsgemäßen elektrischen Schaltung auslesbar.

Eine weitere Anwendung der Wafer-Anordnung der Erfindung be steht darin, in verschiedenen mit Testsubstanzen gefüllten Kavitäten unterschiedliche, beispielsweise physikalische Pa rameter vorzugeben, und die Reaktion der Testsubstanzen auf diese unterschiedlichen Parameter elektrisch auszulesen. So ist beispielsweise denkbar, mit einen definierten Stromfluss durch einen unterhalb einer Kavität befindlichen ohmschen Wi derstand eine lokale, auf die Dimension einer Kavität be grenzte Heizung zu realisieren, und dadurch den physikali schen Parameter Temperatur zwischen verschiedenen Kavitäten zu verändern. Die Bestimmung der Abhängigkeit des elektrisch auslesbaren Signals von einem solchen Parameter ist mittels der Erfindung möglich.

Die Verwendung der Wafer-Anordnung als Sensor ist aber nicht auf den Spezialfall beschränkt, dass die Sensorfelder echte Kavitäten darstellen. Auch können die Sensoren auf Parameter wie Lichtintensität, Druck oder Partialdruck, Umgebungstempe ratur, etc. empfindlich sein, und ein Abbild der räumlichen Funktion dieser Parameter liefern, ohne dass Hohlräume vor liegen, die mit einer Testsubstanz füllbar sind.

Abschließend sei noch hinzugefügt, dass Anwendungen der Er findung nicht auf den Bereich der Sensorik beschränkt sind. So kann die Wafer-Anordnung für alle Zwecke angewendet wer den, bei denen matrizenähnlich angeordnete Chips auf einem Wafer benötigt werden.

Claims

1. Wafer-Anordnung
mit einem Wafer (100);
mit einer Mehrzahl von auf dem Wafer (100) angeordneten Chips (101), wobei zumindest ein Teil der Chips (101) mindestens eine elektrische Schaltung (600) aufweist;
mit elektrischen Verbindungen (108) zwischen mindestens zwei Chips (101), wobei die elektrischen Verbindungen (108) zumindest teilweise auf dem Wafer (100) aufgebracht sind;
mit einer mit zumindest einem Teil der Chips (101) gekoppelten Ansteuerungs-Einheit (102) zum Ansteuern zumindest eines Teils der Chips (101).

2. Wafer-Anordnung nach Anspruch 1,
bei der die Chips (101) zu einer Matrix angeordnet sind und
bei der die Ansteuerungs-Einheit (102) mit mindestens einem Chip (101) gekoppelt ist, der an einem Randbereich des Wafers (100) angeordnet ist.

3. Wafer-Anordnung nach Anspruch 1 oder 2, bei der die Ansteuerungs-Einheit (102) und die Chips (101) über Wafer-Kontaktierungspads (109) in einem im wesentlichen Randbereich des Wafers (100) gekoppelt sind.

4. Wafer-Anordnung nach einem der Ansprüche 1 bis 3,
bei der die Ansteuerungs-Einheit (102) und die Chips (101) über an einem Chip (101) angebrachte Kontaktierungspads (500) gekoppelt sind, und
wobei der mit den Kontaktierungspads (500) versehene Chip (101) in einem Randbereich des Wafers (100) angeordnet ist.

5. Wafer-Anordnung nach einem der Ansprüche 1 bis 4, bei der die elektrischen Verbindungen (108) zwischen den Chips (101) einerseits und die Verbindungen der Chips (101) mit der Ansteuerungs-Einheit (102) andererseits in derselben Ebene (bzw. denselben Ebenen) angebracht sind.

6. Wafer-Anordnung nach einem der Ansprüche 1 bis 5, bei der die elektrischen Verbindungen (108) zwischen den Chips (101) für verschiedene Chips (101) in derselben Ebene oder denselben Ebenen) angebracht sind.

7. Wafer-Anordnung nach einem der Ansprüche 1 bis 6, bei der die elektrischen Verbindungen (108) zwischen den Chips (101) für unterschiedliche Chips (101) in verschiedenen Ebenen angebracht sind.

8. Wafer-Anordnung nach einem der Ansprüche 1 bis 7, bei der jeder Chip (101) mindestens eine Position (103) aufweist.

9. Wafer-Anordnung nach Anspruch 8, bei der jeder Chip (101) aufweist:
eine Mehrzahl von Positionen (103), wobei benachbarte Positionen (103) jeweils über elektrische Verbindungen (700) mittels einer Ansteuerungsschaltung (600) ansteuer bar sind;
die Ansteuerungsschaltung (600) zum Ansteuern einer beliebigen Position (103) auf dem Chip (101).

10. Wafer-Anordnung nach Anspruch 9,
bei der die Positionen (103) zu einer Matrix mit Zeilen und Spalten angeordnet sind, wobei benachbarte Positionen (103) jeweils über elektrische Verbindungen (700) miteinander gekoppelt sind;
bei der die Ansteuerungsschaltung (600) aufweist:
ein erstes Schieberegister (602) zum Adressieren einer Zeile,
ein zweites Schieberegister (604) zum Adressieren einer Spalte,
so dass mittels der beiden Schieberegister (602, 604) genau eine Position (103) einer Zeile und Spalte ausgewählt werden kann.

11. Wafer-Anordnung nach einem der Ansprüche 1 bis 10,
bei dem zumindest einer der Chips (101) ein Aktor-Element aufweist, und
bei dem die Ansteuerungsschaltung (600) einen mit dem Aktor-Element koppelbaren Steuerungs-Ausgang aufweist, über den an das Aktor-Element ein Steuersignal angelegt werden kann.

12. Wafer-Anordnung nach einem der Ansprüche 1 bis 11,
bei der auf zumindest einem der Chips (101) mindestens ein Sensor (700) ausgebildet ist, und
bei der die Ansteuerungsschaltung (600) einen mit dem Sensor (701) koppelbaren Dateneingang aufweist, über den von dem Sensor (701) ein Ausgangssignal ausgelesen werden kann.

13. Wafer-Anordnung nach Anspruch 10, bei der die Schieberegister (602, 604) derart eingerichtet sind, dass die Positionen (103) sequentiell spaltenweise oder zeilenweise ansteuerbar sind.

14. Wafer-Anordnung nach Anspruch 10, bei der mindestens ein Schieberegister (604) derart ein gerichtet ist, dass es die Zeilen oder Spalten nacheinander in zueinander entgegengesetzte Richtungen adressieren kann.

15. Wafer-Anordnung nach einem der Ansprüche 1 bis 14, bei der zumindest ein Teil der Chips (101) einen Analog- Digital-Wandler (800) zum Umwandeln eines von dem jeweiligen Chip (101) erzeugten Analogsignals in ein Digitalsignal aufweisen.

16. Wafer-Anordnung nach einem der Ansprüche 1 bis 15,
mit Führungsschlitzen (1200) in dem Wafer (100),
mit Führungsstiften (1201) in der Ansteuerungs-Einheit (102),
wobei die Führungsschlitze (1200) und die Führungsstifte (1201) derart eingerichtet sind, dass sie miteinander in Eingriff gebracht werden können.

17. Wafer-Anordnung nach einem der Ansprüche 1 bis 16,
mit einer Fase (107) an dem Wafer (100),
mit einer derart gestalteten Ansteuerungs-Einheit (102), dass die Ansteuerungs-Einheit (102) mit der Fase (107) in Eingriff gebracht werden kann.

18. Wafer-Anordnung nach einem der Ansprüche 1 bis 17, eingesetzt in der kombinatorischen Analyse bzw. Synthese zum Testen beliebiger Substanzen mit einer hohen Zahl von Posi tionen (103).

19. Wafer-Anordnung nach einem der Ansprüche 8 bis 18, bei der zumindest ein Teil der Positionen (103) jeweils mit einer Kavität ausgestattet ist.

20. Verfahren zum Herstellen einer Wafer-Anordnung,
wobei eine Mehrzahl von Chips (101) auf einem Wafer (100) ausgebildet werden und
wobei elektrische Verbindungen (108) zum elektrischen Koppeln von mindestens zwei Chips (101) auf dem Wafer (100) ausgebildet werden.

21. Verfahren zum Herstellen einer Wafer-Anordnung nach Anspruch 20,
wobei die elektrischen Verbindungen (108) zwischen Chips (101) durch mindestens eine wafer-bezogene Maske und durch mindestens eine chip-bezogene Maske definiert werden,
wobei gemäß der chip-bezogenen Maske mindestens ein Randbereich eines Chips (101) mit elektrisch leitenden Kontaktflächen versehen wird, und
wobei gemäß der wafer-bezogenen Maske zwischen mindestens zwei Chips (101) auf dem Wafer (100) elektrisch leitende Kontaktflächen aufgebracht werden, welche mit chip-be zogenen Kontaktflächen gekoppelt werden, um so eine leitende Verbindung zwischen mindestens zwei Chips (101) herzustellen.