DE10126613A1

DE10126613A1 - Verfahren zum Ansteuern von Speicherbausteinen

Info

Publication number: DE10126613A1
Application number: DE2001126613
Authority: DE
Inventors: Norbert Emmerich
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 2001-05-31
Filing date: 2001-05-31
Publication date: 2002-12-12
Also published as: WO2002097631A3; WO2002097631A2

Abstract

Zur Detektierung von Speicherbausteinen, die über einen Datenbus mit einer Steuereinheit verbunden sind, durch die Steuereinheit ein Ausgangszustand der Speicherbausteine initiiert, anschließend ein Adresswert einer Detektierungsadresse zugewiesen und an den Datenbus gelegt. Daraufhin wird das Erfolgen einer Bestätigung des Adresswerts durch einen der Speicherbausteine seitens der Steuereinheit überprüft und bei positivem Ergebnis der Überprüfung eine Zuordnung von Adresswerten zu Speicherbausteintypen der Typ des Speicherbausteins detektiert und Schreib- und Lesezugriffe auf den Speicherbaustein können erfolgen. Bei stets negativen Ergebnissen der Überprüfung wird der Vorgang mit einem neuen Adresswert wiederholt, bis eine Abbruchbedingung erreicht ist.

Description

Die Erfindung betrifft ein Verfahren zum Ansteuern von Spei cherbausteinen gemäß dem Oberbegriff des Anspruchs 1.

Nichtflüchtige Speicherbausteine, insbesondere "Electrically Erasable and Programmable Read Only Memory"-Bausteine (EE- PROM), werden vorwiegend für die Speicherung persistenter Da ten in Mikroprozessorsystemen eingesetzt. Im Allgemeinen wer den die EE-PROMs hierfür als externe Bausteine auf den Bau gruppen platziert.

In Endgeräten der Telekommunikation (Schnurlostelefone) sowie der Unterhaltungselektronik (Fernsehen) werden EE-PROMs mit tels eines sogenannten "Inter-IC Bus" ("Inter-Integrated Cir cuits", I2C-Bus) angesteuert, der von "Phillips" eigens für die Kommunikation zwischen zentraler Steuereinheit ("Central Processing Unit", CPU) und peripheren Bausteinen entwickelt und hierzu mit zwei bidirektionalen Leitungen - Masse- und Versorgungsspannungsleitung - versehen worden ist.

Die Kommunikation über den I2C-Bus erfolgt gemäß einem Proto koll welches anhand der in Fig. 1 dargestellten beispielhaf ten Anordnung näher erläutert werden soll.

In der Fig. 1 sind die beiden Leitungen, eine Datenleitung SDA ("Serial DAta line") sowie eine Taktleitung SCL ("Serial CLock line"), des I2C-Bus dargestellt.

Durch die Leitungen SDA, SCL ist gemäß dem Protokoll ein, da er die Quelle von Steuerkommandos darstellt, als "Bus Master" (kurz "Master") bezeichneter Baustein CPU, mit, da sie die Senke der Kommandos darstellen, als "Bus Slaves" (kurz "Sla ves") bezeichneten Bausteinen Sl1, Sl2, . . ., Sln verbunden.

Eine Kommunikation findet immer zwischen dem Master CPU und einem der Slaves Sl1, Sl2, . . ., Sln statt.

Dazu initiiert der Master CPU gemäß dem Protokoll einen sog. "Start" Zustand und erzeugt eine "Attention" Meldung, durch die alle Slaves Sl1, Sl2, . . ., Sln am I2C-Bus in einen Zustand versetzt werden, bei dem sie auf Daten, die auf dem I2C-Bus gesendet werden, warten.

Anschließend sendet der Master CPU die Adresse von demjenigen Slave Sl1, Sl2, . . ., Sln über den I2C-Bus, mit dem der Master CPU kommunizieren will.

Dieser Vorgang dauert im Allgemeinen 8 Taktpulse, wobei wäh rend dieser Zeit die Slaves Sl1, Sl2, . . ., Sln ihre Adresse mit der Adresse, die der Master CPU anfordert, vergleichen.

Gemäß dem Protokoll geht von den Slaves Sl1, Sl2, . . ., Sln keine Aktion aus, wenn die Adresse nicht mit ihrer übereinstimmt, so dass, falls die Adresse nicht gültig ist bzw. existiert, die Slaves Sl1, Sl2, . . ., Sln darauf warten, dass der I2C-Bus durch Initiieren eines "Stop" Zustandes für einen anderen Kommunikationsversuch freigegeben werden.

Ergibt der Vergleich jedoch eine Übereinstimmung, so sendet das Slave S1, S2, . . ., Sn eine sogenannten "Aknowledge" Meldung als Bestätigung, woraufhin die zwischen diesem Slave Sl1, Sl2, . . ., Sln und dem Master CPU eine bidirektionale Datenübertra gung durchgeführt und bei ihrem Ende vom Master CPU der "Stop" Zustand initiiert und der I2C-Bus freigegeben wird.

Handelt es sich bei einzelnen Slaves S1, S2, . . ., Sn um EE- PROMs, erfolgt eine logische Ansteuerung.

Bei der logischen Ansteuerung wird eine vom jeweiligen EE- PROM gegebene Speichergröße, wenn sie eine Größe von 256 Byte, 512 Byte oder 1024 Byte aufweist, in Blöcke von 256 Byte Größe aufgeteilt, die mit unterschiedlichen Slaveadressen aus einem Bereich von 0xA0 Hex bis 0xAE Hex mit einem "Offset" von 8 Bit angesprochen werden, wobei die mit Offset Bezeichne te Bitzahl den für eine Adressierung von Speicherzellen zur Verfügung stehenden Adressraum angibt, beispielsweise können bei 8 Bit Offset 2⁸ Bit = 256 Speicherzellen adressiert wer den während bei einem 16 Bit Offset 2¹⁶ = 65 536.

Wenn die Speichergröße des EE-PROMs größer als 2048 Byte be trägt, erfolgt der Zugriff auf den EE-PROM mit der Slave adresse A0 Hex mit einem 16 Bit Offset.

Die der Erfindung zugrundeliegende Aufgabe ist es, ein effek tiveres Ansteuern von Speicherbausteinen zu gewährleisten.

Diese Aufgabe wird ausgehend von dem Oberbegriff des An spruchs 1 durch die kennzeichnenden Merkmale gelöst.

Bei dem erfindungsgemäßen Verfahren zum Ansteuern von Spei cherbausteinen, die über einen Datenbus mit einer Steuerein heit verbunden sind wird durch die Steuereinheit, insbesonde re durch einen Reset der mit dem Datenbus verbunden Baustei ne, Ein Ausgangszustand der verbundenen Speicherbausteine wird initiiert, da vor dem ersten Lese bzw. Schreibzugriff auf einen Speicherbaustein, der Typ, insbesondere die Spei chergröße, des verwendeten Speicherbausteins detektiert wer den muss, wird nun ein Adresswert einer Detektierungsadresse zugewiesen und seitens der Steuereinheit an den Datenbus ge legt, daraufhin wird das Erfolgen einer Bestätigung des Ad resswerts durch einen der Speicherbausteine seitens der Steu ereinheit überprüft und bei positivem Ergebnis der Überprü fung mittels einer Zuordnung von Adresswerten zu Speicherbau steintypen wird der Typ des Speicherbausteins für Schreib- und Lesezugriffe auf den Speicherbaustein detektiert. Bei ne gativem Ergebnis der Überprüfung wird die Detektierungsadres se mit einem neuen Adresswert belegt und diese an den Daten bus gelegt sowie erneut auf eine Bestätigung geprüft, wobei, solange ein positives Ergebnis der Überprüfung ausbleibt, das sukzessive Belegen der Detektierungsadresse und die anschlie ßende Prüfung solange durchgeführt wird bis eine eine Nicht detektierbarkeit angebende Abbruchbedingung erreicht ist.

Durch das erfindungsgemäße Verfahren wird ein automatische Detektieren von Speicherbausteintypen, insbesondere der Spei chergrößen von Speicherbausteinen, der gleichen Technologie, erzielt, so dass bei Einsatz anderer Speicherbausteine die verwendete Software nicht geändert werden muss bzw. die Soft ware hardwareunabhängig entwickelt werden kann, so dass je derzeit Bauteile anderen Typs eingesetzt werden können, falls es beispielsweise Lieferengpässe für den ursprünglich vorge sehenen Typ gibt bzw. der vorgesehene Typ zu teuer in der An schaffung ist. Im Allgemeinen lässt sich mit dem erfindungs gemäßen Verfahren der Typ des Speicherbausteines feststellen, wenn nur ein Speicherbaustein angeschlossen ist. Denkbar ist aber auch das Detektieren des Typs, wenn mehrere Speicherbau steine angeschlossen sind. Hierfür ist es jedoch erforder lich, dass sich die Slaveadressen der Speicherbausteine nicht überschneiden.

Wird ein neuer Adresswert, ausgehen von einem Startwert durch Dekrementierung um einen diskreten Schritt ermittelt, ist ei ne Speicherung möglicher Adresswerte nicht erforderlich, so dass Speicherplatz eingespart wird. Zudem ist es einfacher zu implementieren.

Ein diskreter Schritt der Größe zwei, ist bei Speicherbau steinen, insbesondere bei EE-PROMs, denen gültige Adresswerte in Zweierschritten vergeben sind.

Eine Zuordnung in Form einer Tabelle ist insbesondere dann von Vorteil, wenn die Anzahl der Adresswert zu Speicherbau steintyp Zuordnungen so groß ist, dass sie nicht als "if then-else-Struktur", "case"-Struktur oder vergleichbarer Strukturen bereits im Algorithmus implizit enthalten sind.

Ein Inter-IC-Bus ist im für Geräte der Kommunikationstechnik und Unterhaltungselektronik vorteilhaft Einsetzbar.

Die Weiterbildung gemäß Anspruch 6 erlaubt das automatische Detektieren der Größe von EE-PROMs in einer Anordnung, in der ausschließlich EE-PROMS mit einer Größe von mindestens 512 Byte eingesetzt werden.

Die Weiterbildung gemäß Anspruch erlaubt das automatische Detektieren der Größe von EE-PROMs in einer Anordnung, in der ausschließlich EE-PROMS mit einer Größe von kleiner oder gleich 2048 Byte eingesetzt werden.

Insbesondere bei einer Dekrementierung zur Ermittlung neuer Adresswerte ist das Erreichen des Hexdezimalen Adresswerts 0xA0 als untere Grenze der möglichen Adresswerte für EE-PROMs von Vorteil, wobei das Ausbleiben der Bestätigung ein Schei tern der Detektierung bzw. einen unzulässiges oder fehlerhaf tes EE-PROM Signalisiert.

Ein Ausführungsbeispiel der Erfindung wird anhand der Fig. 1 bis 3 erläutert. Dabei zeigen:

Fig. 1 Eine mittels I2C-Bus verbundene Anordnung von Bau teilen

Fig. 2 Ein Ausführungsbeispiel des erfindungsgemäßen Ver fahren darstellendes Ablaufdiagramm für das Detek tieren von EE-PROMs mit einer Speichergröße von mindestens 512 Byte

Fig. 3 Ein Ausführungsbeispiel des erfindungsgemäßen Ver fahren darstellendes Ablaufdiagramm für das Detek tieren von EE-PROMs mit einer Speichergröße von kleiner als 2 kByte

Bei der in Fig. 1 dargestellten Anordnung ist wie eingangs beschrieben ein Master CPU mit Slaves Sl1, Sl2, . . ., Sln über ei nen I2C-Bus verbunden.

Das in Fig. 2 dargestellte Ausführungsbeispiel des erfin dungsgemäßen Verfahrens kommt ausschließlich in Anordnungen zum Einsatz, in denen EE-PROMs mit einer Speichergröße von mindestens 512 Byte als Slaves Sl1, Sl2, . . ., Sln in Frage kommen.

In einem ersten Schritt S1 werden nach einem zurücksetzen des Systems (Reset) zunächst Detektierungsvariablen mit Initiali sierungswerten vorbelegt, wobei unter anderem eine Detektie rungsadresse Sl_Adr mit dem Hexadezimalwert AE belegt wird. D. h. es gilt Sl_Adr = 0xAE.

Anschließend wird in einem zweiten Schritt S2 ausgehend vom Master CPU der Start Zustand initiiert und das Slave S1, S2, Sn mit dem aktuellen Wert der Adresse Sl_Adr angesprochen.

Im folgenden dritten Schritt S3 erfolgt im Anschluss daran eine Überprüfung, ob die angeforderte Adresse, durch ein "Aknowledge" (ACK) Signal positiv Quittiert wurde.

Ist dies der Fall, ist der Typ des EE-PROMs erkannt und gemäß einer Zuordnung des aktuellen Adresswertes OxAE Hex wird das Slave SL1, SL2, . . ., SLN als EE-PROM mit einer Speichergröße von 2048 Bytes und 8 Bit Offset identifiziert, so dass anschlie ßend in einem siebten Schritt S7 der Zustand Detektierung ab geschlossen erreicht ist.

Eine exakte Bestimmung der Speichergröße bei der Detektierung eines EE-PROM mit Speichergröße größer 2048 Byte ist nicht er forderlich, da EE-PROMs mit einer Speichergröße größer als 2048 Bytes generell mit der zugehörigen Detektierungsadresse Sl_Adr = 0xA0 und 16 Bit Offset angesprochen werden.

Ergibt die Überprüfung in Schritt S3 jedoch, dass es kein ACK-Signal gab, so wird in einem Schritt S4 Geprüft, ob der letzte mögliche Wert 0xA0, mit dem die Detektierungsadresse Sl_Adr belegt werden kann, erreicht worden ist, dass heißt, ob für diese Adresse bereits der Schritt S3 ohne ACK-Signal bzw. negativ quittiert (NACK-Signal) wurde.

Ist dies der Fall wird in einem fünften Schritt S5 festge stellt, dass kein gültiges EE-PROM als Slave Sl1, Sl2, . . ., Sln angeschlossen ist und sofort im siebten Schritt S7 der Zu stand Detektierung abgeschlossen erreicht.

Falls die letztmögliche Belegung der Detektierungsadresse Sl_Adr nicht erreicht ist, wird in einem sechsten Schritt S6 der aktuelle Wert der Detektierungsadresse Sl_Adr um 2 dekre mentiert und mit dem zweiten Schritt S2 fortgefahren, so dass Sl_Adr = 0xAC gilt.

Die dadurch realisierte Schleife läuft solange durch bis eine der beiden Abbruchbedingungen

- Positive Quittung ACK erhalten
- Letztmöglicher Wert (0xA0) der Detektierungsvariable Sl_Adr erreicht

erfüllt ist.

Das in Fig. 3 dargestellte Ausführungsbeispiel des erfin dungsgemäßen Verfahrens kommt ausschließlich in Anordnungen zum Einsatz, in denen EE-PROMs mit einer Speichergröße von kleiner gleich 2 kByte (2048 Byte) als Slaves Sl1, Sl2, . . ., Sln in Frage kommen weist exakt die gleichen Verfahrensschritte S1, . . ., S7 auf, wie das Ausführungsbeispiel für EE-PROM größer 512 Byte.

Der einzige Unterschied zum obigen Ausführungsbeispiel ist lediglich eine andere Zuordnung von EE-PROM Typ zum Wert 0xA0 Hex. Wird Detektierungsadresse Sl_Adr mit diesem Wert belegt und im Schritt S3 eine ACK-Signal empfangen, so wird der Typ des Slaves Sl1, Sl2. . .Sl3 als ein EE-PROM mit 256 Byte und 8 Bit Offset bestimmt und im Folgenden auch entsprechend ange sprochen.

Claims

1. Verfahren zum Ansteuern von zumindest einem Speicherbau stein (Sl1, Sl2, . . ., Sln), die über einen Datenbus (I2C) mit einer Steuereinheit (CPU) verbunden sind, gekennzeichnet durch folgende Schritte:

a) Ein Ausgangszustand des verbundenen Speicherbausteins (Sl1, Sl2, . . ., Sln) wird durch die Steuereinheit (CPU) initi iert (S1),
b) ein Adresswert (OxAE Hex) wird einer Detektierungsadresse (Sl_Adr) zugewiesen und seitens der Steuereinheit (CPU) an den Datenbus (I2C) gelegt (S2),
c) das Erfolgen einer Bestätigung des Adresswerts (0xAE Hex) durch den Speicherbaustein (Sl1, Sl2, . . ., S1n) wird seitens der Steuereinheit (CPU) überprüft(S3),
d) bei positivem Ergebnis der Überprüfung wird über eine Zu ordnung von Adresswerten zu Speicherbausteintypen wird der Typ des Speicherbausteins (Sl1, Sl2, . . ., Sln) für Schreib- und Lesezugriffe auf den Speicherbaustein (Sl1, Sl2, . . ., Sln) detektiert (S3),
e) bei negativem Ergebnis der Überprüfung wird Schritt b) und c) mit einem neuen Adresswert (AC, . . ., A0 Hex) wieder holt (S4, S6),
f) Schritt e) wird solange wiederholt, bis eine eine Nicht detektierbarkeit angebende Abbruchbedingung erreicht ist (S4, S5, S7).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der neue Adresswert (AC, . . ., A0) durch Dekrementierung um ei nen diskreten Schritt ermittelt wird (S6).

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der diskrete Schritt zwei beträgt (S6).

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Zuordnung als Tabelle gespeichert ist.

5. Verfahren nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, dass der Datenbus als Inter-IC-Bus (I2C) funktioniert.

6. Verfahren nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, dass

a) die Speicherbausteine (Sl1, Sl2, . . ., Sln) als EE-PROM funktio nieren,
b) für ein positives Ergebnis im Schritt c) für eine Belegung der Detektierungsadresse (Sl_Adr) mit dem Hexadezimalwert 0xA0, wird ein EE-PROM-Typ mit einer Speichergröße von 256 Byte detektiert.

7. Verfahren nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, dass

a) die Speicherbausteine (Sl1, Sl2, . . ., Sln) als EE-PROM funktio nieren,
b) für ein positives Ergebnis im Schritt c) für eine Belegung der Detektierungsadresse (Sl_Adr) mit dem Hexadezimalwert 0xA0, wird ein EE-PROM-Typ mit einer Speichergröße größer 2048 Byte detektiert.

8. Verfahren nach einem der Ansprüche 6 oder 7, dadurch ge kennzeichnet, dass ein negatives Ergebnis im Schritt c) für eine Belegung der Detektierungsadresse (Sl_Adr) mit dem Hexadezimalwert 0xA0 im Schritt e) als Abbruchbedin gung verwendet wird (S4).