DE10123362A1 - Wafer sowie Verfahren zum Herstellen eines Wafers - Google Patents
Wafer sowie Verfahren zum Herstellen eines WafersInfo
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Abstract
Ein Wafer (200) weist auf elektronische Chips (201) und eine Speichervorrichtung, in welcher eine Klassifikationskarte (206) gespeichert ist, welche für zumindest einen Teil der elektronischen Chips (201) jeweils eine Positionsangabe sowie eine Klassifikationsangabe aufweist, wobei mit der Positionsangabe die Position des jeweiligen elektronischen Chips (201) auf dem Wafer (200) angegeben wird und wobei mit der Klassifikationsangabe eine Klassifikation des jeweiligen elektronischen Chips (201) hinsichtlich eines vorgegebenen Klassifikationskriteriums angegeben wird.
Description
Die Erfindung betrifft einen Wafer sowie ein Verfahren zum
Herstellen eines Wafers.
Gemäß dem Stand der Technik werden während oder nach der
Produktion von elektronischen Chips auf einem Wafer die
elektronischen Chips hinsichtlich ihrer Funktionstüchtigkeit
getestet. Die dabei gewonnenen Testergebnisse führen für
gewöhnlich auf Grund eines Einteilungskriteriums zu einer
Einteilung der elektronischen Chips in "gute" sowie
"schlechte" Chips. Zur Kennzeichnung der "schlechten" Chips
werden diese mittels eines Farbpunktes markiert. An Hand
dieser Farbpunkte können in nachfolgenden
Herstellungsschritten die "schlechten" Chips ausgemustert
werden. Zusätzlich wird zu jedem Wafer ein separates
Prüfprotokoll erstellt, welches nähere Angaben unter anderem
über den getesteten Wafer, über das Einteilungskriterium
sowie über das verwendete Testverfahren enthält. Das
Prüfprotokoll kann beispielsweise elektronisch zum Ort der
nachfolgenden Herstellungsschritte übermittelt werden. Dabei
kann es jedoch dazu kommen, dass ein Prüfprotokoll
versehentlich oder absichtlich einem falschen Wafer
zugeordnet wird. Alternativ kann es auch zu einer zufälligen
oder absichtlichen Verfälschung eines Prüfprotokolls während
der Übermittlung kommen.
Fig. 1 zeigt eine schematische Draufsicht auf einen Wafer 100
gemäß dem Stand der Technik.
Auf einer der beiden Hauptseiten des Wafers 100 befinden sich
eine Vielzahl von elektronischen Chips 101. Der Wafer 100
wird mittels üblicher Herstellungsprozesse erzeugt. Bei den
heutigen Größen der handelsüblichen Wafer können die
elektronischen Chips 101 nicht mehr alle gleichzeitig erzeugt
werden, da bei den üblichen Lithographieverfahren nur
Bruchteile des Wafers 100 belichtet werden. Deshalb werden
die elektronischen Chips 101 auf dem Wafer 100 schrittweise
in Belichtungsblöcken 102 gefertigt. In einem
Belichtungsblock 102 werden üblicherweise gleichzeitig
mehrere elektronische Chips 101 hergestellt. Gemäß dem
dargestellten Stand der Technik werden in einem
Belichtungsblock 102 gleichzeitig jeweils 16 elektronische
Chips 101 erzeugt.
Die Größe der Belichtungsblöcke 102 ist von der verwendeten
Lithographietechnik sowie der angewandten Lithographiemaske
abhängig. Ein Belichtungsblock 102 kann beispielsweise eine
Größe von typischerweise 2 cm × 2 cm haben. Um die Oberfläche
des Wafers 100 abzudecken, wird eine Vielzahl an
Belichtungsblöcken 102 in geeigneter Weise aneinandergereiht.
Auf dem Wafer 100 entstehen auf Grund der Geometrie des
Wafers 100 sowie der Belichtungsblöcke 102
Fehlbelichtungsbereiche 103. Die Fehlbelichtungsbereiche 103
befinden sich zwar noch innerhalb eines Belichtungsblocks
102, jedoch ist in diesen die Oberfläche des Wafers 100
derart gering, dass keine funktionstüchtigen elektronischen
Chips 101 mehr erzeugt werden können. Dementsprechend
befinden sich die Fehlbelichtungsbereiche 103 stets am Rand
des Wafers 100.
Die Belichtungsblöcke 102 werden auf dem Wafer 100 derart
verteilt, dass die Anzahl an Fehlbelichtungsbereichen 103
möglichst gering ist. Dies ist notwendig, um die Anzahl an
elektronischen Chips 101 pro Wafer 100 zu reduzieren, welche
auf Grund der Geometrie des Wafers 100 nur teilweise
gefertigt werden können und somit funktionsuntüchtig sind.
Zum Vereinzeln der elektronischen Chips 101 sind auf dem
Wafer 100 und zwischen jeweils zwei benachbarten
elektronischen Chips 101 Sägerahmen 104 vorgesehen. Nach
erfolgter Herstellung der elektronischen Chips 101 wird der
Wafer 100 mittels Ätzen und Schleifen auf eine Dicke von
typischerweise 150 µm gedünnt und anschließend auf eine
elastische Trägerfolie geklebt. Im Bereich der Sägerahmen 104
wird der Wafer 100 nun mittels einer Diamantsäge in einzelne
Stücke zersägt. Der in geeigneter Weise zersägte Wafer 100
wird somit in die elektronischen Chips 101 vereinzelt.
Der Wafer 100 weist außerdem noch in einem Randbereich eine
Waferorientierungsmarkierung 105 auf. Diese für
Halbleitersubstrate typische Waferorientierungsmarkierung 105
ist zur Ausrichtung des Wafers 100 vor dem Beginn der
Herstellung der elektronischen Chips 101 notwendig, da einige
Herstellungsschritte, beispielsweise Epitaxie-,
Implantations- und Ätzverfahren, von der Kristallorientierung
des Substrats abhängen.
Einige der elektronischen Chips 101 sind mit jeweils einem
Farbpunkt 106 markiert. Dieser Farbpunkt 106 symbolisiert
einen fehlerhaften elektronischen Chip. Während der
Herstellung der elektronischen Chips 101 wird jeder
elektronische Chip 101 auf seine Funktionalität hin
überprüft. Wenn ein getesteter elektronischer Chip 101 auf
Grund eines Einteilungskriteriums nicht den gewünschten
Anforderungen entspricht, wird dieser elektronische Chip 101
üblicherweise von der nachfolgenden weiteren Produktion
ausgeschlossen. Dies kann beispielsweise dann der Fall sein,
wenn die auf dem elektronischen Chip 101 befindlichen
elektronischen Bauelemente unzureichende elektronische
Eigenschaften aufweisen.
Um solch einen fehlerhaften elektronischen Chip eindeutig
identifizieren zu können und somit den richtigen
elektronischen Chip 101 von der weiteren Produktion
auszuschließen, wird der elektronische Chip 101 direkt bei
der Durchführung des Funktionalitätstests mittels des
Farbpunkts 106 markiert. Nach dem Vereinzeln aller
elektronischen Chips 101 eines Wafers 100 können die mit
einem Farbpunkt 106 als fehlerhaft markierten elektronischen
Chips 101 beispielsweise ausgesondert und vernichtet werden.
Wenn jedoch vor dem Vereinzeln der elektronischen Chips 101
von einem markierten Chip versehentlich oder absichtlich der
Farbpunkt 106 entfernt wird, kann ein fehlerhafter
elektronischer Chip nicht mehr identifiziert und ausgesondert
werden.
Um eine sicherere Übermittlung der Testergebnisse der
elektronischen Chips zu gewährleisten, ist es aus [1]
bekannt, das jeweilige detaillierte Testergebnis separat auf
die elektronischen Chips zu schreiben. In [1] wird dies
beispielsweise mittels eines Lasers verwirklicht.
Bei den nachfolgenden Herstellungsschritten kann dann das auf
jedem elektronischen Chip befindliche Testergebnis mittels
eines bilderkennenden Verfahrens ausgelesen werden.
Entsprechend den Anforderungen an das fertiggestellte Produkt
kann der jeweilige elektronische Chip dann in den
nachfolgenden Herstellungsschritten verwendet, vernichtet
oder in Reserve gehalten werden.
Jedoch muss dazu jeder einzelne elektronische Chips während
des bilderkennenden Verfahrens mittels Verschiebung der
bilderkennenden Vorrichtung mechanisch angesteuert und dann
separat ausgelesen werden. Die mechanische Ansteuerung aller
elektronischen Chips ist jedoch in hohem Maße zeitaufwändig.
Dadurch werden sowohl eine lange Produktionsdauer als auch
unerwünscht hohe Produktionskosten verursacht.
Der Erfindung liegt somit das Problem zugrunde, einen Wafer
sowie ein Verfahren zum Herstellen eines Wafers anzugeben,
bei dem eine sichere, verwechslungs-, verlust- und
verfälschungsfreie Übermittlung der Testergebnisse der
elektronischen Chips je Wafer gewährleistet wird, wobei die
Testergebnisse einfach und schnell auslesbar sind.
Das Problem wird von einem Wafer sowie einem Verfahren zum
Herstellen eines Wafers mit den Merkmalen gemäß den
unabhängigen Patentansprüchen gelöst.
Ein Wafer weist elektronische Chips und eine
Speichervorrichtung auf. In der Speichervorrichtung ist eine
Klassifikationskarte gespeichert. Die Klassifikationskarte
weist für zumindest einen Teil der elektronischen Chips
jeweils eine Positionsangabe sowie eine Klassifikationsangabe
auf. Mit der Positionsangabe wird die Position des jeweiligen
elektronischen Chips auf dem Wafer angegeben. Mit der
Klassifikationsangabe wird eine Klassifikation des jeweiligen
elektronischen Chips hinsichtlich eines vorgegebenen
Klassifikationskriteriums angegeben.
In einem Verfahren zum Herstellen eines Wafers wird der Wafer
mit einer Vielzahl elektronischer Chips gefertigt. Eine
Klassifikationskarte wird in einer Speichervorrichtung auf
dem Wafer gespeichert. Des Weiteren wird die
Klassifikationskarte für zumindest einen Teil der
elektronischen Chips aus jeweils einer Positionsangabe sowie
einer Klassifikationsangabe zusammengesetzt. Mit der
Positionsangabe wird dabei die Position des jeweiligen
elektronischen Chips auf dem Wafer angegeben. Schließlich
wird mit der Klassifikationsangabe eine Klassifikation des
jeweiligen elektronischen Chips hinsichtlich eines
vorgegebenen Klassifikationskriteriums angegeben.
Ein Vorteil der Erfindung kann darin gesehen werden, dass das
Problem einer sicheren und verwechslungsfreien Übermittlung
der Testergebnisse der elektronischen Chips auf einem Wafer
gewährleistet wird, indem die Testergebnisse direkt auf dem
Wafer gespeichert werden. Somit sind die Testergebnisse
physisch mit dem zugehörigen Wafer verbunden. Dabei ergibt
sich als zusätzlicher Vorteil, dass die Testergebnisse nicht
verloren gehen können. Erfolgt die Speicherung der
Testergebnisse auf dem Wafer in dauerhafter Form, wird
außerdem auch eine Verfälschung der Testergebnisse stark
behindert. Somit ermöglicht die Erfindung eine erhebliche
Erhöhung der Sicherheit bei der Übermittlung der
Testergebnisse im Vergleich zu externen Prüfprotokollen.
Ein weiterer Vorteil der Erfindung ist, dass auf Grund der
Speicherung der Testergebnisse in einer Klassifikationskarte
die Testergebnisse einfach und schnell ausgelesen werden
können. Zur Übermittlung der Testergebnisse muss nun nicht
mehr jeder einzelne elektronische Chip separat von der
bilderkennenden Vorrichtung angesteuert und ausgelesen
werden. Der Wafer und damit die einzelnen elektronischen
Chips müssen somit zum Auslesen der Klassifikationskarte
nicht wie im Stand der Technik abgerastert werden. Dadurch
können die nachfolgenden Herstellungsschritte zeitlich
verkürzt und somit die Herstellungskosten reduziert werden.
Zusätzlich bietet die Erfindung die Möglichkeit, dass mittels
der Klassifikationskarte die elektronischen Chips an Hand
ihrer Klassifikationsangaben auch in mehr als zwei
Klassifikationsgruppen eingeteilt werden können. Die Anzahl
an Klassifikationsgruppen vergrößert lediglich die in der
Klassifikationskarte gespeicherten Klassifikationsangaben.
Dabei kann jede Klassifikationsgruppe beispielsweise einen
Qualitätstyp von elektronischen Chips hinsichtlich des
vorgegebenen Klassifikationskriteriums repräsentieren. Bei
der Klassifikationskarte kann es sich beispielsweise um eine
sogenannte mehrstufige Failmap handeln. Dabei ist die
Eingruppierung der elektronischen Chips nicht nur in die
beiden Gruppen "gute" Chips und "schlechte" Chips möglich.
Zusätzlich sind dann auch diverse Zwischenstufen zwischen
"guten" Chips und "schlechten" Chips möglich, wie
beispielsweise "zweite Wahl" Chips.
Bei dem erfindungsgemäßen Wafer ist die Speichervorrichtung
vorzugsweise in einem Randbereich des Wafers angeordnet. Auf
Grund der Speicherung der Klassifikationskarte in einer
zusätzlichen Speichereinheit auf dem Wafer sollte bevorzugt
so wenig Produktionsplatz für elektronische Chips wie möglich
belegt werden. Dies hat den Vorteil, dass dadurch die
Produktionskosten für elektronische Chips pro Wafer so gering
wie möglich gehalten werden können.
Somit eignet sich der Randbereich des Wafers, in dem keine
funktionstüchtigen elektronischen Chips mehr gefertigt werden
können, besonders zum Anordnen der Speichervorrichtung.
Zusätzlich ist der Randbereich des Wafers zum Anordnen der
Speichervorrichtung deshalb besonders geeignet, weil dadurch
beim Auslesen der Klassifikationskarte der Ort der
Speichervorrichtung für die Auslesevorrichtung schnell
ansteuerbar ist. Beispielsweise könnte als Ort für die
Speichervorrichtung der Bereich mit der
Waferorientierungsmarkierung verwendet werden. Standardmäßig
wird als Waferorientierungsmarkierung bei Wafern mit einem
Durchmesser bis zu 152,4 mm (6") eine Abflachung (genannt:
"flat") und bei Wafern mit einem Durchmesser ab 200 mm eine
Kerbe (genannt: "notch") verwendet.
Vorzugsweise ist die Speichervorrichtung mit gleichem Inhalt
mehrmals auf dem Wafer vorgesehen. Dies minimiert die
Möglichkeit eines teilweisen oder vollständigen Verlustes der
Klassifikationskarte. Auch wird dadurch das Risiko einer
unbemerkten Verfälschung der Klassifikationskarte reduziert.
Bei dem erfindungsgemäßen Wafer ist die Speichervorrichtung
vorzugsweise ein nichtflüchtiger elektronischer Speicher.
Beispielsweise kann es sich dabei um einen elektrisch
programmierbaren Nurlesespeicher (EPROM oder EEPROM) handeln.
Handelt es sich bei den elektronischen Chips um Bauelemente
für Chipkarten, in welchen elektrisch löschbare und
programmierbaren Nurlesespeicher (EEPROM) integriert sind,
könnte in einigen oder allen Bauelementen die
Klassifikationskarte gespeichert sein. Bei der
Personalisierung der Bauelemente für die Chipkarten können
die Klassifikationskarten in den elektrisch löschbaren und
programmierbaren Nurlesespeichern problemlos überschrieben
und somit gelöscht werden. Folglich muss in diesem Fall für
die Speicherung der Klassifikationskarte kein separater Platz
auf dem Wafer vorgesehen werden. Die Ausbeute an auf einem
Wafer gefertigten Bauelementen wird somit nicht verringert.
Alternativ kann die Speichervorrichtung auch eine Matrix
sein, welche sich auf einem nicht mit elektronischen Chips
bedeckten Bereich des Wafers befindet. Dabei dienen die
Schnittpunkte zwischen Matrixzeilen und Matrixspalten als
Positionsangaben für die elektronischen Chips. Diesen sind
dann die Klassifikationsangaben der elektronischen Chips
zugeordnet. Die Klassifikationsangaben können beispielsweise
mittels Farbpunkten ausgedrückt sein.
Statt Farbpunkten können auch Strukturen zur Anwendung
kommen, welche mittels eines Lasers in den Wafer eingebrannt
wurden. Die mittels Laser eingebrannten Strukturen haben
gegenüber den Farbpunkten die Vorteile, dass die gespeicherte
Informationsdichte wesentlich höher sein kann und dass die
Klassifikationsangaben irreversibel auf dem Wafer gespeichert
sind.
Ein Ausführungsbeispiel der Erfindung ist in den Figuren
dargestellt und wird im folgenden näher erläutert.
Es zeigen
Fig. 1 eine schematische Draufsicht auf einen Wafer gemäß
dem Stand der Technik; und
Fig. 2 eine schematische Draufsicht auf einen Wafer gemäß
einem Ausführungsbeispiel der Erfindung.
In Fig. 2 ist eine schematische Draufsicht auf einen Wafer 200
gemäß einem Ausführungsbeispiel der Erfindung gezeigt.
Auf einer Hauptseite des Wafers 200 befinden sich eine
Vielzahl von elektronischen Chips 201. Der Wafer 200 wird
analog zum Stand der Technik mittels üblicher
Herstellungsprozesse erzeugt. Wie unter Fig. 1 bereits
beschrieben, werden die elektronischen Chips 201 auf dem
Wafer 200 schrittweise in Belichtungsblöcken 202 gefertigt.
Auf dem Wafer 200 entstehen auf Grund der Geometrie des
Wafers 200 sowie der Anordnung der Belichtungsblöcke 202
Fehlbelichtungsbereiche 203 am Rand des Wafers 200. Die
Belichtungsblöcke 202 werden auf dem Wafer 200 derart
verteilt, dass die Anzahl an Fehlbelichtungsbereichen 203
möglichst gering ist.
Zum Vereinzeln der elektronischen Chips 201 sind auf dem
Wafer 200 und zwischen jeweils zwei benachbarten
elektronischen Chips 201 wie bereits im Stand der Technik
Sägerahmen 204 vorgesehen. Nach erfolgter Herstellung der
elektronischen Chips 201 wird der Wafer 200 mittels Ätzen und
Schleifen auf eine Dicke von typischerweise 150 µm gedünnt
und anschließend auf eine elastische Trägerfolie geklebt. Im
Bereich der Sägerahmen 204 wird der Wafer 200 nun mittels
einer Diamantsäge in einzelne Stücke zersägt. Der in
geeigneter Weise zersägte Wafer 200 wird somit in die
elektronischen Chips 201 vereinzelt.
Der Wafer 200 weist außerdem noch in einem Randbereich eine
Waferorientierungsmarkierung 205 auf, um den Wafer 200 vor
dem Beginn der Herstellung der elektronischen Chips 201
ausrichten zu können.
Während der Herstellung der elektronischen Chips 201 wird
jeder elektronische Chip 201 auf seine Funktionalität und
seine elektronischen Eigenschaften hin überprüft. Wenn ein
getesteter elektronischer Chip 201 hinsichtlich eines
vorgegebenen Klassifikationskriteriums nicht den geforderten
Anforderungen entspricht, wird dieser elektronische Chip 201
üblicherweise von der nachfolgenden weiteren Produktion
ausgeschlossen. Dies kann beispielsweise dann der Fall sein,
wenn die auf dem elektronischen Chip 201 befindlichen
elektronischen Bauelemente unzureichende elektronische
Eigenschaften aufweisen.
Ein freiliegender Randbereich des Wafers 200 dient als
Speichervorrichtung für eine Klassifikationskarte 206. Diese
ist direkt auf der Oberfläche des Wafers 200 in der Form
einer den Wafer 200 abbildenden Matrix gespeichert. Die
Klassifikationskarte 206 setzt sich aus einer Positionsangabe
sowie einer Klassifikationsangabe für jeden elektronischen
Chip 201 zusammen. Als Positionsangaben dienen dabei die
Schnittpunkte zwischen Matrixzeilen und Matrixspalten. Jeder
Schnittpunkt zwischen einer Matrixzeile und einer
Matrixspalte repräsentiert folglich eine Position eines
elektronischen Chips 201 auf dem Wafer 200. Somit stellt die
Klassifikationskarte 206 ein verkleinertes Abbild des Wafers
200 dar.
Jeder Positionsangabe ist für den jeweiligen elektronischen
Chip 201 eine Klassifikationsangabe zugeordnet. Die
Klassifikationsangaben der elektronischen Chips 201
ermöglichen eine Klassifikation der elektronischen Chips 201
hinsichtlich des vorgegebenen Klassifikationskriteriums.
Gemäß diesem Ausführungsbeispiel der Erfindung wird die
Klassifikationskarte 206 mittels eines Lasers auf die
Oberfläche des Wafers 200 "geschrieben", d. h. in den Wafer
200 eingebrannt. Dabei werden zusätzlich zur reinen
Klassifikationskarte 206 noch das Klassifikationskriterium
sowie das Prüfverfahren auf dem Wafer 200 gespeichert. Als
Klassifikationsangaben können Zeichen, Zeichenfolgen oder
sonstige Strukturen verwendet werden. Als Zeichen können
selbstverständlich Zahlen und Buchstaben verwendet werden.
Somit ist eine Einteilung der elektronischen Chips 201 in
eine Vielzahl von Klassen möglich.
In diesem Dokument ist folgende Veröffentlichung zitiert:
[1] US 4 510 673 A
[1] US 4 510 673 A
100
Wafer gemäß Stand der Technik
101
elektronischer Chip
102
Belichtungsblock
103
Fehlbelichtungsbereich
104
Sägerahmen
105
Waferorientierungsmarkierung
106
Farbpunkt
200
Wafer gemäß Ausführungsbeispiel der Erfindung
201
elektronischer Chip
202
Belichtungsblock
203
Fehlbelichtungsbereich
204
Sägerahmen
205
Waferorientierungsmarkierung
206
Klassifikationskarte
Claims (12)
1. Wafer
mit elektronischen Chips und
mit einer Speichervorrichtung, in welcher eine Klassifikationskarte gespeichert ist,
wobei die Klassifikationskarte für zumindest einen Teil der elektronischen Chips jeweils eine Positionsangabe sowie eine Klassifikationsangabe aufweist,
wobei mit der Positionsangabe die Position des jeweiligen elektronischen Chips auf dem Wafer angegeben wird, und
wobei mit der Klassifikationsangabe eine Klassifikation des jeweiligen elektronischen Chips hinsichtlich eines vorgegebenen Klassifikationskriteriums angegeben wird.
mit elektronischen Chips und
mit einer Speichervorrichtung, in welcher eine Klassifikationskarte gespeichert ist,
wobei die Klassifikationskarte für zumindest einen Teil der elektronischen Chips jeweils eine Positionsangabe sowie eine Klassifikationsangabe aufweist,
wobei mit der Positionsangabe die Position des jeweiligen elektronischen Chips auf dem Wafer angegeben wird, und
wobei mit der Klassifikationsangabe eine Klassifikation des jeweiligen elektronischen Chips hinsichtlich eines vorgegebenen Klassifikationskriteriums angegeben wird.
2. Wafer gemäß Anspruch 1,
bei welchem die elektronischen Chips mittels der
Klassifikationsangaben in eine Vielzahl von
Klassifikationsgruppen aufgeteilt sind.
3. Wafer gemäß Anspruch 2,
bei welchem jede Klassifikationsgruppe einen Qualitätstyp von
elektronischen Chips hinsichtlich des vorgegebenen
Klassifikationskriteriums repräsentiert.
4. Wafer gemäß einem der Ansprüche 1 bis 3,
bei welchem die Speichervorrichtung in einem Randbereich des
Wafers angeordnet ist.
5. Wafer gemäß einem der Ansprüche 1 bis 4,
bei welchem die Speichervorrichtung mit gleichem Inhalt
mehrmals auf dem Wafer vorgesehen ist.
6. Wafer gemäß einem der Ansprüche 1 bis 5,
bei welchem die Speichervorrichtung ein nichtflüchtiger
elektronischer Speicher ist.
7. Wafer gemäß einem der Ansprüche 1 bis 6,
bei welchem die Speichervorrichtung ein elektrisch
programmierbarer Nurlesespeicher ist.
8. Wafer gemäß einem der Ansprüche 1 bis 7,
bei welchem die Speichervorrichtung ein elektrisch löschbarer
und elektrisch programmierbarer Nurlesespeicher ist.
9. Wafer gemäß einem der Ansprüche 1 bis 5,
bei welchem die Speichervorrichtung eine Matrix ist, welche
sich auf einem nicht mit elektronischen Chips bedeckten
Bereich des Wafers befindet, wobei die Schnittpunkte zwischen
Matrixzeilen und Matrixspalten als Positionsangaben für die
elektronischen Chips dienen und diesen die
Klassifikationsangaben der elektronischen Chips zugeordnet
sind.
10. Wafer gemäß Anspruch 9,
bei welchem die Klassifikationsangaben mittels Farbpunkten
ausgedrückt sind.
11. Wafer gemäß Anspruch 9,
bei welchem die Klassifikationsangaben mittels Strukturen
ausgedrückt sind, welche mittels eines Lasers eingebrannt
wurden.
12. Verfahren zum Herstellen eines Wafers
bei dem der Wafer mit einer Vielzahl elektronischer Chips gefertigt wird,
bei dem eine Klassifikationskarte in einer Speichervorrichtung auf dem Wafer gespeichert wird, und
bei dem die Klassifikationskarte für zumindest einen Teil der elektronischen Chips aus jeweils einer Positionsangabe sowie einer Klassifikationsangabe zusammengesetzt wird,
wobei mit der Positionsangabe die Position des jeweiligen elektronischen Chips auf dem Wafer angegeben wird, und
wobei mit der Klassifikationsangabe eine Klassifikation des jeweiligen elektronischen Chips hinsichtlich eines vorgegebenen Klassifikationskriteriums angegeben wird.
bei dem der Wafer mit einer Vielzahl elektronischer Chips gefertigt wird,
bei dem eine Klassifikationskarte in einer Speichervorrichtung auf dem Wafer gespeichert wird, und
bei dem die Klassifikationskarte für zumindest einen Teil der elektronischen Chips aus jeweils einer Positionsangabe sowie einer Klassifikationsangabe zusammengesetzt wird,
wobei mit der Positionsangabe die Position des jeweiligen elektronischen Chips auf dem Wafer angegeben wird, und
wobei mit der Klassifikationsangabe eine Klassifikation des jeweiligen elektronischen Chips hinsichtlich eines vorgegebenen Klassifikationskriteriums angegeben wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE20122278U DE20122278U1 (de) | 2001-05-14 | 2001-05-14 | Wafer |
DE10123362A DE10123362B4 (de) | 2001-05-14 | 2001-05-14 | Wafer sowie Verfahren zum Herstellen eines Wafers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10123362A DE10123362B4 (de) | 2001-05-14 | 2001-05-14 | Wafer sowie Verfahren zum Herstellen eines Wafers |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10123362A1 true DE10123362A1 (de) | 2002-11-28 |
DE10123362B4 DE10123362B4 (de) | 2004-12-30 |
Family
ID=7684706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10123362A Expired - Fee Related DE10123362B4 (de) | 2001-05-14 | 2001-05-14 | Wafer sowie Verfahren zum Herstellen eines Wafers |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10123362B4 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2973563A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Memorisation de donnees sur une plaquette de circuits electroniques |
FR2973560A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Tri de puces d'une plaquette de circuits électroniques |
FR2973564A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Securisation d'une plaquette de circuits electroniques |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2262839A (en) * | 1991-12-23 | 1993-06-30 | Motorola Inc | Integral semiconductor wafer map recording |
JPH05190614A (ja) * | 1992-01-13 | 1993-07-30 | Nec Kyushu Ltd | マッピングデータの保存方法 |
JPH06132366A (ja) * | 1992-10-14 | 1994-05-13 | Toshiba Seiki Kk | マッピングデータ作成方法 |
GB2291739A (en) * | 1994-07-22 | 1996-01-31 | Nec Corp | Semiconductors wafer label |
-
2001
- 2001-05-14 DE DE10123362A patent/DE10123362B4/de not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2262839A (en) * | 1991-12-23 | 1993-06-30 | Motorola Inc | Integral semiconductor wafer map recording |
JPH05190614A (ja) * | 1992-01-13 | 1993-07-30 | Nec Kyushu Ltd | マッピングデータの保存方法 |
JPH06132366A (ja) * | 1992-10-14 | 1994-05-13 | Toshiba Seiki Kk | マッピングデータ作成方法 |
GB2291739A (en) * | 1994-07-22 | 1996-01-31 | Nec Corp | Semiconductors wafer label |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2973563A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Memorisation de donnees sur une plaquette de circuits electroniques |
FR2973560A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Tri de puces d'une plaquette de circuits électroniques |
FR2973564A1 (fr) * | 2011-04-01 | 2012-10-05 | St Microelectronics Rousset | Securisation d'une plaquette de circuits electroniques |
US8802455B2 (en) | 2011-04-01 | 2014-08-12 | Stmicroelectronics (Rousset) Sas | Security-protection of a wafer of electronic circuits |
Also Published As
Publication number | Publication date |
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DE10123362B4 (de) | 2004-12-30 |
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