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Die
Erfindung betrifft einen integrierten Speicher mit einer Signaleingangsleitung
und einem Speicherelement.
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Herkömmliche
Speicherbausteine empfangen gewöhnlich
verschiedene Arten von Eingangssignalen, wie z.B. Steuer-, Adress- und Datensignalen. Die
Eingangssignale werden üblicherweise
parallel und synchron zu einem oder mehreren Taktsignalen in den
Speicher eingelesen. Die Eingangssignale werden dabei mit einer
Flanke eines Taktsignals in ein Speicherelement übernommen, wobei das Eingangssignals
stets eine bestimmte Zeit vor einer Taktflanke anliegen muss (Setup-Zeit)
und noch eine gewisse Zeit nach der Taktflanke anliegen muss (Hold-Zeit),
um das Eingangssignal korrekt in das Speicherelement z.B. in ein
Latch, zu übernehmen. Setup-
und Hold-Zeit sowie zeitliche Verschiebungen zwischen den Eingangssignalen
begrenzen die Taktfrequenz, weil mit einem Taktsignal häufig mehrere Eingangssignale
zuverlässig
in z.B. ein Latch übernommen
werden sollen.
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In
einem optimalen Fall wird ein Eingangssignal zu einem Zeitpunkt
abgetastet, der idealerweise in der Mitte des Zeitbereichs liegt,
in dem das Eingangssignal anliegt. Bei Verschiebungen zwischen dem
Taktsignal und einem Eingangssignal ist es möglich, dass das Eingangssignal
nicht mehr in der Mitte sondern zu einem Zeitpunkt abgetastet wird, der
näher am
Beginn und Ende der Gültigkeitsdauer des
Signales liegt. Dies kann dazu führen,
dass die notwendige Setup- bzw. Hold-Zeit unterschritten wird, und somit
das Eingangssignal nicht zuverlässig z.B.
in ein Latch übernommen
werden kann.
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Aus
der Druckschrift
DE
197 04 299 C2 ist eine Taktrückgewinnungseinheit bekannt,
die aus einem Datensignalstrom ein Taktsignal generiert, um die
Daten des Datensignalstroms mithilfe dieses Taktes in ein Speicherelement
einzulesen.
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Die
Druckschrift
EP 0 654
907 A1 offenbart eine Taktrückgewinnungseinheit, die insbesondere
in einem Hochfrequenzbereich bessere Eigenschaften aufweist.
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Es
ist Aufgabe der vorliegenden Erfindung eine verbesserte Eingangsschaltung
für einen
integrierten Speicher zur Verfügung
zu stellen, die es insbesondere ermöglicht, die Eingangssignale
schnell zu übernehmen
und die Einlesegeschwindigkeit von Signalen in einen integrierten
Speicher zu erhöhen.
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Diese
Aufgabe wird durch die Eingangsschaltung nach Anspruch 1 gelöst. Eine
weitere vorteilhafte Ausgestaltung ist in dem abhängigen Anspruch
angegeben.
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Es
ist eine Eingangsschaltung für
einen integrierten Speicher vorgesehen. Die Eingangsschaltung umfasst
eine Signaleingangsleitung und ein Speicherelement. Weiterhin ist
eine Taktrückgewinnungseinheit
vorgesehen, mit der die Signaleingangsleitung verbunden ist. Mit
der Taktrückgewinnungseinheit
wird ein Taktsignal aus einem Eingangssignal auf der Signaleingangsleitung
generiert. Mit Hilfe des so generierten Taktsignals kann das Eingangssignal
in das Speicherelement eingelesen werden. Das in das Speicherelement
eingelesene Datum kann dann ebenfalls gesteuert durch das Taktsignal zu
vorgegebenen Zeitpunkten in den integrierten Speicher geschrieben
werden.
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Eine
solche Eingangsschaltung hat den Vorteil, dass aus jedem Eingangssignal
ein individuelles Taktsignal generiert werden kann, das dann dazu verwendet
wird, das Eingangssignal in ein Speicherelement, z. B. ein Latch
oder ähnliches,
einzulesen. Es entfällt
die Notwendigkeit, die Eingangssignale zueinander derart zu synchronisieren,
dass sie mit Hilfe eines einzelnen Taktsignals in Speicherelemente übernommen
werden können.
Auf diese Weise kann beispielsweise der Einfluss von Laufzeiteffekten auf
Setup- und Holdzeit reduziert werden.
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Darüber hinaus
ist es vorteilhaft, dass dadurch die Wahrscheinlichkeit von Fehlern
bei dem Übernehmen
der Eingangssignale reduziert werden kann, wie sie beispielsweise
auftreten, wenn Taktsignal und Eingangssignal gegeneinander versetzt
sind. Da das Taktsignal zur Übernahme
des Eingangssignals in das Speicherelement jeweils aus dem Eingangssignal
selbst generiert wird, ist das jeweilige Taktsignal so stets auf
das Eingangssignal abgestimmt. Das Taktsignal ist vorzugsweise mit
einem Tastverhältnis
von etwa 50:50 vorgesehen. Da das Taktsignal zu den Signalwechseln
des Eingangssignals synchronisiert ist, wird vorzugsweise die nächste Flanke
des Taktsignals, nach etwa der Hälfte
eines Taktzyklusses verwendet, um die Daten in das Speicherelement
zu übernehmen.
Zu diesem Zeitpunkt liegen die Daten sicher an und die Anforderungen
an Setup- und Hold-Zeit werden erfüllt.
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Weiterhin
ist es mit der Eingangsschaltung möglich, die Anzahl der Eingänge bei
einem integrierten Speicher zu reduzieren, da auf zusätzliche
Taktsignaleingangsleitungen verzichtet werden kann.
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Es
ist vorgesehen, dass die Taktrückgewinnungseinheit
einen ersten Pulsgenerator und einen zweiten Pulsgenerator aufweist.
Diese sind jeweils mit einem Phasendetektor verbunden. Die Signaleingangsleitung
ist mit einem Eingang des ersten Pulsgenerators verbunden, um bei
einem Signalwechsel ein Pulssignal zu generieren. Der Phasendetektor
ist mit einem Integrator verbunden, so dass der Integrator abhängig von
einer Phasenlage zwischen dem generierten Pulssignal des ersten
Pulsgenerators und einem generierten Pulssignal des zweiten Pulsgenerators
eine Stellspannung an eine spannungsgesteuerte Oszillatorschaltung
ausgibt. Ein Ausgang der spannungsgesteuerten Oszillatorschaltung
ist auf einen Eingang des zweiten Pulsgenerators rückgekoppelt,
und stellt das Taktsignal für
das jeweilige Eingangssignal dar.
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Mit
dieser Schaltung kann vorteilhaft erreicht werden, dass das Taktsignal
kontinuierlich auf den den Eingangssignalen zugrundeliegenden Takt
angepasst wird. Sollten die Eingangssignale asynchron zu dem zugrundeliegenden
Taktsignal sein, so ist die Schaltung in der Lage, ein Taktsignal
zu generieren, das an die veränderten
Eingangssignale angepasst ist. Auf diese Weise kann eine Eingangsschaltung
erreicht werden, die sehr flexibel auf die eintreffenden Eingangssignale
anpassbar ist, wodurch sehr hohe Frequenzen bei dem Einlesen von
Eingangssignalen möglich
sind.
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Gemäß einer
Ausführungsform
der Erfindung ist vorgesehen, dass eine Eingangsschaltung einen
Oszillator aufweist, der unabhängig
von einem externen Takt ein Taktsignal generiert, welches auf das
Eingangssignal synchronisierbar ist. Das Eingangssignal wird mit
Hilfe des durch den Oszillator generierten Taktsignals in das Speicherelement
eingelesen. Auf diese Weise ist die maximale erreichbare Frequenz
nur abhängig
von der Stabilität
des Taktes einer die Eingangssignale bereitstellenden Vorrichtung
und des Oszillators. Eine ununterbrochene Datenübertragung ist möglich, wenn
die Initialisierung und Synchronisation des Oszillators auf ein
externes Taktsignal während
Zeiten stattfinden, in denen keine Datenübertragung stattfindet, wie
z. B. Initialisierungszeiten und/oder Refresh-Zeiten. Eine Synchronisation
kann auch mit Hilfe der Eingangsdaten vorgenommen werden, wenn man
z.B. ein bestimmtes Eingangsdatenformat wählt, z.B. ein Format, das häufige Zustandswechsel
bei den Eingangsdaten vorsieht.
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Die
Erfindung wird im folgenden anhand der beigefügten Zeichnungen näher erläutert. Es
zeigen:
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1 eine
Ausführungsform
der Erfindung, bei der das interne Taktsignal durch eine PLL-Schaltung
erzeugt wird;
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2 zeigt
ein Blockschaltbild einer möglichen
Ausführungsform
eines ersten Pulsgenerators;
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3 zeigt
ein Blockschaltbild einer möglichen
Ausführungsform
eines zweiten Pulsgenerators;
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4 zeigt
eine Schaltungsdarstellung eines Integrators; und
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5 eine
Eingangsschaltung, bei der das interne Taktsignal durch einen Oszillator
erzeugt wird.
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1 zeigt
eine Eingangsschaltung für
einen integrierten Speicher 1 mit einer Taktrückgewinnungseinheit 16,
die ein Taktsignal zur Übernahme eines
Eingangssignals in ein Latch 14 aus dem Eingangssignal
generiert. Die Eingangsschaltung erhält auf Eingangssignalleitungen
INSIG; bINSIG ein differentielles Eingangssignal, das einer Treiberschaltung 2 zugeführt wird.
Am Ausgang der Treiberschaltung 2 liegt das nicht differentielle
Eingangssignal IN an. Das Eingangssignal IN wird einem ersten Pulsgenerator 3 zugeführt, der
mit jeder ansteigenden und abfallenden Flanke des Eingangssignals
IN ein Pulssignal auf einer ersten Leitung 4 generiert.
Es ist ein zweiter Pulsgenerator 5 vorgesehen, auf dessen
Eingang das durch die Eingangsschaltung erzeugte Taktsignal über eine
Taktsignalleitung 6 rückgekoppelt
ist und mit jeder steigenden Flanke des Taktsignals ein Pulssignal
auf einer zweiten Leitung 7 generiert. Die Pulssignale
auf der ersten und zweiten Leitung 4, 7 werden
einem Phasendetektor 8 zugeführt, der die Phasenverschiebung
zwischen den Pulssignalen des ersten Pulsgenerators 3 und
dem Pulssignal des zweiten Pulsgenerators 5 feststellt
und eine positive Phasenverschiebung auf einer ersten Phasenleitung 9 und
eine negative Phasenverschiebung auf einer zweiten Phasenleitung 10 als
ein Pulssignal ausgibt.
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Die
Phasenleitungen 9, 10 sind mit einem Integrator 11 verbunden,
der, je nach dem, ob eine positive oder negative Phasenverschiebung
vorliegt, ein Ansteigen oder Abfallen einer auf einer Integratorleitung 12 anliegende
Stellspannung bewirkt. Die Stellspannung auf der Integratorleitung 12 wird
an einen spannungsabhängigen
Oszillator 13 geleitet. Der Oszillator 13 gibt
ein Taktsignal mit einem bevorzugten Tastverhältnis von 50:50 aus, wobei
bei ansteigenden Stellspannungen die Frequenz des Taktsignals erhöht und bei
sinkenden Stellspannungen die Frequenz des Taktsignals erniedrigt
wird. Das Taktsignal wird vom spannungsabhängigen Oszillator 13 auf
die Taktsignalleitung 6 ausgegeben, und wie zuvor beschrieben
auf den zweiten Pulsgenerator 5 rückgekoppelt.
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In
der dargestellten Ausführungsform
wird das Taktsignal auf der Taktsignalleitung 6 bei jeder auftretenden
Flanke eines Eingangssignals IN erneut bezüglich des Eingangssignals IN
nachgeregelt und auf diese Weise synchronisiert. D. h., das Taktsignal ist
so auf den Eingangssignalstrom angepasst, dass eine steigende Flanke
des Taktsignals mit einem Signalwechsel des Eingangssignals in etwa übereinstimmt.
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Der
Ausgang der Treiberschaltung 2 ist an einen Eingang des
Latches 14 angeschlossen. Der Oszillator 13 ist über einen
Inverter 15 an einen. Steuereingang des Latches 14 angeschlossen.
Das Eingangssignal wird mit einer positiven Taktflanke des Taktsignals
in das Latch 14 übernommen.
Die positive Taktflanke des Taktsignals ist in etwa zeitlich synchron
zu einem Wechsel des Eingangssignals. Da eine Übernahme des Eingangssignals
in das Latch 14 eine bestimmte Setup- und Hold-Zeit benötigt, ist es
sinnvoll, die Übernahme
des Eingangssignals in das Latch 14 zu einem Zeitpunkt
stattfinden zu lassen, der möglichst
entfernt von den Zeitpunkten eines möglichen Wechsels des Eingangssignals
liegt. Aus diesem Grund ist an der Taktsignalleitung 6 der Inverter 15 vorgesehen,
der die fallende Flanke des Taktsignals umkehrt. Da die fallende
Flanke des Taktsignals bei einem vorzugsweise vorgesehenen Tastverhältnis von
50:50 ungefähr
in der Mitte zwischen schnellstmögliche
aufeinanderfolgende Signalwechseln des Eingangssignals auftritt,
kann die invertierte fallende Flanke des generiertem Taktsignals
genutzt werden, um das Eingangssignal in das Latch 14 einzulesen.
Mit der beschriebenen Eingangsschaltung ist es möglich, dass aus einem Eingangssignal
ein eigenes Taktsignal erzeugt wird, mit dem das Eingangssignal
in das Latch 14, eingelesen wird.
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Das
Taktsignal auf der Taktsignalleitung 6 ist auch mit dem
Speicher 1 verbunden, so dass der Inhalt im Latch 14 synchron zu
dem Taktsignal, z.B. bei einer nächsten
Taktflanke, in den Speicher 1 eingelesen werden kann. Auf
diese Weise kann ein asynchrones Eingangssignal einem Taktsignal
zugeordnet werden, das verwendet wird, um das Eingangssignal in
den Speicher 1 einzulsen.
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Der
erste Pulsgenerator 3 ist als Blockschaltbild in 2 gezeigt.
Er umfasst ein Verzögerungsglied 31 und
ein Exklusiv-ODER-Gatter 32. An den Eingängen des
Pulsgenerators 3 liegt das Eingangssignal einmal direkt
und ein weiteres mal durch das Verzögerungsglied 31 verzögert an
dem Exklusiv-ODER-Gatter 32 an.
Mit einer solchen Pulsgeneratorschaltung ist es möglich, einen
Puls bei jeder auftretenden Flanke, ansteigenden und abfallenden Flanke,
des Eingangssignals zu generieren.
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3 zeigt
ein Blockschaltbild des zweiten Pulsgenerators 5, der ein
Signalverzögerungsglied 51,
ein Inverter 52 und ein UND-Gatter 53 aufweist. Am
Eingang des Pulsgenerators liegt über die Taktsignalleitung 6 das
vom spannungsgesteuerten Oszillator 13 generierte Taktsignal
an, Am Ausgang des UND-Gatters 53 liegt ein Pulssignal
mit der Frequenz des vom spannungsabhängigen Oszillator 13 generierten
Taktsignals an. Mit dieser Pulsgeneratorschaltung wird ein Puls
bei jeder steigenden Flanke des Taktsignals erzeugt, der dem Phasendetektor 8 zugeführt wird.
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Detektiert
der Phasendetektor 8 eine positive Phasenverschiebung zwischen
dem vom ersten Pulsgenerator 3 generierten Puls und dem
vom zweiten Pulsgenerator 5 generierten Pulssignalen, so
gibt der Phasendetektor 8 ein Pulssignal auf der ersten Phasenleitung 9 aus.
Ist die Phasenverschiebung negativ, so wird auf der zweiten Phasenleitung
ein Pulssignal generiert.
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Die
in dem Phasendetektor 8 erzeugten Pulssignale werden einem
Integrator 11 zugeführt, wie
er in 4 gezeigt ist.
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Der
Integrator 11 weist zwei Stromquellen 111, 112 auf,
die je nach dem, ob der Phasendetektor 8 eine positive
Phasenverschiebung oder eine negative Phasenverschiebung detektiert
hat, eingeschaltet werden. Bei Feststellen einer positiven Phasenverschiebung
wird für
die Dauer des Pulses auf der ersten Phasenleitung 9 über den
Inverter 113 ein p-Kanal-Transistor 114 eingeschaltet,
worauf die Stromquelle 111 aktiviert wird und Ladung zur
Stromquelle 111 fließen
kann. Durch die Ladung wird ein Kondensator 115 aufgeladen,
wodurch eine Spannung am Ausgang A des Integrators ansteigt. Der Puls
mit der definierten Dauer bewirkt, dass sich die Spannung am Ausgang
A nur inkrementell erhöht. Wird
eine negative Phasenverschiebung festgestellt, so liegt ein Pulssignal
definierter Dauer von dem Phasendetektor 8 an dem n-Kanal-Transistor 116 an. Dieser
schaltet den Stromfluss zur Stromquelle 112 ein, wodurch
eine Entladung des Kondensators 115 bewirkt wird. Dadurch
nimmt die Spannung am Ausgang A inkrementell um einen bestimmten
Betrag ab. Die Spannung am Ausgang A wird dem spannungsabhängigen Oszillator 13 zugeführt, dessen Schwingfrequenz
ansteigt, wenn die Spannung an seinem Eingang ansteigt und dessen
Schwingfrequenz abnimmt, wenn die Spannung an seinem Eingang abnimmt.
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In 5 ist
eine weitere mögliche
Ausführungsform
der Erfindung dargestellt. Die Eingangsschaltung umfasst einen Oszillator 20 mit
einem Takteingang 25, durch den der Oszillator 20 zu
einem anliegenden Referenztakt synchronisiert werden kann. Der Oszillator 20 erzeugt
ein Taktsignal CLK auf der Taktsignalleitung 21, die mit
einem Steuereingang eines Speicherelementes 22 und einem
Speicher 23 verbunden ist. Mit dem Taktsignal kann das
Eingangssignal auf einer Eingangsdatenleitung 26 in das
Speicherelement 22, z. B. ein Flip-Flop, übernommen
werden. Die im Speicherelement 22 befindlichen Daten können dann
ebenfalls gesteuert durch das generierte Taktsignal CLK in den Speicher 23 eingelesen
werden. Um die Eingangssignale und das im Oszillator 20 intern
erzeugte Taktsignal zueinander zu synchronisieren, ist es vorgesehen, dass
während
der Refresh-Zyklen des Speichers 23, d.h. während die
in dem Speicher 23 gespeicherten Inhalte aufgefrischt werden,
um Datenverlust durch abfließende
Ladungen in. den dortigen Speicherkondensatoren zu vermeiden, der
Oszillator 20 mit einem externen Referenz-Signal synchronisiert
wird. Der Refresh-Zyklus wird durch ein Refresh-Signal auf der Refresh-Leitung 27 angezeigt.
Das externe Referenzsignal wird während eines Refresh-Zyklus
von einer externen Quelle auf die Eingangsdatenleitung 26 gelegt.
Diese ist über
ein UND-Gatter 24 mit dem Takteingang 25 des Oszillators 20 verbunden,
so dass es nur dann zum Synchronisieren anliegt, wenn das Refresh-Signal
einen Refresh-Modus anzeigt. Auf diese Weise kann vermieden werden,
zusätzliche Takteingänge zur
Synchronisation an einem Speicherbaustein vorsehen zu müssen. Dadurch können externe
Gehäuseanschlüsse eingespart
werden, wodurch die Gehäusegröße klein
gehalten bzw. verringert werden kann. Der Refresh-Modus wird in gewissen
Zeitabständen
zyklisch wiederholt, so dass das vom Oszillator 20 erzeugte
Taktsignal auf der Taktsignalleitung 21 regelmäßig mit
dem von extern zugeführten
Referenzsignal neu synchronisiert wird.
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- 1
- Speicher
- 2
- Treiberschaltung
- 3
- erster
Pulsgenerator
- 4
- erste
Leitung
- 5
- zweiter
Pulsgenerator
- 6
- Taktsignalleitung
- 7
- Zweite
Leitung
- 8
- Phasendetektor
- 9,
10
- Phasenleitungen
- 11
- Integrator
- 12
- Integratorleitung
- 13
- Spannungsabhängiger Oszillator
- 14
- Latch
- 15
- Inverter
- 31
- Signalverzögerungsglied
- 32
- Exklusiv-ODER-Gatter
- 51
- Signalverzögerungsglied
- 52
- Inverter
- 53
- UND-Gatter
- 111,
112
- Stromquellen
- 113
- Inverter
- 114
- p-Kanal-Transitor
- 115
- Kondensator
- 116
- n-Kanal-Transistor
- 21
- Taktsignalleitung
- 22
- Speicherelement
- 23
- Speicher
- 24
- UND-Gatter
- 25
- Takteingang
- 26
- Eingangsdatenleitung
- 27
- Refresh-Leitung
- INSIG,
bINSIG
- Eingangssignale
- A
- Ausgang
des Integrators
- Refresh
- Refresh-Eingang
- CLK
- Referenzsignal
- Data
- Eingangssignal