DE10040458A1 - Vertikaler Feldeffekt-Transistor und Verfahren zu dessen Herstellung - Google Patents

Vertikaler Feldeffekt-Transistor und Verfahren zu dessen Herstellung

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Abstract

Ein Feldeffekt-Transistor weist eine vertikale Schichtenfolge aus einer Drain-Schicht, einer Kanal-Schicht und einer Source-Schicht auf, wobei ein Gate-Dielektrikum und eine Gate-Elektrode seitlich in wenigstens einem abgeschrägten Bereich an der Außenseite der Kanal-Schicht angeordnet sind.

Description

Die Erfindung betrifft einen vertikalen Feldeffekt-Transistor und ein Verfahren zu dessen Herstellung.
Bei der Ausbildung digitaler integrierter Schaltungen haben Feldeffekt-Transistoren die größte wirtschaftliche Bedeutung erlangt, da sie die wesentlichen Forderungen nach hoher Pa­ ckungsdichte, kleiner Verlustleistung und geringer Prozess­ komplexität in positiver Weise miteinander verbinden. Als Baukonzept haben sich dabei insbesondere sogenannte MIS- bzw. MOS-Feldeffekt-Transistoren durchgesetzt, bei denen zwischen zwei stark leitenden Gebieten von einem ersten Ladungsträger­ typ eine leitende Zwischenschicht von einem zweiten Ladungs­ trägertyp angeordnet ist. Das eine stark leitende Gebiet dient dabei als stromliefernde Elektrode, auch Source ge­ nannt, dass andere stark leitende Gebiet dagegen als strom­ aufnehmende Elektrode, auch Drain genannt. Auf der leitenden Zwischenschicht ist durch eine Isolatorschicht, vorzugsweise eine Oxid-Schicht, getrennt eine metallische Steuerelektrode, auch Gate genannt, angeordnet, die zusammen einen Platten­ kondensator bilden. Durch Anlegen einer Spannung an das Gate kann unter der Isolatorschicht in der leitenden Zwischen­ schicht durch Influenz ein leitender Kanal erzeugt werden, wobei sich die Ladungsträgerdichte und damit der Widerstand im Kanal durch die angelegte Spannung steuern lässt.
Feldeffekt-Transistoren werden vorzugsweise in CMOS-Technolo­ gie hergestellt, bei der auf einer planaren Halbleiterober­ fläche in einem Bereich, der Dotieratomen vom ersten Ladungs­ trägertyp aufweist, zwei stark leitende Gebiete mit Dotier­ atomen vom zweiten Ladungsträgertyp eindiffundiert oder im­ plantiert werden. Auf dem Zwischenbereich zwischen den beiden stark leitenden Gebieten wird dann in Maskentechnik eine Oxid-Schicht und anschließend darauf eine Gate-Elektroden­ schicht ausgebildet.
Im Hinblick auf die Zielsetzung immer schneller werdenden Feldeffekt-Transistoren bei höherer Integrationsdichte nimmt die Strukturgröße der Feldeffekt-Transistoren in integrierten Schaltungen von Generation zu Generation ab. Es wird erwar­ tet, dass in den nächsten Jahren Feldeffekt-Transistoren mit einer Kanallänge von weniger als 100 nm eingesetzt werden.
Um dies zu erreichen, wird durch Skalierung der heute übli­ chen CMOS-Technik planare Feldeffekt-Transistoren mit derar­ tigen Kanallängen entwickelt. Weiterhin wird jedoch auch ver­ sucht, eine Kanallängenverkürzung durch Design neuer Transistor-Bauformen zu erreichen. So sind Transistoren mit einer vertikalen mesaförmigen Schichtenfolge bestehend aus Drain-Schicht, Kanal-Schicht und Source-Schicht entwickelt worden, bei denen das Gate-Dielektrikum und die Gate- Elektrode seitlich an der Kanal-Schicht angeordnet sind. Durch den vertikalen Aufbau bezogen auf die Oberfläche des Halbleiter-Substrats kann der Transistor auf einer wesentlich kleineren Flächen erzeugt werden. Darüber hinaus besteht die Möglichkeit, durch die vertikale Schichtenfolge Feldeffekt- Transistoren mit besonders kurzer Kanallänge herzustellen. Die Herstellung der bekannten mesaförmigen vertikalen Feldef­ fekt-Transistoren ist jedoch aufwendig und damit teuer. Ins­ besondere die Kontaktierung der verschiedenen vertikalen Schichten erfordert eine aufwendige Lithographieprozessfolge. Dies gilt vor allem für das Aufbringen des Gate-Dielektrikums und der Gate-Elektrode, wodurch die Möglichkeiten zur Verkleinerung der Kanallängen begrenzt werden.
Aufgabe der Erfindung ist es deshalb einen vertikalen Feldef­ fekt-Transistor bereitzustellen, der sich durch einen auf die Herstellung bezogen besonders einfachen Aufbau und die Mög­ lichkeit zur Schaffung einer besonders kleinen Kanallänge auszeichnet. Ferner soll ein Verfahren zum Herstellen eines solchen vertikalen Feldeffekt-Transistors angegeben werden.
Diese Aufgabe wird durch einen vertikalen Feldeffekt- Transistor gemäß Anspruch 1 sowie ein Verfahren zu dessen Herstellung gemäß Anspruch 5 gelöst. Erfindungsgemäße Weiter­ bildungen sind in den abhängigen Ansprüchen angegeben.
Der erfindungsgemäße Feldeffekt-Transistor weist eine verti­ kale Schichtfolge mit einer Drain-Schicht, einer Kanal- Schicht und einer Source-Schicht auf, wobei ein Gate- Dielektrikum und eine Gate-Elektrode seitlich in wenigstens einem abgeschrägten Bereich an der Außenseite der Kanal- Schicht angeordnet sind. Durch die schräge Ausgestaltung der Kanal-Schichtaußenseite in dem Bereich, in dem das Gate- Dielektrikum und die Gate-Elektrode angeordnet werden, wird deren Aufbringen wesentlich vereinfacht, da diese Schichten gemäß der Erfindung nicht auf einer vertikalen, sondern auf einer schräg verlaufenden Fläche strukturiert werden können. Darüber hinaus sind auch besonders kurze Kanallängen zwischen der Drain-Schicht und der Source-Schicht möglich, da die Schichtdicke der Kanal-Schicht sehr klein gewählt werden kann, jedoch durch die abgeschrägte Ausgestaltung der Kanal- Schicht eine ausreichend große Fläche zum Aufbringen des Gate-Dielektrikums und der Gate-Elektrodenschicht bleibt.
Die Herstellung des abgeschrägten Bereichs an der Außenseite der Kanal-Schicht erfolgt gemäß der Erfindung durch einen anisotropen Ätzprozess, mit dem sich auf sehr einfache Weise ein definierter Winkel einstellen lässt. Durch die Größe der Ätzmaske kann darüber hinaus die Fläche für das Gate- Dielektrikum und die Gate-Elektrodenschicht und somit die Weite des Feldeffekt-Transistors leicht eingestellt werden.
Gemäß einer bevorzugten Ausführungsform wird der Feldeffekt- Transistor auf Silizium-Basis mit einer (100)-Oberfläche her­ gestellt, wobei zum Ausbilden des abgeschrägten Bereichs eine Ätzmaske in (110)-Richtung strukturiert wird. Beim anschlie­ ßenden Ätzen bilden sich dann auf den freigelegten (111)- Flanken abgeschrägte Flächen mit einem definierten Winkel zur (100)-Oberfläche von 54,7°. Dieses Verfahren gewährleistet eine besonders einfache und leicht zu beherrschende Herstel­ lung des abgeschrägten Bereichs der Kanal-Schicht im vertika­ len Feldeffekt-Transistor.
Gemäß einer weiteren bevorzugten Ausgestaltung weist die Schichtenfolge aus Kanal-Schicht und darauf angeordnete Source-Schicht einen im wesentlichen stumpfkegelförmigen Querschnitt auf, wobei die Source-Schicht auf ihrer Stirnflä­ che kontaktiert wird. Diese Feldeffekt-Transistorstruktur zeichnet sich durch einen besonders einfachen Herstellungs­ prozess aus, da die Kanal-Schicht und die darauf angeordnete Source-Schicht sich mit einem einzigen anisotropen Ätzschritt erzeugen lassen, wobei die Stirnfläche der Source-Schicht durch die Ätzmaske abgedeckt ist. Darüber hinaus lässt sich insbesondere auch die Kontaktierung der Source-Schicht auf einfache Weise durch Erzeugen eines Kontaktloches zur Stirn­ fläche der Source-Schicht hin herstellen.
Gemäß einer weiteren bevorzugten Ausführungsform ist auf ei­ nem zweiten abgeschrägten Bereich der Oberfläche der Kanal- Schicht eine leitfähige Struktur vorgesehen, die im Sinne ei­ ner Back-Gate-Elektrode geschaltet werden kann. Mit dieser Ausgestaltung lässt sich durch Anlegen eines Potentials an die leitfähige Struktur das Potential in der Kanal-Schicht beeinflussen.
Gemäß einer weiteren bevorzugten Ausführungsform wird der vertikale Feldeffekt-Transistor unter Verwendung selbstjustierender Prozessschritte hergestellt. Dazu wird auf der Hauptfläche des Halbleiter-Substrats eine Mesastruktur gebildet, die eine vertikale Schichtenfolge aus Drain- Schicht, Kanal-Schicht und Source-Schicht auf der Hauptfläche aufweist und durch einen anschließenden anisotropen Ätzprozess abgeschrägt strukturiert wird. Die vertikale Schichten­ folge wird dabei vorzugsweise durch epitaktisches Aufwachsen gebildet, so dass sich die Schichtdicke mit einer hohen Ge­ nauigkeit einstellen lässt. Der epitaktische Schichtenaufbau ermöglicht darüber hinaus auf einem Chip zur Ausbildung einer integrierten Schaltung gleichzeitig Reihen von Feldeffekt- Transistoren herzustellen, die alle genau die gleiche Kanal­ länge und damit im wesentlichen die gleiche elektrische Cha­ rakteristik aufweisen.
Gemäß einer weiteren bevorzugten Ausführungsform wird die Schichtenfolge aus Drain-Schicht, Kanal-Schicht und Source- Schicht auf einer Oxid-Schicht, die auf dem Halbleiter-Sub­ strat ausgebildet ist, aufgebracht und anschließend durch ei­ nen anisotropen Ätzprozess strukturiert, wobei sich vorzugs­ weise im Querschnitt eine stumpfkeglige Form ergibt. Das Vor­ sehen einer vergrabenen Oxid-Schicht unter dem Transistor sorgt für eine zuverlässige Isolierung des Transistors gegen­ über dem darunter liegenden Halbleiter-Substrat. Darüber hinaus stellt die Oxid-Schicht einen zuverlässigen vertikalen Ätzstopp dar.
Die Erfindung wird anhand der beigefügten Zeichnung näher er­ läutert.
Es zeigen:
Fig. 1 im Querschnitt eine Ausführungsform eines erfindungs­ gemäßen vertikalen Feldeffekt-Transistors; und
Fig. 2 einen Herstellungsprozess für den in Fig. 1 gezeig­ ten vertikalen Feldeffekt-Transistors, wobei Fig. 2A, 2B und 2C Querschnitte durch die Halbleiterstruktur nach verschiede­ nen Prozessschritten wiedergeben und Fig. 2D eine Aufsicht auf die Halbleiterstruktur entsprechend den in Fig. 2C ge­ zeigten Querschnitt darstellt.
Die in den Figuren gezeigten Halbleiterstrukturen sind nicht maßstäblich.
Als Halbleitermaterial für den in der Zeichnung gezeigten er­ findungsgemäßen vertikalen Feldeffekt-Transistor dient vor­ zugsweise Silizium. Ein erfindungsgemäßer Feldeffekt- Transistor kann jedoch auch aus Germanium oder einem III/V bzw. II/VI-Verbindungshalbleiter z. B. GaAs, InP, GaP, CdS, CdSe usw. hergestellt werden. Der erfindungsgemäße vertikale Feldeffekt-Transistor wird dabei vorzugsweise mit Hilfe der Standard-Planartechnik gefertigt, bei der eine Abfolge von jeweils ganzflächig an der Scheibenoberfläche wirkenden Ein­ zelprozessen durchgeführt wird, die über geeignete Maskie­ rungsschichten gezielt zur lokalen Veränderung des Halblei­ termaterials führen.
Wie in Fig. 1 gezeigt, ist der vertikale Feldeffekt- Transistor 2 auf einer Hauptfläche eines SOI-Substrats 1 aus­ gebildet, das eine Silizium-Trägerscheibe 11, eine Isolator­ schicht 12 und eine Silizium-Schicht 13 aufweist. Die vergra­ bene Isolatorschicht 12 ist dabei vorzugsweise eine Oxid- Schicht. Auf der Hauptfläche des SOI-Substrats 1 ist eine Schichtenstruktur aufgebracht, die eine Drain-Schicht 21, eine Kanal-Schicht 22 und eine Source-Schicht 23 umfasst. Die Drain-Schicht 21 wird z. B. aus n-dotiertem Silizium mit ei­ ner Dotierstoffkonzentration von 1021 cm-3 und einer Dicke von 100 nm gebildet. Die Kanal-Schicht 22 besteht z. B. aus p-do­ tiertem Silizium mit einer Dotierstoffkonzentration von 1018 cm-3 und einer Dicke von 100 nm. Die Source-Schicht 23 wird z. B. aus einem n-dotierten Silizium mit einer Dotierstoff­ konzentration von 1021 cm-3 in einer Schichtdicke von 100 nm gebildet.
Die Schichtenstruktur aus Source-Schicht 21, Kanal-Schicht 22 und Drain-Schicht 23 weist im Querschnitt, wie Fig. 1 zeigt, im wesentlichen die Form eines stumpfen Kegels auf, wobei der Kegelwinkel vorzugsweise im Bereich zwischen 30° und 60° liegt. Die Schichtenfolge kann dabei pyramidenförmig mit ei­ nem quadratischen Grundriss ausgebildet sein aber auch eine runde Grundform besitzen. Die Schichtenstruktur aus Drain- Schicht 21, Kanal-Schicht 22 und Source-Schicht 23 ist wei­ terhin von einer isolierenden Schicht 24 umgeben, die einer­ seits als Schutzschicht dient aber auch gleichzeitig für eine elektrische Isolierung gegenüber weiteren auf dem SOI-Sub­ strat 1 hergestellten Bauelementen sorgt.
Auf einer Außenseite der Kanal-Schicht 22 ist weiterhin ein Gate-Dielektrikum 26 aufgebracht, das vorzugsweise eine SiO2- Schicht mit einer Schichtdicke von 5 nm ist. Das Gate- Dielektrikum 26 erstreckt sich dabei über die gesamte Breite der Kanal-Schicht 22 bis zu der Source-Schicht 21 bzw. der Drain-Schicht 23. Auf dem Gate-Dielektrikum 26 ist wiederum diese Schicht ganzflächig bedeckend eine Gate-Elektroden­ schicht 27 abgeschieden, die z. B. aus hochdotiertem Poly-Si­ lizium, Metallsilizid oder einer Kombination aus beiden be­ steht. Die Schichtenfolge aus Gate-Dielektrikum 26 und Gate- Elektrodenschicht 27 kann dabei ringförmig die ganze Kanal- Schicht 22 umgeben oder, wie in Fig. 1 gezeigt, nur in einem Teilbereich einer Kanalflanke, z. B. bei einer pyramidenför­ migen Ausführung des Schichtenaufbaus an einer Seitenfläche ausgeführt werden. Die Schichtenstruktur aus Gate-Dielektri­ kum 26 und Gate-Elektrodenschicht 27 ist dabei vorzugsweise so gewählt, dass die von der Gate-Elektrodenschicht erzeugte Raumladungszone in der Kanal-Schicht 22 im wesentlichen die gesamte Kanal-Schicht verarmt.
Durch eine Metallisierung wird weiterhin ein elektrischer Kontakt zu den einzelnen Schichten des vertikalen Feldeffekt- Transistors hergestellt. Hierzu sind in die isolierende Schicht 24 Kontaktöffnungen 28a bis 28d eingebracht, die mit leitendem Material z. B. Kupfer oder auch hochdotiertem Poly- Silizium aufgefüllt sind. Dabei schließt eine erste Kontakt­ öffnung 28a über eine seitliche Flanke die Source-Elektrode 21 an, eine zweite Kontaktöffnung 28b stellt den Kontakt mit der Gate-Elektrodenschicht 27 her und eine dritte Kontaktöff­ nung 28c verbindet die Source-Elektrode 23. Die Kontaktöffnung 28c zum Anschluss der Source-Elektrode 23 ist dabei vor­ zugsweise auf der planen Stirnfläche der Source-Schicht 23 ausgeführt.
Die Kanal-Schicht 22 ist in der in Fig. 1 gezeigten Ausfüh­ rungsform an einer zweiten seitlichen Flanke durch eine wei­ tere Kontaktöffnung 28d angeschlossen, die im Sinne einer Back-Gate-Elektrode geschaltet werden kann. In diesem Fall lässt sich durch Anlegen eines Potentials über diese Kontakt­ öffnung 28d das Potential in der Kanal-Schicht 22 beeinflus­ sen. Die Kontaktöffnungen 28a bis 28d sind jeweils mit Lei­ terbahnen 29a bis 29d verbunden, die als Mehrlagenverdrahtung ausgeführt ist.
Durch die erfindungsgemäße Ausführung des vertikalen Feldef­ fekt Transistors mit einer abgeschrägten Außenflanke der Ka­ nal-Schicht 22 ist es einerseits möglich eine extrem kurze Kanallänge zwischen der Source-Schicht 23 und der Drain- Schicht 21 über den Kanalbereich 22 zu erzeugen und anderer­ seits eine ausreichende Fläche für das Aufbringen der Schich­ tenfolge aus Gate-Dielektrikum 26 und Gate-Elektrodenschicht 27 bereitzustellen.
Alternativ zu der in Fig. 1 gezeigten Ausführungsform, bei der die Schichtenfolge aus Drain-Schicht, Kanal-Schicht und Source-Schicht im Querschnitt im wesentlichen die Form eines stumpfen Kegels besitzt, besteht auch die Möglichkeit die Schichtenfolge nur in einem Teilbereich, z. B. bei einer qua­ derförmigen Ausführung an einer Seitenfläche abzuschrägen. Weiterhin kann die Schichtenfolge auch so ausgestaltet sein, dass die Kanal-Schicht auf ihrer gesamten Außenseite oder auch nur teilweise abgeschrägt ist. Im abgeschrägten Bereich der Kanal-Schicht ist dann die Schichtenfolge aus Gate- Dielektrikum und Gate-Elektrodenschicht aufgebracht. Alterna­ tiv zu der in Fig. 1 gezeigten Kontaktierung der Schichten des Feldeffekt-Transistors über senkrechte Kontaktöffnungen besteht weiterhin auch die Möglichkeit die einzelnen Schichten vertikal anzuschließen. Darüber hinaus kann die Drain- Schicht z. B. als eindiffundierte Wanne im Halbleiter-Sub­ strat ausgeführt und dann über die Halbleiteroberfläche kon­ taktiert werden.
Fig. 2A bis 2D zeigen ein mögliches Herstellungsverfahren für den in Fig. 1 dargestellten vertikalen Feldeffekt-Tran­ sistor. Auf der vorbereiteten Hauptfläche des SOI-Substrats 1, das aus der Silizium-Trägerscheibe 11, der vergrabenen Oxid-Schicht 12 und der Silizium-Schicht 13 besteht, wird eine Schichtenfolge gebildet, die aus der Drain-Schicht 21, der Kanal-Schicht 22 und der Source-Schicht 23 besteht. Die Drain-Schicht 21 wird aus n-dotiertem Silizium mit einer Do­ tierkonzentration von 1021 cm-3 und einer Dicke von 100 nm ge­ bildet. Die Kanal-Schicht 22 besteht aus p-dotierten Silizium mit einer Dotierkonzentration von 1018 cm-3 und einer Dicke von 100 nm. Die Source-Schicht 23 wird aus n-dotiertem Sili­ zium mit einer Dotierkonzentration von 1021 cm-3 in einer Schichtdicke von 100 nm gebildet. Vorzugsweise erfolgt die Herstellung der Schichtenstruktur durch epitaktisches Auf­ wachsen z. B. unter Verwendung von Si2H2Cl2, P2H6 und AsH3 ent­ haltenen Prozessgasen im Temperaturbereich von 800°C bis 1000°C und im Druckbereich von 500 Pa bis 2000 Pa. Die Sili­ zium-Schichten werden dabei so aufgewachsen, dass eine (100)- Oberfläche entsteht. Ein Querschnitt durch die gesamte Schichtenfolge ist in Fig. 2A gezeigt.
In einem nächsten Prozessablauf wird die aufgebrachte Schich­ tenfolge durch anisotropes Ätzen unter Verwendung einer foto­ lithographisch gebildeten Maske strukturiert. Hierzu wird in einem ersten Schritt eine Ätzmaske 30 erzeugt. Diese Ätzmaske 30 kann z. B. aus SiO2 bestehen, das ganzflächig auf der Scheibenoberfläche abgeschieden und anschließend über einen Fotolithographieprozess strukturiert wird. Hierzu wird eine Fotolack-Schicht auf der Ätzmaskenschicht 30 abgeschieden, die dann über eine Maske belichtet wird, um quadratische Be­ reiche mit einer Seitenlänge vom z. B. 100 nm festzulegen.
Alternativ kann die Fotolack-Schicht auch direkt, z. B. mit einem Elektronenstrahl beschrieben werden. Anschließend wird der Fotolack entwickelt und gehärtet und dann mittels eines ersten Ätzvorgangs die Ätzmaske 30 strukturiert, so dass entsprechend den belichteten Strukturen quadratische Bereiche auf der Schichtenoberfläche zurückbleiben. Anschließend wird dann die Fotolack-Schicht wieder komplett entfernt. Ein Quer­ schnitt durch die Scheibenstruktur nach diesem Prozessschritt ist in Fig. 2B gezeigt.
Nach dem Erstellen der Ätzmaske 30 wird über einen weiteren anisotropen Ätzschritt die Pyramidenstruktur des vertikalen Feldeffekt-Transistors geätzt. Eine solche anisotrope Ätzung ergibt sich aus der Tatsache, dass aufgrund des kristallinen Aufbaus des Siliziums (100) und (110) Kristallebenen deutlich schneller abgetragen werden, als die (111)-Ebene. Für die anisotrope Silizium-Ätzung eignen sich z. B. Alkalilaugen wie KOH, NaOH, LiOH oder auch eine sogenannte EDP-Lösung. Es las­ sen sich jedoch auch trocken-chemische Ätzverfahren z. B. ein reaktives Ionenätzen einsetzen, wobei die Ätzgasmischung, z. B. BCl3, Cl2, HBr und/oder HCl enthalten kann. Als Ätzgase werden vorzugsweise solche Gase eingesetzt, die sich selek­ tive zu SiO2 verhalten, so dass die vergrabene Schicht 12 im SOI-Substrat 1 als Ätzstopp wirkt.
Durch den Ätzprozess entsteht eine pyramidenförmige Struktur der Schichtenfolge aus Drain-Schicht 21, Kanal-Schicht 22 und Source-Schicht 23, wie im Querschnitt in Fig. 2C und in der Aufsicht in Fig. 2D gezeigt ist. Die anisotrope Ätzung der Schichtenfolge sorgt dabei für einen definierten Winkel zur (110)-Oberfläche des SOI-Substrats von 54,7°.
Das vorgestellte Verfahren zum Ausbilden der Schichtenfolge des vertikalen Feldeffekt-Transistors ermöglicht mit geringem Herstellungsaufwand Strukturen im Sub-100 nm-Bereich auszubil­ den. Vorteilhaft ist hier insbesondere die leichte Anwendbar­ keit und Beherrschbarkeit des anisotropen Ätzprozesses mit dem sich auf einfache Weise die schräge Fläche der Kanal- Schicht herstellen lässt. Der Einsatz epitaktischer Verfahren zum Schichtenaufbau sorgt darüber hinaus für eine genau defi­ nierte Kanallänge des vertikalen Transistors, da sich die Schichtdicke der Kanal-Schicht dann sehr genau einstellen lässt. Dies ist insbesondere von Vorteil bei Herstellung einer großen Anzahl von Feldeffekt-Transistoren für eine in­ tegrierten Schaltung, da diese dann alle im wesentlichen die gleichen elektrischen Eigenschaften erhalten.
Nach den in Fig. 2 gezeigten Prozessschritten wird in weite­ ren Prozessschritten, die vorzugsweise selbstjustierend aus­ geführt werden, dass Gate-Dielektrikum und die Gate-Elektro­ denschicht in den dafür vorgesehenen abgeschrägten Bereichen an der Oberfläche der Kanal-Schicht 22 aufgebracht. Anschlie­ ßend wird dann der Transistor in eine Isolationsschicht ein­ gekapselt und durch Ausbilden von Kontaktöffnungen, z. B. in Damescene-Technik, eine elektrische Kontaktierung herge­ stellt.
Alternativ zu der in Fig. 2 gezeigten Ausführungsform ist es auch möglich, statt der Pyraimdenform für den Schichtaufbau aus Source-Schicht 21, Kanal-Schicht 22 und Drain-Schicht 23, eine Kegelform zu erzielen. Weiterhin kann durch geeignete Anpassung des Verfahrens auch eine Struktur erreicht werden, bei der nur die Flanken der Kanal-Schicht abgeschrägt sind oder auch hier nur ein Teilbereich dieser Flanken schräg aus­ geführt wird. Durch geeignete Struktur und Größe der Ätzmas­ ken kann weiterhin die Flächengröße festgelegt werden, auf der das Gate-Dielektrikum und die Gate-Elektrodenschicht auf­ gebracht werden, so dass sich auf einfache Weise die Breite des Kanals im Feldeffekt-Transistors und damit auch dessen elektrische Eigenschaften bestimmen lassen.
Es liegt weiterhin im Rahmen der Erfindung über die oben ge­ nannte Ausführungsform hinaus die angegebenen Abmessungen, Konzentrationen, Materialien und Prozesse in geeigneter Weise zu modifizieren, um den erfindungsgemäßen vertikalen Transistor mit einem abgeschrägten Bereich an der Oberfläche der Kanal-Schicht zu erzeugen. Insbesondere ist es dabei mög­ lich, den Leitfähigkeitstyp der dotierten Gebiete in der Transistorstruktur komplementär auszuführen. Darüber hinaus können die angegebenen Materialien zur Ausbildung der ver­ schiedenen Schichten durch andere in diesem Zusammenhang be­ kannte Materialien ersetzt werden. Außerdem können in geeig­ neter Weise die vorgestellten Herstellungsprozesse abgeändert werden, ohne den Bereich der Erfindung zu verlassen.
Die in der vorstehenden Beschreibung, den Zeichnungen und den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirkli­ chung der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.
Bezugszeichenliste
1
SOI-Substrat
2
Feldeffekt-Transistor
11
Silizium-Trägerscheibe
12
Oxid-Schicht
13
Silizium-Schicht
21
Drain-Schicht
22
Kanal-Schicht
23
Source-Schicht
24
Isolationsschicht
26
Gate-Dielektrikum-Schicht
27
Gate-Elektrodenschicht
28
a bis
28
d Kontaktöffnungen
29
a bis
29
d Leiterbahnen

Claims (10)

1. Feldeffekt-Transistor mit einer vertikalen Schichtenfolge aus einer Drain-Schicht (21), einer Kanal-Schicht (22) und einer Source-Schicht (23), wobei eine Gate-Dielektri­ kum-Schicht (26) und eine Gate-Elektrodenschicht (27) seitlich an einer Außenseite der Kanal-Schicht angeordnet ist, dadurch gekennzeichnet, dass der Bereich der Außenseite der Kanal-Schicht (22), in dem die Gate-Dielektrikum-Schicht (26) und die Gate-Elektro­ denschicht (27) angeordnet sind, schräg ausgestaltet ist.
2. Feldeffekt-Transistor nach Anspruch 1, dadurch gekenn­ zeichnet, dass die Schichtenfolge aus der Kanal-Schicht (22) und der darauf angeordneten Source-Schicht (23) ei­ nen im wesentlichen stumpfkegelförmigen Querschnitt auf­ weist, wobei die Source-Schicht über eine Kontaktöffnung (28c) an der Stirnfläche kontaktiert ist.
3. Feldeffekt-Transistor nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, dass in einem zweiten abgeschrägten Bereich der Außenseite der Kanal-Schicht (22) eine leitfähige Struktur (28d, 29d) vorgesehen ist, die als eine Back- Gate-Elektrode geschaltet werden kann.
4. Feldeffekt-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Schichtenaufbau aus der Drain-Schicht (21), der Kanal-Schicht (22) und der Source-Schicht (23) auf einer (100)-Oberfläche einer Silizium-Scheibe (1) ausgebildet ist, wobei die abge­ schrägte Außenseite der Kanal-Schicht (22) in (111)-Rich­ tung verläuft und einen Winkel von 54,7° zur (100)-Ober­ fläche der Silizium-Scheibe aufweist.
5. Verfahren zum Herstellen eines Feldeffekt-Transistors mit einer vertikalen Schichtenfolge aus einer Drain-Schicht (21), einer Kanal-Schicht (22) und einer Source-Schicht (23), wobei eine Gate-Dielektrikum-Schicht (26) und eine Gate-Elektrodenschicht (27) seitlich an einer Außenseite der Kanal-Schicht (22) angeordnet wird, dadurch gekennzeichnet, dass der Bereich an der Außenseite der Kanal-Schicht (22), auf der die Gate-Dielektrikum-Schicht (26) und die Gate- Elektrodenschicht (27) angeordnet sind, schräg ausgebil­ det wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der abgeschrägte Bereich an der Außenseite der Kanal- Schicht (22) durch einen anisotropen Ätzprozess ausgebil­ det wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der Feldeffekt-Transistor auf einer Silizium-Scheibe mit einer (100)-Oberfläche hergestellt wird, wobei zum Aus­ bilden des abgeschrägten Bereichs der Kanal-Schicht (22) eine Ätzmaske in (110)-Richtung strukturiert wird und beim anschließenden Ätzen auf der freigelegten (111)- Flanke eine abgeschrägte Fläche mit einem Winkel 54,7° zur (100)-Oberfläche der Silizium-Scheibe gebildet wird.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch ge­ kennzeichnet, dass die Schichtenfolge aus der Kanal- Schicht (22) und der darauf angeordneten Source-Schicht (23) mit einem im wesentlichen stumpfkegelförmigen Quer­ schnitt geätzt wird.
9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch ge­ kennzeichnet, dass die Schichtenfolge aus der Drain- Schicht (21), der Kanal-Schicht (22) und der Source- Schicht (23) auf einem SOI-Substrat (1) aufgebracht wird, wobei eine vergrabene Oxid-Schicht (12) als Ätzstopp bei der abgeschrägten Strukturierung der Schichtenfolge dient.
10. Verfahren nach einem der Ansprüche 5 bis 9, dadurch ge­ kennzeichnet, dass die vertikale Schichtenfolge aus der Drain-Schicht (21), der Kanal-Schicht (22) und der Source-Schicht (23) epitaktisch aufgewachsen wird.
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