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Die
vorliegende Erfindung bezieht sich auf Datenübertragungssysteme. Insbesondere
bezieht sich die vorliegende Erfindung auf Systeme zum Codieren
von digitalen Daten mit hoher Geschwindigkeit, um einen ausgeglichenen
seriellen Datenstrom zu liefern, der eine Bit- und Rahmensynchronsationssteuerung
umfaßt.
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Der
Bedarf, große
Mengen an Daten schnell von einem Punkt zu einem anderen Punkt zu übertragen, führte zu
der Entwicklung von sehr schnellen Kommunikationsverbindungen, wie
z. B. optischen Fasern, und zugeordneten elektrooptischen Komponenten.
In vielen solchen Anwendungen besteht der Bedarf, die Daten vor
der Übertragung
in eine serielle Form zu bringen.
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In
der Technik wird bevorzugt, einen Strom von Daten zur Übertragung
auf eine solche Art und Weise zu codieren, daß der Datenstrom ausgeglichen
ist. "Ausgeglichen" bedeutet, daß der Strom über der
Zeit eine Anzahl von Bits mit einer logischen Eins und eine dazu
gleiche Anzahl von Bits mit einer logischen Null umfaßt. Elektrisch
gesprochen hat ein ausgeglichener Datenstrom keine Gleichkomponente,
während
ein nicht-ausgeglichener Datenstrom eine Gleichkomponente hat.
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Ausgeglichene
Daten erlauben die Verwendung von Wechselsignal-gekoppelten Schaltungen
in der Kommunikationsverbindung. Viele Kommunikationsverbindungen
verhalten sich nicht zufriedenstellend und manche arbeiten überhaupt
nicht, es sei denn, daß Wechselsignal-gekoppelte
Schaltungen verwendet werden. Beispielsweise kann es nötig sein,
einen Transformator (ein Wechselsignal-Kopplungs-Gerät) zu verwenden,
um Masseschleifen zu verhindern, und um Gleichtaktsignale zu reduzieren.
zusätzlich
erfordert ein Laserelement in einem schnellen faseroptischen Sender
einen geregelten Treiberstrom. Wenn der Laser ausgeglichene Daten
trägt,
ist der mittlere Treiberstrom unabhängig von den Daten und daher
in der Regelung einfacher zu handhaben, als es der Fall sein würde, wenn
nicht-ausgeglichene Daten übertragen
werden würden. Es
ist ferner einfacher, ausgeglichene Daten von Versorgungsgleichströmen in einem
optischen Empfänger
zu trennen. Dementsprechend bestand ein Bedarf nach einem Verfahren
zum Codieren von digitalen Daten, so daß der resultierende Datenstrom
ausgeglichen ist, bevor die Daten zu einem Sender in einer Kommunikationsverbindung
geliefert werden.
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Ein
weiterer Bedarf leitet sich von der Anforderung ab, daß ein Empfänger in
einer digitalen Kommunikationsverbindung mit einem ankommenden Datensignal
synchronisiert sein muß,
so daß er
Rahmen- und Bit-Zeitsteuerinformationen aus dem Signal extrahieren
kann. Diese Zeitsteuerinformationen werden dann verwendet, um die
tatsächlichen
Daten wiederherzustellen. Eine solche Synchronisation kann beispielsweise
mittels einer Phasenregelschleifenschaltung ("PLL"-Schaltung;
PLL = Phase-Lock-Loop) erreicht werden, wie sie beispielsweise in
dem U.S.-Patent Nr. 4,926,447 beschrieben ist, wobei die Offenbarung
dieses Patents hierin durch Bezugnahme aufgenommen ist.
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Es
ist ferner wünschenswert,
verschiedene Steuersignale zu dem Empfänger zu kommunizieren. Diese
Signale können
zusätzliche
Informationen liefern, oder sie können verwendet werden, um den
Betrieb des Empfängers
selbst zu regeln.
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Ein
Verfahren zum Liefern eines ausgeglichenen Datenstroms ist in "Low-Disparity Binary
Coding System",
Electronic Letters, Mai 1965, Band 1, Nr. 3, S. 67-68 von R. O.
Carter beschrieben. Kurz gesagt werden Gruppen von Bits je nach
Bedarf invertiert, um einen Ausgleich zwischen der mittleren Anzahl
an Bits mit einer logischen Eins und Bits mit einer logischen Null,
die von der Kommunikationsverbindung übertragen werden, beizubehalten.
Ein Indikatorbit wird jeder Gruppe angehängt, um anzuzeigen, ob die
Gruppe in invertierter Form übertragen
wird.
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Eine
verbesserte Version dieses Verfahrens und eine Vorrichtung zum Implementieren
dieses Verfahrens sind in dem U.S.-Patent Nr. 5.022,051 beschrieben, dessen
Offenbarung hierin durch Bezugnahme aufgenommen ist. Dieses Patent
umfaßt
ferner das Anfügen
einer kleinen Mehrzahl von M Bits zu jedem Datenwort. Diese angehängten Bits
können
beispielsweise verwendet werden, um anzuzeigen, ob die Datenbits
invertiert worden sind. Zusätzlich
können
die Bits einen "Masterübergang" tragen, der immer
an der gleichen Relativposition in jedem Wort auftritt. Diese Bits
werden von dem Empfänger
verwendet, um eine Synchronisation mit dem ankommenden Datenstrom
zu schaffen.
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Ein Übergang
ist durch eine Änderung
in den Logikpegeln von zwei benachbarten Bits definiert. Die Polarität eines Übergangs
ist entweder von negativ nach positiv, wie in einer Änderung
von einer logischen Null zu einer logischen Eins, oder von positiv
zu negativ.
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Typischerweise
bestand eine Anforderung darin, daß ein Masterübergang
immer die gleiche Polarität hat.
Zwei Bits werden benötigt,
um einen Masterübergang
zu definieren, der immer die gleiche Polarität hat. Der Informationsgehalt
eines Datenstroms könnte
erhöht
werden, wenn ein Masterübergang
geschaffen wird, der jede Polarität haben kann.
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Es
war ebenfalls wünschenswert,
ein Verfahren zum Überprüfen eines
ankommenden Signals nach Fehlern zu liefern. Dies wurde durch Übertragen
von zusätzlichen
Bits, wie z. B. Paritätsbits,
durchgeführt,
die von dem Empfänger
verwendet werden können,
um zu bestimmen, ob das empfangene Signal irgendwelche Fehler enthält. Diese
Bits tragen jedoch keine Binärinformationen,
und das Verwenden derselben resultiert in einer bestimmten Verschlechterung
der Maximalrate, mit der Daten übertragen
werden können.
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Dementsprechend
bestand ein Bedarf nach einer Art und Weise zum Codieren von Daten,
um einen ausgeglichenen Datenstrom zu liefern, die eine hohe Datenübertragungsrate
liefert, und die die Empfängersynchronisation
und Steuerung sowie die Fehlerüberprüfung erleichtert.
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Dieses
Bedarf wurde von dem U.S.-Patent Nr. 5,438,621 angegangen, das am
1. August 1995 an H. Thomas u. a. erteilt worden ist und den Titel
DC-FREE LINE CODE AND BIT AND FRAME SYNCHRONIZATION FOR ARBITRARY
DATA TRANSMISSION. Dieses Patent wird im nachfolgenden als Thomas-Patent
bezeichnet. Die Offenbarung dieses Patents ist hierin durch Bezugnahme
aufgenommen. Das Thomas-Patent liefert ein neuartiges Verfahren
zum Codieren von digitalen Daten in einen ausgeglichenen Datenstrom,
das eine hohe Datenübertragungsrate
liefert, und das die Empfängersynchronisation
und Steuerung sowie die Fehlerüberprüfung mit
nur einer minimalen Reduktion der Datenrate ermöglicht. Dieses Codierschema
ist ebenfalls als CIMT (Conditional Invert Master Transition = Masterübergang
mit bedingter Inversion) bekannt.
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Kurz
und allgemein gesprochen umfaßt
das CIMT-Verfahren zum Codieren von Daten gemäß dem Thomas-Patent das Beibehalten
einer kumulativen Polarität
von Bits, die vorher übertragen
worden sind, das Bilden eines Rahmens zum Kombinieren eines Datenworts
mit einer Gruppe von zusätzlichen
Bits, das Verwenden zumindest eines der zusätzlichen Bits, um einen Masterübergang
an einer festen Position in dem Rahmen zu definieren, und das Einstellen
der logischen Werte der kombinierten Bits so, daß der Rahmen eine andere Polarität als die
kumulative Polarität
hat.
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Wie
es von Thomas u. a. offenbart ist, hat die "Polarität" eines Rahmens einen Wert (z. B. positiv), wenn
der Rahmen mehr Bits mit einer logischen Eins als Bits mit einer
logischen Null enthält,
und einen anderen Wert (negativ), wenn der Rahmen weniger Bits mit
einer logischen Eins als Bits mit einer logischen Null enthält. Wenn
der Rahmen gleiche Anzahlen von Bits mit einer logischen Eins und
Bits mit einer logischen Null enthält, wird die Polarität als neutral
betrachtet. Auf ähnliche
Art und Weise ist die kumulative Polarität positiv, wenn mehr Bits mit
einer logischen Eins als Bits mit einer logischen Null übertragen
worden sind. Die kumulative Polarität ist negativ, wenn weniger
Bits mit einer logischen Null als Bits mit einer logischen Eins übertragen worden
sind. Die kumulative Polarität
ist neutral, wenn gleiche Anzahlen von beiden Arten von Bits übertragen worden
sind.
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Bei
einem bevorzugten Ausführungsbeispiel
der Offenbarung von Thomas u. a. wurde ein weiteres Bit durch Codieren
desselben in die zusätzlichen
Bits als "Phantom"-Bit übertragen,
das auch oft als das Flag-Bit bezeichnet wird. Selbst wenn das weitere
Bit nicht den zu übertragenden
Bits angehängt
wurde, wurde somit sein logischer Wert durch die zusätzlichen
Bits getragen und konnte von dem Empfänger wiederhergestellt werden.
Dieses weitere Bit kann als zusätzliches
Datenbit dienen, um die Datenrate zu erhöhen, oder es kann für solche
anderen Zwecke wie die Steuerung oder die Fehlerüberprüfung verwendet werden, beispielsweise durch
Variieren seines Werts von einem Rahmen zu dem nächsten gemäß einem vorbestimmten Fehlerüberprüfungsmuster.
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Die
Rahmenpolarität
wird von Thomas zu der kumulativen Polarität entgegengesetzt eingestellt,
indem die logischen Werte der Datenbits invertiert werden, und indem
die zusätzlichen
Bits codiert werden, um anzuzeigen, ob die logischen Werte der Datenbits
invertiert worden sind, wenn die Rahmenpolarität andernfalls die gleiche wie
die kumulative Polarität
sein würde.
Wenn entweder die Rahmenpolarität
oder die kumulative Polarität
neutral ist, können
die Bits invertiert werden oder nicht, je nach dem, ob es zweckmäßig ist.
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Wenn
es alternativ gesagt notwendig war, die logischen Werte zu invertieren,
um einen ausgeglichenen Datenstrom zu halten, werden alle Bits in
dem Rahmen invertiert. In diesem Fall könnte der logische Pegel von
einem der zusätzlichen
Bits als Indikator dafür
verwendet werden, ob die Bits invertiert worden sind.
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Bei
einem weiteren Ausführungsbeispiel
wird die Reihenfolge der Bits vor der Übertragung gemäß einem
vorbestimmten Muster neu angeordnet und nach dem Empfang neu zusammengesetzt.
Ein nicht-autorisierter Empfänger,
der nicht die Anordnungsreihenfolge hat, ist nicht in der Lage,
die Daten zu rekonstruieren.
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Eines
oder ein weiteres der Bits neben den Bits, die den Masterübergang
definieren, werden vorzugsweise auf die gleichen Werte wie die Bits
eingestellt, die den Masterübergang
von Zeit zu Zeit definieren, während
Rahmen übertragen
werden, so daß der
Masterübergang
nicht immer von anderen Übergängen umgeben
ist. Dies enthält
die Tendenz, daß es
verhindert wird, daß der
Empfänger
unbeabsichtigterweise auf einen Übergang
verriegelt bleibt, der nicht der Masterübergang ist, ohne daß ein solcher
Fehler erfaßt
wird.
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Steuerwörter und
Füllwörter können zusätzlich zu
Datenworten übertragen
werden. Ein Steuerwort trägt
entweder Informationen oder Steuersignale je nach Wunsch. Ein Füllwort hat
nur einen Übergang
zusätzlich
zu dem Masterübergang
und wird verwendet, um die Synchronisation zu errichten, und anschließend, wenn
nötig,
um die Synchronisation zu halten oder wiederherzustellen. Die Füllwörter sind
ausgeglichen oder werden in ausgeglichenen Paaren verwendet, so
daß die
Polarität
nicht überprüft werden
muß, und
daß die logischen
Werte der Füllbits
nicht invertiert werden müssen.
Die logischen Werte der zusätzlichen
Bits zeigen an, welcher Worttyp übertragen
wird. Zusätzlich
kann ein Bit innerhalb eines Worts, beispielsweise eines oder mehrere
Bits in einem Steu erwort, verwendet werden, um ein Steuerwort von
einem Füllwort
zu unterscheiden.
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Der
Masterübergang
in dem Füllwort
hat typischerweise immer die gleiche Polarität. Dies erleichtert die Synchronisation
des Empfängers.
Nachdem die Synchronisation erhalten worden ist, sind Masterübergänge mit
beiden Polaritäten
ausreichend, um die Synchronisation zu halten.
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Obwohl
Thomas u. a. den Bedarf in der Technik nach einer Art und Weise
zum Codieren von Daten wesentlich angesprochen haben, um einen ausgeglichenen
Datenstrom zu liefern, der eine hohe Datenrate schafft, und der
eine Empfänger-Synchronisation
und -Steuerung und Fehlerüberprüfung erleichtert,
verbleibt doch noch ein Bedarf nach weiteren Verbesserungen in diesem
Gebiet. Insbesondere besteht ein Bedarf, die Lehren von Thomas u.
a. in einer Simplexkonfiguration zu verwenden, d. h. bei der kein
Handschlagvorgang oder "Handshaking" zwischen dem Quellenknoten
und dem Zielknoten erforderlich ist. In einer Simplexkonfiguration
ist es schwierig, daß ein
Empfänger
gemäß den Lehren
von Thomas u. a. aufgebaut ist, um den Masterübergang zu finden, d. h. den
Punkt, bei dem die kumulative Polarität der empfangenen Signale von
einem Zustand zu dem anderen wechselt.
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Aus
der
DE 44 35 215 A1 ist
bereits ein Verfahren zur Erfassung eines Synchronisierungsverlustes
in einem digitalen Datenübertragungsnetz
bekannt. Ein Sender sendet in einem Synchronisierungskanal eine vorgegebene
Folge von Sendekennwörtern.
Ein Empfänger
liest eine Folge von Empfangskennwörtern und vergleicht die Sendekennwörter und
die Empfangskennwörter
miteinander. Falls der Vergleich keine Übereinstimmung zeigt, erzeugt
der Empfänger
ein logisches Synchronisationsverlustsignal, mit dem mittels nicht
näher angegebener
Maßnahmen
eine Resynchronisation erfolgen soll.
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Aus
der WO 96/42158 A1 ist ein Datenübertragungsverfahren
bekannt, bei dem zusammen mit einem seriellen Bitstrom ein Bittakt übertragen
wird, der zur Seriell-Parallel-Wandlung des Bitstromes verwendet
wird. Eine Synchronisationszustandsmaschine mit zwei Zählern dient
zur Gewährleistung
der Wortausrichtung gegenüber
dem Datenstrom.
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Somit
besteht in der Technik ein Bedarf nach einem schnellen zuverlässigen Datenübertragungssystem
und -verfahren, welches ein CIMT-Codierschema in einer Simplexkonfiguration
verwendet.
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Der
vorliegenden Erfindung liegt daher die Aufgabe zugrunde, einen für ein schnelles
und zuverlässiges
Datenübertragungskonzept
in einer Simplexkonfiguration geeigneten Datenempfänger zu
schaffen.
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Diese
Aufgabe wird durch einen Datenempfänger nach Patentanspruch 1
gelöst.
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Im
allgemeinen ist der erfindungsgemäße Empfänger angepaßt, um einen Strom von digitalen
Daten zu empfangen, und um aufeinanderfolgende Abschnitte desselben
zu analysieren, um ein vorbestimmtes Datenmuster zu identifizieren.
Der Empfänger
gibt die empfangenen digitalen Daten als Reaktion auf eine Erfassung
des vorbestimmten Datenmusters aus, und derselbe gibt alternativ,
als Reaktion auf ein Versagen, das vorbestimmte Datenmuster zu erfassen,
andere Daten aus.
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Bei
dem bevorzugten Ausführungsbeispiel
wird der Strom von digitalen Daten als Simplexdaten ausgegeben,
die mit einem bedingt invertierten Masterübergang codiert sind. Der Empfänger umfaßt einen CIMT-Decodierer,
der die Eingangsdaten analysiert, um das Codefeld in demselben zu
identifizieren. Der Empfänger
verwendet einen lokalen Takt, um aufeinanderfolgende Abschnitte
des empfangenen Datenstroms zu analysieren, und eine Wortausrichtungslogik,
um das Codefeld in demselben zu identifizieren.
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Bei
der besten Art und Weise zum Ausführen der Erfindung sind die
erfindungsgemäßen Lehren
in einem Kommunikationssystem mit einem CIMT-Codierer implementiert,
der ein zeitlich-verwürfeltes
Flagbit zusammen mit einem Strom von CIMT-codierten Daten ausgibt.
Der Empfänger
macht die Verwürfelung
des Flagbits rückgängig und
verwendet dasselbe, um das Codefeld in demselben in der Anwesenheit
von statischen Daten zu erfassen.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die
beigefügten
Zeichnungen detailliert erläutert.
Es zeigen:
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1 ein
Diagramm, das die Verwindung des HDMP-1022/24-GLink-Chipsatzes in der Simplexverfahren-III-Konfiguration
gemäß dem Stand
der Technik darstellt;
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2 ein
Zustandsdiagramm, das den Betrieb der Zustands maschine von 1 darstellt;
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3 ein
Blockdiagramm eines Kommunikationssystems, das die Lehren der vorliegenden
Erfindung umfaßt;
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4 ein
Flußdiagramm
des Betriebs der Wortausrichtungslogik des Empfängers, der gemäß den Lehren
der vorliegenden Erfindung implementiert ist;
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5 ein
schematisches Diagramm der Flag-Verwürfelungseinrichtung 14,
die bei dem Datenempfänger
der vorliegenden Erfindung verwendet wird; und
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6 ein
schematisches Diagramm der Zeit-Entwürfelungseinrichtung 19,
die bei dem Datenempfänger
der vorliegenden Erfindung verwendet wird.
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Wie
es oben erwähnt
worden ist, besteht ein Bedarf darin, das CIMT-Codierschema, das
in dem oben erwähnten
Patent an Thomas u. a. offenbart ist, in einer Simplexkonfiguration
zu verwenden. Seit der Einführung
des GLink-Chipsatzes haben viele Kunden die Chips in einer Simplexkonfiguration
verwendet, welche kein Handshaking zwischen dem Quellknoten und
dem Zielknoten erfordert. Da CIMT ursprünglich nicht dafür entwickelt
worden ist, um wirksam mit einer reinen Simplexoperation zu arbeiten,
existieren die wesentlichen Probleme, hauptsächlich mit der anfänglichen
Wortausrichtung, wenn statische Daten über die Verbindung gesendet
werden. Wenn die Verbindung schließlich zufällige Daten senden würde, würde sich
die Verbindung erholen, und eine korrekte Wortausrichtung würde erreicht
werden.
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Die
vorliegende Erfindung umfaßt
ein Verfahren und System zur CIMT-Datenübertragung und zum CIMT-Datenempfang,
welche Sicherungen gegenüber
einer Wortfehlausrichtung enthalten, wenn statische Daten in einer
Simplexkonfiguration gesendet werden. Zusätzlich, wie es nachfolgend
detaillierter beschrieben wird, liefert die vorliegende Erfindung
eine Wort ausrichtungslogik, die den zusätzlichen Quarzoszillator eliminiert,
der von bekannten Lehren benötigt
wird.
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Das
Datenblatt des GLink-Chipsatzes (nachfolgend enthalten) beschreibt
die CIMT-Codierung ausführlich.
Das Datenfeld oder "Wortfeld" ist ein Feld, das
Daten-, Steuer- oder Füllwörter enthalten
kann. Ein Rahmen wird als "Wort" bezeichnet.
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Insgesamt
gesehen arbeitet CIMT folgendermaßen. Der Transmitter oder Sender
empfängt
ein Wort mit einer Breite von 16 oder 20 Bit von dem Benutzer, führt eine
Wandlung in eine serielle Form durch und invertiert dieses Wort
bedingt, um die DC-Ausgeglichenheit beizubehalten. Ein 4-Bit-Code
wird an dieses Wortfeld angehängt,
um zu spezifizieren, ob das Wort invertiert worden ist oder nicht.
Zusätzlich
wird ein Flagbit innerhalb des Codefeldes codiert. Das Wortfeld
könnte
entweder als Datenwort, als Steuerwort oder als Füllwort vorgesehen
sein. Der Empfänger
verwendet die Füllwörter zur
Frequenzerfassung und zur Wortausrichtung. Weitere nicht-zugewiesene
Zustände
des 4-Bit-Codefeldes werden als Fehler abgebildet. Die serialisierten
Daten (für
den 16-Bit-Modus)
sind nachfolgend gezeigt:
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Die
Bits c1 und c2 sind immer entgegengesetzt, so daß ein Masterübergang
geschaffen ist.
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Eine
Zustandsmaschine in dem Empfänger überwacht
die erfaßten
Fehler und bestimmt den Zustand der Verbindung. Dieses System war
als Duplexverbindung im vollen Handshakingbetrieb beabsichtigt.
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Die
vorliegende Erfindung wurde entwickelt, um eine Simplexkommunikation
mit durchgehenden Daten zu ermöglichen.
Wie es nachfolgend detaillierter erläutert wird, sendet die Quelle
Tx in einer Simplexkonfiguration durchgehend Daten- oder Steuerwörter, ohne
daß es
notwendig ist, irgendwelche Füllwörter zu
senden. Somit benötigt
der Empfänger
einen Lokaloszillator bei der Füllwortrate
als anderen Eingang zur Frequenzerfassung. Die Zustandsmaschine
gibt Umschaltereignisse zwischen dieser Lokalfrequenz und dem entfernten
Datenstrom bei 256 fehlerfreien Zyklen aus. Wenn der aktive Eingang
der entfernte Datenstrom wird, ist die Wortausrichtung zufällig. Die
Zustandsmaschine muß somit
ausschließlich
auf der Fehlererfassung der nicht-zugewiesenen Zustände aufbauen,
um zu bestimmen, ob die korrekte Wortgrenze gefunden worden ist. Wenn
zwei aufeinanderfolgende Fehler erfaßt werden, wählt die
Zustandsmaschine wieder den aktiven Eingang als Lokaltakt aus. Da
eine Verriegelung auf den Lokaltakt ein fehlerfreies Codefeld ergibt,
schaltet die Zustandsmaschine wieder zu dem entfernten Datenstrom
um. Das Verfahren wird wiederholt, bis die Wortgrenze gefunden ist.
Dies erfordert es, daß der
lokale Wortratentakt etwas von dem entfernten Takt versetzt sein muß, um ein "Wandern" mit der Phase sicherzustellen.
Dies wird am besten mit einem getrennten Lokalquarzoszillator bei
der gleichen Frequenz wie die Wortrate erreicht.
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Wie
es nachfolgend detaillierter erörtert
werden wird, treten die folgenden Probleme bei einer GLINK-CIMT-Übertragung
im Simplexmodus gemäß den vorliegenden
Lehren auf.
- 1. Bei einer Übertragung eines statischen
Codes könnte
die Zustandsmaschine fehlerhaft in eine falsche Wortgrenze gebracht
werden, da ein statischer Code viele Gruppen oder "Nibbles" von lokalen Codefeldern enthalten
könnte.
Die Situation wird durch die Hilfe des Flagbit-Umschaltmerkmals,
das in dem CIMT-Code eingebaut ist, verbessert. Wenn der Benutzer
das Flagbit nicht verwendet, wird das Flagbit alternierend eingestellt.
Der Empfänger sucht
diese Alternierung und berichtet einen Fehler, wenn die strikte
Alternierung unterbrochen ist.
- 2. Dieses Verfahren würde
den Benutzer jedoch davon abhalten, das Flagbit zu verwenden. Wenn
der Empfänger
ferner auf ein statisches Wort Wort-verriegelt ist, das einem gültigen Codefeld ähnelt, wenn
derselbe jedoch kein alternierendes Flagbit erfaßt, werden jedes zweite Wort
Fehler angezeigt. zwei aufeinanderfolgende Fehler werden nicht beobachtet
werden, und die Zustandsmaschine wird nicht zurückgesetzt.
- 3. Die Flagbitalternierung würde
sich nur auf Datenwörter
beziehen, jedoch nicht auf Steuerwörter oder Füllwörter.
- 4. Ein getrennter Quarzoszillator würde erforderlich sein, so daß derselbe
in der Frequenz etwas versetzt ist, jedoch nicht zu stark. Dies
bedeutet, daß der
Benutzer eine zusätzliche
Komponente hinzufügen
müßte, und
einen Takt vorsehen muß,
der etwas von dem Systemtakt versetzt ist. Dies dürfte in
einer Frequenzmischung resultieren, die das Platinenverhalten beeinträchtigen
könnte.
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Wie
es nachfolgend detaillierter erörtert
ist, werden bei dem bevorzugten Ausführungsbeispiel der vorliegenden
Erfindung diese zusätzlichen
Punkte durch Zeit-Verwürfelung
des Flagbits angegangen. Gemäß den Lehren
der vorliegenden Erfindung wird das Flagbit in den Sender gescrambelt
(verwürfelt)
und in dem Empfänger
descrabelt (entwürfelt).
Somit würde
ein statisches Flagbit an den Eingang des Senders in einem neuen Flagbit
(welches als Flag bezeichnet wird) resultieren, welches über einem
ausreichenden Zeitintervall hin- und herschalten würde. Das
Fehlererfassungssystem des Empfängers
ist eingestellt, um dieses Umschalten über einem Minimalintervall
von 32 Wörtern
zu erfassen, und um die Suche einer neuen Grenze anzufordern, wenn einem
legalen statischen Codefeld begegnet wird. Das erfindungsgemäße Verfahren
erlaubt es ferner dem Benutzer, eine Steuerung über das Flagbit zu haben.
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Die
Zufälligkeit
des Scrambelns bestimmt die Wahrscheinlichkeit des Hin- und Herschaltens
in einem gegebenen Intervall, da es möglich ist, das Scrambeln trotzdem,
daß es
entfernt auftritt, aufzulösen.
Bei dem bevorzugten Ausführungsbeispiel
ist dies Scramblingtechnik gewählt,
um die XOR-Verknüpfung
des gegenwärtigen
Flagbits mit dem zweiten und dritten vorhergehend gescrambelten
Flagbit und mit dem vorherigen Inversionsbit zu sein. Dieses Inversionsbit
fügt einen
zusätzlichen
Pegel an Zufälligkeit
hinzu, da die Inversionsfunktion von der Zufälligkeit des Wortfeldes und
von der Historie der gesendeten Bits abhängig ist.
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Das
Scrambeln des Flagbits liefert einen herausragenden Schutz bei der
Simplexübertragung.
Das Flagbit ist jedoch nur in dem Datenmodus verfügbar. Bei
dem früheren
CIMT-Codierschema ist das Flagbit undefiniert, wenn das Wortfeld
entweder ein Steuerwort oder ein Füllwort ist.
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Ein
weiterer neuartiger Aspekt der vorliegenden Erfindung besteht darin,
daß die
folgenden bisher nicht verwendeten Codes nun in Flagbits für Steuer-
und Füllwörter in
dem verbesserten Modus abgebildet werden.
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Anmerkung 1:
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- Für
einen 16-Bit-Betrieb werden w7, w8 verwendet.
- Für
einen 20-Bit-Betrieb werden w9, w10 verwendet.
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Dieses
Codierschema behebt ein potentielles (w14 w15 c0 c1) Falschverriegelungsproblem,
wodurch bei statischen Daten die Flaginformationen ebenfalls statisch
sein können.
Dies eliminiert ferner Komplikationen aufgrund der Verschiebung
von Datenbits für
Steuerwörter.
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Bei
der bevorzugten Art und Weise zum Ausführen der Erfindung wird (XOR)
Bit w0 im Sender mit dem vorherigen gescrambelten Flagbit selektiv
invertiert. Durch das zufällige
Wesen des Scrambelns wird der Masterübergang für zwei aufeinanderfolgende
Wörter
eliminiert, wodurch ein Schlupf in der Bitverriegelungslogik des
Empfängers
auftritt. Das Bit w0 wird dann im Empfänger descrambelt und deinvertiert.
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Diese
Verfahren der Verzufälligung
von w0 im Sender erlaubt es, daß der
Empfänger
das ursprüngliche
w0 ohne weiteres entschlüsselt,
da er ebenfalls das vorherige Flagbit und das vorherige Inversionsbit kennt.
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Um
das Problem eines externen Quarzes für den Simplexbetrieb, das oben
behandelt worden ist, anzugehen, liefert die vorliegende Erfindung
in ihrem bevorzugten Ausführungsbeispiel
ein neues Wortausrichtungssystem und Wortausrichtungsverfahren.
Dies ist, wie es in dem bevorzugten Ausführungsbeispiel anschließend gezeigt
ist, mit einer Zustandsmaschine, die eine Schlupf abfrage ausgibt,
wenn eine korrekte Wortausrichtung nicht erreicht worden ist, und
mit einem Taktgenerator implementiert, der bei jeder Schlupfabfrage um
ein Bit schlüpft.
Dieses Verfahren stellt ein geplantes Weiterlaufen dar, das in den
Wortausrichtungsprozeß eingebaut
ist, wodurch kein externer Referenztakt benötigt wird, der bezüglich des
Wortratentaktes etwas frequenzversetzt ist.
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Der
Taktgenerator im Sender verarbeitet ein Schlupfanforderungssignal
von der Wortausrichtungszustandsmaschine. Nur ein Bitschlupf ist
pro Anforderung erlaubt, und der Taktgenerator muß dann zu
seinem normalen Betrieb zurückkehren.
Dabei wird ein Taktzyklus von dem Bitratentakt herausmaskiert, was
einen Ein-Bit-Schlupf in der Wortausrichtung relativ zu dem Bitratentakt
bewirkt. Das Schlupfen muß vor
dem Beginn des nächsten
Wortes auftreten.
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Beispielhafte
Ausführungsbeispiele
und beispielhafte Anwendungen werden nachfolgend bezugnehmend auf
die beigefügten
Zeichnungen beschrieben, um die vorteilhaften Lehren der vorliegenden
Erfindung zu offenbaren.
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1 ist
ein Diagramm, das die Verwendung des HDMP-1022124-GLink-Chipsatzes in der Simplexverfahren-III-Konfiguration gemäß dem Stand
der Technik darstellt. Der Sender (HDMP-1022) 2 nimmt das
Parallelwort 21 und das Flagbit 25 als Eingabe
und führt
eine CIMT-Codierung durch, um einen seriellen Datenstrom 7 zu
erzeugen. Der Empfänger
(HDMP-1024) 3 decodiert diesen seriellen Datenstrom 7,
um das Parallelwort 31 und das Flagbit 36 zu bilden.
Die internen Phasenregelschleifen und Takt- und Datenwiederherstellungsschaltungen
sind nicht gezeigt, werden jedoch detailliert in den entsprechenden
Datenblättern
beschrieben, die hierin durch Bezugnahme aufgenommen sind. In der
Simplexkonfiguration sendet der Sender (Tx) 2 Datenwörter und
nicht Füllwörter. Damit
der Empfänger 3 eine
korrekte Wortausrichtung durchführt,
wird ein Lokaltakt fck2 (28) als anderes Eingangssignal
in den Empfänger 3 verwendet.
Der Eingabe-Mux 5 ist in dem Empfänger eingebaut. Sein Auswahleingang
(LOOPEN im Datenblatt) ist mit dem Ausgang STAT1 der Zustandsmaschine 4 verbunden.
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2 ist
ein Zustandsdiagramm, das den Betrieb der Zustandsmaschine von 1 darstellt.
Im Zustand 1 (24) wird der Multiplexer 5 zu den
seriellen Daten 7 geschaltet, mit einer beliebigen Wortausrichtung. Wenn
das erfaßte
Codefeld nicht das wahre Codefeld ist, dann sollten zusätzliche
Daten bewirken, daß die Zustandsmaschine
Fehler detektiert. Bei zwei aufeinanderfolgenden Fehlern springt
die Zustandsmaschine zum Zustand 0 (23), der bewirkt, daß der Eingang
von dem seriellen Strom 7 auf den Lokaltakt fck2 28 geschaltet
wird. Dieser Lokaltakt fck2 28 ist eingerichtet, um bei
derselben Mittenfrequenz wie fck1 30 zu sein. Da sie nicht
synchron sind, ist eine Phasenlauf bzw. Phasenversatz zwischen den
zwei Phasen. Wenn der Eingang zu fck2 28 geschaltet wird,
verriegelt sich die interne PLL auf den Masterübergang, der durch die ansteigende
Flanke von fck2 emuliert ist, und die Zustandsmaschine 4 wird
zu dem Zustand 1 (24) nach 256 fehlerfreien Zyklen zurückgesetzt,
wodurch der Eingang wieder auf die seriellen Daten 7 zurückgeschaltet
wird, und eine neue zufällige
Wortausrichtung erhalten wird. Dieses Verfahren wird wiederholt,
bis das wahre Steuerfeld schließlich
erfaßt
ist.
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Das
Verfahren der Wortsynchronisation in dem Simplexmodus hängt von
der Annahme ab, daß die
in dem Wortfeld gesendeten Daten schließlich bewirken werden, daß zwei aufeinanderfolgende
Fehler die Zustandsmaschine triggern. Wenn die Daten in dem Wortfeld
jedoch statisch sind, ist diese Annahme nicht länger wahr, da diese statischen
Bits legale Codefeldwert emulieren könnten und somit nicht als Fehler
erfaßt
werden könnten.
Ferner baut das Ausrichtungsverfahren auf dem Phasenversatz eines
Lokaltakts fck2, der nicht synchron zu fck1 sein muß, der jedoch
frequenzmäßig nicht
zu weit entfernt sein darf. Diese Anforderung führte dazu, daß dieser
Takt schwierig zu quantisieren war. Die Anwesenheit dieses etwas
versetzten Takts fck1 dürfte
eine Frequenzmischung bewirken, die in Platinenentwürfen und
Platinenlayouts unerwünscht
ist.
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3 ist
ein Blockdiagramm eines Kommunikationssystems, das die Lehren der
vorliegenden Erfindung umfaßt.
Das System 10 umfaßt
einen Sender 11 und einen oder mehrere Empfänger 12.
Der Sender 11 umfaßt
einen CIMT-Codierer 13, der parallele Eingangsdaten auf
dem Bus 21 empfängt,
und der eine gescrambelte Flag (Flag') auf der Leitung 26 empfängt. Die
gescrambelte Flag wird durch eine Zeitscramblingschaltung 14 geliefert,
die, wie es nachfolgend detailliert erörtert ist, eine Flagbit auf
der Leitung 25 und ein Inversionssignal (inv) von dem Codierer 13 auf
der Leitung 20 empfängt.
Eine Taktgeneratorschaltung 15 empfängt das Takteingangssignal "fck1" auf der Leitung 30 und
gibt Taktsignale zu dem Codierer 13 aus.
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Bei
dem bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung ist der CIMT-Codierer 13 gemäß den Lehren
des oben erwähnten
Thomas-Patents implementiert, wobei die diesbezüglichen Lehren des Thomas-Patents
bereits durch Bezugnahme aufgenommen worden sind. Es wird ferner
auf das Datenblatt mit dem Titel "Low Cost Gigabit Rate Transmit/Receive
Chip Set with TTL I/Os",
das von dem Anmelder der vorliegenden Erfindung, also von Hewlett-Packard,
geliefert wird und hierin durch Bezugnahme aufgenommen ist. Dieses
Datenblatt offenbart nützliche
Informationen bezüglich
der Verwendung eines HDMP-1022-Senders und eines HDMP-1024-Empfängers, welche
beide die vorliegenden Lehren enthalten können.
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Bei
dem bevorzugten Ausführungsbeispiel
sendet der Sender serielle CIMT-Daten über einen Kanal oder eine Verbindung 27 zu
dem Empfänger 12.
Fachleute werden erkennen, daß die
Daten im Duplex- oder im Simplex-Modus übertragen werden können. Hinsichtlich
des Aspekts der vorliegenden Erfindung, der darauf ausgerichtet
ist, Probleme im Stand der Technik zu lösen, die der CIMT-Übertragung
von Simplexmodusdaten zugeordnet sind, wird das bevorzugte Ausführungsbeispiel
hierin im Kontext der Simplexmodus-Datenübertragung beschrieben.
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Der
Empfänger 12 umfaßt einen
CIMT-Decodierer 16, der gemäß den Lehren von Thomas u.
a. aufgebaut ist, welche, wie es oben erwähnt worden ist, hierin durch
Bezugnahme aufgenommen worden sind. Ferner wird auf das Datenblatt
verwiesen, das ebenfalls durch Bezugnahme aufgenommen ist. Der Decodierer 16 empfängt Takteingangssignale
von einer Taktgeneratorschaltung 17. Die Taktgeneratorschaltung 17 wird durch
eine Wortausrichtungslogik 18 getrieben. Wie es nachfolgend
detaillierter erörtert
ist, und gemäß den Lehren
der vorliegenden Erfindung bewirkt die Wortausrichtungslogik 18,
daß der
Decodierer aufeinanderfolgende Abschnitte des empfangenen serialisierten
digitalen Datenstroms analysiert, um auf ein gültiges Codefeld zu verriegeln.
Wenn der Decodierer 16 auf die empfangenen serialisierten
Daten verriegelt ist, gibt er CIMT-decodierte Paralleldaten 31 aus.
Das Decodieren erfordert eine selektive Bitinversion. Das "Invertieren"-Signal, das für diesen Zweck erzeugt wird,
wird in eine Zeitscramblingschaltung 19 (auf Leitung 32)
zusammen mit dem empfangenen gescrambelten Flagsignal Flag' auf der Leitung 34 eingegeben.
wie es nachfolgend detaillierter erläutert ist, gibt der Zeitdescrambler 19 das
descrambelte Flagsignal auf der Leitung 36 aus.
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Wenn
die Wortsynchronisation in dem empfangenen Datenstrom verloren ist,
können
zufällige
Daten bewirken, daß der
CIMT-Decodierer ein Fehlersignal zu der Wortausrichtungslogik 18 auf
der Leitung 38 ausgibt. Bei zwei aufeinanderfolgenden Fehlern
gibt die Wortausrichtungslogik 18 ein Schlupfsignal zu
der Taktgeneratorschaltung 17 auf der Leitung 40 aus.
Das Schlupfsignal bewirkt, daß der
Decodierer 16 den nächsten benachbarten
Abschnitt der empfangenen Daten mit einer Breite gleich dem vorher
untersuchten Abschnitt und um eines oder mehrere Bits versetzt untersucht.
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Die
Wortausrichtungslogik 18 nimmt als Eingangssignale die
Ausgabe des Fehlers 38 und die Ausgabe von Flag' 34 des
Codefelddecodierers und Zeitbasispulse tmb64, tmb256, die lange
wiederholte Pulse sind, die durch den Taktgeneratorblock heruntergeteilt
sind. Tmb64 (28) ist der Wortratenreferenztakt geteilt
durch 64, und tmb 256 (29) ist um 256 heruntergeteilt.
Bei dem verbesserten Simplexmodus wird die gescrambelte Flagbit
ebenfalls nach einem Umschalten innerhalb des tmb64-Pulses überprüft. Der
tmb64-Puls wirkt als Untersuchungseinrichtung, so daß während der
Untersuchungszeit mit einer Länge
von 32 Worten zumindest ein Übergang
in dem gescrambelten Flagbit herauszufinden ist. Wenn die Flagumschaltung
fehlschlägt,
dann wird ebenfalls eine Schlupfanforderung zu dem Taktgenerator
ausgegeben.
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Der
tmb256-Inspektionspuls überprüft einen
Mangel an Schlupf-Anforderungen über
einer Zeitdauer von 128 durchgehenden Worten. Wenn dies auftritt,
dann ist die korrekte Wortausrichtung erreicht, und ein Ausgangssignal
Verbindung fertig (LNKRDY; LNKRDY = Link Ready) wird ausgegeben.
Der Flaguntersuchungspuls tmb64 liegt vollständig innerhalb des Verbindung-Fertig-Inspektionspulses
tmb256, so daß dieses Verbindung-Fertig-Signal
während
einer Flagumschaltuntersuchung nicht in einen logisch hohen Zustand
gehen kann.
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Die
Wortausrichtungslogik 18 kann als Kombinationslogik oder
als Software innerhalb eines Mikroprozessors implementiert sein.
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4 ist
ein Flußdiagramm
des Betriebs der Wortausrichtungslogik des Empfängers, die gemäß den Lehren
der vorliegenden Erfindung implementiert ist. In einem Schritt 52 überprüft das System
zwei aufeinanderfolgende Fehler eines descrambelten statischen Bits
Flag'. Wenn eine
dieser Bedingungen "wahr" ist, dann erzeugt
das System in einem Schritt 54 ein Schlupfbit und kehrt,
wie oben erörtert,
zum Schritt 52 zurück.
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Wenn
keine dieser Bedingungen wahr ist, dann wird in einem Schritt 56 der "Fehlerfrei"-Zählwert inkrementiert,
und dann wird in einem Schritt 58 dieser Zählwert mit
einer Schwelle (z. B. 128) verglichen. Wenn die Fehlerfrei-Zählwert-Schwelle
nicht überschritten
ist, springt das System schleifenmäßig zurück zum Schritt 52.
Andernfalls wird in einem Schritt 60 das Verbindung-Fertig-Signal
in einen logisch hohen Zustand gebracht.
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Für den Fall,
daß ein
statisches Wort übertragen
wird, kann der Decodierer 16 das statische Wort als gültiges Codefeld
fehlinterpretieren. Um dieses potentielle Problem anzugehen, wird
gemäß der vorliegenden Erfindung
die Flag in dem Sender 31 gescrambelt und in dem Empfänger 12 descrambelt.
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5 ist
ein schematisches Diagramm des Flag-Scramblers 14, der
bei dem Datensender der vorliegenden Erfindung verwendet wird. Das
Flagsignal wird auf der Leitung 25 empfangen und gemäß einem
Polynom gescrambelt. Bei dem bevorzugten Ausführungsbeispiel wird das Flagsignal
mit folgendem Polynom zeitlich gescrambelt: flag'(n)
= inv(n-1) XOR flag(n) XOR flag'(n-2)
XOR flag'(n-3) [1]
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Dieses
Polynom wird durch die Scramble-Schaltung mit einer Anzahl von D-Flip-Flops 64, 68, 86 und 90 EXKLUSIV-ODER
(XOR-) Gattern 64, 74 und 78 implementiert.
In den 5 und 6 stellt "fwd" den Wortratentakt
dar.
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6 ist
ein schematisches Diagramm des zeitlichen Descramblers 19,
der in dem Datenempfänger der
vorliegenden Erfindung verwendet wird. Der Descrambler ist entworfen,
um das Polynom, das von dem Scrambler 14 verwendet wird,
zu implementieren, und zwar nach der folgenden Formel: flag (n) = inv(n-1) XOR flag'(n) XOR flag (n-2)
XOR flag (n-3) [2]
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Dementsprechend
umfaßt
der Descrambler 19 eine Mehrzahl von D-Flip-Flops 96, 98, 104 und 110 und
eine Anzahl von XOR-Gattern 108, 116 und 122.
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Fachleute
werden erkennen, daß die
Lehren der vorliegenden Erfindung nicht auf einen speziellen Scrambling-
und Descrambling-Algorithmus begrenzt sind. Jeder geeignete Algorithmus
kann gemäß den Anforderungen
einer speziellen Anwendung implementiert werden.
