DE2827615A1

DE2827615A1 - Verfahren und schaltungsanordnung zum synchronisieren zwei oder mehrerer raeumlich voneinander entfernter digital arbeitender nachrichtentechnischer einrichtungen

Info

Publication number: DE2827615A1
Application number: DE19782827615
Authority: DE
Inventors: Wolfgang Dipl Ing Bitzer
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1978-06-23
Filing date: 1978-06-23
Publication date: 1980-01-10
Also published as: DE2827615B2

Description

Verfahren und Schaltungsanordnung zum Synchronisieren zwei oder
mehrerer räumlich voneinander entfernter digital arbeitender nachrichtentechnischer Einrichtungen Die Erfindung betrifft ein Verfahren zur gegenseitigen Rahmen-oder Blocksynchronisation mindestens zweier räumlich voneinander entfernter über einen elektrischen Signalweg miteinander verbundener elektronischer Geräte.
Unter anderem bei digitalen Nachrichtensystemen, die mit blockweiser Übertragung arbeiten sowie bei Schlüsselgeräten besteht oft das Problem, daß die Empfangseinrichtung auf die Sendeeinrichtung synchronisiert werden muß bzw. daß ein für beide Seiten gemeinsamer Startzeitpunkt festgelegt werden muß.
Ein gebräuchliches Verfahren hierbei ist, daß eine vorbestimmte Bitkombination auf der Sendeseite erzeugt und übertragen wird, die dann auf der Empfangsseite durch Korrelation erkannt wird.
Der Zeitpunkt dieser Erkennung dient dann zur Markierung des Startzeitpunktes.
Aus der DE-PS 12 96 205 ist ein solches Verfahren bekannt, bei dem ebenfalls ein Umschalter vorhanden ist. Dieser Umschalter wird aber einfach nach Abzählen von n BinEl-zahlen bzw. nach Auftreten der ersten von der "Rückstellungszai bweichenden Binärzahl betätigt, ohne Prüfung, ob auf dem Übertragungsweg Fehler aufgetreten sind.
Dieses Verfahren funktioniert sehr gut, solange auf der Ubertragungsstrecke keine Bitfehler auftreten.
ei Funkübertragung oder anderen gestörten oder störbaren übertr.lgttr1gswegen ist aber mit z.T. relativ hohen Bitfehlerraten zu reehrlen. Die Folge davon ist, daß die übertragene Bitkombination mpfangsseitig nicht mehr sicher entdeckt wird, wenn ein oder mehrere Bits derselben verfälscht wurden-.
Man hat sich deshalb schon damit beholfen, die besagte Bitkombination mit einer systematischen Redundanz zu versehen oder mehrmals zu übertragen, wobei es dann genügt, nur einen Teil der Mehrfachübertragungen auf der Empfangsseitie richtig zu erkennen.
Aber alle diese Verfahren haben den Nachteil, daß ihre gerätemässige Realisierung relativ aufwendig ist, und/oder daß die auf dem übertragungsweg zulässigen Bitfehlerraten doch nur relativ klein sein dürfen. Hierbei spielt auch das Problem der Simulation einer Synchronisier-Bit-Kombination durch das Rauschen des übertragungskanals eine Rolle.
In der digitalen übertragungstechnik sind ferner sogenannte Scrambler bzw. Descrambler bekannt, die u.a. zur Formung der Spectren der zu übertragenden Signale bzw. auch zur Verschleierung ihres Nachrichteninhaltes eingesetzt werden. Hierbei werden die zu übertragenden Digitalsignale sendeseitig durch ein rückgekoppeltes Schieberegister geschoben. Dessen Ausgangsbitfolge wird dann übertragen und empfangsseitig in ein vorwärtsgekoppe.ltes Schieberegister geschoben, bei dem dieselben Anzapfungen verwendet sind wie bei dem sendeseitigen rückgekoppelten Schieberegister. Die Ausgangsfolge des empfangsseitigen Registers stellt dann wieder die ursprüngliche Bit folge am Eingang des sendeseitigen Registers dar, sofern auf der übertragungsstrecke keine Bitfehler aufgetreten sind. Der Nachteil dieser Schaltungsanordnung besteht darin, daß eine Fehlervervielfachung auftritt, d.h. daß praktisch jeder auf der Übertragungsstrecke entstandene Bitfehler mehrere Bit fehler in dem empfangsseitig wiedergewonnenen Digitalsignal zur Folge hat.
Aufgabe der Erfindung ist es, diese Nachteile zu beseitigen. Daneben führt die Erfindung zu besonders einfachen und wenig aufwendigen Schaltungsanordnungen zur Lösung der Aufgabenstellungen.
Diese Aufgabe wird erfindungsgemäß durch die in den Patentansprüchen beschriebenen Verfahren und Schaltungsanordnungen gelöst.
Die Grundidee sowie die weitere Ausgestaltung der Erfindung wird nachfolgend anhand der Abbildungen'näher erläutert.
Es zeigen Fig. 1 : Beispiel für eine bereits bekannte Scrambler-Descrambler-Anordnung (Stand der Technik).
Fig. 2 : Schaltungsanordnung gemäß der Erfindung.
Fig. 3 u.4: Schaltungsskizzen zur Erläuterung der in den Unteransprüchen beschriebenen weiteren Ausgestaltungsmöglichkeiten der Erfindung.
Fig. 1 zeigt eine bekannte Scrambler-Dcscrambler-Anordnung. Hierbei bedeuten 1 und 2 : Schieberegister mit n Stufen 3 : Signaleingang (von der Nachrichtenhuelle) 4 : Signalausgang (zur Nachrichtensenke) 5,6,7,8 : Modulo-2-Addierer, deren Eingänge durch Pfeile markiert sind 9 : Übertragungsweg Das von der Nachrichtenquelle kommende Digitalsignal 3 wird in einem modulo-2-Addierer 6 zu der modulo-2-Summe aus mehreren aus dem Schieberegister 1 abgegriffenen Bitfolgen (dargestellt sind nur 2) addiert, die hieraus entstandene Summe über den Ubertragungsweg 9 übertragen, hier einerseits dem Eingang eines weiteren Schieberegisters 2, dessen Schiebetakt über eine hier nicht dargestellte Taktableitung aus dem empfangenen Digitalsignal abgeleitet wird, und einem Eingang eines modulo-2-Addierers 8 zugeführt, dessen zweitem Eingang die modulo-2-Summe aus mehreren aus dem Schieberegister 2 angezapften Signalen zugeführt wird.
Die Anzapfungen des Schieberegisters 2 und dessen Stufenzahl stimmen dabei genau mit denjenigen des Schieberegisters 1 überein. Da bei störungsfreier Übertragung an den Eingängen beider Schieberegister dieselb: Bitfolge eintrifft und beide Schieberegister identisch aufgebaut und angezapft sind, tritt auch an den Ausgängen der Modulo-2-Addierer 5 bzw. 7 eine identisch gleiche Bit folge auf. Zu dem übertragenen Signal wird also in dem Addierer 8 modulo-2 dieselbe Bitfolge addiert, wie sie schon @n Addierer 6 zu den zu übertragenden Binärsignai 3 addiert Ir<le. Durch die zweite modulo-2-Addition auf der Empfangsseite wir'<i riun die erste auf der Sendeseite wieder rückgängig gemacht und am Ausgang 4 erscheint somit wieder die Bitfolge, die dem @@@@@ng 3 zugeführt worden war.
@@@ Nachteil dieser Schaltungsarordnung ist nun die Fehlerverv@elf@chung. Ein auf der Übertragungsstrecke 9 aufgetretener @@@fehler erscheint nicht nur über den modulo-2-Addierer 8 direkt ;m Ausgang, sondern er gelangt auch zum Eingang des Schieberegister, 2 und wird durch dieses hindurehgescheben. Jedesmal wenn er abtrr an einer Anzapfung des Schieberegisters 2 vorbeikcmrrt, wird das Ausgangssignal des modulo-2-Addierers 7 falsch und dao mit tritt am Ausgang 4 ein weiterer Bitfehler (Folgefehler) auf.
Insgesamt entstehen so viele Folgefehler, wie Anzapfungen des Schieberegisters 2 verwendet wurden.
In Fig. 2 ist nun die erfindungegemSPbe Schaltungsanordnung dargestellt.
Hier bedeuten 11, 12 : Schieberegister mit je n Stufen 13 : Signaleingang (von der Nachrichtenuelle) 14 : Signalausgang (zur Nachrichtensenke) 15917p22 0 Modulo 2-AddiereP (Eingänge durch P£eAle gekennzeichnet) 19 : übertragungsstrece' 23 : Nulldetektor.
Der Nachteil der in der Fig. 1 dargestellten Schaltungsanordnung (Fehlervervielfachung) wird dadurch vermieden, daß bei der erfindungsgemäßen Anordnung die Schieberegister nicht direkt von der übertragenen Digitalinformation durchlaufen werden. Auf der Sendeseite ist ein autonom rückgekoppeltes Schieberegister 11, 15 vorgesehen, dessen Ausgangsbitfolge zu Beginn der Übertragung zwecks Synchronisation der Empfangsseite über den (elektronischen) Umschalter 21 auf die übertragungsstrecke 19 gegeben wird. Anstatt in der dargestellten Weise kann die Ausgangsfolge des Schiebergisters auch an jeder seiner Anzapfungen abgegriffen werden.
Empfangsseitig wird das übertragene Signal der Nachrichtensenke 14, einem Eingang eines modUlo-2-Addierers und über einen Kontakt eines Umschalters 24 dem Eingang des Schieberegisters 12 zugeführt, das die identische Stufenzahl n und dieselben Anzapfungen wie das sendeseitige Schieberegister 11 aufweist. Die modulo-2-Summe aus den Signalen aus den Anzapfungen des Schieberegisters 12 wird dem zweiten Eingang des modulo-2-Addierers 22 zugeführt.
Da bei dieser Schaltungsanordnung, fehlerfreie übertragung vorausgesetzt, in beide Schieberegister dieselbe Bitfolge hineingeschoben wird, weisen beide nach ätestens n Bittakten (n: Zahl der Stufen eines der Register) @@@selben Inhalt auf und von diesem Zeitpunkt tritt auch den der U13gËngen der beiden modulo-2-Addierer 15 und 17 dieselbe Biti- ge auf.
In dem modulo-2-Addierer 22 werde also jetzt zwei gleiche ils zusammen addiert und das Ergebnis dieser Addition ist Summe: eine logische "O". Sobald aber auf dem Ubertragungsweg (19) sin Bitfehler auftritt, sind die beiden Eingangssignale des Addierers (22) verschieden und an dessen Ausgang tritt eine logische "1" auf.
Wenn also mindestens n mal hintereinander am Ausgang des modulo-2-Addierers 22 eine "O" aufgetreten ist, so kann mit hoher Sioherheit darauf geschlossen werden, daß mindestens die vorangegangenen n Bits richtig übertragen worden sind und damit der Inhalt des Schieberegisters 12 mit demjenigen des Registers 11 übereinstimmt.
Es mußten in Wirklichkeit schon insgesamt 2n Bits richtig übertragen werden, da die Nullfolge am Ausgang des Addierers 22 erst beginnen kann, wenn der Inhalt des Registers 12 mit demjenigen des Registers 11 übereinstimmt. Aus diesem Grunde muß die vom Schieberegister 11 übertragene Ausgangsfolge mindestens 2n Bit lang sein, wenn nicht beide Register aus demselben Grundzustand starten.
Ein Nulldetektor 23 zählt die Anzahl der am Ausgang des modulo- 2-Addierers 22 aufgetretenen Nullen mitte Wenn diese die Zahl n überschritten hat, gibt dieser einen Ausgangsimpuls ab, der den Umschalter 24 in der Weise umschaltet, daß jetzt nicht mehr die empfangene Bitfolge dem Schieberegister 12 zugeführt wird, sondern die modulo2Summe der Bit folgen aus den Anzapfungen. Damit ist aus dem Schieberegister 12 jetzt ein autonom rückgekoppeltes Schieberegister gewordene das mit dem autonom rückgekoppelten Schieberegister 11 auf der Sendeseite identisch ist und da die Inhalte beider Register, wie erlEutert, bei Umlegen des Umschalters 24 identisch gleich waren liefern sie auch von jetzt ab die identisch gleichen Ausgangsfolgen und ihre Inhalte stimmen zu jedem Zeitpunkt überein, auch wenn jetzt Bitfehler auf der Ubertragungsstrecke 19 entstehen.
Um die Sicherheit gegen Simulation eines Startcodewortes durch ein empfangenes Rauschsignal oder durch eine sehr große Anzahl von Ritfehlern zu erhöhen, kann die Zahl der Nullen, die der Nulldetektor abzählen muß, bis er den Umschalter 24 betätigt, auch beliebig größer als n gewählt werden.
Nach erfolgter Synchronisation wird der Umschalter 21 in die andere Stellung gebrach und anstelle des Ausgangssignals des rückgekoppelten Schieberegisters 11 wird jetzt über den Eingang 13 die eigentliche digitale Nachricht übertragen und empfangsseitig über den Ausgang 14 der Nachrichtensenke zugeführt.
Die Tatsache, daß jetzt beide Schieberegister synchron laufen kann nun in verschiedener Weise ausgenutzt werden, die Fig. 3 und LI zeigen Beispiele dafür.
Die Schaltungsanordnung in Fig. 3 stimmt weitgehend mit derjenigen in Fig. 2 überein, für die entsprechenden Teile sind die entsprechenden Bezeichnungen übernommen wo.
Neu hinzugekommen sind: 25 : Einrichtung zur Voreinstellung des sendeseitigen Schieberegisters 11.
,ß6,27: Einrichtungen zur Feststellung des Auftretens eines vorgegebenen Inhalts des oder in einem Teil desjeweils zugeordneten Schieberegisters 11 bzw. 12.
28 : Modulo-2-Addierer zur wahlweisen Invertierung der Ausgangsfolge des sendeseitigen Schieberegisters 11 29 : Einsdetektor 30 : Und-Gatter 31 : Ausgangssignal zur Festlegung des gemeinsamen Start zeitpunktes.
Sowohl auf der Sendeseite 26 als auch auf der Empfangsseite 27 ist eine Einrichtung zur Erkennung des Auftretens eines bestimmten Inhalts in zumindest einen Teil des Schieberegisters 11 bzw. 12 hinzukommen.
liefern einen Ausgangsimpuls, wenn der vorbestimmte Zustand in dem zugeordneten Schieberegister auftritt. Da die Inhalte beider Schieberegister 11 bzw. 12 wie oben beschrieben zu jedem Zeitpunkt identisch sind, treten diese Impulse auf der Sende-und Empfangsseite gleichzeitig auf und können somit zur Rahmensynchronisation der beiden Geräte verwendet werden. Treten diese Impulse infolge der zu kurzen Periode der Schieberegisterfolge während der Synchronisierzeit mehrfach auf, soll aber nur ein einziger gemeinsamer Startzeitpunkt definiert werden, so kann der diesem entsprechende Ausgangsimpuls der Einrichtung 27 dadurch markiert werden, daß die ausgesendete Bitfolge zwischen dem Auftreten zweier derartiger Ausgangsimpulse und damit rechtzeitig vor dem Auftreten des Ausgangsimpulses, der den Startzeitpunkt markieren soll, invertiert wird. Diese Invertierung kann auf der Sendeseite beispielsweise durch einen zwischen dem Ausgang des sendeseitigen Schieberegisters 11 und die Übertragungsstrecke eingefügten Modulo-2-Addierer erfolgen, dessen zweites Eingangssignal 32 zu diesem Zeitpunkt von "O" auf 1 wechselt. Dies wird durch einen "Einsdetektor" 29 festgestellt, der mit seinem Eingang parallel zu demjenigen des Nulldetektors 23 angeschlossen ist. Das Ausgangssignal des Einsdetektors ist mittels einer Und-Schaltung mit dem Ausgangssignal der Einrichtung 27 verknüpft, so daß das Ausgangssignal dieser Und-Schaltung eindeutig den Startzeitpunkt definiert. Der Einsdetektor wird zweckmäßigerweise träge bzw. nach einem Mehrheitsentscheid arbeitend ausgeführt so d der "O"-"1"-Wechsel auch erkannt wird, wenn einzelne Bits der übertragenen Bitfolge verfälscht sind. Somit wird auch bei relativ hohen Bitfehlerraten der Start zeitpunkt mit hoher Sicherheit erkannt. Dieser Einsdetektor bzw. auch ein dementsprechender träge arbeitender Nulldetektor kann auch dazu verwendet werden, auch bei relativ hohen Bitfehlerraten auf dem Übertragungsweg schnell festzustellen, ob eine Einphasinformation übertragen wird oder nicht. Dies kann bei Einsatz der erfindungsgemäßen Schaltungsanordnung innerhalb eines Nachrichtensystems (insbesondere Funksystems), das nach dem Kanalsuchverfahren arbeitet, von grossem Nutzen sein.
Besondere Vorteile ergeben sich bei bestimmten Anwendungen des Verfahrens, wenn die Anzapfungen der Schieberegister nach der Vorschrift von Gold (Inf. Th./EEE, Bd. 198, 1967, S. 619-621) n gewählt werden. Die Periodenlänge wird dann 2F-1 (die Stellenzahl n der Schieberegister muß hier gerade sein), es gibt jetzt n aber 2r+1 verschiedene Anfangseinstellungen, deren jede eine völlig andere Ausgangsfolge liefert. Ein beliebig gewählter Schieberegisterinhalt, der bei einer dieser Folgen auftritt, erscheint bei keiner der übrigen.
Diese Eigenschaft läßt sich ausnützen, um eine Adressierung des Empfängers durchzuführen. Zu diesem Zwecke wird eine der Folgen durch entsprechende Voreinstellung des sendeseitigen Schieberegisters 11 mittels der Einrichtung (25) ausgewählt und die Einrichtung tung zur Feststellung eines bestimmten Inhaltes im empfangsseitigen Schieberegister einstellbar ausgeführt und so eingestellt, daß sie auf eine.Bitkombination anspricht, die nur in der gevwünschten Synchronisierfolge auftritt. Zum Zwecke der Adressierung können auch die Anzapfungen der beiden Schieberegister 11 und 12 durch besondere Schaltmittel veränderbar ausgeführt sein.
Eine Synchronisierung findet dann nur statt, wenn die Anzapfungen beim sendeseitigen 11 und beim empfangsseitigen 12 Schieberegister identisch gleich sind. Da der gemeinsame Startzeitpunkt durch die Sendeseite bestimmt wird und deshalb hier auch anderweitig bekannt ist, kann hier die Einrichtung 26, zur Erkennung eines vorgegebenen Zustandes im Schieberegister 11 auch entfallen.
Eine weitere leichte Modifikation der Erfindung führt zu einer Scrambler-Descrambler-Anordnung, die keine Fehlerfortpflanzung aufweist.
Fig. 4 zeigt diese Modifikation, auch hier sind wieder die aus Fig. 2 übernommenen Elemente mit denselben Bezeichnungen versehen wie in Fig. 2. Neu hinzugekommen ist lediglich ein weiterer modulo-2-Addierer 32, geändert wurde die Stelle, an der das der Nachrichtensenke zugeführte Digitalsignal 14 abgegriffen wird.
Zwecks Einphasung der Schieberegister wird dem Signaleingang vor Beginn der eigentlichen Informationsübertragung eine Anzahl von Bits zugeführt, zu denen die Ausgangsfolge des autonom rückgekoppelten Schieberegisters 11 in dem Addierer 32 modulo-2-addiert wird. Der Einphasvorgang läuft nun auf der Empfangsseite wie beschrieben ab.
Anschließend wird dem Eingang 13 die zu übertragende Informationsbitfolge zugeführt, zu der weiterhin die Ausgangsfolge des sendeseitigen Schieberegisters 11 addiert wird. Da das empfangsseitige Schieberegister genau dieselbe Folge liefert wie das sendeseitige, wird auf die übertragene Folge empfangsseitig in dem Addierer 22 durch nochmalige Addition die sendeseitige Addition modulo 2 wieder rückgängig gemacht und am Ausgang des Modulo-2-Addierers tritt wieder die ursprünglich am Eingang 13 eingegebene Bit folge auf, die jetzt der Nachrichtensenke 14 zugeführt wird.
Selbstverständlich können auch hier alle im Zusammenhang mit Fit. 3 erklärten Zusatzeinrichtungen eingesetzt werden, wie dies in Fig. 4 mit der Einrichtung 25 zur Voreinstellung des sendeseitigen Schieberegisters 11 angedeutet ist. Der beschriebene Synchronisationsvorgang kann nicht nur zu Beginn einer Übertragung, sondern auch während natürlicher oder künstlich geschaffener Unterbrechungen im Nachrichtenfluß 13 durchgeführt werden. Hierdurch wird eine wiederholte Kontrolle bzw. bei Bedarf auch Wiederherstellung der Synchronisation ermöglicht oder auch das nachträgliche Einphasen von neu hinzukommenden Empfängern in bereits laufende Übertragun gen.
L e e r s e i t e

Claims

Verfahren und Schaltungsanordnung zum Synchronisieren zwei oder mehrerer räumlich voneinander entfernter digital arbeitender nachrichtentechnischer Einrichtungen Patentansprüche Verfahren zur gegenseitigen Rahmen- oder Blocksynchronisation zweier räumlich voneinander entfernter über einen elektrischen Signaiweg miteinander verbundener elektronischer Geräte, dadurch gekennzeichnet, daß sendeseitig ein erstes rückgekoppeltes Schieberegister mit n Stufen vorgesehen ist, bei dem die modulo-2-Summe an bestimmten festgelegten Stufen abgegriffener binärer Ausgangssignale auf den Eingang zurückgeführt ist, daß dieses erste Schieberegister (1) mit dem sendeseitigen Grundtakt getaktet an einem Ausgang eine Bitfolge liefert, die zwecks Festlegung des gemeinsamen Startzeitpunktes zur Empfangsseite übertragen wird, daß auf der Empfangsseite ein zweites n-stufiges Schieberegister mit denselben Abgriffen vorhanden ist, das mit dem empfangsseitig aus dem empfangenen Digitalsignal abgeleiteten Bittakt getaktet wird und an dessen Eingang zunächst das übertragene Digitalsignal anliegt, daß die modulo-2-Summe der an diesen Abgriffen des zweiten Schieberegisters abgegriffener binärer Ausgangssignale und des übertragenen Datensignales einem Nulldetektor zugeführt wird, der ein Ausgangssignal abgibt, wenn in dem ihm zugeführten Bist signal eine vorgegebene Anzahl m mal hintereinander die binäre "O" auftritt, und daß bei Erscheinen dieses Ausgangssignals des Nulldetektors ein Umschalter betätigt wird, der bewirkt, daß ab diesem Zeitpunkt nicht mehr das übertragene Datensignal, sondern die modulo-2-Summe der Abgriffe des zweiten SchieberegistePs an dessen Eingang anliegt und somit ab diesem Zeitpunkt dieses identisch ist mit dem ersten rückgekoppelten Schieberegister.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der Bits der aus dem sendeseitigen rückgekoppelten Schieberegister entnommenen und übertragenen Synchronisierbits größer gleicher doppelten Anzahl n der Stufen eines der Schieberegister ist und daß aufeinanderfolgenden logischen "O" bzw. logischer "1", die der Nulldetektor bis zur Abgabe seines Signals erkennen muß, gleich oder größer ist als die Anzahl n der Stufen eines der rückgekoppelten Schieberegister.
3. Verfahren nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß mindestens empfangsseitig eine Einrichtung vorhanden ist, die bei Auftreten einer bestimmten, vorgegebenen Bitkombination in dem rückgekoppelten Schieberegister oder in einem Teil dieses Registers einen Impuls abgibt, der zur Festlegung eines für die Sende- und Empfangsseite gemeinsamen Zeitpunktes dient.
4. Verfahren nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sendeseitig nach erfolgter Anfangssynchronisation, also nachdem der empfangsseitige Nulldetektor sein Signal abgegeben hat, die zu Ubertragende Digitalinformation modulo 2 zur Ausgangsfolge des ersten rückgekoppelten Schieberegisters addiert wird, und nach der Übertragung wiederum die Ausgangsfolge des zweiten rückgekoppelten Schieberegisters modulo 2 zu dieser Summe addiert wird, und die hieraus resultierende Bitfolge der Signalsenke zugeführt wird.
5. Verfahren nach Anspruch ti, dadurch gekennzeichnet, daß die beschriebenen modulo-2-Verknüpfungen auch schon während der Anfangssynchronisation vorhanden sind, daß während dieser Zeit die zu übertragende Information nur aus einer Folge binärer "O" oder 11111 besteht, und daß empfangsseitig das der Datensenke zugofUhrte Signai gleichzeitig dem in Anspruch 1 beschriebenen Nulldetektor zugeführt wird.
6. Verfahren nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß vor Beginn der Übertragung das sendeseitige erste rückgekoppelte Schieberegister auf einen bestimmten, vorgegebenen Inhalt voreingestellt wird.
7. Verfahren nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Abgriffe der Schieberegister in an sich bekannter Weise so gewählt sind, daß als Ausgangsfolge eine Bit folge der maximal möglichen Periodenlänge 2n -1 entsteht.
8. Verfahren nach einem oder mehreren d Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Abgriffe der Schieberegister so gewählt sind, daß deren Ausgangsfolge die Periode n 22-1 aufweist.
9. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Anordnung der Abgriffe des sendeseitigen und/oder empfangsseitigen Schieberegisters umschaltbar ausgeführt sind.
1). chaltungsanordnung nach Anspruch 8 und/oder 9, dadurch gekennzeichnet, daß die Voreinstellung des sendeseitigen er-:;ten Schieberegisters (gemäß Anspruch 6) und die Bitkombikation der Abfrage zumindest des empfangsseitigen zweiten :;chieberegisters (gemäß Anspruch 3) durch besondere Schaltmittel veränderbar ausgeführt ist.
11. Verfahren nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß auch während einer laufenden Signalübertragung während natürlich vorkommender oder künstlich geschaffener Unterbrechungen des Datenflusses die Synchronisierzeichenfolge nach Anspruch 1 oder Anspruch 5 übertragen wird und hiermit während der laufenden Übertragung eine Neu- oder Nachsynchronisation des empfangsseitigen Gerätes bei Bedarf in der in vorangegangenen Ansprüchen beschriebenen Art durch Erkennen der resultierenden "O"- bzw.

"1"Folge durchführbar ist.
12. Verfahren nach Anspruch 3 oder Anspruch 3 und einem oder mehreren der Ansprüche 4 bis 12, dadurch gekennzeichnet, daß bei zu kurzer Periode der Ausgangsfolge des sendeseitigen Schieberegisters und damit mehrfachem Ansprechen der Einrichtung zum Feststellen der vorgegebenen Bitkombination, der richtige Startzeitpunkt dadurch festgelegt wird, daß vor dem nächsten Ansprechen dieser Einrichtung die gesendete Bit folge invertiert wird, bzw. bei einer Anordnung nach Anspruch 5 die zu übertragende Information von Dauer-"O" auf Dauer-"1" umgeschaltet wird, daß das dem Nulldetektor zugeführte Signal auserdet einem 1-Detektor zugeführt wird, der diesen Wechsel feststellt und damit das nächste Ansprechen der Einrichtung zum Fesstellen der vorgegebenen Bitkombination als Startzeitpunkt markiert.
13. Verfahren nach einem der vorangegangenen Ansprüche,dadurch gekennzeichnet, daß der Nulldetektor (23) aua einem Binärzähler besteht, der mit dem Schiebetakt des Schieberegisters S2 zählt, der jedesmal bei Auftreten eines Nulldetektor-Eingangsimpulses von dem Ex-Or-Gatter (22) auf Null zurückgesetzt wird und bei Erreichen eines vorgegebenen Zählerstandes einen Impuls abgibt, der die Betätigung des Umschalters 24 veranlaßt.