DD279551A1 - Verfahren zum bestimmen fehlerhafter bauelemente - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren zum Bestimmen fehlerhafter Bauelemente in digital getaktet arbeitenden elektronischen Geraeten. Aus einem unvollstaendig bestimmten Systemzustand werden wesentliche Hinweise auf moegliche Fehler abgeleitet, wobei Besonderheiten der Schaltungsstruktur fuer die Reduktion des Datenumfanges und die Beschleunigung der Berechnung mit Hilfe mehrerer Prozessoren durchgefuehrt wird. Beginnend mit einer obersten Teststrukturbeschreibungsebene wird die Auswahl eines fehlerhaften (markierten) Subblocks vorgenommen. Diese Markierung resultiert aus der Kennzeichnung von logischen Kontakten, die zum beobachtbaren bzw. nachgemessenen Systemzustand gehoeren. Fuer einen lokalisierten Subblock erfolgt die Initialisierung einer Werteliste durch Uebernahme zugehoeriger Signalwerte. Gemaess der Verbindungsinformation der Subblockbeschreibung werden die definierten logischen Signalwerte ausgebreitet, und die dabei beruehrten Anschluesse entsprechend gekennzeichnet. Fig. 1

Description

Hierzu 2 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung bezieht sich auf ein Verfahren zum Bestimmen fehlerhafter Bauelemente in digital und getaktet arbeitenden elektronischen Geräten.

Charakteristik des bekannten Standes der Technik

Moderne digitale Geräte, die sich durch großen logischen Umfang und große Kompliziertheit auszeichnen, werden in der Weise geprüft, dafs sine im allgemeinen sehr lange Folge von binären Vektoren angelegt wird, die für das jeweilige Gerät ein repräsentatives Experiment bilden, und daß die Reaktion des Gerätes mit cem erwarteten Ergebnis verglichen wird. Im Falle eines negativen Vergleichs, d. h„ das Gerät enthält einen Defekt, der zu falschen Ergebnissen führt, besteht die Aufgabe darin, die Abweichungen zu interpretieren und mögliche Fehlerursachen zu erkennen. Eine erste Möglichkeit besteht darin, daß, wie z. B.

in DD 250384, der Testablauf in Teile gegliedert wird, so daß aus der ersten fehlerhaften Reaktion Schlüsse auf die defekte Einheit gezogen werden können. Andere Möglichkeiten der Fehlerlokaiisierung beruhen auf der Arbeit mit Fehlerkontrollschaltungen, um differenzierte Fehlerinformationen zu bekommen, wie es z. B. in DD 151519 oder EP 0054638 beschrieben ist. In beiden Fällen gelingt die Fehlerlokalisierung nicht ausreichend genau.

Häufig wird mit vorbestimmten Fehlerbildern gearbeitet, die durch Simulation eines definierten Fehlermodells gewonnen werden (DE 2654389, EP 0203535). Die Schwierigkeit besteht hierbei in einem enormen Rechenzeitaufwand zur Aufstellung der Fehlerbilder. Dieser kann reduziert werden, wenn die Fehlersimulation neu im Fehlerfall mit der jeweiligen Belegung erfolgt, wie es in DE 3203826, DE 2707600 beschrieben ist. Hierbei wird jedoch im allgemeinen ein Fehlermodell unterstellt, wobei es dazu kommen kann, daß das reale Fehlerbild dadurch nicht interpretierbar ist.

Nützlich ist in diesem Fall ein Prinzip, welches in der Lage ist, jede konkrete Fehlersituation zu analysieren. In EP 0104534 ist ein Verfahren beschrieben, wo durch Simulation des Verhaltens eines Schaltkreises und Nachmessen der Signale mit Hilfe einer Elektronenstrahlsonde Fehlerpfade bestimmt werden. Im Wechselspiel zwischen Simulation und Messung kann damit der physikalische Defekt eingegrenzt werden. DD 201053 beschreibt einen Algorithmus, wo ohne zusätzliche Messung eine Analyse der Fehlersituation erfolgt. Voraussetzung ist allerdings eine vollständige Kenntnis des Systemzustandes (Eingangs-, Ausgangsund Triggersignale). Dann wird durch vollständige Fehlersimulation des aktuellen Auslandes das Fehlerbild interpretiert. Für große Systeme bedarf es langer Rechenzeiten bzw. einer speziellen gerätetechnischen Lösung, um den Berechnungsaufwand zu beherrschen.

Ziel der Erfindung

Mit der Erfindung soll die InU rpretation einer beliebigen Fehlersituation ermöglicht werden, wobei nur eine unvollständige Information über den Syster .oi.^nd vorzuliegen braucht und weiterhin eine deutliche Reduktion des Berechnungsaufwandes erfolgt.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, welches es gestattet, aus einem unvollständig bestimmten Systemzustand wesentliche Hinweise auf mögliche Fehler abzuleiten, wobei Besonderheiten der Schaltungsstruktur für die Reduktion des Datenumfanges und die Beschleunigung der Berechnung mit Hilfe mehrerer Prozessoren genutzt werden. Erfindungsgemäß wird die Aufgabe durc'i ein Verfahren gelöst, das folgendermaßen charakterisiert ist: In einem Globalspeicher eines Zwei- odar Mehrprozessorsystems ist in einem Bereich der in Berechnung befindliche Systemzustand des zu testenden digitalen Systems abgelegt, wobei anfangs nur der real beobachtbare Teilzustand geladen ist. Ein zweiter Bereich enthält die in hierarchischer Blockdarstellung gegebene Strukturbeschreibung des. u testenden Systems, aus der sich jeder einzelne Prozessor die jeweils benötigten Subblockinformationen auswählen kann. Diese Organisation erlaubt es, daß gleichzeitig in allen Prozessoren ein Verfahren ablaufen kann, das die im Anspruch genannten Schritte enthält.

Ausführungsbeispiel

Die Erfindung soll an einem Ausführungsbeispiel näher erläutert werden

In den Zeichnungen sind dargestellt:

Fig. 1: die Grobstruktur zur Realisierung des Verfahrens,

Fig. 2: das Prinzip der hierarchischen Blockdarstellung,

Fig.3: eine einfache NAND-Schaltung mit der Überlagerung von Werten der Vorwärts- und Rückwärtssimulation.

Fig. 1 zeigt die Anordnung der wesentlichen Baugruppen der prüfenden Einheit und ihre Anbindung an das zu prüfende digital und getaktet arbeitende elektronische Gerät. Zuerst wird aus dem Testobjekt 1 der beobachtbare Systemzustand über Leitungen 2 in den Globalspeicherbereich 3a geladen. Der zweite Teilbereich des Globalspeichers 3 b wird von der Systembeschreibung des zu analysierenden Testobjektes belegt. Die Daten werden dabei von einem externen Speichergerät 5 über die Leitung 4 geladen. In Fig. 2 ist die Form der Systembeschreibung des zu prüfenden Systems als hierarchische Blockstruktur dargestellt. Diese Hierarchie ist so gestaffelt, daß der Datenkomplex 11 alle Verbindungsinformationen für die einzelnen Subblöcke SB 1 bis SBn enthält. DieSubblocke 12,13.14 enthalten ihrerseits die typspezifische Subblockbeschreibung. Eine weitere Gliederung in Unterbereiche ist dem konkreten Simulationsalgorithmus anzupassen. Der Globalspeicherbereich 3c wird für die Abspeicherung von Fehlerhypothesen reserviert, die während der Simulation auftreten. Im Teilbereich 3d werden sowohl die logischen Zustände der sequentiellen Logik als auch der abgezogene Systemzustand gemäß der Anordnung innerhalb der Teststrukturbeschreibung abgelegt. Wesentlicher Bestandteil der Hardware sind zwei Mikrorechner 7a, 8a, die identisch aufgebaut sind. Die Kommunikation der Mikrorechner untereinander sowie der Datenaustausch mit dem Globalspeicher 3 wird über bidirektionale Leitungen 6 realisiert. Beiden Mikrorechnern sind separate Lokalspeicher 7b, ? b zugeordnet, in denen der Simulationsalgorithmus und die logischen Zustände der aktuellen Substruktur enthalten sind. Übergeordnet ist eine Steuerung, die die Koordinierung der Arbeitsweise der Mikrorechner 7 a, 8a durch einen von beiden beinhaltet. Diesem als Master zu bezeichnenden Mikrorechner kommen folgende Funktionen zu:

- Steuerung des Zugriffs zur Randsignalbelegung der obersten Blockebene, die im Master-Lokalspeicher 7 b, 8b etabliert wird,

- Steuerung des Zugriffs zürn Zustandsspeicher 3d.

Neben der beschriebenen Konfiguration von zwei kommunizierenden Mikrorechnern 7a, 8a ist eine Erweiterung auf η Mikrorechner möglich. Der Nutzeffekt wird aber durch den Mehraufwand an Koordinierungsmaßnahmen unbeträchtlich sein. Die Analyse des Systemzustandes, die von beiden Mikrorechnern 7 a, 8 a parallel ausgeführt wird, erfolgt nach folgendem Ablauf. Beginnend mit der obersten Teststrukturbesnhreibungsebene wird die Auswahl eines markierten Subblockes 12,13 oder 14 vorgenommen. Diese Markierung resultiert aus der Kennzeichnung von logischen Kontakten, die zum beobachtbaren bzw. nachgemessenen Systemzustand gehören. Wurde ein Subblock 12,13 oder 14 lokalisiert, so erfolgt die Initialisierung der Werteliste durch die Übernahme der zugehörigen Signal werte aus dem Globalspeicherbereich 3 d in den Lokalspeicher 7 b bzw. 8b. Gemäß der Verbindungsinformation der Subblockbeschreibung werden do definierten logischen Signalwerte ausgebreitet und die dabei berührten Anschlüsse entsprechend gekennzeichnet. Auf der Basis der gegebenen Signalwerte wird ein iterativer Prozeß von Vor- und Rückwärtssimulation eingeleitet. Die Rückwärtssimulation kennzeichnet den Prozeß der Gatterberechnung entgegen der Signalflußrichtung. Bei diesem Vorgang wird davon ausgegangen, daß ein sich ändernder logischer Wert am Ausgang eines beliebigen Gatters Rückschlüsse auf eine dazugehörige Gattereingangsbelegung zuläßt. Die Vorwärtssimulation hingegen beinhaltet die Überlagerung von Signalwerten durch Gatterberechnung in Signalflußrichtung, d.h. ein bekannter logischer Wert an Gattereingängen gestattet Schlußfolgerungen auf die Ausgänge, die den gegebenenfalls schon angetragenen Wert genauer definieren oder eine Differenz aufweisen. Für den Fall, daß logische Werte entgegengesetzten Potentials aufeinandertreffen, wird diese Schaltungsstelle mit ihren konstruktiven Parametern im Globalspeicherbereich 3c abgespeichert. Zum besseren Verständnis sei das Prinzip der Überlagerung von Vor- und Rückwärtssimulation am folgenden Beispiel demonstriert. Fig. 2 zeigt eine kleine Schaltung, bei der einfache NAND-Gatter und Negatoren zur Anwendung kommen. Der beobachtbare Systemzustand sei durch die Randpunkt A = 0, C = 0, D = 0, E = 1 fixiert. Der Punkt B wird als unbekannt angenommen. Die logische Pegel 0,1, die an den Gattern angetragen wurden, sind, sofern sie unterhalb der Gatteranschlüsse stehen, durch Rückwärtsschlußfolgerungen entstanden. Alle oberhalb der Gatteranschlüsse befindlichen Werte sind durch Vorwärtssimulation mit Überlagerung der bereits existierenden Signalwerte entstanden. Aus der Analyse des Systemzustandes wurden die mit 1 gekennzeichneten Kontakte, die eine Differenz zwischen Vor- und Rückwärtssimulation aufwiesen, als mögliche Fehlerquellen angegeben.

Der iterative Simulationsprozeß wird fortgesetzt, bis ein stabiler Zustand im Subblock erreicht wurde. Das heißt, die logische Determinierung des Testobjektes ist abgeschlossen. Die daraus erzielten Zustandswerte werden von dem Lokalspeicher 7 b, 8 b des jeweiligen Mikrorechners 7 a, 8 a an den subblockspezifisch geordneten Globalspeicherbereich 3d übertragen. Die Randsignalbelegung, die aus der Simulation des aktuellen Subblockes 12,13 oder 14 entstanden ist, wird gemäß der Verbindungsinformation der Teststrukturbeschreibung an die Ränder anderer Subblöcke übertragen. Parallel zu dieser Antragung der Signalwerte werden die entsprechenden Kontakte markiert. Der Simulationsalgorithmus interpretiert diese Markierung als eine Aufforderung zur Bearbeitung des Subblockes, da durch das Antragen von Signalwerten eine weitere Determinierung bzw. eine Weiterentwicklung des Fehlerpfades erwartet wird. Das Analyseverfahren wiederholt den Prozeß der Auswahl und Simulation von Subblöcken, bis kein Block mehr markiert ist. Abschließend erfolgt eine Interpretation der im Globalspeicherbereich 3c gespeicherten Konfliktpunkte, die während der Simulation gefunden wurden. Das Verfahren bringt diese Punkte in eine Form von konstruktiven Angaben, die es dem Anwender ermöglichen, die Hypothesen der möglichen Konfliktstellen am Testobjekt nachzuprüfen. Die Ausgabe der Fehlerhypothesen kann wahlweise über ein Display 10 oder einen Drucker 9 vorgenommen werden.

Claims (1)

1. Verfahren zum Bestimmen fehlerhafter Bauelemente in komplexen digitalen Geräten, in denen Mittel zum automatischen Beschaffen ausgewählter Logiksignale existieren und die mit einem Bedien- und Serviceprozessor verbunden sind, der über einen Globalspeicher und über zwei oder mehrere Prozessoren mit je einem Lokalspeicher verfügt, wobei der Globalspeicher einen Speicherbereich zur Aufnahme des beobachtbaren Systemzustandes und einen Bereich zur Aufnahme der Systembeschreibung des zu testenden Systems in hierarchischer Blockdarstellung enthält, dadurch gekennzeichnet, daß

   - der Globalspeicher (3) drei weitere Bereiche (3c, 3d, 3e) zur Ablage der Fehlerpunkte, des Systemzustandes der obersten Hierarchiestufe, d. h. der Randsignalwerte der Subb'öcke (11), und zur Übergabe von Korrelationsinformationen zwischen den Prozessoren enthält,

   - daß im Falle eines Fehlers im getesteten System der erste Prozessor (7a) den dritten Globalspeicherbereich (3d) initialisiert, wobei die Werte ausgewählter beobachtbarer Signale aus dem ersten Bereich (3a) in die entsprechenden Positionen des Zustandsspeicherbereiches eingetragen und mit einem Bit markiert werden,

   - daß nach der Initialisierung zunächst der erste Prozessor (7a) den Zustandsspeicher (3d) nach einem Subblock mit markierten Signalwerten durchmustert, wobei er durch Speichern seines Kennzeichens im Korrelationsbereich (3e) den zweiten Prozessor (8a) am gleichzeitigen Zugriff in den Zustandsspeicher (3d) hindert,

   - daß der erste Prozessor gemäß der Systembeschreibung des ausgewählten Subblockes (12,13,14) in seinem Lokalspeicher (7 b) eine temporäre Werteliste einschließlich der zugehörigen Werte aus dem Zustandsspeicher (3d) aufbaut und die zugehörigen Markierungen in dein Zustandsspeicher (3d) löscht,

   - daß durch Löschen des Kennzeichens im Korrelationsbeieich (3c) dem zweiten Prozessor (8a) signalisiert wird, seinerseits in gleicherweise einen zu berechnenden Subblock (12-13) zu bestimmen,

   - daß nunmehr beide Prozessoren (7a, 8a) gleichzeitig und gleichartig gemäß der Systembeschreibung des jeweils ausgewählten Subblockes (12,13,14) aus den temporären Wertelisten in ihrem Lokalspeicher (7b, 8b) den Folgezustand ihres Subblockes (12,13,14) errechnen, wobei zunächst aus Qdn Ausgangssignalen von Logikbaustufen mögliche Eingangswerte errechnet werden (Rückwärtssimulation) und anschließend aus den ursprünglichen Eingangssignalen die zugehörigen Ausgangssignale der Logikbaustufen (Vorwärtssimulation),

   - daß unterschiedliche Berechnungswerte für Vorwärts- und Rückwärtssimulation mit den zugehörigen Schaltungsinformationen als Fehlerhinweis in den dritten Bereich (3c) des Globalspeichers gespeichert werden,

   - daß beide Prozessoren (7a, 8a) die neuen Signalwerte ihrer Subblöcke (12,13,14) aus den Lokalspeichern (7 b, 8 b) in die entsprechenden Abschnitte im Zustandsapeicher (3d) übertragen und geänderte Signalwerte wiederum mit einem Bit markieren und

   - daß dieser Prozeß in beiden Komplexen (7a, 7 b sowie 8a, 8b) wiederholt wird, bis im Zustandsspeicher (3d) keine markierten Signalwerte enthalten sind.