DD279551A1

DD279551A1 - METHOD FOR DETERMINING INCORRECT COMPONENTS

Info

Publication number: DD279551A1
Application number: DD32509889A
Authority: DD
Inventors: Uwe Mehlhorn; Dietmar Reinert
Original assignee: Robotron Elektronik
Priority date: 1989-01-18
Filing date: 1989-01-18
Publication date: 1990-06-06

Abstract

Die Erfindung betrifft ein Verfahren zum Bestimmen fehlerhafter Bauelemente in digital getaktet arbeitenden elektronischen Geraeten. Aus einem unvollstaendig bestimmten Systemzustand werden wesentliche Hinweise auf moegliche Fehler abgeleitet, wobei Besonderheiten der Schaltungsstruktur fuer die Reduktion des Datenumfanges und die Beschleunigung der Berechnung mit Hilfe mehrerer Prozessoren durchgefuehrt wird. Beginnend mit einer obersten Teststrukturbeschreibungsebene wird die Auswahl eines fehlerhaften (markierten) Subblocks vorgenommen. Diese Markierung resultiert aus der Kennzeichnung von logischen Kontakten, die zum beobachtbaren bzw. nachgemessenen Systemzustand gehoeren. Fuer einen lokalisierten Subblock erfolgt die Initialisierung einer Werteliste durch Uebernahme zugehoeriger Signalwerte. Gemaess der Verbindungsinformation der Subblockbeschreibung werden die definierten logischen Signalwerte ausgebreitet, und die dabei beruehrten Anschluesse entsprechend gekennzeichnet. Fig. 1The invention relates to a method for determining defective components in digitally clocked electronic devices. Substantial indications of possible errors are derived from an incompletely determined system state, wherein special features of the circuit structure for the reduction of the data volume and the acceleration of the calculation are carried out with the aid of several processors. Beginning with an upper test structure description level, the selection of a faulty (marked) sub-block is made. This marking results from the identification of logical contacts that belong to the observable or measured system state. For a localized sub-block, the initialization of a value list takes place by adopting associated signal values. According to the connection information of the sub-block description, the defined logical signal values are propagated and the terminals touched are marked accordingly. Fig. 1

Description

Hierzu 2 Seiten ZeichnungenFor this 2 pages drawings

Field of application of the invention

Die Erfindung bezieht sich auf ein Verfahren zum Bestimmen fehlerhafter Bauelemente in digital und getaktet arbeitenden elektronischen Geräten.The invention relates to a method for determining defective components in digital and clocked electronic devices.

Characteristic of the known state of the art

Moderne digitale Geräte, die sich durch großen logischen Umfang und große Kompliziertheit auszeichnen, werden in der Weise geprüft, dafs sine im allgemeinen sehr lange Folge von binären Vektoren angelegt wird, die für das jeweilige Gerät ein repräsentatives Experiment bilden, und daß die Reaktion des Gerätes mit cem erwarteten Ergebnis verglichen wird. Im Falle eines negativen Vergleichs, d. h„ das Gerät enthält einen Defekt, der zu falschen Ergebnissen führt, besteht die Aufgabe darin, die Abweichungen zu interpretieren und mögliche Fehlerursachen zu erkennen. Eine erste Möglichkeit besteht darin, daß, wie z. B.Modern digital devices, which are characterized by great logical scope and great complexity, are tested by generally applying very long series of binary vectors, which constitute a representative experiment for the respective device, and that the reaction of the device is compared with the expected result. In case of a negative comparison, i. h "the device contains a defect that leads to incorrect results, the task is to interpret the deviations and to recognize possible causes of errors. A first possibility is that, such. B.

in DD 250384, der Testablauf in Teile gegliedert wird, so daß aus der ersten fehlerhaften Reaktion Schlüsse auf die defekte Einheit gezogen werden können. Andere Möglichkeiten der Fehlerlokaiisierung beruhen auf der Arbeit mit Fehlerkontrollschaltungen, um differenzierte Fehlerinformationen zu bekommen, wie es z. B. in DD 151519 oder EP 0054638 beschrieben ist. In beiden Fällen gelingt die Fehlerlokalisierung nicht ausreichend genau.in DD 250384, the test procedure is divided into parts, so that conclusions can be drawn on the defective unit from the first erroneous reaction. Other ways of error locating are based on working with error control circuits to get differentiated error information, as described e.g. B. in DD 151519 or EP 0054638 is described. In both cases, the fault localization does not succeed with sufficient accuracy.

Häufig wird mit vorbestimmten Fehlerbildern gearbeitet, die durch Simulation eines definierten Fehlermodells gewonnen werden (DE 2654389, EP 0203535). Die Schwierigkeit besteht hierbei in einem enormen Rechenzeitaufwand zur Aufstellung der Fehlerbilder. Dieser kann reduziert werden, wenn die Fehlersimulation neu im Fehlerfall mit der jeweiligen Belegung erfolgt, wie es in DE 3203826, DE 2707600 beschrieben ist. Hierbei wird jedoch im allgemeinen ein Fehlermodell unterstellt, wobei es dazu kommen kann, daß das reale Fehlerbild dadurch nicht interpretierbar ist.Frequently, work is carried out with predetermined error images obtained by simulation of a defined error model (DE 2654389, EP 0203535). The difficulty here is an enormous amount of computational time to set up the faulty images. This can be reduced if the fault simulation takes place again in the event of a fault with the respective occupancy, as described in DE 3203826, DE 2707600. In this case, however, a fault model is assumed in general, and it may happen that the real fault pattern can not be interpreted thereby.

Nützlich ist in diesem Fall ein Prinzip, welches in der Lage ist, jede konkrete Fehlersituation zu analysieren. In EP 0104534 ist ein Verfahren beschrieben, wo durch Simulation des Verhaltens eines Schaltkreises und Nachmessen der Signale mit Hilfe einer Elektronenstrahlsonde Fehlerpfade bestimmt werden. Im Wechselspiel zwischen Simulation und Messung kann damit der physikalische Defekt eingegrenzt werden. DD 201053 beschreibt einen Algorithmus, wo ohne zusätzliche Messung eine Analyse der Fehlersituation erfolgt. Voraussetzung ist allerdings eine vollständige Kenntnis des Systemzustandes (Eingangs-, Ausgangsund Triggersignale). Dann wird durch vollständige Fehlersimulation des aktuellen Auslandes das Fehlerbild interpretiert. Für große Systeme bedarf es langer Rechenzeiten bzw. einer speziellen gerätetechnischen Lösung, um den Berechnungsaufwand zu beherrschen.Useful in this case is a principle which is able to analyze every concrete error situation. EP 0104534 describes a method in which error paths are determined by simulating the behavior of a circuit and measuring the signals with the aid of an electron beam probe. In the interplay between simulation and measurement, the physical defect can be limited. DD 201053 describes an algorithm where an analysis of the error situation takes place without additional measurement. Prerequisite, however, is a complete knowledge of the system status (input, output and trigger signals). Then the fault pattern is interpreted by complete fault simulation of the current foreign country. For large systems, long computation times or a special device-specific solution are required to master the computational effort.

Object of the invention

Mit der Erfindung soll die InU rpretation einer beliebigen Fehlersituation ermöglicht werden, wobei nur eine unvollständige Information über den Syster .oi.^nd vorzuliegen braucht und weiterhin eine deutliche Reduktion des Berechnungsaufwandes erfolgt.With the invention, the interpretation of any error situation is to be made possible, whereby only an incomplete information about the Syster .oi. ^ Nd need to be present and further a significant reduction of the calculation effort takes place.

Explanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, welches es gestattet, aus einem unvollständig bestimmten Systemzustand wesentliche Hinweise auf mögliche Fehler abzuleiten, wobei Besonderheiten der Schaltungsstruktur für die Reduktion des Datenumfanges und die Beschleunigung der Berechnung mit Hilfe mehrerer Prozessoren genutzt werden. Erfindungsgemäß wird die Aufgabe durc'i ein Verfahren gelöst, das folgendermaßen charakterisiert ist: In einem Globalspeicher eines Zwei- odar Mehrprozessorsystems ist in einem Bereich der in Berechnung befindliche Systemzustand des zu testenden digitalen Systems abgelegt, wobei anfangs nur der real beobachtbare Teilzustand geladen ist. Ein zweiter Bereich enthält die in hierarchischer Blockdarstellung gegebene Strukturbeschreibung des. u testenden Systems, aus der sich jeder einzelne Prozessor die jeweils benötigten Subblockinformationen auswählen kann. Diese Organisation erlaubt es, daß gleichzeitig in allen Prozessoren ein Verfahren ablaufen kann, das die im Anspruch genannten Schritte enthält.The invention has for its object to provide a method which makes it possible to derive essential information on possible errors from an incompletely determined system state, wherein special features of the circuit structure for the reduction of the data size and the acceleration of the calculation using multiple processors are used. According to the invention, the object is achieved by a method which is characterized as follows: In a global memory of a two-odar multiprocessor system, the system state of the digital system to be tested is stored in an area, wherein initially only the real observable partial state is loaded. A second area contains the hierarchical block representation of the structural description of the system under test, from which each individual processor can select the respectively required subblock information. This organization allows a simultaneous process to be carried out in all processors, including the steps mentioned in the claim.

embodiment

Die Erfindung soll an einem Ausführungsbeispiel näher erläutert werdenThe invention will be explained in more detail using an exemplary embodiment

In den Zeichnungen sind dargestellt: In the drawings are shown:

Fig. 1: die Grobstruktur zur Realisierung des Verfahrens,1: the coarse structure for implementing the method,

Fig. 2: das Prinzip der hierarchischen Blockdarstellung,2 shows the principle of hierarchical block representation,

Fig.3: eine einfache NAND-Schaltung mit der Überlagerung von Werten der Vorwärts- und Rückwärtssimulation.3 shows a simple NAND circuit with the superimposition of values of the forward and reverse simulation.

Fig. 1 zeigt die Anordnung der wesentlichen Baugruppen der prüfenden Einheit und ihre Anbindung an das zu prüfende digital und getaktet arbeitende elektronische Gerät. Zuerst wird aus dem Testobjekt 1 der beobachtbare Systemzustand über Leitungen 2 in den Globalspeicherbereich 3a geladen. Der zweite Teilbereich des Globalspeichers 3 b wird von der Systembeschreibung des zu analysierenden Testobjektes belegt. Die Daten werden dabei von einem externen Speichergerät 5 über die Leitung 4 geladen. In Fig. 2 ist die Form der Systembeschreibung des zu prüfenden Systems als hierarchische Blockstruktur dargestellt. Diese Hierarchie ist so gestaffelt, daß der Datenkomplex 11 alle Verbindungsinformationen für die einzelnen Subblöcke SB 1 bis SBn enthält. DieSubblocke 12,13.14 enthalten ihrerseits die typspezifische Subblockbeschreibung. Eine weitere Gliederung in Unterbereiche ist dem konkreten Simulationsalgorithmus anzupassen. Der Globalspeicherbereich 3c wird für die Abspeicherung von Fehlerhypothesen reserviert, die während der Simulation auftreten. Im Teilbereich 3d werden sowohl die logischen Zustände der sequentiellen Logik als auch der abgezogene Systemzustand gemäß der Anordnung innerhalb der Teststrukturbeschreibung abgelegt. Wesentlicher Bestandteil der Hardware sind zwei Mikrorechner 7a, 8a, die identisch aufgebaut sind. Die Kommunikation der Mikrorechner untereinander sowie der Datenaustausch mit dem Globalspeicher 3 wird über bidirektionale Leitungen 6 realisiert. Beiden Mikrorechnern sind separate Lokalspeicher 7b, ? b zugeordnet, in denen der Simulationsalgorithmus und die logischen Zustände der aktuellen Substruktur enthalten sind. Übergeordnet ist eine Steuerung, die die Koordinierung der Arbeitsweise der Mikrorechner 7 a, 8a durch einen von beiden beinhaltet. Diesem als Master zu bezeichnenden Mikrorechner kommen folgende Funktionen zu:Fig. 1 shows the arrangement of the essential components of the testing unit and their connection to the tested digitally and clocked working electronic device. First, the observable system state is loaded from the test object 1 via lines 2 into the global memory area 3a. The second subregion of the global memory 3 b is occupied by the system description of the test object to be analyzed. The data is thereby loaded from an external storage device 5 via the line 4. FIG. 2 shows the form of the system description of the system to be tested as a hierarchical block structure. This hierarchy is staggered so that the data complex 11 contains all the connection information for the individual sub-blocks SB 1 to SBn. The subblocks 12, 13, 14 in turn contain the type-specific subblock description. A further subdivision into subareas must be adapted to the concrete simulation algorithm. The global memory area 3c is reserved for the storage of error hypotheses that occur during the simulation. In subarea 3d, both the logical states of the sequential logic and the subtracted system state are stored according to the arrangement within the test structure description. An essential part of the hardware are two microcomputers 7a, 8a, which are constructed identically. The communication of the microcomputer with each other and the data exchange with the global memory 3 is realized via bidirectional lines 6. Both microcomputers are separate local memories 7b,? b are assigned, in which the simulation algorithm and the logical states of the current substructure are included. Superordinate is a control that includes the coordination of the operation of the microcomputer 7 a, 8 a by one of the two. This microcomputer to be designated as master has the following functions:

- Steuerung des Zugriffs zur Randsignalbelegung der obersten Blockebene, die im Master-Lokalspeicher 7 b, 8b etabliert wird,Control of the access to the edge signal assignment of the uppermost block level, which is established in the master local memory 7b, 8b,

- Steuerung des Zugriffs zürn Zustandsspeicher 3d.Control access to state memory 3d.

Neben der beschriebenen Konfiguration von zwei kommunizierenden Mikrorechnern 7a, 8a ist eine Erweiterung auf η Mikrorechner möglich. Der Nutzeffekt wird aber durch den Mehraufwand an Koordinierungsmaßnahmen unbeträchtlich sein. Die Analyse des Systemzustandes, die von beiden Mikrorechnern 7 a, 8 a parallel ausgeführt wird, erfolgt nach folgendem Ablauf. Beginnend mit der obersten Teststrukturbesnhreibungsebene wird die Auswahl eines markierten Subblockes 12,13 oder 14 vorgenommen. Diese Markierung resultiert aus der Kennzeichnung von logischen Kontakten, die zum beobachtbaren bzw. nachgemessenen Systemzustand gehören. Wurde ein Subblock 12,13 oder 14 lokalisiert, so erfolgt die Initialisierung der Werteliste durch die Übernahme der zugehörigen Signal werte aus dem Globalspeicherbereich 3 d in den Lokalspeicher 7 b bzw. 8b. Gemäß der Verbindungsinformation der Subblockbeschreibung werden do definierten logischen Signalwerte ausgebreitet und die dabei berührten Anschlüsse entsprechend gekennzeichnet. Auf der Basis der gegebenen Signalwerte wird ein iterativer Prozeß von Vor- und Rückwärtssimulation eingeleitet. Die Rückwärtssimulation kennzeichnet den Prozeß der Gatterberechnung entgegen der Signalflußrichtung. Bei diesem Vorgang wird davon ausgegangen, daß ein sich ändernder logischer Wert am Ausgang eines beliebigen Gatters Rückschlüsse auf eine dazugehörige Gattereingangsbelegung zuläßt. Die Vorwärtssimulation hingegen beinhaltet die Überlagerung von Signalwerten durch Gatterberechnung in Signalflußrichtung, d.h. ein bekannter logischer Wert an Gattereingängen gestattet Schlußfolgerungen auf die Ausgänge, die den gegebenenfalls schon angetragenen Wert genauer definieren oder eine Differenz aufweisen. Für den Fall, daß logische Werte entgegengesetzten Potentials aufeinandertreffen, wird diese Schaltungsstelle mit ihren konstruktiven Parametern im Globalspeicherbereich 3c abgespeichert. Zum besseren Verständnis sei das Prinzip der Überlagerung von Vor- und Rückwärtssimulation am folgenden Beispiel demonstriert. Fig. 2 zeigt eine kleine Schaltung, bei der einfache NAND-Gatter und Negatoren zur Anwendung kommen. Der beobachtbare Systemzustand sei durch die Randpunkt A = 0, C = 0, D = 0, E = 1 fixiert. Der Punkt B wird als unbekannt angenommen. Die logische Pegel 0,1, die an den Gattern angetragen wurden, sind, sofern sie unterhalb der Gatteranschlüsse stehen, durch Rückwärtsschlußfolgerungen entstanden. Alle oberhalb der Gatteranschlüsse befindlichen Werte sind durch Vorwärtssimulation mit Überlagerung der bereits existierenden Signalwerte entstanden. Aus der Analyse des Systemzustandes wurden die mit 1 gekennzeichneten Kontakte, die eine Differenz zwischen Vor- und Rückwärtssimulation aufwiesen, als mögliche Fehlerquellen angegeben.In addition to the described configuration of two communicating microcomputers 7a, 8a, an extension to η microcomputer is possible. However, the added value will be negligible due to the extra effort involved in coordinating measures. The analysis of the system state, which is performed by both microcomputers 7 a, 8 a in parallel, takes place according to the following sequence. Beginning with the uppermost test structure description level, the selection of a marked sub-block 12, 13 or 14 is made. This tag results from the tagging of logical contacts that belong to the observable or remeasured system state. Was a sub-block 12,13 or 14 located, the initialization of the list of values takes place by the acquisition of the associated signal values from the global memory area 3 d in the local memory 7 b and 8b. According to the connection information of the sub-block description, do defined logical signal values are propagated and the terminals touched are marked accordingly. Based on the given signal values, an iterative process of forward and reverse simulation is initiated. The backward simulation identifies the process of the gate calculation against the signal flow direction. In this process, it is assumed that a changing logic value at the output of any gate allows conclusions to be drawn about an associated gate input assignment. The forward simulation, on the other hand, involves the superimposition of signal values by gate calculation in signal flow direction, i. a known logical value at gate inputs allows conclusions to be drawn about the outputs which more accurately define the value already indicated or have a difference. In the event that logical values of opposite potential meet, this circuit is stored with their constructive parameters in the global memory area 3c. For a better understanding, the principle of superposition of forward and backward simulation is demonstrated in the following example. Fig. 2 shows a small circuit in which simple NAND gates and inverters are used. The observable system state is fixed by the boundary point A = 0, C = 0, D = 0, E = 1. The point B is assumed to be unknown. The logic levels 0,1 applied to the gates, if below the gate terminals, are due to backward conclusions. All values located above the gate terminals have been created by forward simulation with superimposition of the already existing signal values. From the analysis of the system state, the contacts marked 1, which had a difference between forward and backward simulation, were indicated as possible sources of error.

Der iterative Simulationsprozeß wird fortgesetzt, bis ein stabiler Zustand im Subblock erreicht wurde. Das heißt, die logische Determinierung des Testobjektes ist abgeschlossen. Die daraus erzielten Zustandswerte werden von dem Lokalspeicher 7 b, 8 b des jeweiligen Mikrorechners 7 a, 8 a an den subblockspezifisch geordneten Globalspeicherbereich 3d übertragen. Die Randsignalbelegung, die aus der Simulation des aktuellen Subblockes 12,13 oder 14 entstanden ist, wird gemäß der Verbindungsinformation der Teststrukturbeschreibung an die Ränder anderer Subblöcke übertragen. Parallel zu dieser Antragung der Signalwerte werden die entsprechenden Kontakte markiert. Der Simulationsalgorithmus interpretiert diese Markierung als eine Aufforderung zur Bearbeitung des Subblockes, da durch das Antragen von Signalwerten eine weitere Determinierung bzw. eine Weiterentwicklung des Fehlerpfades erwartet wird. Das Analyseverfahren wiederholt den Prozeß der Auswahl und Simulation von Subblöcken, bis kein Block mehr markiert ist. Abschließend erfolgt eine Interpretation der im Globalspeicherbereich 3c gespeicherten Konfliktpunkte, die während der Simulation gefunden wurden. Das Verfahren bringt diese Punkte in eine Form von konstruktiven Angaben, die es dem Anwender ermöglichen, die Hypothesen der möglichen Konfliktstellen am Testobjekt nachzuprüfen. Die Ausgabe der Fehlerhypothesen kann wahlweise über ein Display 10 oder einen Drucker 9 vorgenommen werden.The iterative simulation process continues until a stable state has been reached in the subblock. That is, the logical determination of the test object is completed. The state values obtained therefrom are transmitted from the local memory 7 b, 8 b of the respective microcomputer 7 a, 8 a to the sub-block-specific ordered global memory area 3d. The edge signal occupancy resulting from the simulation of the current sub-block 12, 13 or 14 is transmitted to the edges of other sub-blocks in accordance with the connection information of the test structure description. Parallel to this request of the signal values, the corresponding contacts are marked. The simulation algorithm interprets this marking as a request to process the sub-block, since the application of signal values is expected to further determine or further develop the error path. The analysis process repeats the process of selecting and simulating sub-blocks until no block is marked. Finally, an interpretation of the conflict points stored in the global memory area 3c, which were found during the simulation, takes place. The method brings these points into a form of constructive information that allows the user to verify the hypotheses of the potential points of conflict on the test object. The output of the error hypotheses can optionally be made via a display 10 or a printer 9.

Claims

A method of determining faulty components in complex digital apparatus in which there are means for automatically obtaining selected logic signals and connected to an operator and service processor having one global memory and two or more processors each having a local memory, the global memory having one Contains memory area for recording the observable system state and a region for recording the system description of the system to be tested in a hierarchical block representation, characterized in that

- the global memory (3) three further areas (3c, 3d, 3e) for storing the error points, the system state of the top hierarchy level, d. H. contains the boundary signal values of the sub-blocks (11), and for transferring correlation information between the processors,

in the case of a fault in the system under test, the first processor (7a) initializes the third global memory area (3d), the values of selected observable signals from the first area (3a) being entered into the corresponding positions of the state memory area and being marked with a bit,

- That after initialization, first the first processor (7a) screens the state memory (3d) for a sub-block with marked signal values, wherein it stores the second processor (8a) in the correlation memory (3e) the simultaneous access to the state memory (3d ),

- That the first processor according to the system description of the selected sub-block (12,13,14) in its local memory (7 b) builds up a temporary value list including the associated values from the state memory (3d) and deletes the associated markers in your state memory (3d) .

in that, by deleting the flag in the correlation section (3c), the second processor (8a) is signaled, in turn, likewise to determine a subblock (12-13) to be calculated,

- That now both processors (7a, 8a) simultaneously and identically according to the system description of each selected sub-block (12,13,14) from the temporary lists of values in their local memory (7b, 8b) the subsequent state of their sub-block (12,13,14) calculating first possible input values from Qdn output signals of logic stages (backward simulation) and then from the original input signals the corresponding output signals of the logic stages (forward simulation),

that different calculation values for forward and reverse simulation with the associated circuit information are stored as an error indication in the third area (3c) of the global memory,

- That both processors (7a, 8a) transmit the new signal values of their sub-blocks (12,13,14) from the local memories (7 b, 8 b) in the corresponding sections in the state bagicher (3d) and mark changed signal values again with a bit and

- That this process in both complexes (7a, 7b and 8a, 8b) is repeated until in the state memory (3d) no marked signal values are included.