DE2025864C2 - Electrical functional testing of board-mounted digital components - involves presetting registers to test plan using control signals - Google Patents
Electrical functional testing of board-mounted digital components - involves presetting registers to test plan using control signalsInfo
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Abstract
Description
Die Erfindung ijezieht sich auf ein Verfahren zur elektrischen Funktionsprüfung von elektrischen Grundbausteinen, die in einer größeren Anzahl auf einer Leiterplatte angeordnet sind, durch Beaufschlagung der Eingänge des gerade zu prüfenden Grundbausteins mit den Prüfsignalen und Vergleich der Signale an den Ausgängen mit nach einem Prüfschema vorgegebenen Signalen, wobei bei Abweichungen ein Fehlersignal erzeugt wird und auf eine Vorrichtung zur Durchführung des Verfahrens. Ein Verfahren und eine Vorrichtung dieser Gattung sind bereits bekannt. Geprüft werden hiermit analoge elektrische Schaltungen, deren Ausgänge bei Her Prüfung getrennt voneinander zu einer Meßanordnung geführt werden. Während der Prüfung einer ausgewählten analogen Schaltung sind auch die Verbindungen zu anderen analogen Schaltungen gelöst (US-PS 2961607).The invention relates to a method for electrical functional testing of electrical Basic building blocks, which are arranged in large numbers on a circuit board, by application the inputs of the basic module to be tested with the test signals and comparison of the signals at the outputs with signals specified according to a test scheme, with a Error signal is generated and on a device for performing the method. A procedure and a device of this type are already known. This is used to test analog electrical circuits, the outputs of which are fed separately from each other to a measuring arrangement during the test. While testing a selected analog circuit, the connections to others are also made analog circuits solved (US-PS 2961607).
Bekannt ist auch ein Verfahren zur Prüfung logischer Schaltungen, die Bestandteile einer Großintegrationsschaltung sind. Die Prüfung findet während der Herstellungsverfahren vor der endgültigen Verbindung der logischen Schaltungen untereinander nach dein jeweils vorgegebenen Schaltplan statt. Erst nach Feststellung der einwandfreien Funktion der logischen Schaltungen werden die Verbindungsleitunp.en zu den anderen logischen Schaltungen, die Grundfunktionen ausüben, hinzugefügt (US-PS 3423822).A method for testing logic circuits, the components of a large-scale integration circuit, is also known are. The test takes place during the manufacturing process before the final connection of the logical circuits among each other according to your given circuit diagram. First after the correct functioning of the logic circuits has been established, the connecting lines added to the other logic circuits performing basic functions (US-PS 3423822).
Bei einer weiteren bekannten Anordnung sind logische Schaltkreise in einer integrierten Schaltung angeordnet, die zusätzliche von außen zugängliche Leitungen hat. Durch Beaufschlagung dieser Leitungen mit Stromimpulsen können bestimmte nach Art von Sicherungen bemessene Abschnitte aufgetrennt werden, um aus einem vorgegebenen Verbindungsmuster die gewünschten Schaltungsverbindungen zwischen den Bausteinen auszuwählen (US-PS 3500148).In a further known arrangement, logic circuits are arranged in an integrated circuit, which has additional externally accessible lines. By applying these lines with Current pulses can be separated into certain sections measured according to the type of fuse, to create the desired circuit connections between select the building blocks (US-PS 3500148).
Schließlich ist ein Verfahren und eine Vorrichtung zur Prüfung digital arbeitender Schaltungen bekannt, die auf gedruckten Leiterplatten angeordnet sind. Diese Leiterplatten werden über ihre Anschlußstekker mit Prüfsignalen beaufschlagt (US PS 3302109). Zur vollständigen Prüfung der auf der jeweiligenFinally, a method and a device for testing digitally operating circuits are known, which are arranged on printed circuit boards. These circuit boards are connected to their connectors charged with test signals (US PS 3302109). For a full review of the respective
Platte angeordneten logischen Schaltungen sind zahlreiche Eingangssignalkombinationen anzulegen. Alle nicht unmittelbar über den Anschlußsteckel zugänglichen Schaltungen müssen mittels der vom Anschlußstecker direkt ansieuerbaren Schaltungen sekundär j geprüft werden Zur Gewinnung der erforderlichen Eingangssignalkombinationen müssen die Bausteine auf der Kante in b»vug auf die von den Eingangssignalen erzeugten Signalzustände analysiert werden. Diese Analyse uiuii auch die bei den verschiedenen möglichen Fehlern an den Steckern auftretenden Signale einbeziehen. Eine Methode zur Gewinnung von Prüfplänen für kombinatorische logische Netzwerke ist in den »IEE Transactions on Electronic Computers«, Februar 1966, EC-15, No. 1, von D. B. Armstrong unter dem Titel »On Finding a Nearly Minimal Set of Fault Detection Tests for Combinational Logic Nets« erschienen. Für die Analyse wirkt sich das zeitliche Folgeverhalten der Schaltkreise besonders erschwerend aus. Häufig ist nicht sicher vorherbestirnrnbar, wie sich fehlerhafte Signale in der vermachten Schaltung fortpflanzen und am Kartenstecker erkennbar sind. Deshalb müssen Fehler oft in Versuchen simuliert werden. Die Erstellung eines Prüfschemas ist deshalb sehr umständlich, langwierig und kostspielig. Je mehr Anschlußelemente und Bausteine eine Platte enthält, desto mehr Kombinationen von Prüfsignalen am Stecker sind erforderlich. Hat eine Platte z. 3. 50 Eingangsan&chlüsse, so sind mindestens 250 Kombinationen von Eingangssignalen möglich. Häufig bewirken unterschiedliche Fehler an den Meßstellen gleichartige Signale. Eine Fehlerseiektion ist demnach auch mit Hilfe eines solchen Prüfschemas umständlich und zeitraubend. Bei umfangreichen Schaltungen ist zudem die Wahrscheinlichkeit sehr groß, daß in einem auf die oben beschriebene Weise ermittelten Prüfschema viele Fehlermöglichkeiten nicht berücksichtigt sind.Numerous input signal combinations have to be created for logic circuits arranged on the plate. All circuits that are not directly accessible via the connector must be checked by means of the secondary circuits that can be directly connected to the connector. This analysis uiuii also include the signals occurring in the event of the various possible faults on the connectors. A method for obtaining test plans for combinatorial logical networks is described in "IEE Transactions on Electronic Computers", February 1966, EC-15, no. 1, published by DB Armstrong under the title "On Finding a Nearly Minimal Set of Fault Detection Tests for Combinational Logic Nets". The chronological follow-up behavior of the circuits makes the analysis particularly difficult. Often it is not possible to predict with certainty how faulty signals will propagate in the legacy circuit and how they can be identified on the card connector. Therefore, errors often have to be simulated in tests. The creation of a test scheme is therefore very cumbersome, lengthy and costly. The more connection elements and components a board contains, the more combinations of test signals are required on the connector. Has a plate z. 3. 50 input connections, so at least 2 50 combinations of input signals are possible. Different errors at the measuring points often result in signals of the same type. An error section is therefore cumbersome and time-consuming, even with the help of such a test scheme. In the case of extensive circuits, the probability is also very high that many possible errors are not taken into account in a test scheme determined in the manner described above.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art dahingehend weiterzuentwickeln, daß eine möglichst zuverlässige Feststellung von fehlerhaften Schaltungsplatten mit einer Vielzahl digitaler Grundbausteine bei geringem Aufwand möglich ist.The invention is based on the object of further developing a method of the type mentioned at the outset to the effect that that the most reliable possible detection of defective circuit boards with a multitude of digital building blocks is possible with little effort.
Die Aufgabe wird erfindungsgemäiJ dadurch gelöst, daß die Grundbausteine digital arbeitende Schaltungen sind und während der Einzelprüfung nicht von den übrigen digitalen Bausteinen der Platte galvanisch getrennt werden und daß durch Steuersignale Speicher, denen nicht ohne Beschädigung an mehreren Ein- und Ausgängen gleichzeitig bestimmte Potentiale aufzwingbar sind und deren Ausgänge mit Eingängen von Grundbausteinen oder Gruppen von Grundbausteinen verbunden sind, vor deren Prüfung auf einen Speicherzustand gebracht werden, der an den Eingängen der zu prüfenden Grundbausteine oder Gruppen von Grundbausteinen den durch das Prüfschema bestimmten Signalzustand herstellt.The object is achieved according to the invention by that the basic building blocks are digitally working circuits and during the individual test not of the other digital components of the plate are galvanically separated and that by control signals Storage devices that do not have specific potentials at several inputs and outputs at the same time without damage can be enforced and their outputs with inputs of basic modules or groups of Basic building blocks are connected, are brought to a memory state prior to their testing, which is to the inputs of the basic modules or groups of basic modules to be tested by the Test scheme establishes a certain signal state.
Die Erfindung beruht auf dem Gedanken, jeden eine logische Grundoperation ausführenden Grund- ω baustein und jede Leiterbahn auf der Karte für sich auf einwandfreie Funktion zu prüfen. Diese Prüfung setzt voraus, daß die Ein- und Ausgänge der Grundbausteine und die Leiterbahnen über die Prüfeinrichtung zugänglich sind. Diese Voraussetzung läßt sich in *>*> einfacher Weise mittels Prüfadaptern erfüllen, die an die an den einzelnen Grundbausteinen nach außen geführten Anschlußdrähtc angeschlossen werden. Hierdurch sind sowohl die Ein- und Aii^r.gc cer fjrundhuumeine als auch die zu den Bausteinen führenden Lei: rliulinen durch Prüfsignale beaufschlagbar,The invention is based on the idea of each basic ω executing a basic logical operation check the module and each conductor track on the card for proper function. This exam assumes that the inputs and outputs of the basic modules and the conductor tracks via the test device are accessible. This requirement can be converted into *> *> easily meet by means of test adapters that lead to the outside of the individual basic building blocks Connection wires can be connected. As a result, both the Ein and Aii ^ r.gc cer fjrundhuumein as well as the lines leading to the modules can be acted upon by test signals,
Fs ist eine weitgehende Lokalisierung der Stellen mit Fehlern auf einer Platte ohne Auftrennung dta Verbindungen zwischen den Grundbausteinen miäg lieh.Fs is an extensive localization of the places with errors on a disk without separation dta Connections between the basic building blocks are wrong borrowed.
Zur Prüfung der auf einer Platte angeordneten Grundbausteine bzw. Gruppen von Grundbausteinen sind nur relativ wenige Signalkombinationen an den Eingängen zu diesen Bausteinen bzw. Gruppen nötig, die in wenigen Schritten nacheinander angelegt werden. Die Ermittlung dieser Signalfolgen kann demnach schnell geschehen. Für die meisten Bausteinezur Herstellung logischer Grundfunktionen, z. B. für UND-, ODER-, NOR', NAND-, monostabile oder bistabile Bausteine, sind die Prüfsignalkombinationen auch bereits bekannt. Während der Prüfung eines Grundbausteins bzw. einer ausgewählt η Gruppe von Grundbausteinen bleiben die an den üb; igen Bausteinen auftretenden Signale unberücksichtigt. Die Prüfpläne lassen sich daher einfach und schnell erstellen und an unterschiedlich bestückte oder geschaltete Platten anpassen.To test the basic modules or groups of basic modules arranged on a plate, only a relatively small number of signal combinations are required at the inputs to these modules or groups, which are created one after the other in a few steps. The determination of these signal sequences can therefore be done quickly. For most building blocks for the production of basic logic functions, e.g. B. for AND, OR, NOR ', NAND, monostable or bistable components, the test signal combinations are already known. During the examination of a basic module or a selected η group of basic modules, those on the η remain; signals occurring in some blocks are not taken into account. The test plans can therefore be created quickly and easily and adapted to differently equipped or switched panels.
Das oben erläuterte Verfahren eignet sich besonders gut für einen automatischen Ablauf. Die erforderlichen Prüfpläne für die Grundbausteine können in einem Speicher vorhanden sein. Für die zu den einzelnen Stellen auf der Platte führenden Leitungen wird dann eine Reihenfolge von Prüfsignalen vorgegeben, deren jeweils die von zu messenden Stellen ankommenden Signale zugeordnet sind. Die Auswahl der Prüfsignale und der zu messenden Signale ist ebenfalls im Speicher vorgesehen. Sobald ein Grundbaustein bzw. eine Gruppe geprüft ist, wird das zur Prüfung des nächsten Grundbausteins bzw. der Gruppe benötigte Prüfschema dem Speicher entnommen und für die Prüfung verwendet. Aus obigen Angaben ist zu entnehmen, daß der Aufbau eines Prüfprogramms einfach und übersichtlich ist. Bei unterschiedlicher Bestückung von zu prüfenden Platten kann ein solches Prüfprogramm in der Struktur beibehalten und durch die Änderung weniger Befehle den neuen Erfordernissen angepaßt werden. Es ist auch möglich, die Prüfschritte für die jeweils vorkommenden logischen Funktionen der Grundbausteine auf einem eigenen Datenträger zu speichern und mittels eines Steuerprogramms den Abruf dieser Prüfschritte und die Zuordnung zu den an die einzelnen Stellen der Platte angeschlossenen Leitungen durchzuführen. Das Steueiprogramm legt die Signale für die Anschlußstellen der Platte fest. Dabei können den einzelnen Prüfleitungen Adressen zugeordnet sein, die das Erstellen des Stensrprogramms erleichtern. Bereits bei der Erstellung der Schaltpläne füi die Platte kann angegeben werden, weiche logischen Funktionen den einzelnen Anschlußadressen entsprechen. Es läßt sich auch ein Programm erstellen, das mittels einer programmgesteuerten Rechenmaschine an Hand der Angaben über die logischen Funktionen und der zugehörigen Adressen das Steuerprogramni für die Prüfmaschine selbstf*··" ermittelt.The method explained above is particularly suitable for an automatic sequence. The necessary Test plans for the basic modules can be stored in a memory. For that to the individual A sequence of test signals is then specified for lines leading to the plate, whose signals arriving from the points to be measured are assigned. The selection the test signals and the signals to be measured is also provided in the memory. Once a basic building block or a group is checked, this becomes the check of the next basic module or the Group required test scheme is taken from the memory and used for the test. From the above information it can be seen that the structure of a test program is simple and clear. With different Such a test program can be retained in the structure when boards to be tested are fitted and by changing a few commands, they can be adapted to the new requirements. It is also possible, the test steps for the respective occurring logical functions of the basic modules on a to save their own data carrier and to call up these test steps by means of a control program and carry out the assignment to the lines connected to the individual points on the plate. The control program sets the signals for the connection points the plate firmly. The individual test leads can be assigned addresses that facilitate the creation of the star program. Already When creating the circuit diagrams for the board, it is possible to specify which logical functions are to be used correspond to the individual connection addresses. It is also possible to create a program that uses a program-controlled calculating machine on the basis of the information about the logical functions and the The associated addresses are determined by the control program for the testing machine itself f * ·· ".
In einer bevori.jc-tsn Ausführungsform ist vorgesehen , daß jedem /ι· einem. Grundbaustein führenden Leiterzug nebst den an den Leiterzug angeschlossenen Ein- bzw. Ausgängen des Grundbausteins nur an einer Stelle tin Signal zur Prüfung zugeführt oder vn Messung abgenommen wird.In a bevori.j c -tsn embodiment it is provided that each / ι · a. Basic building block leading conductor line, together with the conductor line connected to the inputs and outputs of the basic component supplied at only one point tin signal for testing or vn measurement is taken.
Diese Ausführungsform ergibt sich aus der Erkenntnis, daß es für die Prüfung der Grundbausteine bzw. Gruppen von Bausteinen auf einwandfreie Funktion und der Leiterbahnen auf Durchgang oder Kurzschluß genügt, wenn die Ein- und Ausgange und <·, die damit verbundenen Leiterbahnen wenigstens an einer Stelle über die Prüfeinrichtung zugänglich sind. Damit können in vorteilhafter Weise eigene Prüfschritte entfallen, die sich lediglich auf die Prüfung des einwandfreien Zustands der mit Ein- und Ausgängen m von Grundbausteinen verbundenen Leiterbahnen befassen. Die Prüfung der Leiterbahnen läßt sich gleichzeitig mit der Prüfung der Grundbausteine bzw. Gruppen durchführen. Da alle Grundbausteine bzw. Gruppen nacheinander geprüft werden, wird eine r, zwischen jeweils einem Eingang und einem Ausgang verlaufende Leiterbahn bei der Piüfiing eines Grundbausteins an ihrem dem Anschlußpunkt für den gerade zu prüfenden Grundbaustein entgegengesetzten Ende von einem Prüfsignal beaufschlagt oder für eine >o Messung des Signals abgefragt. Liegt ein Kurzschluß oder eine Unterbrechung im Zuge der Leiterbahn vor. dann erhält der zu prüfende Grundbaustein nicht die vorgegebene Eingangssignalkornhination und gibt am Ausgang nicht das festgelegte Signal ab. Das Ver- >i fahren gibt demnach ein Fehlersignal aus. Diese Fehler können den jeweiligen Grundbausteinsteinen bzw. Gruppen von Grundbausteinen und den an diese angeschlossenen Leiterbahnen leicht zugeordnet werden. Das erfindungsgemäße Verfahren erlaubt ein schnelles Feststellen der Fehlerstelle. This embodiment results from the knowledge that it is sufficient to check the basic modules or groups of modules for proper function and the conductor tracks for continuity or short-circuit if the inputs and outputs and <·, the conductor tracks connected to them at least at one point are accessible via the test facility. In this way, separate test steps can advantageously be dispensed with, which are only concerned with testing the correct condition of the conductor tracks connected to inputs and outputs m of basic modules. The test of the conductor tracks can be carried out at the same time as the test of the basic modules or groups. Since all basic modules or groups are tested one after the other, a conductor path running between an input and an output is acted upon by a test signal at the end opposite the connection point for the basic module to be tested or for a > o measurement of the signal queried. There is a short circuit or an interruption in the course of the conductor path. then the basic module to be tested does not receive the specified input signal combination and does not emit the specified signal at the output. The process then outputs an error signal. These errors can easily be assigned to the respective basic building blocks or groups of basic building blocks and the conductor tracks connected to them. The method according to the invention allows the fault location to be determined quickly.
Bei einer weiteren bevorzugten Ausführungsform ist vorgesehen, daß während der Prüfung eines Grundbausteins oder einer Gruppe von Grundbausteinen alle nicht mit den Ein- bzw. Ausgängen dieses a Grundbausteins oder dieser Gruppe von Grundbausteinen verbundenen Aus- und Eingänge der übrigen Grundbausteine oder Gruppen auf Bezugspotential gehalten werden. Diese Maßnahme gewährleistet den einfachen Aufhau eines Prüfgerätes, bei dem jede zur Platte führende Prüfleitung mittels eines Schalters an Bezugspotential anschließbar ist. während bei offenem Schalter ein dem anzulegenden Prüfsignal entsprechendes Potential auf der Leitung ansteht. Die Durchführung des erfindungsgemäßen Verfahrens beruht darauf, daß logischen Bausteinen, die in einer bestimmten Technik, z. B. TTL-Technik. ausgeführt sind, kurzzeitig sowohl an Ein- wie an Ausgängen übereinstimmende Potentiale aufgezwungen werden können, ohne daß die Grundbausteine dadurch beschädigt werden. In a further preferred embodiment it is provided that during the test of a basic module or a group of basic modules all outputs and inputs of the other basic modules or groups not connected to the inputs or outputs of this a basic module or this group of basic modules are kept at reference potential . This measure ensures the simple construction of a test device in which each test line leading to the plate can be connected to reference potential by means of a switch. while when the switch is open, a potential corresponding to the test signal to be applied is present on the line. The implementation of the method according to the invention is based on the fact that logical building blocks which are used in a certain technology, e.g. B. TTL technology. are executed, matching potentials can be temporarily imposed on both inputs and outputs without the basic building blocks being damaged.
Eine Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens besteht darin, daß jeder zu einem Ein- bzw. Ausgang eines Grundbausteins oder einer Gruppe von Grundbausteinen führenden Prüfleitung eine Adresse zugeordnet ist, daß jeder Prüfleitung ein Schalt- und Meßkanal vorgeschaltet ist, der Speicherschaltungen zur Ansteuerung von Torschaltungen, durch die die Prüfleitung wahlweise mit einem einer logischen »L« oder »O« zugeordneten Si- gnal beaufschlagbar ist, sowie eine Schaltung zum Vergleich gespeicherter mit an der Prüfleitung anste hender Signale aufweist, daß die Eingänge zu den Speicherschaltungen parallel und die Ausgänge der Vergleichsschaltungen parallel an ein Leitwerk angeschlossen sind, daß weitere Eingänge an den Speicherschaltungen mit einer Adressenentschlüsselungsschaltung verbunden sind, daß die gleichen Potentia len zugeordneten Torschaltungen parallel geschaltet und über ein vom Leitwerk steuerbares Tor mit den Spannungsquellen verbunden sind und daß das Leit werk und die Adressenentschlüsselungsschaltung mit einer speicherprogrammierbaren Rechenmaschine verbunden sind. An apparatus for carrying out the method according to the invention consists in that each test line leading to an input or output of a basic module or a group of basic modules is assigned an address, that each test line is preceded by a switching and measuring channel, the memory circuits for controlling gate circuits , by means of which the test line can optionally be supplied with a signal assigned to a logical "L" or "O", as well as a circuit for comparing stored signals with signals pending on the test line that the inputs to the memory circuits are parallel and the outputs of the Comparison circuits are connected in parallel to a tail unit, that further inputs are connected to the memory circuits with an address decryption circuit, that the same Potentia len associated gate circuits are connected in parallel and connected to the voltage sources via a gate controllable by the tail unit and that the lead werk and the address decryption circuit are connected to a programmable logic computing machine.
Die Rechenmaschine enthält die Adressen der zu prüfenden Grundbausteine bzw. Gruppen und die zugehörigen PrüWaten. Über den Rechner werden die für die Prüfung eines Grundbausteins bzw. einer Gruppe benötigten Schalt- und Meßkani.le nacheinander aufgerufen. Zuerst erhalten die ilen Eingängen zugeordneten Kanäle über die gemeinsame Eingangsleitung der Reihe nach die für die Prüfung erforderliehen Signale, wobei gleichzeitig die entsprechenden Torschaltungen an den Prüfleitungen eingeschaltet weiueii. Aii>^i"imcucmu Wii'u uiC ijCtfiCMSSpünnüntZ ΓιΠ die Grundhausteine oder Gruppen angelegt. Durch Vergleich der für die Beaufschlagung der Eingänge vorgesehenen Signale mit den durch Anlegen der Betriebsspannung entstehenden Signalen können bereits Unterbrechungen oder Kurzschlüsse auf den mit den Eingängen verbundenen Lei'ungszügen ermittelt werden. Um das Ausgangssignai feststellen zu können, werden die der entsprechenden Prüfleitung zugeordneten Torschaltungen gesperrt. Anschließend gelangt das vorbestimmte Signal über die gemeinsame Eingani:c!eitung in einen Speicher des Meß- und Schaltkanals. Durch Anlegen Jer Betriebs- und Null-Potentiale erfolgt ein Vergleich des gespeicherten und des an der Prüfleitung anstehenden Signals. Bei Abweichungen beider Signale erfolg; eine Fehlermeldung. Durch ö'.e Progni^'-iicriir.^ dor Rechenmaschine ist es möglich, den Fehler mit der zugehörigen Kennzeichnung seiner Lage auf der Platte anzuzeigen bzw. auf einem Datenträger aufzuzeichnen und die Prüfung des übrigen Teils der Platte fortzusetzen.The calculating machine contains the addresses of the basic modules or groups to be tested and the associated test data. The switching and measuring channels required for testing a basic module or a group are called up one after the other via the computer. First, the channels assigned to the inputs receive the signals required for the test one after the other via the common input line, with the corresponding gate circuits on the test lines being switched on at the same time. Aii> ^ i "imcucmu Wii'u uiC ijCtfiCMSSpünnüntZ ΓιΠ the basic building blocks or groups created. By comparing the signals provided for the application of the inputs with the signals generated by applying the operating voltage, interruptions or short circuits on the lines connected to the inputs can already be identified be found in order to determine the Ausgangssignai that associated with the respective test line gates are blocked then reaches the predetermined signal on the common Eingani:..! c Zeitung in a memory of the measuring and switching channel by applying Jer operating and zero potential. the stored signal and the signal present on the test line are compared. If the two signals deviate, an error message is issued. By means of the calculating machine it is possible to identify the error with the associated identification of its position on the Disk or to record on a data carrier and the Pr continue testing the remainder of the plate.
Bei Abweichungen in der Bestückung oder Schaltung zwischen den Platten werden die den entsprechenden Prüfleitungen zugeordneten Daten im Programm gemäß den veränderten Prüfbedingungen durchgeführt.If there are deviations in the assembly or circuitry between the plates, the corresponding Test leads assigned data in the program according to the changed test conditions carried out.
In einer günstigen Ausführungsform ist vorgesehen, daß die Schalt-und Meßkanäle über ein Leitwerk und die Adressenentschiüsselungsschaltung sowie Adressenspeicher mit einem Dateüciugabegerät verbunden sind. Diese Anordnung erlaubt den Betrieb einer Prüfeinrichtung mittels eines im Off-Line-Betrieb durch eine Rechenmaschine erstellten Meuerlochstreifens oder Magnetbands.In a favorable embodiment it is provided that the switching and measuring channels via a control unit and the address decryption circuit as well Address memory connected to a file transfer device are. This arrangement allows the operation of a test device by means of an off-line operation Meuerlochstrip or magnetic tape created by a calculating machine.
Weitere vorteilhafte Einzelheiten der Erfindung sind aus den Ansprüchen in Verbindung mit einem ; nachfolgend anhand von Zeichnungen beschriebenen ': Ausführungsbeispiel ersichtlich.Further advantageous details of the invention are from the claims in connection with a; described below with reference to the drawings : exemplary embodiment can be seen.
Es zeigen:Show it:
Fig. 2 ein Blockschaltbild eines Schalt- und Meßkanals.2 shows a block diagram of a switching and measuring channel.
An eine programmgesteuerte Rechenmaschine 1 ist ein Lochstreifenlesegerät 2 und ein Drucker 3 angeschlossen. Die Rechenmaschine steht ferner über einen Datenkanal 4 mit einem Leitwerk 5 und über ; einen Datenkana! 6 mit einer Adressenentschlüsse- 'L lungsschaltung 7 in Verbindung. Die Datenkanäle 4 und 6 können zahlreiche parallele Leitungen aufwei- -i sen. Von der Adressenentschlüsselungsschaltung 7 | führen den einzelnen Adressen zugeordnete Leitun- § gen 8,9,10,11,12,13,14 zu Schalt- und Meßkanälen ΐ A punch tape reader 2 and a printer 3 are connected to a program-controlled calculating machine 1. The calculating machine is also available via a data channel 4 with a tail unit 5 and above; a data channel! 6 with a Adressenentschlüsse- 'L averaging circuit 7 in connection. The data channels 4 and 6 to numerous parallel lines aufwei- sen -i. From the address decryption circuit 7 | The lines 8,9,10,11,12,13,14 assigned to the individual addresses lead to switching and measuring channels ΐ
IS. 16, 17, 18, 19, 20 und 21. Die Schalt- und Meßkanäle 15 und 21 iind gleichartig aufgebaut. Λη die Schalt- und Meßkanäle 15 und 21 sind Prüfleitungen 22, 23, 24. 25, 26, 27, 28 angeschlossen, die über nicht näher bezeichnete Prüfadapter mit Ein- bzw. Ausgängen vo-i Grundbausteinen 29. 30. 31. 32 verbunden sind. Die Grundbausteine 29 bis 32 befinden sich auf einer in gedruckter Schaltungstechnik hergestellten Platte 33. Die Platte 33 enthält noch weitere Grundbausteine 34. 35. die über nicht näher bezeichnete Prüfleitungen an Schalt- und Meßkanüle angeschlossen sind. IS. 16, 17, 18, 19, 20 and 21. The switching and measuring channels 15 and 21 are constructed in the same way. Λη the switching and measuring channels 15 and 21 are control lines 22, 23, 24, 25, 26, 27, 28 connected, via unspecified test adapter with inputs and outputs vo-i basic building blocks 29, 30, 31, 32 are connected are. The basic building blocks 29 to 32 are located on a prepared in printed circuit technology plate 33. The plate 33 also includes other basic components 34. 35. which are connected via unspecified test leads to switching and Meßkanüle.
Die Schalt- und Meßkanäle werden über die Leitungen 36 bzw. .37 mit Betriebsspannung bzw. Nullpotential versorgt. Beide Leitungen 36 bzw. 37 werden durch das Leitwerk 5 ein- oder ausgeschaltet. Leitungen 39 bzw. 1^f. 'l'f* '·""■ Fiiu'abi der Priifsipnale b/w. Fehlermeldung dienen, sin;! allen Schalt- und Meßkanälen 15 bis 21 gemeinsam und werden durch das Leitwerk 5 gesteuert.The switching and measuring channels are supplied with operating voltage or zero potential via lines 36 and 37, respectively. Both lines 36 and 37 are switched on or off by the tail unit 5. Lines 39 or w . 1 ^ f. 'l'f *' · "" ■ Fiiu'abi der Priifsipnale b / w. Error message serve, sin ;! all switching and measuring channels 15 to 21 common and are controlled by the control unit 5.
Die Grundbausteine 29 bis 32 und 34 stellen eine NAND-Verknüpfung ihrer Eingangssignal her. Her Grundbaustein35 hat Speicherverhalten. Der Grundbaustein 30 ist über Ein- bzw. Ausgänge 40. 41. der Baustein 29 über Ein- bzw Ausgänge 42. 43. 44. der Grundbaustein 31 über Ein- bzw. Ausgänge 45, 46.The basic modules 29 to 32 and 34 create a NAND link of their input signals. Her Grundbaustein35 has storage behavior. The basic building block 30 is via inputs and outputs 40, 41. the module 29 via inputs and outputs 42, 43, 44. the Basic module 31 via inputs and outputs 45, 46.
47. der Grundbaustein 32 über Ein- bzw. Ausgänge47. the basic module 32 via inputs and outputs
48. 49, 50, 51 und der Grundbaustein 34 über Einbzw. \usgängc 52. 53, 54. 55 und Leitungzügen auf der Platte 33 verbunden. Die Ein- bzw. Ausgänge des Grundbausteins 35 sind nicht näher bezeichnet. Die Platte 33 besitzt ferner Anschlußelemente 56. 57, 58. 59, 60, 61, 62, 63, 64. die als Stecker ausgebildet sein können.48. 49, 50, 51 and the basic module 34 via input and / or Outlets 52, 53, 54, 55 and cable runs on the plate 33 are connected. The inputs and outputs of the basic module 35 are not designated in any more detail. The plate 33 also has connection elements 56, 57, 58, 59, 60, 61, 62, 63, 64, which can be designed as plugs.
Der in Fig. 2 dargestellte Schalt- und Meßkanai. z. B. 15. 16, 17, 18, 19, 20 oder 21 enthält zwei Torschaltungen 65. 66, die gemeinsam an eine Leitung, z. B. 22, 23, 24, 25, 26. 27 oder 28 angeschlossen sind. Die Torschaltung 65 steht ferner mit der Leitung 37 •jnd die Torschaltung 66 über einen Widerstand 67 mit der Leitung 36 in Verbindung. Die Torschaltungen 65 bzw. 66 werden von UND-Gliedern 68 bzw. 69 gesteuert, deren eine Eingänge parallel an einen Ausgang einer Speicherschaltung 70 angeschlossen sind. Der zweite Eingang des UND-Glieds 69 ist mit einem ersten Ausgang einer Speicherschaltung 71 verbunden, dessen zweiter, gegenüber L-Signalen am Eingang invertierte Signal führender Ausgang den zweiten Eingang des UND-Glieds 68 speist. Dieser Ausgang wird als »wahrer« Ausgang der Speicherschaltung 71 bezeichnet. Die Leitungen 39 und 13 stehen mit zwei Eingängen eines UND-Gliedes 72 in Verbindung, dessen Ausgang mit einem Eingang der Speicherschaltung 71 geführt ist. Die Speicherschaltung 71 kann ein Flip-Flop z. B. des S-R-Typs sein. Das UND-Glied 72 speist demnach den S-Eingang. Der R-Eingang de Speicherschaltung 71 wird durch ein ODER-Giieü 15 gwU - ' -essen einer Eingang mit einer Leitung 74 verbunden ist. die auch auf einen Lösch-Eingang der Speicherschaltung 70 geführt ist. Über die Leitung 74 können vor Beginn des Prüfvorgangs alle Speicher in einen definierten Ausgangszustand versetzt werden. Der zweite Eingang des ODER-Glieds 72 ist an den Ausgang eines UND-Glieds 78 angeschlossen. Ein erster Eingang des UND-Glieds 78 ist mit einem Inverter 75 verbunden, dessen Eingang an die Leitung 39 angeschlossen ist. Auf den zweiten Eingang des UND-Glieds 78 ist die Leitung 13 geführt, die auch an einen Eingang der Speieherschaltung 70 angeschlossen ist. Die Speicherschaltung 70 kann S-R-T-Verhalten haben. Der S-Eingang bleibt unbelcgt. Die Leitung 13 speist den T-Eingang. Der bei L-Signal am S-Eingang L-Signal führende Ausgang der Speicherschaltung 71 und die Leitung 27 sind mit einer Vergleichsschaltungsanordnung 76 verbunden, deren Ausgang über ein UND-Glied 77 an die Leitung 40 angeschlossen ist. Das UND-C ilied 77 sieht über seinen zweiten Eingang mit tier Leitung 36 in Verbindung. Den Leitungen 22 bis 28seien /.. B. die Adressen /(bis/i + 6zugeordnet. Die Durchführung einer Prüfung wird anhand des Grundbausteins 31 erklärt.The switching and measuring channels shown in FIG. z. B. 15, 16, 17, 18, 19, 20 or 21 contains two gate circuits 65, 66 which are jointly connected to a line, e.g. B. 22, 23, 24, 25, 26. 27 or 28 are connected. The gate circuit 65 is also connected to the line 37 and the gate circuit 66 via a resistor 67 to the line 36. The gate circuits 65 and 66 are controlled by AND gates 68 and 69, one of the inputs of which are connected in parallel to an output of a memory circuit 70. The second input of the AND element 69 is connected to a first output of a memory circuit 71, the second output of which, which carries an inverted signal with respect to L signals at the input, feeds the second input of the AND element 68. This output is referred to as the "true" output of memory circuit 71. The lines 39 and 13 are connected to two inputs of an AND element 72, the output of which is connected to an input of the memory circuit 71. The memory circuit 71 may be a flip-flop e.g. Be of the SR type. The AND gate 72 accordingly feeds the S input. The R input of the memory circuit 71 is connected to a line 74 by an OR-Giieü 15 gwU - '-essen one input. which is also led to a clear input of the memory circuit 70. Before the start of the test process, all of the memories can be put into a defined initial state via the line 74. The second input of the OR gate 72 is connected to the output of an AND gate 78. A first input of the AND element 78 is connected to an inverter 75, the input of which is connected to the line 39. The line 13, which is also connected to an input of the storage circuit 70, is led to the second input of the AND element 78. The memory circuit 70 can have SRT behavior. The S input remains unused. Line 13 feeds the T input. The output of the memory circuit 71 leading to a L signal at the S input and the line 27 are connected to a comparison circuit arrangement 76, the output of which is connected to the line 40 via an AND element 77. The AND-C ilied 77 is connected to the line 36 via its second input. The lines 22 to 28 are assigned / .. B. the addresses / (to / i + 6. The execution of a test is explained using the basic module 31.
Der Grundbaustein 31 zeigt NAND-Verhalten, das sich durch folgende Wahrheitstabelle I beschreiben läßt:The basic building block 31 shows NAND behavior, the can be described by the following truth table I:
Den Eingängen 45 bzw. 47 sind die Adressen /i + 4 bzw . η + 3. dem Ausgang 46 die Adresse η + 5 zugeordnet. Der Teil des Prüfprogramms, der sich mit der Prüfung der den Adressen /i + 3, n + 4, η + 5 zugeordneten Änsehlußpunktc befaßt, enthält Anweisungen, die in der Tabelle I angegebene Signalkombination an die Eingänge 45 und 47 anzulegen und mit den in der Tabelle vorgegebenen Ausgangssignalen zu prüfen. Diese Prüfung erfolgt in (fen vier durch die Wahrheitstabelle I gekennzeichneten Schritten. Aus der Wahrheitstabelle I läßt sich ein Prüfschema ableiten, das weniger Prüfschritte enthält als die Wahrheitstabelle Signalkombinationen. Im vorliegenden Fall kann im Prüfschema auf die in der vierten Zeile angegebene Signalkombination verzichtet werden, da die Durchführung der übrigen Prüfschritte bereits für die Prüfung auf einwandfreie Funktion des Grundbausteins ausreicht.The inputs 45 and 47 are the addresses / i + 4 and. η + 3. the address η + 5 is assigned to output 46. The part of the test program that deals with testing the Änsehlußpunktc assigned to addresses / i + 3, n + 4, η + 5 contains instructions to apply the signal combination given in Table I to inputs 45 and 47 and to use the in to check the output signals specified in the table. This test is carried out in four steps identified by the truth table I. A test scheme can be derived from the truth table I which contains fewer test steps than the truth table signal combinations. In the present case, the signal combination given in the fourth line can be omitted in the test scheme. since the implementation of the remaining test steps is sufficient to check that the basic module is functioning properly.
Soli vor der Prüfung des Grundbausteins 31 eine Prüfung der zu dessen Eingängen führenden Leitungszügen auf der Platte 33 erfolgen, so werden an Ste'le der Eingänge 45 und 46 die Eingänge 41 und 42 mit L-Signalen belegt. Dies ist im Programm durch Angabe der Adressen η und η + 1 zu berücksichtigen. If the line runs leading to its inputs are to be checked on the plate 33 before the check of the basic module 31, the inputs 41 and 42 are assigned L signals at the ste'le of the inputs 45 and 46. This must be taken into account in the program by specifying the addresses η and η + 1.
Vor Beginn der Prüfung werden die Speicherschaltungen in allen Schalt- und Meßkanälen auf einen definierten Zustand durch ein Signal auf der Leitung 74 gebracht. Dieser Zustand kann durch O-Signal auf den »wahren« Ausgängen der Speicher gekennzeichnet sein. Anschließend werden die einzelnen Grundbausteine sowie deren zugeordnete Leitungszüge auf der Platte der Reihe nach geprüft. Die Prüfung des Grundbausteins 31 beginnt mit dem Aufruf der Adresse η durch das Programm. Über die Leitung 6 und die Adressenentschlüsselungsschaltung 7 wird die Leitung 8 angesteuert. Gleichzeitig erzeugt das Leitwerk 5. das über die Leitung 4 von der Rechenmaschine 1 angestoßen wurde, auf der Leitung 39 ein Signal, das einer logischen »L« zugeordnet ist. DieBefore the start of the test, the memory circuits in all switching and measuring channels are brought to a defined state by a signal on line 74. This state can be indicated by a 0 signal on the "true" outputs of the memory. Then the individual basic modules and their assigned cable runs on the plate are checked one after the other. The test of the basic module 31 begins with the call of the address η by the program. Line 8 is controlled via line 6 and address decryption circuit 7. At the same time, the control unit 5, which was triggered by the calculating machine 1 via the line 4, generates a signal on the line 39 that is assigned to a logical "L". the
»wahren« Ausgänge der Speicherschaltungen 70 und 71 führen deshalb L-Signal. Die Torschaltung 66 des Schalt- und Mcßkanals 15 ist geschlossen."True" outputs of the memory circuits 70 and 71 therefore carry a L signal. The gate circuit 66 of the Switching and Mcßkanals 15 is closed.
Anschließend wird durch das Programm die Adresse // + 2 aufgerufen. Die Leitung 10 erhält dabei L-Signal, während die Leitung 39 ebenfalls L-Signal führt. Die »wal.ren« Ausgänge Jer Speichcischaltungen 70 und 71 des Schalt- und Meßkanals 17 nehmen dadurch L-Signal an. Die Adresse /i + 2 wird danach erneut aufgerufen, wobei die Leitung 39 wieder L-Signal führt. Das L-Signal am »wahren« Ausgang der Speicherschaltung 71 bleibt erhalten, während am »wahren« Ausgang der Speicherschaltung 70 ein O-Signal entsteht. Die beiden Torschaltungen 65 und 66 des Schalt- und Mcßkanals 17 sind deshalb geöffnet. The address // + 2 is then called by the program. The line 10 receives it L signal, while line 39 also carries an L signal. The "wal.ren" outputs from the memory circuit 70 and 71 of the switching and measuring channel 17 thereby assume an L signal. The address / i + 2 becomes afterwards called again, the line 39 again carrying a low signal. The L signal at the "true" output of the Memory circuit 71 is retained while the "true" output of memory circuit 70 is on O-signal arises. The two gate circuits 65 and 66 of the switching and Mcßkanal 17 are therefore open.
Als nächster Schritt wird die Adresse η + 3 aufgerufen Πιτ *\i*h;ilt- und Μρ[ίί':ιη;ι1 15t win) in »ΙιΜίΊιιτAs the next step, the address η + 3 is called Πιτ * \ i * h; ilt- and Μρ [ίί ': ιη; ι1 15t win) in »ΙιΜίΊιιτ
Weise angesteuert wie der Schalt- und Meßkanal 17. Demnach sind auch die Torschaltunizen 65 und 66 des Schalt- und Meßkanals 17 offen.Controlled like the switching and measuring channel 17. Accordingly, the gate switching units 65 and 66 of the Switching and measuring channel 17 open.
In einem weiteren Schritt schließt das Leitwerk die Leitungen 36 bzw. 37 an Betriebsspannung bzw. Nullpotential an. dem O-Signal zugeordnet ist. Über die geschlossene Torschaltung 66 des Schalt- und Meßkanals 15 gelangt dabei Betriebsspannung, der eine logische »L« zugeordnet ist. auf den Ausgang 42. Sind die Leitungszüge zwischen dem Ausgang 42 und den Eingängen 47 und 52 in einwandfreiem Zustand, dann nehmen diese Punkte ebenfalls L-Signal an. Diese Signale werden durch die Vergleichsschaltungen 76 der Schalt- und Meßkanäle 17. 18 mit den in den Speicherschaltungen 71 vorhandenen L-Signalen verziehen. Bei Übereinstimmung tritt auf der Leitung 40 kein Fehlersignal auf. Da alle nicht an der Prüfung beteiligten Schalt- und Meßkanäle 16. 19. 20 und 21 am »wahren« Ausgang der Speicherschaltung 70 ein L-Signal und am »invertierten« Ausgang der Speicherschaltung 71 ein L-Signal führen, sind deren Torschaltungen 65 geschlossen. Während der Einsehaltdauer des Betriebs- und Nullpotentials führen die Ein- bzw. Ausgänge 41. 45. 46 und 48 Nullpotential. Herrscht beispielsweise ein Kurzschluß zwischen dem zwischen dem Ausgang 42 und dem Eingang 47 liegenden Leitungszug und dem zwischen dem Ausgang 41 und dem Eingang 45 liegenden Leitungszug, dann wird der Eingang 47 bzw. 52 auf O-Signal gehalten. Über die Vergleichsschaltungen 76 der Schalt- und Meßkanäle 17 bzw. 18 wird ein Fehlersignal auf die Leitung 40 gegeben, das von der Rechenmascnine : gemeldet und aufgezeichnet werden kann, wobei die zugeordneten Adressen ebenfalls gemeldet werden können. Ein Bruch in den zwischen dem Ausgang 42 und dem Eingang 47 oder 42 und 52 liegenden Leitungszügen löst gleichfalls ein Fehlersignal aus.In a further step, the control unit connects the lines 36 and 37 to the operating voltage or zero potential. is assigned to the O signal. About the Closed gate circuit 66 of the switching and measuring channel 15 receives operating voltage, which is a logical one "L" is assigned. on the output 42. Are the lines between the output 42 and the inputs 47 and 52 in perfect condition, then these points also take on a L signal. These Signals are passed through the comparison circuits 76 of the switching and measuring channels 17, 18 with those in the memory circuits 71 existing L signals. If they match, the line 40 occurs no error signal. Since all switching and measuring channels not involved in the test 16. 19. 20 and 21 am The “true” output of the memory circuit 70 is an L signal and at the “inverted” output of the memory circuit 71 lead an L signal, their gate circuits 65 are closed. During the viewing period of the operating and zero potentials lead to the input and Outputs 41, 45, 46 and 48 zero potential. For example, if there is a short circuit between the the output 42 and the input 47 and the line between the output 41 and the Line run at input 45, input 47 or 52 is held at a 0 signal. About the comparison circuits 76 of the switching and measuring channels 17 and 18, an error signal is sent to the line 40, that can be reported and recorded by the computing machine, with the assigned Addresses can also be reported. A break in between the output 42 and the input 47 or 42 and 52 lying cable runs also triggers an error signal.
Der zwischen dem Ausgang 41 und dem Eingang 45 liegende Leiterzug wird anschließend nach der oben beschriebenen Weise auf Unterbrechung und Kurzschlüsse zu benachbarten Leitungszügen geprüft.The conductor path lying between the output 41 and the input 45 then turns to the top in the manner described for interruptions and short circuits to adjacent cable runs.
Nach der Prüfung ö -- Leiterzüge an den Eingängen schließt sich die Pn s iig des Grundbausteins 31 an.After the test ö - conductor tracks at the entrances, the Pn s iig of the basic module 31 follows.
Um die Prüfung nach der ersten Zeile der Wahrheitstabelle I durchzuführen, werden die Adressen η+ 3 und η+ 4 aufgerufen, wobei mit π+ 3 in den Speicherschaltungen 71 des Kanals 18 ein L-Signal und mit π + 4 in der Speicherschaltung 71 des Kanals 19 ein L-Signal eingegeben wird. Danach erfolgt dieIn order to carry out the test according to the first line of truth table I, the addresses η + 3 and η + 4 are called up, with π + 3 in the memory circuit 71 of the channel 18 an L signal and with π + 4 in the memory circuit 71 of the Channel 19 an L signal is input. Then the
Aufrutung der Adresse η + 5. wobei in der Speicherschaltung 71 des Kanals 20 ein O-Signal eingegeben wird und nach zweimaligem Aufruf beide Torschaltungen 65 und 66 de? Schalt- und Meßkanals 20 geöffnet sind. Anschließend werden durch das Leitwerk die Betriebs- und Nullpotentiale an die Schalt- und Mc3kanälc 15 bis 21 angeschlossen. Die Eingänge 45 und 47 erhalten dabei ein L-Signal. Tritt an dem Ausgang 46 ein O-Signal auf, so ergibt der Vergleich mit dem O-Signal in der Speicherschaltung 71 des Schalt- und Meßkanals 20 Übereinstimmung. Es wird deshalb kein Hehlersignal erzeuet. Führt der Ausgang46dagegen kein O-Signal. dann liefert die Vergleichsschaltung 76 des Schalt- und Meßkanals 20 ein Fehlersignal. das über die Leitung40 dem LeiIwerk 5 und von dort der Rechenmaschine 1 gemeldet wird.Rutation of the address η + 5. whereby an O-signal is entered in the memory circuit 71 of the channel 20 and after two calls both gate circuits 65 and 66 de? Switching and measuring channel 20 are open. The operating and zero potentials are then connected to the switching and Mc3kanälc 15 to 21 by the control unit. The inputs 45 and 47 receive an L signal. If an 0 signal occurs at the output 46, the comparison with the 0 signal in the memory circuit 71 of the switching and measuring channel 20 results in agreement. Therefore, no stealing signal is generated. If, on the other hand, output 46 does not have an O signal. the comparison circuit 76 of the switching and measuring channel 20 then supplies an error signal. which is reported via the line 40 to the LeiIwerk 5 and from there to the calculating machine 1.
An diesen Prüfschritt schließen sich die weiteren l'riifsi'lirittc ;in. dt'rfii lin- und Ausgans'ssicnale durch die Zeilen 2 bis 4 derTabclle I vorgegeben sind.This test step is followed by the other l'riifsi'lirittc; in. dt'rfii lin- and Ausgans'ssicnale are given by lines 2 to 4 of Table I.
In gleicher Weise können andere Grundbausteine unter Berücksichtigung der ihnen zugeordneten Wahrheitstabelle geprüft werden.In the same way, other basic building blocks can be used, taking into account the ones assigned to them Truth table are checked.
Im Programm muß dabei vermerkt werden, welche Signalbeaufsehlagimg an den entsprechenden Adrcssen in einer bestimmten Reihenfolge durchgeführt werden. Änderungen der Grundbausteine bzw. Anschlußstellen lassen sich durch entsprechende Änderungen im Programm leicht und schnell berücksichtigen. It must be noted in the program which signal command at the corresponding addresses be carried out in a specific order. Changes to the basic modules or connection points can be taken into account quickly and easily by making appropriate changes in the program.
Die Aufstellung eines Programms mit der Adressenzuordnung vereinfacht sich noch, wenn die Grundbausteine in gleichartigen Gehäusen eingebaut sind, denen jeweils ein Prüfadapter zugeordnet ist. Dann liegen die zu einem Prüfadapter führenden Prüfleitungen und deren Adressen fest. Änderungen in der Art der Grundhausteine sowie ihrer Wahrheitstabelle beziehen sich dabei auf festliegende Gruppen und Adressen. Die Programme sind deshalb sehr übersichtlieh und leicht den Änderungen anzupassen.Setting up a program with the address assignment is even easier if the basic modules are installed in housings of the same type, each of which is assigned a test adapter. then the test leads leading to a test adapter and their addresses are determined. Changes in Art the basic building blocks and their truth table refer to fixed groups and Addresses. The programs are therefore very clear and easy to adapt to changes.
Als weiterer Vorteil kommt die Möglichkeit hinzu, die Adapter in sehr kurzer Zeit an die Grundbausteine anschließen zu können.Another advantage is the possibility of attaching the adapter to the basic building blocks in a very short time to be able to connect.
Eine Prüfeinriditung kann auch über einen Lochstreifen oder ein Magnetband gesteuert werden, die von einer Rechenmaschine in Off-Line-Betrieb erstellt werden. Eine solche Prüfeinrichtung benötigt ein Leitwerk, das ein angeschlossenes Lesegerät steuert und die eingelesenen Daten abspeichern und auswerten kann.A test can also be carried out using a punched tape or a magnetic tape can be controlled, created by a calculating machine in off-line operation will. Such a test device requires a control unit that controls a connected reader and can save and evaluate the imported data.
Eine Vereinfachung der Schalt- und Meßkanäle 15 bis 21 ist möglich, wenn die zu prüfenden Grundbausteine jede mögliche Signalkombination an den Ein- und Ausgängen ohne Beschädigung überstehen. In diesem Fall brauchen den Eingängen nur die vorgegebenen Signale aufgezwungen zu werden, während die an den anderen Anschlußstellen, mit Ausnahme des zu prüfenden Ausgangs, herrschenden Signale ohne Bedeutung s.nd. Es können dann die Torschaltungen 65 ürid deren AnUeuerschaltungen ejagss+ü«ί ncrden, da bei Beaufschlagung einer Anschlußstelle mit O-Signa! nur ein zugehöriger Schaller geschlossen werden muß. Alle nicht mit O-Signal beaufschlagten Ein- bzw. Ausgänge führen beim Einschalten des Betriebspotentials L-Signal. Entsteht an einem Bau--Steinausgang durch die Prüfung ein O-Signai, dann bleibt dieses erhalten, da am Widerstand 67 ein Spannungsabfall auftritt.A simplification of the switching and measuring channels 15 to 21 is possible if the basic modules to be tested withstand every possible signal combination at the inputs and outputs without damage. In this case, only the specified signals need to be imposed on the inputs, while the signals prevailing at the other connection points, with the exception of the output to be tested, are irrelevant. It is then the gate circuits 65 ürid ejagss their AnUeuerschaltungen + u "ί ncr to because when subjected to a connection point with O-Signa! only one associated sallet has to be closed. All inputs and outputs that are not subjected to an O signal carry an L signal when the operating potential is switched on. If the test results in an O signal at a building stone exit, this is retained because a voltage drop occurs at resistor 67.
Hierzu 2 Blatt ZeichnunaenFor this purpose 2 sheets of drawings
Claims (6)
dadurch gekennzeichnet,3. The method according to claim 1 or 2,
characterized,
dadurch gekennzeichnet,5. Apparatus according to claim 4,
characterized,
dadurch gekennzeichnet,6. Apparatus according to claim 4 or 5,
characterized,
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| DE19702025864 DE2025864C2 (en) | 1970-05-27 | 1970-05-27 | Electrical functional testing of board-mounted digital components - involves presetting registers to test plan using control signals |
Applications Claiming Priority (1)
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| DE19702025864 DE2025864C2 (en) | 1970-05-27 | 1970-05-27 | Electrical functional testing of board-mounted digital components - involves presetting registers to test plan using control signals |
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