DE2751850A1

DE2751850A1 - Test bit train generating circuit - applies bit trains to shift registers and applies them through delay circuits and amplifier to tested circuit

Info

Publication number: DE2751850A1
Application number: DE19772751850
Authority: DE
Inventors: Werner Genzel; Gerhard Ing Grad Miller
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1977-11-19
Filing date: 1977-11-19
Publication date: 1979-05-23

Abstract

The bit train is intended for testing of logic circuits. At least two bit trains can be fed in shift registers (2, 3). They are in cyclical operation switched over, and clock pulses of different frequencies can be applied to them. A delay circuit (4, 5) is connected to the output of each shift register (2, 3). Output signals of the shift registers (2, 3) are synchronously applied to the dealy circuits (4, 5) connected to the tested circuit (1) through amplifiers (12-18).

Description

Schaltungsanordnung zur Erzeugung von TestbitfolgenCircuit arrangement for generating test bit sequences

Beschreibung Schaltungsanordnung zur Erzeugung von lestbitfolgen Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Erzeugung von Testbitfolgen für die Prüfung von logischen Schaltungen. Description Circuit arrangement for generating read bit sequences The invention relates to a circuit arrangement for generating test bit sequences for testing logic circuits.

Zur Untersuchung der Betriebscharakteristik logischer Schaltungen werden Eingängen dieser Schaltungen Bitfolgen zugeführt und dabei Ausgänge daraufhin überwacht, ob die abgegebenen Signale einen vorgegebenen Verlauf haben und innerhalb der vorgeschriebenen Grenzen liegen. Vielfach sind bei logischen Schaltungen bestimmte Phasenbeziehungen zwischen den an verschiedenen Eingängen eintreffenden Signalen einzuhalten, wenn eine fehlerhafte Signalverarbeitung verhindert werden soll. Um derartige Fehler zu vermeiden, werden beim Betrieb der Schaltungen zumeist hohe Sicherheitsabstände zwischen den jeweiligen Signal flanken vorgesehen. Dadruch ergibt sich jedoch eine Verkleinerung der Arbeitsgeschwindigkeit der Schaltung. Um die Kapazität einer logischen Schaltung, insbesondere einer Großschaltung, voll ausnutzen zu können, ist es demgegenüber erwünscht, die Arbeitsgeschwindigkeit möglichst hoch zu wählen.To investigate the operating characteristics of logic circuits bit sequences are fed to the inputs of these circuits and outputs are then fed to them monitors whether the signals emitted have a predetermined course and within the prescribed limits. In many cases there are certain logic circuits Phase relationships between the signals arriving at different inputs must be observed if incorrect signal processing is to be prevented. Around To avoid such errors are usually high when operating the circuits Safety distances are provided between the respective signal edges. That gives however, there is a reduction in the operating speed of the circuit. To the Make full use of the capacity of a logic circuit, especially a large-scale circuit on the other hand, it is desirable to keep the working speed as high as possible to choose.

Der Erfindung liegt die Aufgabe zugrunde eine Schaltungsanordnung zur Erzeugung von Testbitfolgen für die Prüfung von logischen Schaltungen zu entwickler mit der die Phasenbeziehung der Impulse zwischen an verschiedenen Eingängen anlegbarer Testbitfolgen eingestellt werden kann.The invention is based on the object of a circuit arrangement for the generation of test bit sequences for the testing of logic circuits to be developed with which the phase relationship of the pulses can be applied to different inputs Test bit sequences can be set.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß mindestens zwei Testbitfolgen in Schieberegister eingehbar sind, die bei der Prüfung auf zyklischen Betrieb umschaltbar und wahlweise mit Taktimpulsen verschiedener Frequenzen beaufschlagbar sind, daß an den Ausgang jedes Schieberegisters eine Verzögerungsschaltung angeschlossen ist, wobei beide Verzögerungsschaitungen synchron mit der. Ausgangssignalen der Schieberegister beaufschlagbar sind, und daß die Verzögerungsschaltungen über Verstärker an Eingänge des zu prüfenden Schaltkreises angeschlossen sind0 Mit dieser Anordnung läßt sich die Phasenbeziehung in zweifacher Hinsicht einstellen. Durch die Auswahl der Testbitfolgen in den beiden Schieberegistern kann z. B.The object is achieved in that at least two Test bit sequences can be entered in shift registers, which when checking for cyclic Operation switchable and optionally can be acted upon with clock pulses of different frequencies are that a delay circuit is connected to the output of each shift register is, both delay circuits synchronous with the. Output signals the shift register can be acted upon, and that the delay circuits via Amplifiers are connected to inputs of the circuit under test 0 With this Arrangement, the phase relationship can be adjusted in two ways. By the selection of the test bit sequences in the two shift registers can e.g. B.

der Beginn von in den beiden Kanälen erzeugten Impulsen mit hohem oder niedrigem Signalpegel in durch die Periode der Taktsignale gegebenen Einheiten verändert werden.the beginning of pulses generated in the two channels with high or low signal level in units given by the period of the clock signals to be changed.

Darüberhinaus ist es möglich, durch die Auswahl der Verzögerungszeiten zusätzliche Verzögerungen einzuführen, die kleiner als die Takteipalperiode sind. Damit können die Schaltkreise insbesondere mit Testbitfolgen beaufschlagt werden, deren Phasenbeziehungen an oder nahe an der kritischen Grenze liegen. Die Grenze, bis zu der noch eine einwandfreie zuverlässige Verarbeitung gewährleistet ist, läßt sich mit der Prüfschaltung somit ohne Schwierigke.t ermitteln. Diese Grenze ist beispielsweise bei verschiedenen Chargen von Großschaltkreisen unterschiedlich. Durch die Ermittlung der Grenze ist es möglich, ine Arbeitsgeschwindigkeit für den jeweiligen Schaltkreis zu wählen, die den jeweiligen Eigenschaften optimal angepaßt ist. Desweiteren kann die Anordnung dazu benutzt werden, die Schaltkreise dahingehend zu überprüfen, ob sie die von den Herstellern angegebenen Betriebscharakteristiken aufweisen.It is also possible by selecting the delay times introduce additional delays that are smaller than the clock period. In this way, the circuits can be supplied with test bit sequences in particular, whose phase relationships are at or near the critical limit. The border, up to which a flawless, reliable processing is still guaranteed, leaves can thus be determined with the test circuit without difficulty. This limit is for example, different for different batches of large circuits. By determining the limit, it is possible to set a working speed for the to choose the respective circuit that is optimally adapted to the respective properties is. Furthermore, the arrangement can be used to do the circuits to check that they have the operating characteristics specified by the manufacturers exhibit.

Bei einer zweckmäßigen Ausführungsform ist vorgesehen, daß zwischen einer Taktimpulsquelle,mit der Taktimpulse verschiedener Frequenzen erzeugbar sind, und den Takteingängen der Schieberegister Torschaltungen vorgesehen sind, die durch einen voreinstellbaren Zähler steuerbar sind, der ebenfalls mit den Taktimpulsen beatlfschlagbar ist.In an advantageous embodiment it is provided that between a clock pulse source with which clock pulses of different frequencies can be generated, and the clock inputs of the shift register gate circuits are provided through a presettable counter can be controlled, which also works with the clock pulses beatlfschlagbar.

Mit dieser Anordnung können für die Eingabe der Testbitfolgen andere Taktfrequenzen ausgewählt werden als für den Betrieb in der Ringschaltung, bei dem der zu prüfende Schaltkreis mit den Testbitfolgen beaufschlagt wird. Für die Eingabe der Testbitfolgen und die Eingabe des Voreinstellwert ird die Taktfrequenz den Gegebenheiten desjenigen Gerätes angepaßt, das die Testbitfolgen liefert.With this arrangement, others can enter the test bit sequences Clock frequencies are selected as for operation in the ring circuit in which the test bit sequences are applied to the circuit to be tested. For input the test bit sequences and the input of the preset value the clock frequency depends on the circumstances adapted to the device that supplies the test bit sequences.

Anschließend wird für die Prüfung die gewünschte Taktfrequenz ausgewählt, die zumeist über derjenigen bei der Eingabe liegt. Der voreinstellbare Zähler dient zur Festlegung der Länge, d. h,.der Anzahl der Bits, der Testbitfolge.The desired clock frequency is then selected for the test, which is mostly higher than that at the input. The presettable counter is used to determine the length, d. the number of bits, the test bit sequence.

Eine günstige Ausführungsform besteht darin, daß die Testbitfolgen und die Voreinstellzahl den Schieberegistern bzw. dem Zähler mittels eines Digitalrechners zuführbar sind, durch den der Start, die Betriebsweise, die Auswahl der Verstärker und die Verzögerung steuerbar ist. Die Durchführung der Prdfung läßt sich hierdurch automatisören.A favorable embodiment is that the test bit sequences and the preset number to the shift registers or the counter by means of a digital computer can be supplied, through which the start, the operating mode, the selection of the amplifier and the delay is controllable. This allows the test to be carried out automatize.

Die Eingabe der Testbitfolge und der Voreinstellung für den Zähler wird der Zykluszeit des Digitalrechners angepaßt. Nach Beendigung der Eingabe arbeitet die Prüfschaltung selbsttätig, so daß der Digitalrechner für andere Aufgaben zur Verfügung steht.Entering the test bit sequence and the presetting for the counter is adapted to the cycle time of the digital computer. After completing the input works the test circuit automatically, so that the digital computer for other tasks Available.

Vorzugsweise sind an die Verzögerungsschaltungen über Schalter Verstärker für unterschiedliche Schaltkreisfamilien angeschlossen. Die Anordnung kann somit universell für die verschiedenen Schaltkreisfamilien, z. B. in TTL- oder C-MOS-Technik, verwendet werden.Amplifiers are preferably connected to the delay circuits via switches connected for different circuit families. The arrangement can thus universal for the various circuit families, e.g. B. in TTL or C-MOS technology, be used.

Weiterhin lassen sich auch die Spannungspegel ändern.The voltage levels can also be changed.

Damit läßt sich das Verhalten der zu prüfenden Schaltung sowohl bei Veränderung der Phasendifferenz als auch bei unterschiedlichen Pegeln untersuchen.This allows the behavior of the circuit to be tested both at Investigate changes in the phase difference as well as at different levels.

Bei einer anderen zweckmäßigen Ausführungsform ist vorgesehen, daß zwischen den Ausgängen der Schieberegister und den Eingängen der Verzögerungsschaltungen von einem gemeinsamen Takt gesteuerte Flipflops vorgesehen sind, die in den gleichen Halbleiterkristall integriert sind.In another advantageous embodiment it is provided that between the outputs of the shift registers and the inputs of the delay circuits flip-flops controlled by a common clock are provided, which are in the same Semiconductor crystal are integrated.

Die Schieberegister können bei dieser Anordnung unterschiedliche Signallaufzeiten haben, da sich diese auf die Eingaben der Ausgangssignale in die Flipflops nicht auswirken. Mit dem Taktsignal erfolgt die Eingabe gleichzeitig in die Flipflops. Da diese in einem gemeinsamen Halbleiterkristall enthalten sind, haben sie ebenfalls gleiche oder nahezu gleiche Signallaufzeiten, d. h. die Ausgangesignale ändern sich bei beiden Flipflops nach der Eingabe neuer Daten praktisch gleichzeitig. Damit wird eine Bezugszeit definiert, an die sich die mit den Verzögerungsschaltungen eingestellten Zeiten anschließen.With this arrangement, the shift registers can have different signal propagation times as this does not affect the inputs of the output signals to the flip-flops impact. The input into the flip-flops takes place at the same time as the clock signal. Since these are contained in a common semiconductor crystal, they also have the same or almost the same signal propagation times, d. H. the output signals change practically simultaneously with both flip-flops after entering new data. In order to a reference time is defined to which the delay circuits Connect the set times.

Eine weitere günstige Ausführungsform besteht darin, daß der zu prüfende Schaltkreis auf der Oberseite eines flachen Gehäuses in einen Prüfstecker einsetzbar ist und daß die Schieberegister, Verzögerunggschbltungen, Schalter und Verstärker im Gehäuse nahe an der Oberseite angeordnet sind. Die Abstände zwischen den Ausgängen der Prüfschaltung und den Eingängen der zu prüfenden Schaltung sind bei dieser Anordnung nur klein. Infolgedessen kann die Testbitfolge mit sehr hoher Frequenz an die zu prüfende Schaltung angelegt werden, ohne daß auf den Zuleitungen unzulässige Laufzeitunterschiede und Signalverzerrungen entstehen.Another favorable embodiment is that the to be tested Circuit on the top of a flat housing can be inserted into a test plug and that the shift registers, delay devices, switches and amplifiers are arranged in the housing close to the top. The distances between the outputs the test circuit and the inputs of the circuit under test are in this arrangement just small. As a result, the test bit sequence can be sent at a very high frequency to the testing circuit can be created without unacceptable transit time differences on the leads and signal distortion occurs.

Die Erfindung wird im folgenden an Hand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher erläutert, aus dem sich weitere Merkmale sowie Vorteile ergeben.The invention is illustrated below with reference to a drawing Embodiment explained in more detail, from which further features and advantages result.

Es zeigen: Fig. 1 ein Blockschaltbild einer Schaltungsanordnung zur Erzeugung von Testbitfolgens Fig. 2 Einzelheiten der in Fig. 1 dargestellten Schaltungsanordnung.1 shows a block diagram of a circuit arrangement for Generation of test bit sequences FIG. 2 Details of the circuit arrangement shown in FIG.

Eine Schaltungsanordnung zur Erzeugung von Testbitfolgen für die Prüfung eines logischen Schaltkreises 1 enthält zwei Schieberegister 2, 3 deren Ausgänge je eine Verzögerungsschaltung 4, 5 nachgeschaltet ist. Die Verzögerungszeiten der beiden Schaltungen 4, 5 sind gleich.A circuit arrangement for generating test bit sequences for testing a logic circuit 1 contains two shift registers 2, 3 their outputs a delay circuit 4, 5 is connected downstream. The delay times of the both circuits 4, 5 are the same.

Die nicht näher bezeichneten Ausgänge der Verzögerungsschaltungen 4 5 speisen die Eingänge von Schaltern 6, 7, 8 bzw. 9, 10, 11, deren Ausgänge mit Verstärkern 12, 13, 14 bzw. 15, i(>, 18 verbunden sind.The unspecified outputs of the delay circuits 4 5 feed the inputs of switches 6, 7, 8 or 9, 10, 11 and their outputs Amplifiers 12, 13, 14 or 15, i (>, 18 are connected.

Die Verstärker 12 und 18 sind für die Abgabe von Signalen an unterschiedliche Schaltkreisfamilien ausgelegt. Die Verstärker 12, 16 weisen z. B. offene Kollektoren auf, denen Spannungen zugeführt werden können, die der Betriebsspannung des Schaltkreises 1 angepaßt sind. Die Verstärker 13 und 17 sind beispielsweise für die Versorgung von C-MOS-Schaltkreisen ausgelegt. Die Verstärker 15 und 18 können für die Speisung von TTL-Schaltkreisen bestimmt sein. Bei der in Fig. 1 dargestellten Anordnung besteht eine Verbindung zwischen den Verstärkern 12 und 16 und zwei Eingängen des Schaltkreises 19 bei dem es sich z. B. um einen integrierten Großschaltkreis handelt. Für die Prüfung von TTL-Schaltkreisen mit festen TTL-Pegeln werden 50 Ohm-Treiber verwendet, deren Ausgänge über verdrillte Leitungen fest mit Abschlußwiderständen verbunden sind, um störende Reflexionen zu vermeiden.The amplifiers 12 and 18 are for outputting signals to different ones Circuit families designed. The amplifiers 12, 16 have e.g. B. open collectors to which voltages can be applied that correspond to the operating voltage of the circuit 1 are adapted. The amplifiers 13 and 17 are for example for the supply designed by C-MOS circuits. The amplifiers 15 and 18 can be used for the supply be determined by TTL circuits. In the arrangement shown in Fig. 1, there is a connection between amplifiers 12 and 16 and two inputs of the circuit 19 where it is z. B. is a large integrated circuit. For the Testing of TTL circuits with fixed TTL levels, 50 ohm drivers are used, the outputs of which are permanently connected to terminating resistors via twisted cables to avoid annoying reflections.

Mit den Schaltern 6 bis 11 werden die für die Prüfung gewünschten Verstärker ausgewählt. An Stelle einer Betätigung von Hand kann eine Ein- bzw. Ausschaltung mittels eines frei programmierbaren Digitalrechners 19 vorgesehen sein. Dte zu den einzelnen Schaltern 6 bis lt führenden Steuerleitungen sind durch die gestrichelte Linie 20 dargestellt. Der Digitalrechner 19 wählt demnach entsprechend einet eingebenden Programm die Schalter 6 bis 11 aus.The switches 6 to 11 are used for the test Amplifier selected. Instead of manual actuation, switching on or off can be used by means of a freely programmable digital computer 19 provided be. Dte to the individual switches 6 to lt leading control lines are through the dashed line 20 is shown. The digital computer 19 accordingly selects To enter a program, select switches 6 to 11.

Vor den Dateneingängen der Schieberegister 2, 3 sind jeweils Umschalter 21, 22 angeordnet. Die Eingänge der Umschalter 21, 22 stehen einerseits über nicht näher bezeichneten Leitungen mit den Ausgängen der zugehörigen Schieberegister 2, 3 und andererseits it Leitungen 23 24 in Verbindung, die vom Digitalrechner 19 gespeist werden. Die Steuerung der Umschalter 21, 22 erfolgt ebenfalls vol Digitalrechner 19 aus. In der einen Stellung der Umschalter 21, 22 werden also die zugehörigen Schieberegister 2, 3 für den zyklischen Betrieb vorbereitet. In der anderen Ruhelage können vom Digitalrechner 19 ausgegebene Testbitfolgen in die Schieberegister 2, 3 eingegeben werden.There are change-over switches in front of the data inputs of the shift registers 2, 3 21, 22 arranged. The inputs of the switches 21, 22 are on the one hand not over lines designated in more detail with the outputs of the associated shift register 2, 3 and on the other hand with lines 23 24 in connection, which are fed by the digital computer 19 will. The changeover switches 21, 22 are also controlled by digital computers 19 off. In one position of the changeover switches 21, 22, the associated Shift register 2, 3 prepared for cyclic operation. In the other rest position test bit sequences output by the digital computer 19 can be transferred to the shift register 2, 3 must be entered.

Die Takteingänge der Schieberegister 2, 3 sind gemeinsam an eine Torschaltung 25 angeschlossen, deren beide Eingänge je vom Digitalrechner 19 und von einer weiteren Torschaltung 26 gespeist werden. Die Taktung der Schieberegister 2, 3 erfolgt daher unter Kontrolle des Digitalrechners 19 oder der Torschaltung 269 bei der es sich z. B. um ein UND-Glied handelt, das zwei Eingänge hat. Ein Eingang ist nit eine. Multiplexer 27 verbunden. Der andere Eingang wird von einer Zählerabfrage 28 gespeist, deren Eingänge an die Ausgänge eines voreinstellbaren Zählers 29 angeschlossen sind. Der Zähler 29 erhält vom Multiplexer 27 Zählerimpulse Die voreinstellbare Zahl wird de. Zähler 29 über Leitungen 30 vom Digitalrechner 19 zugeführt.The clock inputs of the shift registers 2, 3 are jointly connected to a gate circuit 25 connected, the two inputs each from the digital computer 19 and from another Gate circuit 26 are fed. The shift registers 2, 3 are therefore clocked under the control of the digital computer 19 or the gate circuit 269 in which it is z. B. is an AND element that has two inputs. An entrance is not one. Multiplexer 27 connected. The other input is fed by a counter query 28, the inputs of which are connected to the outputs of a presettable counter 29. The counter 29 receives counter pulses from the multiplexer 27. The presettable number is de. Counter 29 is supplied from digital computer 19 via lines 30.

Der Multiplexer 27 ist mit einer Frequenzteilerschaltung 31 verbunden, die an mehreren, nicht näher bezeichneten Ausgängen Taktiipulsfolgen mit verschiedenen Frequenzen ausgibt. Der Frequenzteiler 31 wird von einem Taktgenerator 32 gespeist, der durch den Digitalrechner 19 gesteuert wird. Der Digitalrechner bestimmt daher die Startzeit der Prüfschaltung.The multiplexer 27 is connected to a frequency divider circuit 31, the clock pulse sequences with different clock pulses at several, unspecified outputs Outputs frequencies. The frequency divider 31 is fed by a clock generator 32, which is controlled by the digital computer 19. The digital computer therefore determines the start time of the test circuit.

Die Ausgänge der Schieberegister 2, 3 stehen nicht nur mit den jeweiligen Schaltern 21, 22 sondern auch mit den Dateneingängen von D-Flipflops 33 34 in Verbimdung, deren Takteingänge von der Torschaitung 25 gespeist werden.The outputs of the shift registers 2, 3 are not only available with the respective Switches 21, 22 but also with the data inputs of D flip-flops 33 34 in connection, whose clock inputs are fed from gate 25.

Den Ausgängen der Flipflops 33, 34 sind die Verzögerungsschaltungen 4 5 nachgeschaltet. Diese können jeweils aus einzelnen Inverterstufen bestehen, die zur Einstellung einer gewünschten Signalverzögerung zwischen die Flipflopausgänge und die Schalter 6 bis 11 gelegt werden.The outputs of the flip-flops 33, 34 are the delay circuits 4 5 downstream. These can each consist of individual inverter stages, for setting a desired signal delay between the flip-flop outputs and switches 6 to 11 are placed.

Die Länge einer Testbitfolge wird durch die Zahl im voreinstellbaren Zähler 29 bestimmt der z. B. für die Rückwärtszählung eingestellt sein kann. Die Zählerabfrage 28 gibt dann beim Inhalt Null ein Steuersignal ab, das die Torschaltung 26 sperrt. Die Fory der Testbitfolge, d. h.The length of a test bit sequence is determined by the number in the presettable Counter 29 determines the z. B. can be set for counting down. the When the content is zero, counter query 28 then emits a control signal that activates the gate circuit 26 blocks. The fory of the test bit sequence, i.e. H.

Art der Aufeinanderfolge von binären 0- und l-Werten wird den Schieberegistern 2 und 3 nach der Umschaltung ihrer Eingänge auf die Leitungen 23 24 vom Digitalrechner 19 zugeführt. Die Taktsignale für die Schieberegister 2, 3 stehen während der Eingabezeit unter Kontrolle des Digitalrechners 19. Dies kann z. B. dadurch erfolgen, daß der Digitalrechner 19 über nicht näher dargestellte Steuerleitungen den Multiplexer 27 auf einen Eingang umschaltet, der eine für die Dateneingabe geeignete Frequenz aufweist, und daß die Torschaltung 25 für diese Taktimpulsfolge freigegeben wird. Es ist auch ein frei laufender Betrieb möglich in dem die Schieberegister 2, 3 lediglich mit Impulsen gespeist werden, ohne daß ein bestimmte Impulsmuster vorgegeben wird.The sequence of binary 0 and 1 values is used by the shift registers 2 and 3 after switching their inputs to lines 23 24 from the digital computer 19 supplied. The clock signals for the shift registers 2, 3 are available during the input time under the control of the digital computer 19. This can e.g. B. be done in that the Digital computer 19 via control lines not shown in detail the multiplexer 27 switches to an input which has a frequency suitable for data entry has, and that the gate circuit 25 is enabled for this clock pulse train. Free-running operation is also possible in which the shift registers 2, 3 only be fed with pulses without a specific pulse pattern being specified.

Die Testbitfolgen werden im Hinblick auf die Phasenbeziehung zwischen den beiden, dem Schaltkreis 1 zuzuführenden Prüfsignale ausgewählt. Auf diese Weise läßt sich eine genaue Einstellung erreichen. Eine feinere Einstellung der Phasenbeziehung wird mittels der Verzögerungsschaltungen 4, 5 erreicht, mit denen beispielsweise eine Verzögerung von 10 nsec eingestellt werden kann. Die Verzögerungszeit läßt sich somit durch entsprechende Programmierung des Digitalrechners 19 ebenfalls einstellen.The test bit sequences are made with regard to the phase relationship between the two test signals to be fed to the circuit 1 are selected. In this way a precise setting can be achieved. A finer adjustment of the phase relationship is achieved by means of the delay circuits 4, 5, with which, for example a delay of 10 nsec can be set. The delay time leaves thus also adjust themselves by appropriate programming of the digital computer 19.

Wenn die Eingabe der Testbitfolgen in die Schieberegister 2, 3 beendet ist, werden diese mittels der Umschalter 21, 22 in den Ringbetrieb umgeschaltet. Für den zyklischen Umlauf der Testbitfolgen in den Schieberegistern 2, 3 kann über den Digitalrechner 19 der Multiplexer 27 auf einen Eingang mit einer höheren Frequenz uigeschaltet werden. Diese Frequenz muß nicht mehr an die Zykluszeit des Digitalrechners 19 angepaßt sein.When the input of the test bit sequences in the shift registers 2, 3 is finished is, these are switched to ring mode by means of the changeover switches 21, 22. For the cyclical circulation of the test bit sequences in the shift registers 2, 3, over the digital computer 19 of the multiplexer 27 to an input with switched at a higher frequency. This frequency no longer has to be connected to the The cycle time of the digital computer 19 must be adapted.

Mit dem Digitalrechner 19 wird also die Betriebsweise der Prüfschaltung eingestellt. Die Arbeitsfrequenz des Schaltkreises s dient als Maßstab für die Auswahl der Frequenz. Die Testbitfolgen der beiden Kanäle werden durch Schließen der Schalter 6 9 dem Schaltkreis 1 zugeführt. Der Schaltkreis 1 wird dadurch periodisch mit den beiden Testbitfolgen beaufschlagt, zwischen denen die eingestellte Phesendifferenz besteht.With the digital computer 19 is the mode of operation of the test circuit set. The operating frequency of the circuit s serves as a yardstick for the selection the frequency. The test bit sequences of the two channels are activated by closing the switch 6 9 fed to the circuit 1. The circuit 1 is thereby periodically with the applied to both test bit sequences, between which the set phase difference consists.

Das Verhalten des Schaltkreises 1 unter dem Einfluß der Teatbitfolgen kann daher geprüft werden.The behavior of the circuit 1 under the influence of the teat bit sequences can therefore be checked.

Obwohl die Signale in den beiden Schi eberegi stern 2, 3 verschiedene Laufzeiten haben können, stehen die Ansteigs- bzw. Abfall flanken der beiden Testbitfolgen in einer definierten Beziehung zueinander. Dies wird mittels der beiden Flipflops 339 34 erreicht, in die Daten mittels eines gemeinsamen Taktimpulses gleichzeitig eingegeben werden. Da die beiden Flipflops 33 34 in einem Halbleiterkristall vereinigt sind, zeigen sie wegen der gleichen Herstellungsbedingungen die gleichen Signal laufzeiten. Die Ausgangssignale der beiden Flipflops 33 34 ändern sich somit bei der Übernahme neuer Daten an den Eingängen praktisch gleichzeitig.Although the signals in the two shifter gates are 2, 3 different The rising and falling edges of the two test bit sequences are available in a defined relationship to each other. This is done using the two flip-flops 339 34 reached into the data by means of a common clock pulse at the same time can be entered. Since the two flip-flops 33 34 combined in a semiconductor crystal they show the same signal because of the same manufacturing conditions terms. The output signals of the two flip-flops 33 34 thus change at the transfer of new data to the inputs practically at the same time.

Die Phssendifferenz zwischen Anstiegsflanken der beiden Testbitfolgen oder zwischen jeweils einer Anstiegs- und einer Abfall flanke kann mit der vorstehend erläuterten Vorrichtung so weit erhöhtwerden, bis die zu prüfende Schaltung die Testbitfolgen nicht mehr einwandfrei verarbeitet. Auf diese Weise kann festgestellt werden, ob der Schaltkreis die vom Hersteller angegebenen Bedingungen erfüllt. Es ist auch möglich, die kritische Grenze zu messen, um den Schnltkreis mit einer möglichst hohen Arbeitsfrequenz betreibon zu können, die nur den für die sichere Arbeitsweise unbedingt nëtigen Abstand von der kritischen Grenze aufkeist.The phase difference between rising edges of the two test bit sequences or between a rising and a falling edge can be done with the above explained device so far until the circuit to be tested the Test bit sequences no longer processed properly. This way it can be established whether the circuit meets the conditions specified by the manufacturer. It is also possible to reach the critical limit measure to the vein to be able to operate with as high a working frequency as possible, which is only for the safe working method absolutely necessary distance from the critical limit.

Der zu prüfende Schaltkreis 1 ist zweckmäßigerweise in eihnen Prüfstecker einsetzbar, der sich auf der Oberseite eines flachen Gehänses befindet, in dem die anderen Elemente der Prüfschaltung angeordnet sind. Möglichst nahe am Prüfstecker sind die Nerstärker 12 bis 18, die Schalter 6 bis 11, die Verz@gerungsschaltungen 4, 5, die Flipflops 33, 34 und die Schiebheregister 2, 3 angeordnet. Nit dioser Maßnahme lassen sich auch bei hohen Taktfrequenzen Signal verzögerungen und Verzerrungen @eitgehend vermeiden.The circuit 1 to be tested is expediently in a test plug can be used, which is located on the top of a flat case in which the other elements of the test circuit are arranged. As close as possible to the test plug are the amplifiers 12 to 18, the switches 6 to 11, the delay circuits 4, 5, the flip-flops 33, 34 and the sliding register 2, 3 are arranged. Nit dioser Measure can be signal delays and distortions even at high clock frequencies Avoid @ immediately.

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Claims

Claims 1. Circuit arrangement for generating test bit sequences for testing logic circuits, characterized in that at least two test bit sequences can be entered in the shift register (2s3) that are used during the test Can be switched to cyclic operation and optionally with clock pulses of different frequencies are applied that at the output of each shift register (2X3) a delay circuit (4s5) is connected with both delay circuits (485) synchronously it the Output signals of the shift register can be applied, and that the delay circuits (4s5) via amplifier (12 to 18) to inputs of the circuit to be tested (1) are connected.

2. Circuit arrangement according to claim 1, characterized in that between a clock pulse source (27j31s32), with the clock pulses of different frequencies can be generated, and the clock inputs of the shift registers (2s3) gate circuits (25X26) are provided, which are controllable by a presettable counter (29), the can also be acted upon with the clock pulses.

3. Circuit arrangement according to claim 1 or 29, characterized in that that the test bit sequences and the preset number to the shift registers (2g3) or dei Counter (29) can be supplied by means of a digital computer, through which the start, the Operating mode, the selection of amplifiers (12 to 18) and the delay can be controlled is.

4. Circuit arrangement according to claim 1 or one of the following, characterized characterized that the delay circuits (4,5) via switches (6 to 11) Amplifiers for different circuit families (12 to 18) are connected.

Circuit arrangement according to Claim 1 or one of the following, characterized characterized in that between the outputs of the shift register (2, 3) and the inputs of the delay circuits (4, 5) controlled by a common clock flip-flops (33, 34) are provided, which are integrated in the same ilaibleiterkristall.

6. Circuit arrangement according to claim 1 or one of the following, characterized characterized in that the circuit to be tested (1) on top of a flat Housing can be inserted into a test plug and that the shift registers (2, 3), Delay circuits (4, 5), switches (6 to 11) and amplifiers (12 to 18) in Housing are arranged close to the top.