DD276190A1 - Schaltungsanordnung zur schnellen a/d-wandlung - Google Patents

Abstract

Die Erfindung bezieht sich auf eine A/D-Wandler-Schaltung und ist anwendbar auf dem Gebiet der Umsetzung analoger Eingangswerte in digitale Groessen bei hoher Aufloesung und geringer Umsetzzeit. Ein Differenzverstaerker bildet die Differenz aus Eingangssignal und dem Ausgangssignal eines D/A-Wandlers, der die Ausgangsdaten der Schaltungsanordnung als Eingangsgroessen besitzt. Dieses Differenzsignal wird auf eine Komparatorkette gefuehrt, deren Referenzeingaenge an exponentiell gestaffelten Referenzspannungen liegen. Die Ausgaenge der Komparatoren liegen an den Dateneingaengen einer Registerschaltung, deren Ausgaenge die Ausgaenge der Schaltungsanordnung darstellen. Der Umsetzvorgang wird von einer Setz- und Ruecksetzschaltung gesteuert. Dabei werden die zu setzenden Bit des Ergebniswortes seriell und die nicht zu setzenden parallel umgesetzt. Fig. 1

Description

Hierzu 1 Seite Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung ist anwendbar auf dem Gebiet der Wandlung von analogen Eingangsgrößen in digitale Werte mit geringer Umsetzzeit und hoher Auflösung. Die Anwendung ist vorzugsweise bestimmt für die Verarbeitung analoger Meßwerte in interruptgesteuerten Mikrorechnersystemen oder zur digitalen Bildverarbeitung.

Charakteristik des bekannten Standes der Technik

Aus der Literatur ist eine Vielzahl von Lösungen zur A/D-Wandlung bekannt, von denen im Bereich geringer Umsetzzeiten besonders das Prinzip der sukzessiven Approximation, das Parai.el-Wandlungsverfahren und dessen Ableitungen wie Serien-Parallel-Wandler und Parallel-Serien-Wandler sowie das Dual· oder Multi-Slope-Verfahren die größte Bedeutung erlangt haben. Die Nachteile der sukzessiven Approximation liegen hauptsächlich darin, daß eine fe.' te Anzahl von Vergleichen der analogen Eingangsgröße mit einer gesteuerten Refererugröße durchgeführt werden muß, die nur von der gewünschten Auflösung des Wandlers und damit der Anzahl der Bitstellen des Ergebnisses abhängt. Diese Anzahl von Vergleichen ist i. a. (n + 1), wobei η die Bitanzahl des Ergebniswortes ist. Die maximale Umsetzrate ist bei gegebener Zahl η bestimmt durch Verzögerungszeiten des verwendeten Komparator, der die Eingangsgröße mit der Referenzgröße vergleicht, ferner durch die Setz- bzw. Rücksetzzeit des verwendeten SAR (Sukzessiv-Approximationsregister) und durch die Einschwingzeit des D/A-Wandlers, der die Referenz?ignalo bereitstollt. Nachteilig ist außerdem, daß zwischen den Vergleichen eine Rücksetzphase einkalkuliert werden muß, die die Umsetzung verlängert. Ferner ist die Umsetzzeit konstant und unabhängig von der Eingangsgröße · /as zwar für die Anwendung in getakteten Systemen vorteilhaft sein kann, aber im Hinolick auf eine schnelle Datenverarbeitungseinheit zusätzliche Wartezeiten bei der Verarbeitung bewirkt.

Parallel- und verwandte Umsetzer zeichnen sich durch hoho Umselzraten aus; dieser Vorteil wird aber mit dem extrem hohen Aufwand von 2" * ' Komparatoren im Vergleicher und aufwendigen Codiereinheiten erkauft. Aus diesem Grunde sind Parellelumsetzer fast ausschießlich für gsringe Auflösungen im Angebot. Eine Zwischenstellung nehmen kombinierte Wandler ein, die aus einer Anzahl von Parallel- und/oder Sukzessiv-Approximationswandlern bestehen, die einzeln eine geringe

Auflösung, aber hohe Umsetzgeschwindigkeit aufweisen und im Verbund hohe Auflösungen realisioren können, wobei die Umsetzzeit aber wieder um die Anzahl der Teilumsetzungen steig';.

Andere bekannte Lösungen (DE-OS 2353379) verwenden einen oder mehrere Spannungsteiler, die die Eingangsspannung um einen festen Faktor teilen und in η Komparatoren mit der ebenfalls geteilten Referenzspannung vergleichen in der Art, daß die Ausgänge der Komparatoren den Eingangsspannungsteiler umschalten und bereits gesetzte Ausgänge durch eine Logik verriegelt werden. Dadurch wird das sonst erforderliche Rücksetzen nach dem Vergleich mit negativem Ergebnis bei der Approximation der Referenzspannung unnötig, was die Umsetxgeschwindigkeit erhöht. Der Nachteil dieses Wandlers liegt im hohen Aufwand für die Schaltlogik zur Verriegelung der Komparatoren sowie in den hohen Forderungen an Genauigkeit und Stabilität der Eingangsspannungsteiler.

Mit einem Eingangsspannungsteiler arbeitet auch eine andere bekannte Lösung (DE-OS 2424930), die einen Komparator aufweist, der durch ein getaktetes Schaltwerk und Analogschalter die um einen bestimmten Faktor geteilte Eingangsspannung erhält und die am anderen Eingang anliegende ebenfalls geteilte Referenzspannung mit ihr vergleicht. In Abhängigkeit vom Vergleichsergebnis wird dann das entsprechende Bit im Ausgangsregister gesetzt. Die Anordnung funktioniert ähnlich dem normalen Sukzessiv-Approximations-Wandler und braucht eine feste Anzahl von Umsetztakten sowie erfordert eine Genauigkeit des Eingangsspannungsteilers, wobei der Einfluß der Schalter auf den Teiler besonders im Gebiet kleiner Spannungen besondere Kompensationsmaßnahmen erfordert.

Ziel der Erfindung

Ziel der Erfindung ist eine Schaltungsanordnung zur schnellen A/D-Wandlung, die bei einer hohen Genauigkeit mit einem geringen Schaltungsaufwand auskommt.

Darlegung des Wesens der Erfindung

Die Erfindung hat die Aufgabe, eine A/D-Wandlung mit einem Verfahren vorzunehmen, das die Vorteile der parallelen und der seriellen Umsetzung miteinander vereinigt.

Erfindungsgemäß wird die Aufgabe durch eine Schaltungsanordnung zur schnellen A/D-Wandlung mit einem D/A-Wand!er und einem Differenzverstärker, bei der der D/A-War.dler eingangsseitig mit den Ausgängen der Schaltungsanordnung und ausgangsseitig mit einem Eingang des Differenzverstärkers verbunden ist, dadurch gelöst, daß der Ausgang des Differenzverstärkers auf den Eingang einer Komparatorkette mit exponentiell ansteigender Referenzspannung geschaltet ist, daß die Ausgänge dor Komparatorkette mit den Dateneingängen einer Registerschaltung verschaltet sind, deren Ausgänge die Ausgänge der Schaltungsanordnung darstellen und daß die Setz· und Rücksetzeingänge der Registerschaltung mit einer Setz- und Rücksetzlogik zur Steuerung des Umsetzvorgangos gekoppelt sind. Die Schaltungsanordnung ist besonders günstig so aufgebaut, daß die Registerschaltung aus η Registern besteht, wobei η die Ditanzahl in dem Ergebniswort darstellt, daß die Setz- und Rücksetzlogik aus η - 1 Setz- und Rücksetzschaltungen besteht, wobei jeweils eine Setz- und Rücksetzschaltung einem Register zugeordnet ist, daß der Setzausgang jeder Setz- und Rücksetzschaltung auf einen Se tzeingcng, der Rücksetzausgang jeder Setz- und Rucksetzschaltung auf einen Rücksetzeingang, ein erster Eingang jeder Setz- und Rücksetzschaltung auf den Dateneingang und ein zweiter Eingang jeder Setz- und Rücksetzschaltung auf den Datenausgang des zugehörigen Registers führt und daß jede Setz- und Rücksetzschaltung eingangsseitig mit dem Datenausgang jedes höherwcti^en Registers verbunden ist, wobei die Setz- und Rücksetzschaltungen einen Rücksetzimpuls erzeugen, wonn der Datenausgang mindeste is eines höherwertigen Registers auf Η-Pegel gesetzt wird und ein Setzsignal dann erzeugen, wenn keine Übereinstimmung zwischen Dateneingangssignal und Datenausgangssignal des zugehörigen Registers vorliegt. Die Setz- und Rücksetzlogik ist günstig so aufgebaut, daß eine Differenzier- und Verzögerungseinrichtung eingangsseitig mit den Ausgängen aller Komparatoren der Komparatorkette und ausgangsseitig mit den Takteingängen der Register verbunden ist. Die Setz- und Rücksetzichaltungen sind günstig eus einem Exklusiv-ODER-Gatter, dessen Ausgang der Setzausgang Ist, und einem ODER-Gatter mit nachgeschaltetem monostabilen Multivibrator, dessen Ausgang der Rücksetzausgang isi, aufgebaut. Beim Anlegen eines analogen Signals an den Eingang des Differenzverstärkers wird zunächst die Differenz zwischen Eingangsspannung und der Ausgangsspannung des A/D-Wandlers gebildet, die gleich der Eingangsspannung ist, da alle Ausgänge der Registerschaltung rückgesetzt sind. Dadurch schalten alle Komparatoren, deren erste Eingänge eine geringere oder die gleiche Spannung führen wie die Spannung am jeweiligen Kuttenteiler-Abgriff. Durch das Schalten eines beliebigen Komparators wird ein Impuls ausgelöst, der nach einer geringen Verzögerung durch die Differenzier- und Verzögerungseinrichtung die Datenübernahme in die Register auslöst. Durch die Registerausgange werden zum einen über die Setz- und Rücksetzschaltungen alle niederwertigen Register durch das höchstwertige gesetzte zurückgesetzt, zum anderen wird das Ergebnis dieses ersten Wandlungsschrittes an den D/A-Wandler gegeben und im Differenzverstärker von der Eingangsspannung subtrahiert. Dadurch wird die Vergleichsspannung für den höchstwertigen Komparator unterschritten und dieser zurückgeschaltet. In Abhängigkeit von der Ausgangsspannung des Differenzverstärkers schalten evtl. in dieser Phase auch andeio niederwortige Komparatoren zurück. Durch das Zurückschalten des Komparators der höchstwertigen Stelle sind die Ausgangspegel der entsprechenden Stufe der Registerschaltung und des entsprechenden Komparators unterschiedlich, so daß am Setzausgang der entsprechenden Set/· und Rücksetzschaltung ein Setzsignal entsteht. Dadurch werden alle die Register gesetzt, deren zugeordnete Komparatoren noch eingeschaltet sind. Durch die Rücksetzimpulse wird nur das Setzsignal im höchstwertigen gesetzten Register wirksam. Nach dem Abklingen der Rücksetzimpulse werden auch die Setzsignale in den niederwertigen Registern wirksam, und der Umsetzvorgang wiederholt sich in der beschriebenen Weise, bis die Ausgangsspannung des Differenzverstärkers einan Wert erreicht hat, der unter dor Schaltspannung des niederwertigsten Komparators liegt. Die Umsetzung erfolgt dabei in der Weise, daß die zu setzenden Bit seriell und die nicht zu setzenden parallel zusammengesetzt werden. Mit dem Rücksetzen aller Register kann eine neue Umsetzung gestartet werden.

Anhand eines Ausführungsbeispiels soll die Erfindung näher erläutert werden. Dazu zeigt Fig. 1: die erfindungsgemäße Schaltungsanordnung

Es wird ein Wandler für die Umwandlung von elektrischen Spannungen in Digitalwerte beschrieben. Der Differenzverstärker 1 ist an seinem I.Eingang mit der analogen Eingangsspannung verbunden. An seinem 2.Eingang ist er mit dem Ausgang eines O/A-Wandlers verbunden. Der Ausgang des Differenzverstärkers 1 ist direkt mit den 1. Eingängen von η Komparatoren verbunden, deren 2. Eingänge mit den Anzapfungen eines Kettenteiler s-Netzwe: kes aus insgesamt η + 1 Widerständen verbunden sind. Die Abstufung dor Widerstandswerte der Einzelwiderstände des Kettentellers ist so gewählt, daß am 2. Eingang dpa m-ten Komparators jeweils die Hälfte der Eingangsspannung des m-1-ten Komparators liegt. An die Ausgänge der Konparatoren sind Register 31 in der Weise angeschlossen, daß die Dateneingänge der Registers 31 mit den Korr paratorausgängen direkt verbunden sind, während der Takteingang zur Übernahme der Daten über eine Differenzier- und Verzögerungseinrichtung 42 ebenfalls mit den Komparatorausgängen verbunden sind. Dabei ist die Differenzier- und Verzögerungseinrichtung 42 so aufgebaut, daß sie nur die Schaltflanken passieren läßt, die in den Registern 31 eine Dateniibcrnahme auslösen. Die Register 31 verfugen über Setzeingänge, die jeder Registerstelle zugeordnet sind. Zwischen die Komparatorausgänge und die Setzeingänge der Registerstellen ist jeweils ein Exklusiv ODER-Gatter geschaltet, wc bei die Eingängo der Exklusiv-ODER-Gatter mit dem Ausgang des entsprechenden Komparators und dem Ausgang der entsprechenden RegistertUelle verbunden sind. Die Register 31 verfügen über separat wirkende Rücksetzeingänge, die über ODER-Gatter mit allen jeweilig höherwertigen Registerausgängen verbunden sind. Die Ausgänge der Register 31 sind mit den Dateneingängen des D/A-Wandlers verbunden. Mit dem Ausgang des Differenzverstärker 1 ist ein weiterer Komparator 5 verbunden, der dazu bestimmt ist, das Ende der Umsetzung an eine nachgeordnete Datenverarbeitungseinheit zu melden. Beim Anlegen eines analogen Signals an den Eingang des Differenzverstärkers 1 wird zunächst die Difforenz zwischen Eingangsspannung und der Ausgangsspannung des A/D-Wandlers gebildet, die gleich der Eingangsspannung ist, da alle Ausgänge der Rogisterschaltung 3 rückgesetzt sind. Dadurch schalten alle Komparatoren, deren erste Eingänge eine geringere oder die gleiche Spannung führen wie die Spannung am jeweiligen Kettenteiler-Abgriff. Durch das Schalten eines beliebigen Komparators wird ein Impuls ausgelöst, der nach einer geringen Verzögerung durch die Differenzier- und Verzögerungseinrichtung 42 die Datenübernahme in die Register 31 auslöst. Durch die Registerausgänge werden zum einen über die Setz- und Rücksetzschaltungen 41 alle niederweriigen Register 31 durch das höchstwertige gesetzte zurückgesetzt, zum anderen wird das Ergebnis dieses ersten Wandlungsschrittes an den D/A-Wandler gegeben und im Differenzverstärker 1 von der Eingangsspannung subtrahiert. Dadurch wird die Vergleichsspannung für den höchstwertigen Komparator unterschritten und dieser zurückgeschaltet. In Abhängigkeit von der Ausgangsspannung des Differenzverstärkers 1 schalten evtl. in dieser Phase auch andere niederwertige Kompamtoren zurück. Durch das Zurückschalten des Komparators der höchstwertigen Stelle sind die Ausgangspegel der entsprechenden Stufe der Registerschaltung 3 und des entsprechenden Komparators unterschiedlich, so daß am Setzausgang der entsprechenden Setz- und Rücksetzschaltung 41 ein Setzsignal entsteht. Dadurch werden rille die Register 31 gesetzt, deren zugeordnete Komparatoran noch eingeschaltet sind. Durch die Rücksetzimpulse wird nur das Setzsignal im höchstwertigen gesetzten Register wirksam. Nach dem Abklingen der Rücksetzimpulse werden auch die Setzsignale in den niederwertigen Registern 31 wirksam, und der Umsetzvorgang wiederholt sich in der beschriebenen Weise, bis dio Ausgangsspannung des Differenzverstärkers 1 einen Wert erreicht hat, der unter der Schaltspannung des niederwertigsten Kompai ators üegt. Auf diesen Wert ist auch der Komparator 5 eingestellt, so daß dieser nun schaltet. Dadurch wird das Signal .Umsetzung beendet* (EOC) an die nachfolgende Datenverarbeitungseinheit ausgegeben. Mit dem Rücksetzen aller Regleter 31 kann eine neue Umsetzung gestartet werden.

Claims (4)

1. Schaltungsanordnung zur schnellen A/D-Wandlung mit einem D/A-Wandler und einem Differenzverstärker, wobei der D/A-Wandler eingangsseitig mit den Ausgängen der Schaltungsanordnung und ausgangsseitig mit einem Eingang des Differenzverstärkers verbunden ist, gekennzeichnet dadurch, daß der Ausgang des Differenzverstärkers (1) auf den Eingang einer Komparatorkette (2) mit exponentiell ansteigender Referenzspannung geschaltet ist, daß die Ausgänge der Komparatorkette (2) mit den Dateneingängen einer Registerschaltung (3) verschaltet sind, deren Ausgänge die Ausgänge der Schaltungsanordnung darstellen und daß die Setz- und Rücksetzeingänge der Registerschaltung (3) mit einer Setz- und Rücksetzlogik (4) zur Steuerung des Umsetzvorganges gekoppelt sind.

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet dadurch, daß die Registerschaltung (3) aus η Registern (31) besteht, wobei η die Bitanzahl in dem Ergobniswort darstellt, daß die Setz- und Rücksetzlogik (4) aus η - 1 Setz- und Rücksetzschaltungen (41) besteht, wobei jeweils eine Setz- und Rücksetzschaltung (41) besteht, wobei jeweils eine Setz- und Rücksetzschaltung (41) einem Register (31) zugeordnet ist, daß der Setzausgang jeder Setz- und Rücksetzschaltung (41) auf einen Setzeingang, der Rücksetzeingang jeder Setz- und Rücksetzschaltung (41) auf einen Rücksetzeingang, ein erster Eingang jeder Setz- und Rücksetzschaltung (41) auf den Dateneingang und ein zweiter Eingang jeder Setz- und Rücksetzschaltung (41) auf den Datenausgang des zugehörigen Registers (31) führt und daß jede Setz- und Hücksetzschaltung (41) eingangsseitig mit dem Datenausgang jedes höherwertigen Registers (31) verbunden ist, wobei die Setz- und RtJcksetzschaltungen (41) einen Rücksetzimpuls erzeugen, wenn der Datenausgang mindestens eines höherwertigen Reg sters (31) auf Η-Pegel gesetzt wird und ein Setzsignal dann erzeugen, wenn keine Übereinstimmung zwischen Dateneingangssignal und Datenausgangssignal des zugehörigen Registers (31) vorliegt.

3. Schaltungsanordnung nach Anspruch 2, gekennzeichnet dadurch, daß eine Differenzier- und Verzögerungseinrichtung (42) eingangsseitig mit den Ausgängen aller Komparatoren der Komparatorkette (2) und ausgangsseitig mit den Takteingängen der Register (31) verbunden ist.

4. Schaltungsanordnung nach Anspruch 2, gekennzeichnet dadurch, daß die Setz- und Rücksetzschaltung (41) aus einem Exklusiv-ODER-Gatter, dessen Ausgang der Setzausgang ist, und einem CDER-Gatter mit nachgeschaltetem monostabilen Multivibrator, dessen Ausgang der Rücksetzausgang ist, besteht.