DE2348961C3 - Schaltungsanordnung zum Einspeichern und Ausspeichern von Signalen in einen bzw. aus einem Speicher, insbesondere MOS-Speicher - Google Patents

Description

digitale Signale in einem Digital-Analog-Wandler in ein 55 Verstärkerelement vorgesehen. Damit weist aber auch

diese bekannte Schaltungsanordnung die gleichen Nachteile auf wie die zuvor betrachtete bekannte Schaltungsanordnung.

Es ist schließlich ganz allgemein bekannt (Zeitschrift

Analog-Signal mit einer ihnen entsprechenden Spannung umgesetzt werden, die auf einem durch eine Schreibadresse bestimmten Speicherelement des Speichers abgespeichert wird, und wobei bei der Ausführung

eines Ausspeichervorganges die auf einem durch eine 60 »Automatik«, März 1966, Seiten 94 bis 96), analoge Leseadresse bezeichneten Speicherelement des Spei- Signale mit Hilfe von Umsetzern zu digitalisieren und in chers gespeicherte Spannung einem Analog-Digital-Wandler zugeführt wird, in welchem ein Vergleicher die
betreffende Spannung nacheinander mit Spannungen

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vergleicht, welche der bei der Ausführung von Ausspeichervorgängen durch einen Zähler gesteuerte Digital-Analog-Wandler so lange abgibt, bis der Vergleicher infolge Feststellens einer Übereinstimmung Bitspeichern aufzuheben und von dort entweder digital zu verarbeiten oder aber wieder in eine Analoginformation zurückzuwandeln. In dem betreffenden Zusammenhang ist jedoch nicht bekannt, in welcher Weise eine entsprechende Schaltungsanordnung aufzubauen ist.

Der Erfindung liegt die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Schaltungsanordnung der

eingangs genannten Art mit geringerem schaltungstechnischen Aufwand ausgekommen werden kann als bei den zuvor betrachteten bekannten Schaltungsanordnungen, um digitale Signale m analoge Signale umzucodieren und auf diskreten kapazitiven Speicherelementen des vorgesehenen Speichers zu speichern.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Patentanspruch gekennzeichnete Erfindung.

Die Erfindung bringt gegenüber den oben betrachte- «o ten bekannten Schaltungsanordnungen unter Inkaufnahme des durch die Bereitstellung von individuellen Spannungsquellen gegebenen schaltungstechnischen Aufwands den Vorteil mit sich, daß weder ein nachteiliges Widerstands-Summiernetzwerk noch ein Trennverstärker für die Bereitstellm.g der auf den einzelnen Speicherelementen des Speichers zu speichernden Spannungen benötigt wird, da nämlich die mittels eines zu dem Digital-Analog-Wandler gehörenden Decoders aktivierten Spannungsquellen direkt ohne Zwischenschaltung jedweder Impedanz den Speicherelementen des Speichers parallelschaltbar sind.

Anhand einer Zeichnung wird die Erfindung nachstehend an einem Ausführungsbeispiel näher erläutert.

Die in der Zeichnung dargestellte Schaltungsanordnung dient zum Betreiben eines Speichers Sp, der insbesondere ein MOS-Speicher sein soll und der aus einer Anzahl von diskreten kapazitiven Speicherelementen besteht. Diese kapazitiven Speicherelemente sind in der Zeichnung als jeweils einen Ireldeffekttransistör Ts 1 bis Tsn und einen Kondensator C1 bis Cn enthaltende Speicherelemente dargestellt. Bei dieser Darstellung handelt es sich jedoch lediglich um eine Prinzipdarstellung; als kapazitive Speicherelemente können nämlich insbesondere alle bisher bekannten MOS-Speicherelemente verwendet werden, die entweder eine gesonderte Kapazität oder eine Schaltungskapazität, insbesondere eine binäre Kapazität, für die Signalspeicherung verwenden. Der in der Zeichnung dargestellte Speicher Sp ist zum einen mit einer Schreibadressenschaltung und einer Leseadressenschaltung und zum anderen mit einer Schreib- und Leseschaltun» verbunden, der digitale Signale, und zwar insbesondere binäre Signale, für die Einspeicherung von entsprechenden analogen Signalen in Form von Spannungen in dem Speicher 5p zugeführt werden bzw. von der auf in dem Speicher Sp in Form von Spannungen gespeicherte analoge Signale hin digitale Signale, und zwar insbesondere binäre Signale, abgegeben werden.

Die Schreibadressenschaltung umfaßt im vorliegenden Fall einen Decoder Da, der ausgangsseitig mit den Gate-Elektroden der in dem Speicher Sp angedeuteten Feldeffekttransistoren Ts 1... Tsn verbunden ist und der eingangsseitig über ODER-Glieder GO 3. GO 4, ΟΌ5 mit Schreibadressenleitungen Sei, Se2, Se3 verbunden ist, über die dem Decoder Da Schreibadressen zugeführt werden.

Die Leseadressenschaltung umfaßt ebenfalls den zuvor erwähnten Decoder Da und die ebenfalls zuvor erwähnten ODER-Glieder GO 3, GO 4, GO 5, denen über Leseadressenleitungen Lei, Le2 bzw. Le3 Leseadressen zuführbar sind.

Die Schreibschaltung, der digitale Signale zugeführt werden, die an sich in dem Speicher Sp abgespeichert werden sollen, enthält einen Decoder Db, dem eingangsseitig über ODER-Glieder GO 6, GO 7, GO 8 und Schreibsignalleitungen Bei, Bei, Se 3 jeweüs /u einer Gruppe zusammengefaßte digitale Signale zugeführt werden, und zwar im vorliegenden Fall gleichzeitig·

Ausgangsseitig steuert der Decoder Db als Schalter wirkende Feldeffekttransistoren 7"! bis Tn, über die unterschiedliche Spannung abgebende Spannungsquellen UX bis Un wirksam schaltbar sind. Die Differenz zwischen hinsichtlich ihrer Amplitude benachbarten Spannungen kann jeweils gleich groß sein. Der Decoder Db ist ausgangsseitig mit den Gate-Elektroden der Feldeffekttransistoren 7*1 bis Tn verbunden, von denen der Feldeffekttransistor 7*1 mit seiner Senke- bzw. Quelle-Elektrode an der Spannungsquelle U\ angeschlossen ist und von denen der andere in der Zeichnung noch dargestellte Feldeffekttransistor Tn mit seiner Quelle- bzw. Senke-Elektrode mit der anderen noch dargestellten Spannungsquelle Un verbunden ist. Die anderen beiden Haupt-Elektroden der zuvor betrachteten Feldeffekttransistoren 7"1 und Tn sind gemeinsam an der einen Seite eines Schalters Sl angeschlossen, dessen andere Seite gemeinsam mit sämtlichen Schreibeingängen/Leseausgängen des Speichers Sp verbunden ist Der Betätigungseingang des Schalters S1 ist über ein ODER-Glied GO1 mit sämtlichen Schreibadressenleitungen Se 1, Se Z Se 3 verbunden.

Die Leseschaltung umfaßt neben den zuvor betrachteten Schaltungselementen der Schreibschaltung, nämlich dem Decoder Db, den ODER-Gliedern GO 6. GO 7, GO8, den Schalter bildenden Feldeffekttransistoren T\ bis Tn und den Spannungsquellen U1 bis Un, noch einen Vergleicher Vgl, der mit seinen Eingängen an die beiden Seiten des genannien Schalters Sl angeschlossen ist und dessen Ausgang zum einen mit dem Sperreingang eines Sperrgliedes GS und zum anderen mit den Betätigungseingängen von Schaltern S3, S4 und S5 verbunden ist. Diese Schalter S3, S4, S5 sind mit ihrer einen Seite an jeweils einem Ausgang eines im vorliegenden Fall als dreistufiger Zähler ausgebildeten Zählers Z angeschlossen, und mit den anderen Seiten der Schalter S3, S4, S5 sind die die jewei's auf ein Auslesen des Speichers Sp hin abzugebenden digitalen Signale führenden Lesesignalleitungen Ba 1, Ba 2 bzw. Öa3 angeschlossen. An die zuvor erwähnten Ausgänge des Zählers Z sind ferner die bereits erwähnten ODER-Glieder GO6, GO7. GOS mit jeweils einem Eingang angeschlossen. Zu der Leseschaltung gehört ferner ein fortlaufend Steuerimpulse abgebender Steuerimpulsgenerator TG und ein dessen Ausgang mit einem Steuereingang des Zählers Z verbindender Schalter S 2, dessen Betätigungseingang mit dem Ausgang des Sperrgliedes GS verbunden ist. Das Sperrglied GS ist mit seinem Signaleingang an dem Ausgang eines ODER-Gliedes GO 2 angeschlossen, welches mit seinen Eingängen an die Leseadressenleitungen Lei, Le2, Le3 angeschlossen ist. An dem Ausgang des ODER-Gliedes GO 2 ist ferner eine Rückstellschaltung RS mit ihrem Eingang angeschlossen. Diese Rückstellschaltung Rs ist in der Zeichnung nur schematisch als ein Differenzierglied enthaltende Schaltung dargestellt; sie gibt auf das Auftreten einer Leseadresse auf einer der genannten Leseadressenleitungen von ihrem Ausgang einen kurzen Impuls ab. der über zur Entkopplung dienende Dioden D Rückstelleingängen der einzelnen Zählerstufen des Zählers Z zugeführt wird, welcher daraufhin zurückgestellt wird.

Nachdem zuvor der Aufbau der in der Zeichnung dargestellten Schaltungsanordnung erläutert worden ist, sei nunmehr die Arbeitsweise dieser Schaltungsan-

Ordnung näher betrachtet. Zunächst sei angenommen, daß zu einer Gruppe zusammengefaßte bzw. eine Gruppe bildende digitale Signale in den Speicher Sp einzuschreiben sind. Dies bedeutet, daß auf den drei Schreibsignalleitungen Bei, ße2, Be3 drei digitale Signale auftreten. Außerdem treten auf den Schreibadressenleitungen Sei, Se 2, Se3 eine Schreibadresse bildende digitale Signale auf. Die auf den Schreibsignalleitungen Be 1, Be 2, Be 3 auftretenden digitalen Signale bewirken über die ODER-Glieder GO6, GOT, GOi und den diesen nachgeschalteten Decoder Db, daß einer der Feldeffekttransistor-Schalter Ti bis Tn und damit eine der vorgesehenen Spannungsquellen Ul bis Un wirksam geschaltet wird. Die auf den Schreibadressenleitungen Sei, Se2, Se3 auftretende Schreibadresse bewirkt über die ODER-Glieder GO3, GO4, GO 5 und den Decoder Da, daß einer der Feldeffekttransistor-Schalter Ts 1 bis Tsn wirksam geschaltet wird, so daß der dem betreffenden Feldeffekttransistor-Schalter zugehörige Kondensator der Kondensatoren C i bis Cn mit dem hier einzigen Schreibeingang/Leseausgang des Speichers Sp wirksam verbunden ist. Außerdem bewirkt die Schreibadresse bzw. die diese bildenden Signale über das ODER-Glied GOl, daß der normalerweise geöffnete Schaller S1 nunmehr geschlossen ist. Damit ist die zuvor erwähnte, nunmehr wirksam geschaltete Spannungsquelle der Spannungsquellen Ui bis Un mit einem der Kondensatoren Ci bis Cn des Speichers Sp verbunden, wodurch der betreffende Kondensator auf die von der betreffenden Spannungsquelle abgegebene Spannung aufgeladen wird. Diese Spannung stellt ein den dem Decoder Db gerade zugeführten digitalen Signalen entsprechendes analoges Signal dar.

Nunmehr sei die Arbeitsweise der in der Zeichnung dargestellten Schaltungsanordnung bei einem Lesevorgang betrachtet. Zu diesem Zweck wird der betreffenden Schaltungsanordnung über die Leseadressenleitung Le 1, Le 2, Le 3 eine Leseadresse zugeführt, die über die ODER-Glieder GO 3, GO4, GO 5 und den Decoder Da einen der Feldeffekttransistor-Schalter Ts 1 bis Tsn des Speichers Sp wirksam schaltet und damit einen der Kondensatoren Cl bis Cn des Speichers Sp mit dem Leseausgang wirksam verbindet. Außerdem bewirken die die Leseadresse bildenden Signale über das ODER-Glied GO 2, daß über die Rückstellschaltung Rs und die Dioden Dder Zähler Zin seine Ausgangszählerstellung zurückgestellt wird. Ferner bewirkt das am Ausgang des ODER-Gliedes GO 2 auftretende Signal.

daß durch das Sperrglied GS, dessen Sperreingang von dem Vergleicher Vgl zunächst noch ein Null-Signal zugeführt werden soll, der Schalter S 2 geschlossen wird. Dies hat zur Folge, daß nunmehr die von dem Steuersignalgenerator TG abgegebenen Steuerimpulse den Zähler Z in aufeinanderfolgende Zählerstellungen steuern. Die den Zählerstellungen des Zählers Z entsprechenden Ausgangssignale dieses Zählers werden über die ODER-Glieder GO6, GO 7, GO 8 dem Decoder Db zugeführt, der daraufhin aufeinanderfolgend den betreffenden Zählerstellungen entsprechend jeweils einen der vorgesehenen Feldeffekttransistor-Schalter Tl bis Tn und damit jeweils eine der vorgesehenen Spannungsquellen Ul bis Un wirksam schaltet. Die Spannung der jeweils wirksam geschalteten Spannungsquelle der Spannungsquellen Ul bis Un liegt damit an dem einen Eingang des Vergleichers Vgl, dem an seinem anderen Eingang die Spannung zugeführt wird, die auf dem wirksam geschalteten Kondensator des Speichers Sp gespeichert ist. Der Vergleicher Vgl vergleicht nun diese beiden Spannungen miteinander und gibt dann ein Eins-Signal ab, wenn die auf dem ausgewählten bzw. wirksam gesteuerten Kondensator des Speichers Sp befindliche Spannung mit der von einer wirksam geschalteten Spannungsquelle der Spannungsquellen Ul bis Un abgegebenen Spannung übereinstimmt. Das in diesem Fall von dem Vergleicher Vgl abgegebene Eins-Signal bewirkt zum einen, daß das Sperrglied GS kein die Schließung des Schalters S 2 bewirkendes Ausgangssignal mehr abgibt, wodurch die Weiterzählung des Zählers Z verhindert ist. Außerdem bewirkt das von dem Vergleicher Vgl abgegebene Eins-Signal, daß nunmehr die Schalter S3, S 4, S 5 geschlossen werden. Damit treten auf den Lesesignalleitungen Ba 1, Ba 2, Ba 3 nunmehr durch die Zählerstellung des Zählers Zbestimmte digitale Signale auf, und zwar im vorliegenden Fall Binärsignale, die dem analogen Signal entsprechen, welches in Form einer Spannung auf dem im Zuge des Lesevorgangs ausgewählten Kondensatorder Kondensatoren Cl bis Cn des Speichers Sp gespeichert war.

Abschließend sei noch bemerkt, daß im Unterschiec zu den vorstehend betrachteten und in der Zeichnung dargestellten Verhältnissen auch so vorgegangen seir kann, daß die Leseschaltung von der Schreibschaltung vollständig getrennt ist. Dies kann insbesondere danr der Fall sein, wenn der Speicher Sp gesondert« Schreibeingänge und Leseausgänge aufweist.

Hierzu 1 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Schaltungsanordnung zum Einspeichern und Ausspeichern von Signalen in einen bzw. aus einem Speicher, insbesondere MOS-Speicher, der eine Anzahl diskreter kapazitiver Speicherelemente enthält, die individuell ansteuerbar sind, wobei bei der Ausführung eines Einspeichervorganges jeweils

   zu einer Gruppe zusammengefaßte digitale Signale io eine Speicherregisteranordnung
   in einem Digital-Analog-Wandler in ein Analog-Signal mit einer ihnen entsprechenden Spannung
   umgesetzt werden, die auf einem durch eine
   Schreibadresse bestimmten Speicherelement des

   der miteinander verglichen«; Spannungen den Zähler stillsetzt, dessen dabei abgegebenes Zählersignal die der betreffenden Spannung entsprechende Gruppe von digitalen Signalen darstellt

   Eine Schaltungsanordnung der vorstehend bezeichneten Art ist bereits bekannt (US-PS 37 05 391). Bei dieser bekannten Schaltungsanordnung werden bei der Ausführung von Einspeichervorgängen die zu jeweils einer Gruppe zusammengefaßten digitalen Signale über

   zur Steuerung der

   Anschaltung von Spannungsquellen an ein R-2R-Summiernetzwerk herangezogen. Die von diesem Summiernetzwerk abgegebene Ausgangsspannung dient dann zur Aufladung ehves der kapazitiven Speicherelemente

   Speichers abgespeichert wird, und wobei bei der 15 des vorgesehenen Speichers. Die betreffenden kapaziti-Ausführung eines Ausspeichervorganges die auf ven Speicherelemente des Speichers können dabei einem durch eine Leseadresse bezeichneten jedoch nicht direkt mit dem Summiernetzwerk verbun-Speicherelement des Speichers gespeicherte Span- den werden, da nämlich dieses Summiernetzwerk mit nung einem Analog-Digital-Wandler zugeführt wird, dem jeweils zu ladenden Speicherelement des Speichers in welchem ein Vergleicher die betreffende Span- 20 ein RC-Glied bildet, bei dessen zugehörigem Speicherelement die Ladung nur relativ langsam vor sich geht. Deshalb ist bei der betrachteten bekannten Schaltungsanordnung zwischen dem Ausgang des R-2R-Summiernetzv.erkes und dem jeweils zu ladenden Speicherele-25 ment des Speichers ein Trennverstärker vorgesehen. Dies stellt jedoch einen zuweilen unerwünschten Schaltungsaufwand dar, der überdies einen zusätzlichen Stromverbrauch mit sich bringt.

   Es ist ferner eine Schaltungsanordnung der eingangs

   kennzeichnet, daß der Digital-Analog-Wand- 30 genannten Art bekannt (FR-PS 15 30 499), bei der den ler einen Decoder (Db) aufweist, der durch die zu jeweils umzusetzenden digitalen Signalen entsprechenjeweils einer Gruppe zusammengefaßten digitalen de Spannungen dadurch gewonnen werden, daß Signale bei der Ausführung von Einspeichervorgän- Steuerelemente dieser Schaltungsanordnung mit entgen angesteuert jeweils tine Spannungsquelle von sprechenden Bits beaufschlagt werden, wodurch enteiner Anzahl von unterschiedliche Spannungen 35 sprechende Ströme durch eine Reihe von Widerständen abgebenden individuellen Spannungsquellen (U 1 bis fließen. Dabei ist jedoch davon ausgegangen, daß die

   betreffenden Steuerelemente in unterschiedlichen Kombinationen mit entsprechenden Bits der digitalen Signale beaufschlagt werden und daß demgemäß in unterschiedlichen Kombinationen Ströme durch die erwähnten Widerstände fließen. Auf diese Weise gelangt man bei der betreffenden bekannten Schaltungsanordnung nicht nur zu Spannungen mit rein binär gestuften Amplitudenwerten, sondern auch zu Spannungen mit sämtlichen dazwischenliegenden Amplitudenwerten — die sich selbstverständlich jeweils um eine vorgegebene Größe voneinander unterscheiden. Um die durch die Verwendung von Widerständen sich gegebenenfalls ergebenden Nachteile infolge relativ langsamer Aufladung der Speicherkondensatoren zu vermeiden, ist auch bei dieser bekannten Schaltungsanordnung zwischen einem Summiernetzpunkt für die Summierung der erwähnten Ströme und den Speicher

   nung nacheinander mit Spannungen vergleicht, welche der bei der Ausführung von Ausspeichervorgängen durch einen Zähler gesteuerte Digital-Analog-Wandler so lange abgibt, bis der Vergleicher infolge Feststellens einer Übereinstimmung der miteinander verglichenen Spannungen den Zähler stillsetzt, dessen dabei abgegebenes Zählersignal die der betreffenden Spannung entsprechende Gruppe von digitalen Signalen darstellt, dadurch g e -

   Un) aktiviert, die bei der Ausführung von Einspeichervorgängen zu den für das Einspeichern von Signalen in Frage kommenden Speicherelementen CCl bis Cn) des Speichers (Sp) ohne jedwede Impedanz jeweils direkt parallel schaltbar sind.

   Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Einspeichern und Ausspeichern von Signalen in einen bzw. aus einem Speicher, insbesondere MOS-Speicher, der eine Anzahl diskreter kapazitiver Speicherelemente enthält, die individuell ansteuerbar sind, wobei bei der Ausführung eines Einspeichervorganges jeweils zu einer Gruppe zusammengefaßte kondensatoren des vorgesehenen Speichers ein Trenn