DD239309A1

DD239309A1 - A/d - wandler - schaltungsanordnung

Info

Publication number: DD239309A1
Application number: DD27835685A
Authority: DD
Inventors: Mathias Krauss
Original assignee: Univ Dresden Tech
Priority date: 1985-07-08
Filing date: 1985-07-08
Publication date: 1986-09-17

Abstract

A/D-Wandler-Schaltungsanordnung zur digitalen Kodierung einer analogen Eingangsspannung, die besonders fuer eine Realisierung in integrierter MOS-Technik geeignet ist. Die Aufgabe der Erfindung besteht darin, einen A/D-Wandler auf der Basis des algorithmischen Wandlungsverfahrens zu schaffen, der ohne Sample/Hold-Schaltung zur Signalrueckfuehrung auskommt und die durch diese Schaltung bedingten Nachteile nicht aufweist und weiterhin eine hoehere Wandlungsgeschwindigkeit erreicht. Erfindungsgemaess wird die Aufgabe dadurch geloest, dass ein Ausgangssignal eines ersten Signalprozessors ueber einen zweiten gleich aufgebauten Signalprozessor zum Eingang des ersten Signalprozessors rueckgefuehrt ist. Dazu ist der Analogausgang bzw. Digitalausgang des ersten Signalprozessors mit dem Analogeingang bzw. Digitaleingang des zweiten Signalprozessors sowie dessen Analogausgang bzw. Digitalausgang mit dem Analogeingang bzw. Digitaleingang des ersten Signalprozessors verbunden. Die externe Taktung der beiden Signalprozessoren erfolgt so, dass die Signalverarbeitungsphase des einen Signalprozessors mit der Signalabtast- und Offsetkompensationsphase des anderen zusammenfaellt. Zu jeder Signalverarbeitungsphase ist ein Bit des digitalen Wandlungsergebnisses kodiert und steht fuer die Dauer einer Taktphase am Digitalausgang des jeweiligen Signalprozessors zur Verfuegung. Fig. 1

Description

In der A/D-Wandler-Schaltungsanordnung erfüllt der zweite Signalprozessor neben der Sample/Hold-Funktion im Sinne der Aufbewahrung des analogen Ausgangssignals über die Kompensationsphase des ersten Signalprozessors hinweg die Funktion der Kodierung eines weiteren Bits. Damit verdoppelt sich die Wandlungsgeschwindigkeit bei vergleichsweise nur wenig erhöhtem Schaltungsaufwand gegenüber einer Variante mit Sample/Hold-Schaltung. Erfindungsgemäß realisieren die beiden Signalprozessoren die Funktionen „Multiplikation der Eingangsspannung mit einer Konstanten", „Addition bzw. Substraktion einer Referenzspannung" und den „Vergleich der eigenen Ausgangsspannung mit dem Bezugspotential" mittels geschalteter Kapazitäten, Operationsverstärkern sowie Komparatoren und besitzen weiterhin eine Verknüpfungslogik zur Ansteuerung der Schalter. Der Prozessor 1 unterscheidet sich vom Prozessor 2 dadurch, daß die Verknüpfungslogik über zusätzliche Steuereingänge zur Steuerung des Wandlungsablaufes und einen zusätzlichen Analogeingang für die zu kodierende Spannung verfügt.

Ein wesentliches Merkmal der erfindungsgemäßen Schaltung ist die spezielle Anordnung der geschalteten Kondensatoren innerhalb der beiden Signalprozessoren, die der Vermeidung von Hazards dient, welche durch den Wegfall der S/H-Schaltung auftreten können. Die Tatsache, daß im worst-case unmittelbar nach dem Entstehen des endgültigen Signalpegels am Digitalausgang des einen Prozessors dieses Signal im anderen Prozessor die Auf- oder aber die Entladung eines Kondensators von OV auf U_Ref bzw. von UR_ef nach OV auslösen muß setzt voraus, daß dieser Kondensator zuvor den jeweils entgegengesetzten Ladungszustand eingenommen hat. In bekannten Lösungen mit S/H-Schaltung wird für diese Vorladung die Hold-Phase genutzt.

Ausführungsbeispiel

Die Arbeitsweise der beiden Signalprozessoren soll nachfolgend an einem Ausführungsbeispiel anhand der Figuren 1 und 2 näher erläutert werden. Die Figuren zeigen:

Fig. 1: Die Schaltungsanordnung des Wandlerbausteins

Fig. 2: Die externen Taktphasen für die beiden Signalprozessoren.

In Fig. 1 sind äquivalente Einzelheiten beider Prozessoren im Prozessor 1 mit einfachen, im Prozessor 2 mit gestrichenen Symbolen gekennzeichnet. Jeder der beiden Signalprozessoren besteht aus einem Operationsverstärker OV, dessen nichtinvertierender Eingang mit dem Bezugspotential (Masse) verbunden ist. Die Parallelschaltung des Integrationskondensators Q mit dem vom Taktsignal gesteuerten Kompensationsschalter Ski bildet den Rückkopplungszweig zwischen dem Ausgang des Operationsverstärkers und dem invertierenden Eingang. Der OV-Ausgang ist weiterhin mit dem Eingang eines Nullspannungskomperators K verbunden, dessen Ausgang von einem getakteten Auffang-Flip-Flop FF kontrolliert wird. Der Ausgang des Flip-Flops bildet den Digitaiausgang DA des Signalprozessors, während der Ausgang des Operationsverstärkers als Analogausgang AA dient. Der invertierende Eingang des OVs ist durch den Kondensator С_и mit dem Analogeingang AE des Prozessors verbunden. Zwei weitere Kondensatoren Cm und CR₂führen vom invertierenden Eingang des OVs auf jeweils einen Umschalter Sr, und S_R2, die diese Kondensatoren, gesteuert von der logischen Verknüpfung des Digitaleingangs DE des Prozessors mit dem Taktsignal durch die Verknüpfungsschaltung VS, entweder mit dem Bezugspotential oder mit einer Referenzspannung U_Ref verbinden. Alle Schalter sind als MOS- bzw. CMOS-Transfergates realisiert. Die Gates der Umschaltertransistoren werden von der jeweiligen Verknüpfungslogik des Prozessors angesteuert. Die Gates der Kompensationsschalter der beiden Prozessoren werden durch sich gegenseitig nicht überlappende Taktphasen angesteuert (siehe Fig. 2), so daß die Kompensationsphase des einen Prozessors erst beginnt, wenn sich der andere Prozessor bereits in der Signalverarbeitungsphase befindet, also dessen Kompensationsphase beendet ist. Der erste Signalprozessor zeichnet sich gegenüber dem zweiten Prozessor dadurch aus, daß der Schalter S_R1 eine dritte Stellung einnehmen kann, die den Kondensator Cr₁ mit der zu kodierenden Eingangsspannung U_x verbindet, und daß die die Schaltung ansteuernde Verknüpfungsschaltung über die zusätzlichen Steuereingänge Start und Mode verfügt, mit denen der Beginn der Wandlung und der Wandlungsmodus gesteuert werden kann. Im Falle der binären Kodierung der unbekannten Eingangsspannung U_x stehen die Kapazitätswerte der einzelnen Kondensatoren in dem Verhältnis C|:C_R1:C_R2:Cu entsprechend 1:1:1:2. Nachfolgend soll der Vorgang der Kodierung der Eingangsspannung für diesen Fall anhand von Fig. 1 näher erläutert werden. Vor Beginn der Wandlung sind die Kompensationsschalter S_Ki und Sk/ geschlossen, der Schalter Sri verbindet Cri mit der Spannung U_x, S_R2 verbindet C_R2 mit U_Ref, S_Ri' verbindet Cr,' mit dem Bezugspotential und S_R2' verbindet Cr₂' mit U_Ref. Ausgelöst durch das Startsignal werden die Schalter Ski und Sk/ durch die aus dem Systemtakt abgeleiteten Takte 0^ und 0₂ (vgl. Fig. 2) beginnend mit dem Schalter S_Ki im Wechsel geöffnet. Nach Öffnen des Schalters Ski wird in der ersten Taktphase der Schalter S_R1 in Stellung Bezugspotential gebracht. Dadurch stellt sich am Ausgang des Operationsverstärkers OV die Spannung

U_A1 = (C_R1/C,)U_X = U_x (1)

ein, die durch den Nullspannungskomparator mit dem Bezugspotential verglichen wird. Damit stehen am Analogausgang AA des ersten Signalprozessors am Ende der ersten Taktphase die Spannung U_x und am Digitalausgang DA die binäre Polaritätsinformation b zur Verfügung. Unter der Voraussetzung von b = 1 für positive Polarität und b = 0 für negative Polarität entspricht damit das während der ersten Taktphase vom Prozessor 1 erzeugte Bit b-, im Offset-Binärcode dem MSB (Most Signifikant Bit). Die Schalter S_R/ und S_R2' befinden sich während der Kompensationsphase des zweiten Prozessors immer in entgegengesetzter Stellung, d. h., C_R/ ist während derTaktphase 1 mit Masse, C_R2' mit UR₈f verbunden. Nach Öffnen des Schalters Sk/ wird der Schalter S_Ki geschlossen, wodurch die Ausgangsspannung des Prozessors 1 zu Null wird und gleichzeitig wird die Polaritätsinformation des Prozessors 1 von der Verknüpfungsschaltung des Prozessors 2 so ausgewertet, daß bei positiver Spannung der Schalter Sr/ nach UR_ef oder aber bei negativer Spannung der Schalter S_R2' nach Masse schaltet. Damit werden über die Kondensatoren C_R/oder C_R2' und über den Kondensator Cu dieSpannunen —U_Ref oder +U_Ref und U_x eingekoppelt, so daß am Ausgang des Operationsverstärkers OV bei gleichen Kapazitätswerten Cr/=Cr2'=Cr' die Spannung

Ua₂ = (CyVCr)U_x + (1-2Jj₁)(CVC)IW = 2U_x + (1-2Ij₁)LW (2)

entsteht. Das durch den Nullspannungskomparator bestimmte Vorzeichen der Spannung U_A2 bzw. das Bit b₂ enthält damit die Information über den Vergleich der Eingangsspannung U_x mit der Spannung U_Ref/2 bzw.-URef/2. Die weitere Signalverarbeitung erfolgt wechselweise durch die Prozessoren 1 und 2 und entspricht der Schilderung fur die Taktphase 2. So entsteht in der dritten Taktphase am Analogausgang AA des ersten Prozessors die Spannung

Ua₃ = 2(2U_x + [i-b^Unef) + (1-b₂)U_Ref (3)

und das Bit b₃ enthält die Information über den Vergleich von U_x mit -([1-b₂]U_Ref/4 + [1-^]υ_Ββί/2). Am Ausgang WA des Wandlers stehen die Informationen b-i während der Taktphase 2, b₂ während der Taktphase 3 usw. zur Verfügung. Der Eingangsspannungsbereich dieses Wandlers umfaßt bipolare Spannungen im Intervall —UR_ef^U_x<UR_ef. Durch Steuereingang Mode des ersten Signalprozessors wird es möglich, den Schalter Sri in der ersten Taktphase von der Spannung U_x nach der Spannung UR_ef umzuschalten.

Der nachfolgende Ablauf bleibt unverändert. Dadurch ist es möglich, unipolare Eingangsspannungen im Intervall 0<U_x<2UR_ef zu verarbeiten, wobei die Ausgabe im Binärcode erfolgt. Ein vorteilhafter Einsatz dieses Wandlerbausteins ist in hochauflösenden, digitalen eichbaren und fehlerkorrigierenden Wandlern auf der Basis eines Z. G. Boyacigiller (An Error-Correcting 14b/20us CMOS A/D Converter, Int. Solid State Circuit Conf. 1981, Dig. of tech. papers p. 62/63) angegebenen Verfahrens möglich. Dazu sind die Integrationskondensatoren in ihrem Kapazitätswert gegenüber dem binären Kodierer zu vergrößern, so daß sich ein Kapazitätsverhältnis C_U:C| von ca. 1.9 ergibt. Die Redundanz der dadurch entstehenden nichtlinearen Wandlerkennlinie (es existieren verschiedene Kodierungen für einen Spannungswert von U_x) ist die Voraussetzung für die Fehlerkorrekturmöglichkeit. Die Voraussetzung für die digitale Eichung ist die meßtechnische Bestimmung der genauen Verhältnisse von С_и:С| und Си:С_г sowie der Offsetspannung des realen Kodierers.

Claims

-1- 239 3Ö9

Erfindungsanspruch:

1. A/D-Wandler-Schaltungsanordnung zur digitalen Kodierung einer analogen Eingangsspannung, die besonders für eine Realisierung in integrierter MOS-Technik geeignet ist, dadurch gekennzeichnet, daß ein Ausgangssignal eines ersten Signalprozessors über einen zweiten gleich aufgebauten Signalprozessor zum Eingang des ersten Signalprozessors rückgeführt ist, dazu der Analogausgang bzw. Digitalausgang des ersten Signalprozessors mit dem Analogeingang bzw. Digitaleingang des zweiten Signalprozessors sowie dessen Analogausgang bzw. Digitalausgang mit dem Analogeingang bzw. Digitaleingang des ersten Signalprozessors verbunden sind, die externe Taktung der beiden Signalprozessoren so erfolgt, daß die Signalverarbeitungsphase des einen Signalprozessors mit der Signalabtast- und Offsetkompensationsphase des anderen zusammenfällt, in jeder Signalverarbeitungsphase ein Bit des digitalen Wandlungsergebnisses kodiert ist und am Digitalausgang des jeweiligen Signalprozessors für die Dauer einer Taktphase zur Verfügung steht, und daß zur Vermeidung von Hazards in beiden Signalprozessoren eine spezielle Anordnung von geschalteten Kapazitäten eingesetzt ist, so daß in jedem Signalprozessor während der Kompensationsphase zwei identische Kapazitäten entgegengesetzt auf Upm bzw. OV vorgeladen werden und mit Beginn der Signalverarbeitungsphasc in Abhängigkeit vom Digitalausgangssignal des anderen Signalprozessors entweder die geladene Kapazität entladen oder die entladene Kapazität aufzuladen ist.
2. A/D-Wandler-Schaltungsanordnung nach Punkt 1, dadurch gekennzeichnet, daß die Verknüpfung der Digitalausgänge beider Signalprozessoren, mit den externen Taktsignalen den bitseriellen Ausgang des Wandlers ergibt.

Hierzu 2 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

A/D-Wandler-Schaltungsanordnung zur digitalen Kodierung einer analogen Eingangsspannung, die besonders für eine Realisierung in integrierter MOS-Technik geeignet ist.

Die Schaltung ist vorteilhaft anwendbar in A/D-Wandlern mittlerer Geschwindigkeit und Auflösung bzw. als Grundbaustein für hochauflösende A/D-Wandler mit digitaler Fehlerkorrektur.

Charakteristik der bekannten technischen Lösungen

Aus der Literatur sind bereits Wandlungsverfahren unter den Namen „Zyklischer Wägekodierer" (Seizer; Elektronische Analog-Digital-Umsetzer; Springer Verlag Berlin 1977, S. 45) oder Algorithmischer Wandler (R. H. McCharles; An Algorithmic Analog-to-Digital-Converter; Int. Solid State Circuit Conf. 1977 Dig. of. techn. papers p. 96/97) bekannt. Das Verfahren bietet die grundsätzlichen Vorteile, daß im Gegensatz zu anderen Wägeverfahren nur eine Referenzspannung und keine Sample/Hold-Eingangsschaltung benötigt wird. Die verschiedenen schaltungstechnischen Realisierungen sind speziellen Erfordernissen der Anwendung und der verwendeten Bauelement angepaßt. Schaltungen mit besonders geringem Aufwand an Analogkomponenten, die sich hinsichtlich der Ausbeute für eine integrierte Realisierung besonders eignen, sind einstufige Ausführungen mit Rückführung.

Dabei ergeben sich Probleme bei der Entkopplung von Ein- und Ausgang, denen durch den Einsatz von Sample/Hold-Schaltungen zur Signalrückführung begegnet wird. Durch dieSample/Hold-Schaltung entstehen zusätzliche Fehlerund unerwünschte Verzögerungen, die die Wandlungszeit erhöhen. Eine solche Schaltung wird von McCharles beschrieben.

Ziel der Erfindung

Das Ziel der Erfindung ist eine A/D-Wandler-Schaltungsanordnung auf der Basis des algorithmischen Wandlungsverfahrens für die Realisierung in integrierter MOS-Technik, die unter Nutzung der Möglichkeiten dieser Technologie ein Optimum bezüglich Schaltungsaufwand (Ausbeute), Geschwindigkeit und Genauigkeit erreicht.

Darlegung des Wesens der Erfindung

Die Aufgabe der Erfindung besteht darin, einen A/D-Wandler auf der Basis des algorithmischen Wandlungsverfahrens zu schaffen, der ohne Sample/Hold-Schaltung zur Signalrückführung auskommt und die durch diese Schaltung bedingten Nachteile nicht aufweist und weiterhin eine höhere Wandlungsgeschwindigkeit erreicht. Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein Ausgangssignal eines ersten Signalprozessors über einen zweiten gleich aufgebauten Signalprozessor zum Eingang des ersten Signalprozessors rückgeführt wird. Dazu ist der Analogausgang bzw. Digitalausgang des ersten Signalprozessors mit dem Analogeingang bzw. Digitaleingang des zweiten Signalprozessors sowie dessen Analogausgang bzw. Digitalausgang mit dem Analogeingang bzw. Digitaleingang des ersten Signalprozessors verbunden. Die externe Taktung der beiden Signalprozessoren erfolgt so, daß die Signalverarbeitungsphase des einen Signalprozessors mit der Signalabtast- und Offsetkompensationsphase des anderen zusammenfällt. Zu jeder Signalverarbeitungsphase ist ein Bit des digitalen Wandlungsergebnisses kodiert und steht für die Dauer einer Taktphase am Digitalausgang des jeweiligen Signalprozessors zur Verfügung.

Zur Vermeidung von Hazards ist in beiden Signalprozessoren eine spezielle Anordnung von geschalteten Kapazitäten eingesetzt. Zu jedem Signalprozessor sind somit während der Kompensationsphase zwei identische Kapazitäten entgegengesetzt auf L)R_ef bzw. OV vorgeladen und mit Beginn der Signalverarbeitungsphase in Abhängigkeit vom Digitalausgangssignal des anderen Signalprozessors entweder die geladene Kapazität zu entladen oder die entladene Kapazität aufzuladen. Ferner ergibt die Verknüpfung der Digitalausgänge beider Signalprozessoren mit den externen Taktsignalen den bitseriellen Ausgang des Wandlers.