DD146212A1 - CIRCUIT ARRANGEMENT FOR DIGITAL WALKING MEASUREMENT IN A CROWNED INTELLIGENT RANGE - Google Patents
CIRCUIT ARRANGEMENT FOR DIGITAL WALKING MEASUREMENT IN A CROWNED INTELLIGENT RANGE Download PDFInfo
- Publication number
- DD146212A1 DD146212A1 DD21558079A DD21558079A DD146212A1 DD 146212 A1 DD146212 A1 DD 146212A1 DD 21558079 A DD21558079 A DD 21558079A DD 21558079 A DD21558079 A DD 21558079A DD 146212 A1 DD146212 A1 DD 146212A1
- Authority
- DD
- German Democratic Republic
- Prior art keywords
- input
- counter
- output
- gate
- memory
- Prior art date
Links
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
Abstract
Schaltungsanordnung zum digitalen Wegmessen bei vergroeszertem Eindeutigkeitsbereich, mit der in einem phasenzyklisch arbeitenden Lagemeszwertgeber einem zugefuehrten Referenzsignal eine v. Meszwert abhaengige Phasenverschiebung aufmoduliert wird, welche von einer Phasenwertdigitalisierungseinrichtung digitalisiert wird, wobei d. Referenzsignal von einem Systemtaktgeber erzeugt und von einem Taktteilerzaehler untersetzt wird. Ziel ist, den Eindeutigkeitsbereich eines Wegmeszsignals zu vergroeszern, ohne dasz eine Verlaengerung der Meszwertaktualisierungszeit eintritt. Es soll aufgabengemaesz eine endliche Pausenzeit zwischen den Zaehlimpulsen sowie eine endliche Weiterschaltzeit des Vor-/Rueckwaertszaehlers zugelassen werden, ohne dasz eine Unterdrueckungseinrichtung fuer gleichzeitig auftretende Vor- u. Rueckwaertsimpulse erforderlich ist. Erreicht wird das dadurch, dasz der Lagemeszwertgeber einerseits ueber eine monostabile Kippstufe und ein von der Auswerteschaltung gesteuertes Durchschalteglied auf den Ladeeingang des Eingabespeichers gefuehrt ist und andererseits ueber eine monostabile Kippstufe mit einem Richtungseingang d. Vor-/Rueckwaertszaehlers verbunden ist, dessen anderer Richtungseingang an der Ladeeingangsleitung des Taktteilerzaehlers liegt. Die Ausgaenge des Vor-/Rueckwaertszaehlers sind als zweiter Digitalwert auf den Eingabespeicher der Auswerteeinrichtung geschaltet.Circuit arrangement for digital path measurement in vergroeszertem uniqueness range, with the working in a phase-cyclic position of a Lagemeszwertgeber a reference signal fed a v. Is modulated by a phase-value phase shift, which is digitized by a phase value digitizer, wherein d. Reference signal generated by a system clock and staged by a clock divider. The goal is to increase the uniqueness range of a path measurement signal without increasing the sample update time. It should be admitted task a finite pause time between the count pulses and a finite Weiterschaltzeit the forward / backward counter without dasz a suppression device for simultaneously occurring u. Backward pulses is required. This is achieved by the fact that the Lagemeszwertgeber is guided on the one hand via a monostable multivibrator and a controlled by the evaluation circuit Durchschalteglied on the loading input of the input memory and on the other hand via a monostable multivibrator with a direction input d. Forward- or Rückwawaertszaehlers is connected, whose other direction input is located on the Ladeeingangsleitung the Taktteilerzaehlers. The outputs of the forward / backward counter are connected as a second digital value to the input memory of the evaluation device.
Description
21552155
Titel der ErfindungTitle of the invention
Schaltungsanordnung zum digitalen Wegmessen bei vergrößertem EindeutigkeitsbereichCircuit arrangement for digital path measurement with increased uniqueness range
Anwendungsgebiet der ErfindungField of application of the invention
Die Erfindung bezieht sich auf eine Schaltungsanordnung zum digitalen IVegmessen bei vergrößertem Eindeutigkeitsbereich, mit der in einem phasenzyklisch arbeitenden Lagemaßwertgeber einem zugeführten Referenzsignal eine vom Meßwert abhängige Phasenverschiebung aufmoduliert wird, welche von einer Phasenwertdigitalisierungseinrichtung digitalisiert wird, wobei das Referenzsignal aus einem von einem System-Taktgeber erzeugten Signal mittels eines Taktteilers zur Ableitung des Referenzsignals gebildet wird« Dazu wird eine mit Eingabespeichern ausgerüstete Auswerteschaltung verwendet, die der Phasenwertdigitalisierungseinrichtung nachgeschaltet ist. Außerdem wird für die richtungsabhängige Erfassung von zyklischen Oberschreitungen des eindeutigen Meßweges ein Vor-/Rückwärtszähler verwendet. Phasenzyklisch arbeitende Lagemeßwertgeber werden vorwiegend in getasteten numerischen Steuerungen oder Positionsanzeigen ©ingesetzt, bei dsnen ein digitalisierter Meßwert nur zu diskreten vom Istwertsignal festgelegten Zeitpunkten festgestellt werden kann.The invention relates to a circuit arrangement for digital IVegmessen with increased uniqueness range, is modulated in a phase-shift position encoder a reference signal supplied dependent on the measured value phase shift, which is digitized by a Phasenwertdigitalisierungseinrichtung, wherein the reference signal generated by a system clock generator Signal is formed by means of a clock divider for deriving the reference signal. For this purpose, an evaluation circuit equipped with input memories is used, which is connected downstream of the phase value digitizing device. In addition, a up / down counter is used for the direction-dependent detection of cyclic upper limits of the unique measuring path. Phase-cyclic position sensors are mainly used in keyed numerical controls or position indicators ©, in which a digitized measured value can only be determined at discrete times fixed by the actual value signal.
& ι ^ «J © H -2-& ι ^ «J © H -2-
Die Abfrage der digitalisierten Meßwerte je Achse zum Zwecke der Verarbeitung erfolgt dabei nacheinander von einem Mikrorechner«The query of the digitized measured values per axis for the purpose of processing takes place successively from a microcomputer «
Charakteristik dar bekannten technischen LösungenCharacteristic of known technical solutions
Bei getasteten Lageregelkreisen wird der Wegmeßwert nur einmal pro Tastperiode verrechnet. Bei hoher Tastzeit und großer Verfahrgeschwindigkeit wird während einer Tastzeit soviel Weg verfahren, daß der Eindeutigkeitsbereich des Lagemeßwertgebers überschritten wird· Die Folge davon ist, daß der wahre Verfahrweg nach einer Tastzeit nicht mehr ermittelt werden kann» Aus diesem Grunde sind Schaltungsanordnungen für eine Erweiterung des Eindeutigkeitsbereiches entwickelt worden. So wurde bereits in der Patentanmeldung WPH 03 K/204 644 eine solche Schaltungsanordnung vorgeschlagen, bei der das vom Lagemeßwertgebor gelieferte Istwertsignal und das Referenzsignal über je einen zusätzlichen Teiler auf die Auswarteeinrichtung geführt sind.When the position control circuits are sampled, the distance measurement value is only calculated once per sampling period. With high tactile time and high traversing speed so much way is traversed during a probing time that the uniqueness range of the Lagemeßwertgebers is exceeded · The result of this is that the true traversing can not be determined after a tactile period »For this reason, circuit arrangements for an extension of the uniqueness range been developed. Thus, 03 K / 204,644 has been proposed such a circuit arrangement already described in patent application WPH, wherein the feedback signal supplied by Lagemeßwertgebor and the reference signal are guided via a respective additional splitter to the Auswarteeinrichtung.
Der Nachteil dieser vorgeschlagenen Lösung besteht darin» daB mit jeder Verdoppelung des Eindeutigkeitsboreiches auch eine Verdoppelung der Zeitspanne eintritt, die vom möglichen Zeitpunkt der Ermittlung dos digitalisierten Meßwertes bis zum nächstmöglichen Zeitpunkt der Ermittlung des nächsten digitalisierten Meßwertes vergeht. Dadurch entsteht eine unzulässige Verzögerung bei der Ermittlung der Meßwerte* Bei der Verrechnung des Meßwertes wird dann ein unter Umständen recht weit zurückliegenderWegwert benutzt* Diese Verzögerung (Totzeit) ist regelungstechnisch von Nachteil» Sie erlaubt nur kleine Geschwindigkeitsverstärkungen i!n Lageregelkreis. The disadvantage of this proposed solution is that with each doubling of the uniqueness richness also a doubling of the time interval occurs, which elapses from the possible time of the determination of the digitized measured value to the next possible time of the determination of the next digitized measured value. This creates an unacceptable delay in the determination of the measured values * When clearing the measured value is then used in circumstances quite far zurückliegenderWegwert * This delay (dead time) is control technology disadvantage "They allowed only small speed gains i! N position control loop.
Die Verzögerung behindert deshalb die Vergrößerung der Tastzeit, die im Interesse einer gr'oßen Hardware-EinsparungThe delay therefore hinders the increase of the sampling time, which is in the interest of a greater hardware saving
anzustreben ist, um bei getasteter Lageregelung (in einem Rechner) nacheinander mehrere Achsen bearbeiten zu können.The aim is to be able to process several axes one after the other in the case of the position control (in a computer).
Aus der DE-OS 1 763 236 ist bereits bekannt, wie mittels eines Vor~/Rückwärtszählers, der die Perioden von Referenz- und Istwertsignal gegeneinander aufzählt, der Eindeutigkeitsbereich eines phasenzyklisch arbeitenden Wegsneßsystems mit analoger Phasenwertausgabe (Phasendiskritninator) über 360° hinaus erweitert werden kann« Der ermittelte analoge Phasenwert ist dabei ein gerüttelter Wert und nicht auf einen diskreten Zeitpunkt bezogen. Da der Vor-ZRückwärtszähler nicht gleichzeitig, sondern nur nacheinander vorwärts oder rückwärts zählen kann, ist eina Unterdrückungseinrichtung an die Zähleingangsleitung angeschlossen, um die gleichzeitige Zuführung von Impulsen über beide Leitungen zu verhindern« Wird dieses Prinzip der Eindeutigkeitsbereichserweiterung mit Hilfe eines Vor-ZRückwärtszählers für eine Schaltungsanordnung zur Ermittlung digitalisierter Wegmeßwerte genutzt, so ist das Vor-ZRückwärtszählerergebnis zu berücksichtigen.From DE-OS 1 763 236 it is already known how the uniqueness range of a phase-cyclic Wegsneßsystems with analog phase value output (Phasendiskritninator) can be extended beyond 360 ° by means of a forward / backward counter, which enumerates the periods of reference and actual value "The determined analog phase value is a jittered value and not related to a discrete time. Since the up-down counter can not count forward or backward at the same time, a suppression device is connected to the counter input line to prevent the simultaneous supply of pulses across both lines Circuit arrangement used to determine digitized Wegmeßwerte, so the pre-ZRückwärtszählerergebnis is taken into account.
Der digitale Wegwert muß dabei zu dem vom Istwertsignal bestimmten Zeitpunkt als Momentanwert erfaßt werden. Während der Erfassung" müssen die Umschaltvorgänge in den Zählern der Digitalisierungseinrichtung abgeschlossen sein, da sonst Undefinierte Werte übernommen werden. Durch die Tatsache, daß das Istwertsignal sowohl den Erfassungszeitpunkt bestimmt, aber andererseits auch den Vor-ZRückwärtszähler weiterschaltet, ergibt sich bei ungünstiger Konstellation ein zeitliches Zusammenfallen von Erfassung des digitalen Wegwertes und Zählerweiterschaltung. Eine Verschärfung des Zeitproblems ausgehend vom Vermögen des Vor-ZRückwärtszählers entsteht noch dadurch/daß Vorwärts- und Rückwärtsimpulse nicht gleichzeitig und auch nicht lückenlos aufeinanderfolgend auftraten dürfen.The digital path value must be detected at the time determined by the actual value signal as an instantaneous value. During the acquisition, the switching operations in the counters of the digitizing device must be completed, otherwise undefined values are taken over.The fact that the actual value signal both determines the detection time, but on the other hand also advances the pre-Z down counter results in an unfavorable constellation temporal An increase in the time problem starting from the capacity of the pre-Z backward counter results from the fact that forward and backward pulses must not occur simultaneously and not consecutively without gaps.
Abhilfe würde der Einsatz von zwei Zählern schaffen* Hierdurch würde jedoch die Auswertung erheblich aufwendiger. Das zeitliche Zusammenfallen von Erfassung des digitalen Wegwertes und Zählerweiterschaltung eines Zählers ist damit jedoch noch nicht gelöst.A remedy would be the use of two counters * However, this would make the evaluation considerably more expensive. The temporal coincidence of detection of the digital way value and Zählerberschaltung a counter is not yet solved.
Ziel der ErfindungObject of the invention
Zweck der Erfindung ist den Eindeutigkeitsbereich eines Wegmeßsignals in einer Schaltungsanordnung zum digitalen Wegmessen zu vergrößern, ohne daß eine Verlängerung der · Meßwertaktualisierungszeit mitsamt den daraus resultierenden aufgezeigten nachteiligen Wirkungen eintritt, so daß zu aufwandsarmen getasteten Lageregelungen übergegangen werden kann«The purpose of the invention is to increase the uniqueness range of a position-measuring signal in a circuit arrangement for digital distance measurement, without an extension of the measured value updating time, together with the resulting adverse effects resulting therefrom, so that low-effort keyed position controls can be used.
Darlegung des Wesens der ErfindungExplanation of the essence of the invention
Die in der Charakteristik der bekannten technischen Lösun™ gen beschriebenen Mängel haben ihre Ursachen einmal in der von der Veränderung der Taktteilung abhängigen Veränderung des Eindeutigkeitsbereiches und zum anderen in der Bedingung, daß der digitalisierte Wegwert einem Meßzeitpunkt zugeordnet sein muß und keinen zeitlich gemittelten Wert darstellen darf.The deficiencies described in the characteristics of the known technical solutions have their causes once in the change of the uniqueness range which is dependent on the change of the clock division and on the other hand in the condition that the digitized path value must be assigned to a measurement time and must not represent a time-averaged value ,
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung zum digitalen Wegmessen bei vergrößertem Eindeutigkeitsbereich mit der in einem phasenzyklisch arbeitenden Lagemeßwertgeber einem zugeführten Referenzsignal eine vom Meßwert abhängige Phasenverschiebung aufmoduliert wird, welche von einer Phasenwertdigitalisierungseinrichtung digitalisiert wird, wobei das Referenzsignal von einem Taktgeber erzeugt und von einem mit Zähler ausgerüsteten Taktteiler untersetzt wird, zu schaffen, bei der die Ver-The invention is therefore based on the object, a circuit arrangement for digital distance measuring at increased uniqueness with the working in a phase-cycle Lagemeßwertgeber a reference signal is modulated dependent on the measured phase shift, which is digitized by a Phasenwertdigitalisierungseinrichtung, wherein the reference signal generated by a clock and of a meter-equipped clock divider, where the
größerung des Eindeutigkeitsbereiches ohne eine hieraus orientierte gesonderte Taktteilung vorgenommen und eine endliche Pausenzeit zwischen den Vor-VRuckwartszahlimpulsen sowie eine endliche Weiterschaltzeit des Vor-/Rückwärtszählers zugelassen werden soll, ohne daß eine Unterdrückungseinrichtung für gleichzeitig auftretende Vor-/ Rückwärtsimpulse erforderlich ist.magnification of the uniqueness range is made without a separate clock division oriented therefrom and a finite pause time between the pre-VRückwartszahlimpulsen and a finite forwarding time of the forward / backward counter is to be allowed without a suppression device for simultaneously occurring forward / reverse pulses is required.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß jeweils der Ausgang des Lagemeßwertgebers einer Achse einerseits über eine erste monostabile Kippstufe und ein von der Auswerteschaltung gesteuertes Durchschalteglied auf den Ladeeingang des Eingabespeichers geführt ist und andererseits über einen Negator und eine zweite monostabile Kippstufe mit einem Richtungseingang des Vor-ZRückwärtszählers verbunden ist, dessen anderer Richtungseingang mit der Ladeeingangsleitung eines Zählers im Taktteiler verbunden ist·According to the invention the object is achieved in that each of the output of the Lagemeßwertgebers an axis is guided on the one hand via a first monostable flip-flop and a controlled by the evaluation Durchschalteglied on the charging input of the input memory and on the other hand via an inverter and a second monostable multivibrator with a direction input of the Vor Back-counter is connected, the other direction input is connected to the charging input line of a counter in the clock divider ·
Der Systemtakteingang der ersten monostabilen Kippstufe ist direkt und der Systemtakteingang der zweiten monostabilen Kippstufe ist über ein Negationsglied am Taktgeber angeschlossen, an dem auch der Zähleingang des Zählers liegt, dessen Ladeeingang ein UND-Glied vorgeschaltet ist, dessen erster Eingang mit dem Ausgang des Taktgebers und dessen zweiter Eingang mit dem Obertragausgang des Zählers verbunden ist und die Ausgänge des Vor-/Rückwärtszählers als zweiter Digitalwert auf den Eingabespeicher der Auswerteeinrichtung geführt sind.The system clock input of the first monostable multivibrator is directly and the system clock input of the second monostable multivibrator is connected via a negation element on the clock at which the counting input of the counter is located, the charging input is preceded by an AND gate whose first input to the output of the clock and whose second input is connected to the Obertragausgang of the counter and the outputs of the up / down counter are performed as the second digital value to the input memory of the evaluation device.
Vorzugsweise sind im Durchschalteglied je ein Speicher und je ein UND-Glied vorgesehen, auf das jeweils der Ausgang der achszugehörigen monostabilen Kippstufe geführt ist und das mit seinem zweiten Eingang am Ausgang des achszugehörigen Speichers liegt, dessen Setzeingang jeweils mit der Auswerteschaltung in Verbindung steht und dessen Löscheingang jeweils am Ausgang eines dritten UND-Gliedes angeschlossen ist, welches eingangsseitig über ein Negations-Preferably, the Durchschalteglied each have a memory and an AND gate each provided, is guided on each of the output of achsammenten monostable multivibrator and which is located with its second input at the output of the axis associated memory whose set input is in each case in communication with the evaluation circuit and its Erase input is connected in each case at the output of a third AND gate, which on the input side via a negation
3UÖII -6 -3UÖII -6 -
Glied und ein ODER-Glied mit den Ausgängen der UND-Glieder in Verbindung steht und dessen beiden anderen Eingänge über je ein Negationsglied an der Auswerteschaltung angeschlossen sind, wobei der Ausgang des ODER-Gliedes zusätzlich am Ladeeingang des Eingabespeichere liegt·Member and an OR gate with the outputs of the AND gates is in communication and the other two inputs are connected via a respective negation element to the evaluation circuit, wherein the output of the OR gate is additionally located at the charging input of the input memory ·
Der Zähler im Taktteiler ist vorzugsweise ein beliebiger Vorwärts- oder Rückwärtszähler mit dominierendem Ladeeingange Die Obertragsleitung des Zählers ist beim Zählerstand "Null" aktivierbar und seine Dateneingänge sind für Paralleleingabe in einem Vorschaltglied bei einem Vorwärtszähler mit der negativen und bei einem Rückwärtszähler mit der positiven Heßauflösungszahl belegt. Eine weitere vorteilhafte Schaltung besteht darin, daß der Zähler im Taktteiler mit seinen Ausgängen einmal auf den Eingabespeicher der Auswerteeinrichtung und einmal in der Auswahl, die die halbe Meßauflösungszahl darstellt, auf ein UND-Glied geschaltet ist, dessen Ausgang auf den einen Eingang eines ODER-Gliedes geschaltet ist und der andere Eingang des ODER-Gliedes mit dem Obertragsausgang des Zählers verbunden ist und aer Ausgang des ODER-Gliedes über ein Flip-Flop als Referenzsignal auf die Lagemeßwert~ geber geführt ist«.The counter in the clock divider is preferably an up or down counter with dominating load inputs. The counter's output line is activatable at count zero and its data inputs are occupied by the positive hysteresis number for a parallel input in a ballast at a forward counter and at a negative counter , A further advantageous circuit is that the counter in the clock divider with its outputs once switched to the input memory of the evaluation and once in the selection, which is half the Meßauflösungszahl, to an AND gate whose output to the one input of an OR Link is connected and the other input of the OR gate is connected to the Obertragsausgang of the counter and aer output of the OR gate via a flip-flop as a reference signal to the Lagemeßwert ~ encoder is performed.
In der Zeichnung ist ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung dargestellte Dabei zeigenIn the drawing, an embodiment of the circuit arrangement according to the invention shown here show
Fig. 1 Ein Blockschaltbild der Schaltungsanordnung zum digitalen Wegmessen bei vergrößertem Eindeutigkeitsbereich,1 is a block diagram of the circuit arrangement for digital path measurement with increased uniqueness range,
Fig. 2 ein Blockschaltbild des in Fig. 1 umrahmten Komplexsteuergliedes in integrierter Technik.Fig. 2 is a block diagram of the framed in Fig. 1 complex control member in integrated technology.
Ein Systemtaktgeber 1 bestehend aus einem Taktgenerator 2 und zwei diesem parallel nachgeschalteten Flip-Flop 4; 5 und einem dem Flip-Flop 4 vorgeordneten Negator 3 besitzt damit einen Direktausgang und einen um 90° zum Oirektausgang phasenverschobenen Ausgang. Der Direktausgang des Systemtaktgenerators liegt am Zähleingang eines Zählers 8, dessen Ladeeingang mit dem Ausgang eines UND-Gliedes 6 verbunden ist. Der erste Eingang des UND-Gliedes 6 ist mit dem Übertragsausgang des Zählers 8 verbunden, während der zweite Eingang des UND-Gliedes 6 mit dem Direktausgang des Systemtaktgebers 1 in Verbindung steht. Dem Zähler 8 ist für die Dateneingabe bei Paralleleingabe ein Glied 7 vorgeschaltet. Die Ausgänge des Zählers 8 sind auf den Ladeeingang eines Eingabespeichers 12 in einer Auswerteschaltung 11 geführt. In der Auswahl, die die halbe Meßauflösung darstellt, sind die Ausgänge des Zählers 8 auf ein UND-Glied 9 geschaltet, dessen Ausgang auf den Eingang eines ODER-Gliedes 10 geführt ist, dessen zweiter Eingang am Übertragsausgang des Zählers 8 liegt.A system clock 1 consisting of a clock generator 2 and two parallel downstream flip-flop 4; 5 and one of the flip-flop 4 upstream negator 3 thus has a direct output and a phase-shifted by 90 ° to the Oirektausgang output. The direct output of the system clock generator is located at the counting input of a counter 8, the charging input is connected to the output of an AND gate 6. The first input of the AND gate 6 is connected to the carry output of the counter 8, while the second input of the AND gate 6 is in communication with the direct output of the system clock 1. The counter 8 is preceded by a member 7 for data input in parallel input. The outputs of the counter 8 are routed to the loading input of an input memory 12 in an evaluation circuit 11. In the selection, which represents half the measurement resolution, the outputs of the counter 8 are connected to an AND gate 9, the output of which is fed to the input of an OR gate 10 whose second input is at the carry output of the counter 8.
Der Ausgang des ODER-Gliedes 10 ist über ein Flip-Flop 14 an je einem Lagemeßwertgeber 15 bzw. 16 für die x- bzw· y-Achse angeschlossen. Der Ausgang des Lagemeßwertgebers bzw· 16 ist a,uf eine monostabile Kippstufe 21 bzw. 23 geführt. Der Ausgang des Lagemeßwertgebers 15 ist weiterhin über einen Negator 18 an einer monostabilen Kippstufe 22 und der Ausgang des Lagemeßwertgebers 16 ist weiterhin über einen Negator 19 an einer monostabilen Kippstufe 24 angeschlossen. Die Systemtakteingänge der monostabilen Kippstufen 21, 22, 23, 24 liegen über einen Negator 20 am Direktausgang des Systemtaktgebers 1. .The output of the OR gate 10 is connected via a flip-flop 14 to a respective Lagemeßwertgeber 15 and 16 for the x and y axis. The output of the Lagemeßwertgebers or · 16 is a, uf led to a monostable multivibrator 21 and 23 respectively. The output of Lagemeßwertgebers 15 is further connected via a negator 18 to a monostable multivibrator 22 and the output of Lagemeßwertgebers 16 is further connected via a negator 19 to a monostable multivibrator 24. The system clock inputs of the monostable multivibrators 21, 22, 23, 24 are connected via an inverter 20 at the direct output of the system clock 1..
Die Ausgänge der monostabilen Kippstufen 21 bzw« 23 sind über ein Durchschalteglied 26 auf den Ladeeingang des Eingabespeichers 12 der Auswerteeinrichtung 11 geführt.The outputs of the monostable flip-flops 21 and 23 are routed via a through-connection element 26 to the charging input of the input memory 12 of the evaluation device 11.
Der Ausgang der monostabilen Kippstufe 22 ist auf den Richtungseingang eines Vor~/Rückwärtszählers 17 geschaltet ; der Ausgang der monostabilen Kippstufe 24 ist auf den Richtungseingang eines Vor-/Rückwärtszählers 13 geschaltet* Der andere Richtungseingang der beiden Vor-/ Rückwärtszähler 13; 17 ist mit der Ladeeingangsleitung des Zählers 8 verbunden« Die Ausgänge der Vor-/Rückwärtszahler 13; 17 sind als zweiter Digitalwert auf den Eingabespeicher 12 der Auswerteschaltung 11 geführt. Im Durchschalteglied 26 ist der Ausgang der monostabilen Kippstufe 21 an einen achszugeordneten UND-Glied 28 ange«=' schlossen, dessen zweiter Eingang am Ausgang eines achszugeordneten Speichers 29 liegt. In gleicher Weise ist der Ausgang der rnonostabilen Kippstufe 23 auf ein achszugeordneten UND-Glied 30 geführt, dessen zweiter Eingang am Ausgang eines achszugeordneten Speichers 31 liegt« Die Setzeingänge der achszugeordneten Speicher 29; 31 liegen an einer Achsaufrufschaltung 27 in der Auswerfeeinrichtung 11.The output of the monostable multivibrator 22 is connected to the direction input of a forward / backward counter 17; the output of the monostable multivibrator 24 is switched to the direction input of a forward / backward counter 13 * the other direction input of the two up / down counter 13; 17 is connected to the charging input line of the counter 8 "The outputs of the forward / Rückwärtszahler 13; 17 are performed as a second digital value to the input memory 12 of the evaluation circuit 11. In Durchschalteglied 26, the output of the monostable multivibrator 21 is connected to an axis-associated AND gate 28 '=' closed, the second input is at the output of a achs zugegeordneten memory 29. In the same way, the output of the non-latching multivibrator 23 is fed to an axis-associated AND gate 30, the second input of which is at the output of an axis-allocated memory 31. The set inputs of the axis-allocated memories 29; 31 are located on an axle call circuit 27 in the ejector 11.
Die Löscheingänge der beiden achszugeordneten Speicher 29; 31 sind am Ausgang eines UND-Gliedes ^34 angeschlossen, dessen ersten beiden Eingänge über je einen Negator 36; 37 an der ^chsaufrufeschaltung 27 liegen· Der dritte Eingang des UND-Gliedes 34 ist Ober einen Negator 33 am Ausgang eines ODER-Gliedes 32 angeschlossen«, Die beiden Eingänge des ODER-Gliedes 32 sind jeweils am Ausgang der achszugeordneten UND-Glieder 28; 30 angeschlossen» Der Ausgang des ODER-Gliedes 32 ist außerdem auf den Ladeeingang des Eingabespeichers 12 geschaltet.The clear inputs of the two axis-allocated memory 29; 31 are connected to the output of an AND gate ^ 34, whose first two inputs via a respective negator 36; 37 are located on the ^ chsaufrufeschaltung 27 · The third input of the AND gate 34 is the upper an inverter 33 connected to the output of an OR gate 32, "The two inputs of the OR gate 32 are respectively at the output of achszugeordneten AND gates 28; 30 connected »The output of the OR gate 32 is also connected to the charging input of the input memory 12.
21552155
Das Durchschalteglied 26 sowie die den Lagemeßwertgebern 15; 16 nachgeschalteten monostabilen Kippstufen 21, 22, 23, 24 mit den vorgeordneten Negatoren 18, 19 sind in einem Komplexsteuerglied 25 zusammengefaßt, auf das auch der um 90° phasenverschobene Ausgang des Systemtaktgebers 1 geführt ist.The Durchschalteglied 26 and the Lagemeßwertgeber 15; 16 downstream monostable multivibrators 21, 22, 23, 24 with the upstream inverters 18, 19 are combined in a complex control member 25, to which also the phase-shifted by 90 ° output of the system clock 1 is performed.
Beim Komplexsteuerglied in integrierter Technik (Fig. 2) ist der Ausgang jedes Lagemeßwertgebers 15 bzw. 16 auf den Dateneingang D eines Flip-Flops 38 bzw. 39 geschaltet, dessen Takteingang C am 90° phasenverschobenen Ausgang des Systemtaktgebers 1 liegt. Der erste Ausgang des Flip-Flop 38 bzw. 39 ist über ein UND-Glied 40 bzw. 41 auf den Takteingang eines zweiten Flip-Flop 42 bzw. 43 geführt, dessen Dateneingang D ebenfalls am 90° phasenverschobenen Ausgang des Systemtaktgebers 1 liegt· Auf das UND-Glied 40 bzw. 41 ist als zweiter Eingang der Ausgang des Flip-Flop 42 bzw. 43 und als dritter Eingang der Direktausgang des Systemtaktgebers 1 geführt. Der zweite Ausgang des Flip-Flops 38 bzw. 39 ist an den Eingängen von drei UND-Gliedern 44 bzw. 45; 46 bzw. 47; 48'bzw· 49 angeschlossen, wovon das erste UND-Glied 44 bzw. 45 mit seinem zweiten Eingang über den Negator 20 am Direktausgang des Systemtaktgebers 1 liegt·2), the output of each Lagemeßwertgebers 15 and 16 is connected to the data input D of a flip-flop 38 and 39, the clock input C is at the 90 ° phase-shifted output of the system clock 1. The first output of the flip-flop 38 and 39 is passed via an AND gate 40 and 41 to the clock input of a second flip-flop 42 and 43, the data input D is also at the 90 ° phase-shifted output of the system clock 1 · On the AND gate 40 and 41 is the second input of the output of the flip-flop 42 and 43 and out as the third input of the direct output of the system clock 1. The second output of the flip-flop 38 or 39 is at the inputs of three AND gates 44 and 45; 46 and 47, respectively; 48'bzw · 49 connected, of which the first AND gate 44 and 45 is located with its second input via the inverter 20 at the direct output of the system clock 1 ·
Der Ausgang des UND-Gliedes 44 bzw. 45 ist auf den Setzeingang des zweiten Flip-Flop 42 bzw. 43 geschaltet, der außerdem am Eingang eines UND-Gliedes 50 bzw· 51 angeschlossen ist, welches eingangsseitig außerdem mit der Achsaufrufeschaltung 27 und dem Ausgang des UND-Gliedes 46 bzw, 47 verbunden ist·The output of the AND gate 44 and 45 is connected to the set input of the second flip-flop 42 and 43, which is also connected to the input of an AND gate 50 and 51, which on the input side also with the Achsaufrufeschaltung 27 and the output of the AND gate 46, 47 is connected ·
Der Ausgang des UND-Gliedes 50 bzw. 51 liegt als zweiter Eingang am UND-Glied 46 bzw. 47, dessen Ausgang seinerseits am Eingang des UND-Gliedes 48 bzw. 49 angeschlossen ist, auf das außerdem der Direktausgang des Systemtaktgebers 1 geführt ist.The output of the AND gate 50 and 51 is located as a second input to the AND gate 46 and 47, whose output is in turn connected to the input of the AND gate 48 and 49, to which also the direct output of the system clock 1 is performed.
Der Ausgang der UND-Glieder 48; 49 ist über das ODER-Glied 32 auf den Eingabespeicher 12 in der Auswerteeinrichtung 11·geschaltet«The output of AND gates 48; 49 is switched via the OR gate 32 to the input memory 12 in the evaluation device 11.
Die Wirkungsweise der Schaltungsanordnung ist folgende, wobei die Schaltungsanordnung so gezeichnet ist, daß alle Wirkungen von einer Aufwärtsflanke ausgelöst werden.The operation of the circuit arrangement is the following, wherein the circuit arrangement is drawn so that all effects are triggered by an upward flank.
Das phasenangeschobene Lagemeßsignal wird durch die vom Systemtakt gesteuerten monostabilen Kippstufen 21; 23 so geformt, daß die Aufwärtsflanke des geformten Lagemeßsignals mit der Abwärtsflanke des Systemtaktes zusammenfällt. Durch die Auswerteschaltung 11 wird über den Speicher 29 bzw. 31 das UND«Glied 28 bzwe 30 für das geformte Meßsignal durchlässig geschaltet (Achsauswahl), so daß letztlich der Ladeeingang bei jeder Aufwärtsflanke des Lagemeßsignals mit einem Ladeimpuls beaufschlagt wird und so fortwährend von Aufwärtsflanke zu Aufwärtsflanke des Lagemeßsignals der aktuelle Wegwert.in den Eingabespeicher 12 übernommen wird. Der digitalisierte Wegwert setzt sich dabei aus zwei Digitalwerten zusammen* Bei aufgerufener Achse χ aus Zähler 8 und Vor-VRuckwartszahler 17 und bei Achse y aus Zähler 8" und Vor-/Rückwärtszähler 130 Die Zählerfortschaltung des Vor~/Rückwärtszählers 17 für Achse κ ist so organisiert, daß die Umschaltung mit Sicherheit immer dann beendet ist, ehe der Ladeeingang des Eingabespeichers 12 mit einem Ladeimpuls beaufschlagt wird* Dies wird dadurch erreicht, daß der Vor-/Rückwärtszähler zyklisch mit der Abwärtsflanke des Lagemeßsignals in einer Richtung weitergeschaltet wird. Der Zählerstand gibt damit einen konstant um "Eins" verfälschten Wert zum Zeitpunkt der Ladung des Eingabespeichers 12 ab. Durch die Differenz-, bildung bei der Auswertung je Tastzyklus (Istwertberechnung) fällt jedoch dieser konstante Fehler heraus.The phase shifted Lagemeßsignal is controlled by the system clock controlled monostable multivibrators 21; 23 shaped so that the upward edge of the shaped Lagemeßsignals coincides with the downward edge of the system clock. By the evaluation circuit 11 via the memory 29 or 31, the AND "gate 28 or e 30 connected permeable to the formed measurement signal (Axis), so that ultimately, the load input is applied at each up-edge of the Lagemeßsignals with a load pulse, and so forth while from up-edge is received in the input memory 12 to the trailing edge of the Lagemeßsignals the current Wegwert.in. The digitized distance value is composed of two digital values. * When the axis χ is called up from counter 8 and before-VRuckwartszahler 17 and at y axis from counter 8 "and up / down counter 13 0 The counter advancement of the forward / backward counter 17 for axis κ is organized so that the switchover is certainly completed before the load input of the input memory 12 is charged with a load pulse * This is achieved by incrementing the up / down counter in one direction with the down edge of the position measurement signal thus outputs a value which is constantly falsified by "one" at the time of charging the input memory 12. However, due to the difference, formation in the evaluation per cycle (actual value calculation), this constant error is eliminated.
Die Weiterschaltung des Vor-/Rückwärtszählers 17 in der anderen Richtung erfolgt zyklisch mit dem Ladeimpuls für den Zähler 8'.The forwarding of the forward / backward counter 17 in the other direction is cyclic with the load pulse for the counter 8 '.
Damit ist insgesamt gesichert, daß der Vor-ZRückwärtszähler 17 in der einen Richtung zum Zeitpunkt der Aufwärtsflanke des Systemtaktes und in der anderen Richtung zum Zeitpunkt der Abwärtsflanke des Systemtaktes weitergeschaltet wird und die Ladung der Zählerinhalte des Vor-/Rückwärtszählers 17 und des Zählers 8 in den Eingabespeicher 12 immer dann vorgenommen wird, wenn die Umschaltevorgänge in dem Zähler 8 und dem Vor-/Rückwärtszähler 17 für die eine Richtung abgeschlossen sind und im Vor-/Rücl<wärtszähler 17 keine Weiterschaltung in die andere Richtung vorgenommen wird.Thus, as a whole, it is ensured that the pre-Z down counter 17 is incremented in one direction at the time of the up-edge of the system clock and in the other direction at the time of the down-edge of the system clock, and the charge of the counter contents of the up / down counter 17 and the counter 8 in FIG the input memory 12 is always made when the switching operations in the counter 8 and the up / down counter 17 are completed for one direction and in forward / backward counter 17 no further switching in the other direction is made.
Die Auswerteeinrichtung 11 nimmt, wenn der Eingabespeicher 12 abgefragt werden soll, das Ladesignal am Speicher 29 weg. Damit wird, wenn das Laden des Eingabespeichers 12 beendet ist, das UND-Glied 28 vom Ausgang des UND-Gliedes 34 undurchlässig geschaltet, indem der Speicher 29 gelöscht wird.When the input memory 12 is to be interrogated, the evaluation device 11 removes the loading signal at the memory 29. Thus, when loading of the input memory 12 is completed, the AND gate 28 is rendered opaque by the output of the AND gate 34 by clearing the memory 29.
Durch diese Vorgehensweise ist gesichert, daß immer ein Lßdeimpuls vorgeschriebener Dauer am Eingabespeicher 12 anliegt. Die Abfrage des Eingabespeichers 12 kann nach dem Rücksetzen der Achsaufrufeschaltung 27 beginnen, wenn am Ladeeingang des Eingabespeichers 12 "Null" anliegt. Nach erfolgter Abfrage des Eingabespeichers 12 wird von der Auswerteeinrichtung 11 erneut eine Achse, in der Regel die nächstfolgende, aufgerufen. Ehe nun eine Abfrage möglich ist, muß mindestens die Zeit für eine Periodendauer des Lagemeßsignals vergangen ssin.By this procedure, it is ensured that always a Lßdeimpuls prescribed duration is applied to the input memory 12. The query of the input memory 12 may begin after resetting the Achsaufrufeschaltung 27 when the load input of the input memory 12 is applied "zero". After the inquiry of the input memory 12, the evaluation device 11 again calls an axis, usually the next following. Before a query is possible, at least the time for a period of the Lagemeßsignals must ssin passed.
Die erfindungsgernäße Lösung erlaubt eine ,sequentielle di- · gitale Messung eines Weges bei beliebig großer Tastzeit und beliebiger Geschwindigkeit, was durch eine Erweiterung des eindeutigen Wegemeßberoichs möglich wird. Die erfindungsgemäße Lösung kommt dabei mit einem Minimum an Schaltungsaufwand aus, was insbesondere durch das in Fig. 2 beschriebene Komplexsteuerglied 25 in integrierter Technik deutlich wird«The solution according to the invention permits a sequential diagonal measurement of a path with an arbitrarily large scanning time and any desired speed, which is made possible by an extension of the clear measuring distance. The solution according to the invention thereby comes with a minimum of circuit complexity, which is particularly clear by the complex control element 25 in integrated technology described in Fig. 2 «
Claims (4)
dadurch gekennzeichnet,1. Circuit arrangement for digital distance measurement with an increased uniqueness range / with the supplied in a phase-cyclic Lagemeßwertgeber a reference signal is modulated by a measured value dependent phase shift, which is digitized by a Phasenwertdigitalisierungseinrichtung, wherein the reference signal from a signal generated by a system clock signal by means of a Takttcilers Derived derivative of the reference signal, using an equipped with input memory evaluation circuit, which is the phase value digitizing device downstream and a forward / backward counter for the direction-dependent detection of cyclic overshoots,
characterized,
dadurch gekennzeichnet,Circuit arrangement according to item I 1
characterized,
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD21558079A DD146212A1 (en) | 1979-09-17 | 1979-09-17 | CIRCUIT ARRANGEMENT FOR DIGITAL WALKING MEASUREMENT IN A CROWNED INTELLIGENT RANGE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD21558079A DD146212A1 (en) | 1979-09-17 | 1979-09-17 | CIRCUIT ARRANGEMENT FOR DIGITAL WALKING MEASUREMENT IN A CROWNED INTELLIGENT RANGE |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DD146212A1 true DD146212A1 (en) | 1981-01-28 |
Family
ID=5520127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DD21558079A DD146212A1 (en) | 1979-09-17 | 1979-09-17 | CIRCUIT ARRANGEMENT FOR DIGITAL WALKING MEASUREMENT IN A CROWNED INTELLIGENT RANGE |
Country Status (1)
| Country | Link |
|---|---|
| DD (1) | DD146212A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0043407A2 (en) * | 1980-07-04 | 1982-01-13 | Deutsche ITT Industries GmbH | Arrangement for the digital measuring of phase difference |
-
1979
- 1979-09-17 DD DD21558079A patent/DD146212A1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0043407A2 (en) * | 1980-07-04 | 1982-01-13 | Deutsche ITT Industries GmbH | Arrangement for the digital measuring of phase difference |
| EP0043407A3 (en) * | 1980-07-04 | 1982-02-17 | Deutsche Itt Industries Gmbh | Arrangement for the digital measuring of phase difference, its use in a synchronisation circuit and such a synchronisation circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3246432C2 (en) | ||
| DE1905176C3 (en) | Process for analog-digital conversion with improved differential linearity of the conversion and arrangement for carrying out this process | |
| DE3114221C1 (en) | Evaluation circuit for a digital speed sensor | |
| DE2456156C2 (en) | Analog-to-digital converter | |
| DE4339303A1 (en) | Phase measuring device | |
| DE2656304C3 (en) | Electronic switch | |
| DE3245008C2 (en) | ||
| DD146212A1 (en) | CIRCUIT ARRANGEMENT FOR DIGITAL WALKING MEASUREMENT IN A CROWNED INTELLIGENT RANGE | |
| DE2537657C2 (en) | Method and device for measuring and recording the speed of objects moving in a straight line | |
| EP0243771B1 (en) | Method and arrangement for the quick and precise measurement of the frequency of a signal | |
| DE3111068C2 (en) | Circuit for taking dynamic measured values from an incremental position measuring system | |
| EP0233474B1 (en) | Device for determining the number of revolutions of a shaft | |
| DE2754256A1 (en) | DEVICE FOR MEASURING PULSE-MODULATED WAVES | |
| DE2725618C3 (en) | Device for measuring the integral of a time-dependent physical quantity | |
| DE3815535A1 (en) | METHOD AND ARRANGEMENT FOR MEASURING THE SPEED OF A MACHINE | |
| DE2653501A1 (en) | FREQUENCY COMPARISON | |
| DE1166827B (en) | Arrangement for obtaining counting pulses and signals for determining the counting direction from phase-shifted square-wave signals | |
| DE2343472C3 (en) | Circuit arrangement for decoding a digital signal with strongly fluctuating scanning speeds | |
| DE2255763C3 (en) | Fail-safe incremental measuring method for scales | |
| DE1955917A1 (en) | Pulse counter | |
| DE3240528C2 (en) | ||
| DE1955917C (en) | Pulse counting arrangement | |
| DE4229539A1 (en) | Duty ratio measurement circuit for IC engine signal having different phases - has first counter for repetitively counting through range and second counter for counting number of cycled ranges, and counts out end value of second counter when phase of signal changes to obtain final result | |
| DE2622579C3 (en) | Analog-to-digital converter with a tracking network | |
| DE1271413B (en) | Electrical circuit arrangement made up of logic elements for distance measurement or position determination |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ENJ | Ceased due to non-payment of renewal fee |