DE2343472C3

DE2343472C3 - Circuit arrangement for decoding a digital signal with strongly fluctuating scanning speeds

Info

Publication number: DE2343472C3
Application number: DE19732343472
Authority: DE
Inventors: William Arnold San Jose Calif. Boothroyd (V.St.A.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-09-07
Filing date: 1973-08-29
Publication date: 1976-04-08

Description

F? «ibt Signale mit zwei verschiedenen Impuls- bzw Lückenbreiten, die keine Grundtaktinformation Mithalten und solche mit Grundtakt, dem dann meist df ehe der beiden vorkommenden Frequenzen ent-Sicht Ein bekanntes Beispiel hierfür ist die Wech- «Schrift (auch F 2 F-Verfahren genannt).F? «Sends signals with two different pulse or gap widths that do not keep up with any basic clock information and those with a basic clock, which then usually df before the two occurring frequencies ent-sight A well-known example of this is the interchangeable font (also called the F 2 F method).

Es ind zahlreiche Schaltungen zur Auswertung bzw Demodulierung solcher Signale bekannt. Wenn, wie 'das bei vielen Anwendungen der Fall ist, die bei-Intervallbreiten, aber keine Grmidinformation enthalten. Numerous circuits for evaluating or demodulating such signals are known. When, as is the case with many applications that use interval widths, but does not contain any grid information.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die mit relativ geringem Aufwand eine einwandfreie Auswertung von Zweifrequenzsignalen oder pulsfrequenzmodulierten Signalen erlaubt, die neben der Dateninformation auch Taktinformation enthalten, und zwar trotz Schwankungen gegenüber den nominellen Frequenzen bzw. Impulsbreiten.The invention is based on the object of specifying a circuit arrangement that has a relatively low Effort a proper evaluation of two-frequency signals or pulse frequency modulated Allowed signals that contain clock information in addition to data information, despite fluctuations compared to the nominal frequencies or pulse widths.

Gegenstand der Erfindung ist also eine Schaltungsanordnung der eingangs genannten Art, die sich dadurch auszeichnet, daß ein durch die Frequenz der Taktfolge einstellbarer und bei sich ändernder Frequenz der Taktimpulse nachstellbarer Schaltkreis vorgesehen ist, daß eine Vergleichsstufe mit einem vorgegebenen Toleranzbereich zum Feststellen der Abweichung und Nachführung des Schaltkreises vorgesehen ist und daß eine Auswerteschaltung vorhanden ist, die in den gerade geltenden Taktimpulsabstand, jedoch außerhalb des vorgegebenen Toleranzbereiches fallende Impulse als Datenimpulse erkennt und ausblendet.The invention therefore relates to a circuit arrangement of the type mentioned at the beginning, which is thereby is characterized by the fact that an adjustable by the frequency of the clock sequence and with changing frequency the clock pulses adjustable circuit is provided that a comparison stage with a predetermined Tolerance range for determining the deviation and tracking of the circuit provided is and that an evaluation circuit is available, which is in the currently applicable clock pulse interval, however, pulses falling outside the specified tolerance range are recognized as data pulses and fades out.

Die Auswertung eines Pulssignals, das Takt- und Dateninformation enthält und bei dem aufeinanderfolgende Impulse oder Pegelwechsel in zwei verschiedenen, jeweils in einem vorgegebenen Verhältnis zueinander stehenden Intervallen auftreten, wobei jeweils ein Bezugswert, der einem Taktintervall entspricht, eingesetzt ist, geht mit der neuen Schaltungsanordnung dabei so vor sich, daß ein Anzeigewert erzeugt wird, der dem Abstand zwischen dem zuletzt bei Erzeugung eines Taktimpulses aufgetretenen breignis einerseits und dem laufenden Zeitpunkt ande^rerseits entspricht. Dieser Anzeigewert beim Auftreten des nächsten Ereignisses mit dem Bezugswert oder mindestens einem dem Bezugswert proportionalen Wert verglichen wird.The evaluation of a pulse signal that contains clock and data information and in which successive pulses or level changes occur in two different intervals, each in a predetermined relationship to one another, with a reference value corresponding to a clock interval being used, works with the new circuit arrangement thereby so on, that a display value is generated which corresponds to the distance between the last in generation of a clock pulse has occurred breignis one hand and the current instant ^hand, ande. This display value is compared with the reference value or at least one value proportional to the reference value when the next event occurs.

Wenn der Anzeigewert und der Bezupwert innerhalb eines vorgegebenen To eranzbereiches einander gleich sind, wird ein Taktimpuls erzeugt und der gerade vorliegende Anzeigewert wird als neuer Bezugswert an Stelle des bis dahin vorhandenen Bezugswertes eingesetzt.If the display value and the Bezup value are within of a given tolerance range are equal, a clock pulse is generated and the The current display value is used as the new reference value in place of the reference value that was present up to that point used.

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asas

aberbut

_erAX solcher Signal« dem Auftreten von unterschiedimpuls abgegeben „och der bisherige Bezugswert geändert wird Der laufende Anze,ge«rt w,rd dann _e rAX such a signal “the occurrence of a difference pulse is issued” even if the previous reference value is changed

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SSSrsssSS as«?ESSS
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handgeführte Abtaststifte verwendet, deren Relativ- ansprachen enthalten. eThSdigkeit natürlicherweise stark schwankt. 6o In den *" ζ ighand-held tracer pens are used whose relative addresses contain. eternity naturally fluctuates strongly. 6o In the * ig

ÄSSSSSSÄSSSSSS

kanntgewordenen Einrichtungen dieser Art sind abei mir ffiir Sienale bestimmt, die zwar zwei verschiedene Fig. 4 Signale,
gemäß F1 g. 3 auttreten,Devices of this type that have become known are intended for use with me, although these two different signals,
according to F1 g. 3 step in,

5 65 6

F i g. 5 ein Blockschaltbild einer rein digitalen düngen ideal und wird als Eingangssignal für die er-F i g. 5 a block diagram of a purely digital fertilizer ideal and is used as an input signal for the

Schaltungsanordnung zur erfindungsgemäßen Aus- findungsgemäße, anschließend zu beschreibendeCircuit arrangement for the invention according to the invention, to be described below

wertung von Pulssignalen, Schaltung benutzt.evaluation of pulse signals, circuit used.

F i g. 6 Signale, die beim Betrieb der Anordnung Ein Blockschaltbild einer erfindungsgemäßenF i g. 6 signals that occur during operation of the arrangement

gemäß F i g. 5 auftreten, 5 Schaltung zur Decodierung dieses regenerierten Si-according to FIG. 5 occur, 5 circuit for decoding this regenerated Si

F i g. 7 ein Blockschaltbild einer anderen rein di- gnals ist in F i g. 2 gezeigt. Das zu decodierendeF i g. 7 is a block diagram of another purely digital one in FIG. 2 shown. The one to be decoded

gitalen Schaltungsanordnung zur erfindungsgemäßen Eingangssignal wird am Eingang 200 zugeführt undDigital circuit arrangement for the input signal according to the invention is fed to input 200 and

Auswertung von Pulssignalen, gelangt von dort an ein UND-Glied 202, zwei Tor-Evaluation of pulse signals, arrives from there to an AND element 202, two gate

F i g. 8 Signale, die beim Betrieb der Anordnung schaltungen 204, 206 für Analogsignale und an eineF i g. 8 signals that during operation of the arrangement circuits 204, 206 for analog signals and to a

gemäß F i g. 7 auftreten. io bistabile Kippschaltung 210. Die Ausgangssignaleaccording to FIG. 7 occur. io flip-flop 210. The output signals

Von den Pulssignalen in F i g. 1 ist bei 1 (a) ein der Torschaltungen 204, 206 werden einer Verglei-Impulszug mit einer Anzahl von Impulsen 10 bis 32 cherschaltung 208 zugeführt, die vorzugsweise aus von ungefähr gleicher Amplitude in bestimmten zeit- einem Differentialverstärker besteht. Dieser erzeugt liehen Abständen voneinander gezeigt. Die gerad- dann ein vorgegebenes Ausgangssignal, wenn die zahligen Impulse 10, 12, 14 ... 28, 30, 32 haben 15 beiden Eingangssignale im wesentlichen, aber nicht ungefähr gleiche zeitliche Intervalle, während die un- notwendigerweise genau gleich sind. Das Vergleichergeradzahligen Impulse 17, 21, 23 zwischen die ge- ausgangssignal wird dem Rückstelleingang des biradzahligen Impulse in Zeitintervallen eingeschoben stabilen Kippgliedes 210 und dem zweiten Eingang sind, die im wesentlichen halb so groß sind wie die des UND-Gliedes 202 zugeführt. Auf diese Weise Intervalle zwischen den geradzahligen Impulsen. Die 20 liefert das UND-Glied 202 dann und nur dann ein geradzahligen Impulse haben offensichtlich ein kon- Ausgangssignal, wenn ein Eingangssignal am Einstante Wiederholungsfrequenz F, während ein Zug gang 200 und ein Gleichheits-Ausgangssignal der geradzahliger und ungeradzahliger Impulse eine Im- Vergleicherschaltung 208 gleichzeitig auftreten. Sopulswiederholungsfrequenz 2 F hat. Aus dieser Be- mit wird bei jedem Ausgangssignal des UND-Glieziehung stammt die sehr häufig und auch nachfolgend 25 des 202 die bistabile Kippschaltung 212 umgeschaltet, in dieser Beschreibung verwendete Bezeichnung F 2 F Das ergibt eine Pegelumkehr der beiden Ausgangsfür diese Form der Impulsfrequenzmodulation. Ent- anschlüsse.From the pulse signals in FIG. 1 is at 1 (a) one of the gate circuits 204, 206 are fed to a comparative pulse train with a number of pulses 10 to 32 cherschaltung 208, which preferably consists of a differential amplifier of approximately the same amplitude at a certain time. This creates borrowed distances from each other shown. The even then a predetermined output signal when the number of pulses 10, 12, 14 ... 28, 30, 32 have both input signals essentially, but not approximately the same time intervals, while they are necessarily exactly the same. The comparator even-numbered pulses 17, 21, 23 between the output signal are fed to the reset input of the double-numbered pulses at time intervals, stable flip-flop 210 and the second input, which are essentially half as large as that of the AND gate 202. This way, intervals between the even-numbered pulses. The 20 supplies the AND gate 202 then and only then an even-numbered pulses obviously have a con output signal when an input signal at the constant repetition frequency F, while a train gear 200 and an equality output signal of the even-numbered and odd-numbered pulses an im comparator circuit 208 occur simultaneously. The pulse repetition frequency is 2 F. The bistable flip-flop 212, used in this description, is used in this description. This results in a level reversal of the two outputs for this form of pulse frequency modulation. Decisions.

fernt man die Bezugslinie 40 aus der Kurve, so Prinzipiell gibt es zwei etwas unterschiedliche Arbleibt effektiv eine Reihe von Streifen in bestimmten ten von bistabilen Kippschaltungen.
Abständen entsprechend demselben Prinzip übrig. 30 Die eine Art hat nur einen Eingang. Bei Anlegen Werden diese Streifen gedruckt, so wird der Abstand eines richtig bemessenen Auslöseimpulses wird die in eine Strecke umgewandelt. Die zeitlichen Ab- Kippschaltung von einem ersten stabilen Zustand stände können durch Abtasten solcher Streifen mit in den zweiten umgeschaltet. Diese Schaltung arbeitet im wesentlichen konstanter Geschwindigkeit wieder- für die angelegten Auslöseimpulse als einstelliger Bigewonnen werden. Bei dieser Art der Impulsfrequenz- 35 närzähler (Modulo-2-Zähler) und wird deshalb im modulation sind die geradzahligen Impulse (oder folgenden auch »bistabile Zählstufe« genannt.
Streifen) immer vorhanden und stellen daher eine Die andere Schaltung hat zwei getrennte Eingänge für die Taktgabe verfügbare Information dar, die bei zum Einstellen und Rückstellen; ein Impuls an dem zahlreichen Anwendungen sehr erwünscht ist. Ob- einen Eingang versetzt die Kippschaltung immer in wohl nicht unbedingt notwendig, ist es bei einer gro- 40 den ersten stabilen Zustand, und ein Impuls an dem Ben Anzahl von Anwendungen üblich, vor die Daten anderen Eingang versetzt sie immer in den zweiten eine Anzahl von Taktimpulsen zu setzen und even- stabilen Zustand. Diese Art von Kippschaltung wirkt tuell auch die Daten mit einer Anzahl derartiger wie ein Speicher für einen einzelnen Binärwert und Taktimpulse abzuschließen. Die Daten in der darge- wird deshalb im folgenden auch »bistabile Speicherstellten Codegruppe stellen die Binärzeichen 10110 45 schaltung« genannt.If the reference line 40 is removed from the curve, there are in principle two somewhat different arrears. Effectively, a series of strips in certain th of bistable flip-flops.
Intervals are left according to the same principle. 30 One species has only one entrance. When these strips are printed, the distance of a correctly measured trigger pulse is converted into a distance. The temporal flip-flop from a first stable state can be switched to the second by scanning such strips. This circuit works essentially at constant speed again - for the applied trigger pulses as single-digit size gains. With this type of pulse frequency counter (modulo-2 counter) and is therefore used in modulation, the even-numbered pulses (or in the following also called "bistable counting stages").
The other circuit has two separate inputs for clocking information available for setting and resetting; an impulse for which many applications are very desirable. Although the flip-flop always puts one input in probably not absolutely necessary, with a large one it is the first stable state, and a pulse at the number of applications is common, before the data of the other input it always puts a number in the second of clock pulses to set and even stable state. This type of flip-flop also acts to terminate the data with a number such as a memory for a single binary value and clock pulses. The data in the shown is therefore also referred to in the following as "bistable memory-located code group, the binary characters 10110 45 circuit".

dar, der Rest der Codegruppe besteht nur aus Takt- Die bistabile Kippschaltung 210 arbeitet als bi-the rest of the code group consists only of clock- The bistable flip-flop 210 works as a bi-

impulsen. Nach der vorlaufenden Gruppe von Takt- stabile Speicherschaltung und ist überdies so aus-impulses. After the leading group of clock-stable memory circuit and is moreover so made

impulsen wird eine Eins durch einen Impuls, wie z. B. ge'iegt, daß sie nur beim Auftreten eines Taktimpul-impulses becomes a one through an impulse such as B. ge'gt that it only occurs when a clock pulse

den Impuls 17, in der Mitte eines Bitintervalls er- ses an einem dritten Eingang umgeschaltet werdenthe pulse 17, in the middle of a bit interval, can be switched over at a third input

kannt und eine binäre Null als das Fehlen eines Im- 50 kann.knows and a binary zero as the lack of an im- 50 can.

pulses in der Mitte eines solchen Bitintervalls (zwi- Die komplementären Ausgänge der bistabiler sehen den Impulsen 18 und 20). Bei herkömmlichen Zählstufe 212 sind einzeln mit den Sägezahn-Gene-Anordnungen wird eine elektronische Abtastung in ratorschaltungen 214 und 216 verbunden. Hier kann der Mitte des Bitintervalls vorgenommen, um fest- eine Vielzahl verschiedener üblicher Schaltungen bezustellen, ob ein Impuls erscheint oder nicht. Bei 55 nutzt werden. Wesentlich ist, daß eine Integration vielen Anwendungen erscheinen impulsfrequenz- stattfindet und daß der Augenblickswert für einer modulierte Pulssignale als das in F i g. 1 (b) gezeigte nachfolgenden Zeitabschnitt festgehalten werder Signal, bei dem Taktinformation und Daten als Über- kann. Die einfachen J?C-Integrationsschaltungen, insgänge in einem Zweipegel-Signal erscheinen (Wech- besondere mit diodengesteuerten Auflade- und längeseltaktschrift). Diese Form wird besonders bei ma- 60 ren Entladezeitkonstanten, sind für die meisten Fällt gnetischer Aufzeichnung benutzt. Ein solches Signal geeignet. Zwei UND-Glieder 218 und 220 sind mii wird beim Anlegen an eine Differenzierschaltung je einem Eingang einzeln mit den komplementärer (elektromagnetische Übertrager sind das zwangläufig) Ausgängen der bistabilen Zählstufe 212 und mi in ein Signal der in F i g. 1 (c) gezeigten Form um- ihren zweiten Eingängen gemeinsam mit dem Aus gewandelt. Nachdem das differenzierte Signal gleich- 65 gang der Vergleicherschaltung 208 verbunden. Diese gerichtet und an eine Impulsformstufe angelegt UND-Glieder liefern ein Signal auf je eine von zwe wurde, erhält man ein Impulssignal der in F i g. 1 (d) Differenzierschaltungen 222 und 224 zum Rückstel gezeigten Form. Dieses Signal ist für viele Anwen- len der Sägezahn-Generatorschaltung 214 oder 21(pulses in the middle of such a bit interval (between The complementary outputs of the bistable see the impulses 18 and 20). In conventional counting stages 212 are individually with the sawtooth gene arrangements an electronic sample is connected in generator circuits 214 and 216. Here can made in the middle of the bit interval in order to establish a large number of different common circuits, whether a pulse appears or not. At 55 will be used. It is essential that an integration Many applications appear to be pulse-frequency and that the instantaneous value for one modulated pulse signals than that in FIG. 1 (b) below can be held Signal with which clock information and data can be over-. The simple J? C integration circuits, insgangs appear in a two-level signal (alternating special with diode-controlled charging and length clock writing). This form is particularly important for discharge time constants that are used in most cases magnetic recording is used. Such a signal suitable. Two AND gates 218 and 220 are mii When applied to a differentiating circuit, one input each is complementary to the other (These are inevitably electromagnetic transmitters) Outputs of the bistable counting stage 212 and mi into a signal that is shown in FIG. 1 (c) around their second entrances together with the out changed. After the differentiated signal is connected to the comparator circuit 208. This directed and applied to a pulse shaping stage AND gates supply a signal to one of two a pulse signal is obtained as shown in FIG. 1 (d) Differentiating circuits 222 and 224 for reset shown shape. This signal is useful for many applications of the sawtooth generator circuit 214 or 21 (

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am Anfang eines jeden Zyklus (Taktintervalls). Eine sind übliche Integrationsschaltungen mit zwei BeGrundform einer solchen Differenzierschaltung ist triebsarten, nämlich Rückstellung auf den Anfangsein Transistor mit normalerweise hoher Impedanz, zustand und Integration. Die Schaltung 330 arbeitet der parallel zu dem kapazitiven Element der Inte- als Integrationsschaltung und die Schaltung 332 als grationsschaltung geschaltet ist. Die Differenzier- 5 Halteschaltung für ein Analogsignal. Einrichtungen Schaltungen sind mit einem ODER-Glied 226 ver- zum Rückstellen der Schaltung 330 in den Anfangsbunden, um am Ausgang 228 Taktimpulse zu er- zustand (Nullwert) sind am Eingang 334 angeschloszeugen. Die in den Sägezahn-Generatorschaltungen sen. Das Ausgangssignal der Schaltung 330 wird 214 und 216 gespeicherten Werte, die je einem Zeit- vor deren Rückstellung kurzfristig an den Eingang intervall entsprechen, werden durch die Torschaltun- io 336 angelegt, um der Halteschaltung 332 diesen Wert gen 204 und 206 an die Vergleicherschaltung 208 als Anfangswert (d. h. als zu speichernden Wert) weitergegeben. Die Torschaltungen können normaler- einzugeben. Einrichtungen zum Anlegen eines konweise gesperrte Verstärker mit Verstärkung 1 :1 sein, stanten Eingangssignals (K) an die Schaltung 330 wobei die Vorspannung beim Auftreten von Impul- sind mit dem Eingang 338 verbunden. Das Ausgangssen am Hingang 200 entfällt. Diese Torschaltungen 15 signal der Schaltung 330 entspricht daher dem Proarbeiten vorzugsweise im zu erwartenden Betriebs- dukt aus dem Konstantwert (K) und der Zeit, d. h.
bereich linear, in gewissen Grenzen kann jedoch fürat the beginning of each cycle (clock interval). One are common two-way integration circuits. The basic form of such a differentiating circuit is operating modes, namely initial reset of a transistor of normally high impedance, state and integration. The circuit 330 operates in parallel to the capacitive element of the integration circuit and the circuit 332 is connected as an integration circuit. The differentiating 5 hold circuit for an analog signal. Devices Circuits are provided with an OR gate 226 to reset the circuit 330 in the initial groups in order to generate clock pulses at the output 228 (zero value) are connected to the input 334. The sen in the sawtooth generator circuits. The output signal of circuit 330 is 214 and 216 stored values, which each correspond to a time interval before they are reset briefly to the input interval, are applied by gate circuit 336 to hold circuit 332 this value 204 and 206 to comparator circuit 208 passed on as the initial value (ie as the value to be saved). The gates can be entered more normally. Means for applying a conical locked amplifier with gain 1: 1, constant input signal (K) to the circuit 330 with the bias voltage when the pulse occurs are connected to the input 338. There is no exit dinner at entrance 200. This gate circuit 15 signal of circuit 330 therefore corresponds to the test work, preferably in the operating product to be expected from the constant value (K) and the time, ie
range linear, but within certain limits it can be used for

viele Anwendungen eine beträchtliche Abweichung J'_okdt = k-t + 0.
von der Linearität zugelassen werden. Entsprechendes gilt für die Linearität der Sägezahn-Generator- 20 Das Signal am Eingang 340 der Schaltung 332 Schaltungen 214 und 216>. Die Anordnung stellt also ist Null, wodurch das Ausgangssignal der Schaltung die bistabile Kippschaltung 210 zurück, wenn gleiche 332 gleich dem Anfangswert ist.
Zeitintervalle zwischen aufeinanderfolgend abge- Der Ausgang der Integrationsschaltung 330 ist fühlten Impulsen auftreten; am Ausgang 230 tritt mit je einem Eingang der beiden Vergleicherschaldann ein Signal auf, das anzeigt, daß der zuletzt auf- 25 tungen 342 und 344 verbunden. Die anderen Eingenommene Binärwert eine binäre Null war. Der gänge der Vergleicherschaltungen 342 und 344 sind komplementäre Anschluß 231 führt dann ein Signal, einzeln mit den Verbindungspunkten eines Spandas anzeigt, daß der zuletzt empfangene Binärwert nungsteilers verbunden, der am Ausgang der Haltekeine binäre Eins ist. Das Signal für die binäre Eins schaltung 332 nach Masse angeschlossen ist und aus tritt am Ausgang 231 auf, wenn beim Auftreten 30 den in Reihe geschalteten Impedanzen 346, 347 eines Eingangsimpulses am Eingang 200 das Aus- und 348 besteht. Bei den meisten Anwendungen gangssignal des Vergleichers 208 Null ist, wodurch können hier gewöhnliche Widerstände benutzt werein aktiver Impuls am Ausgang des Inverters 234 den. Die Ausgangssignale der Vergleicherschaltunerscheint, sodaß die Kippschaltung 210 eingestellt gen 342 und 344 werden an das UND-Glied 350 wird. 35 angelegt, wobei zwischen dieses UND-Glied und diemany applications a considerable deviation J ' _o kdt = kt + 0.
allowed by linearity. The same applies to the linearity of the sawtooth generator 20 The signal at input 340 of circuit 332 circuits 214 and 216>. The arrangement thus sets is zero, whereby the output signal of the circuit, the flip-flop 210, if the same 332 is equal to the initial value.
Time intervals between successive The output of integration circuit 330 is sensed pulses appear; At the output 230, with one input each of the two comparator switches, a signal occurs which indicates that the most recent outputs 342 and 344 are connected. The other assumed binary value was a binary zero. The courses of the comparator circuits 342 and 344 are complementary terminal 231 then carries a signal, individually with the connection points of a spanda indicating that the last received binary value is connected to the divider which is not a binary one at the output of the hold. The signal for the binary one circuit 332 is connected to ground and off occurs at the output 231 if the series-connected impedances 346, 347 of an input pulse at the input 200 are off and 348 is present at the occurrence 30. In most applications, the output signal of the comparator 208 is zero, which means that ordinary resistors can be used here in an active pulse at the output of the inverter 234. The output signals of the comparator switch do not appear, so that the flip-flop 210 is set to 342 and 344 are sent to the AND gate 350. 35 created, with between this AND gate and the

Durch Abtasten eines ungeradzahligen Impulses Vergleicherschaltung 342 ein Inverter 352 eingewird die bistabile Kippschaltung 210 eingestellt und schaltet ist. Diese Anordnung ist eine Bereichsverdas Signal am Ausgang 231 auf den der binären Eins gleicherschaltung, die einen Ausgangsimpuls erzeugt, zugeordneten Wert gebracht. Die Sägezahn-Genera- wenn A > B > C ist, wobei B das Ausgangssignal torschaltungen 214 oder 216 werden nicht zurück- 4° der Integrationsschaltung 330 und A und C der vorgestellt, weil das Ausgangssignal der Vergleicher- gegebene obere bzw. untere Grenzwert sind,
schaltung 208 zu diesem Zeitpunkt bewirkt, daß Die Ausgangsleitung des UND-Gliedes 350 isl beide UND-Glieder 218 und 220 gesperrt bleiben. mit dem Einstell-Eingang einer bistabilen Kippschal-Zum Zeitpunkt des nächsten Impulses am Eingai g tung (Speicherstufe) 354 verbunden, deren Rückstell-200 bewirken die Ausgangssignale der Sägezahn- 45 eingang über eine Inverterschaltung 356 mit dem Generatorschaltungen 214 und 216 das Rückstellen Ausgang des UND-Gliedes 350 verbunden ist. Da: der bistabilen Kippschaltung 210, wodurch am Aus- Ausgangssignal der Inverterschaltung 356 wird auch gang 230 auf das Signal für die binäre Null auftritt. an das UND-Glied 302 angelegt, um ein Einsteller Eine bistabile Kippschaltung 236 wird zur Takt- der bistabilen Kippschaltung 304 beim Empfang vor impulszeit entsprechend den an den Anschlüssen 230 5° Impulsen, die eine binäre Eins darstellen, zu ver und 231 auftretenden Signalen eingestellt. Diese hindern. Die am Eingang 300 auftretenden Impulse Kippschaltung 236 ist die Ausgangsstufe der Gesamt- werden einem dritten Eingang der bistabilen Kipp schaltung und gibt an den Ausgängen 240 und 241 schaltung 354 zugeführt und stellen diese jeweili als Ergebnis Nullen und Einsen ab. nur beim Auftreten eines Eingangsimpulses ein bzwBy sampling an odd-numbered pulse, comparator circuit 342, an inverter 352, the bistable multivibrator 210 is set and switched. This arrangement is a range verifying signal at output 231 brought to the value assigned to the binary one equal circuit which generates an output pulse. The sawtooth generator if A > B > C, where B is the output signal gate circuits 214 or 216 are not brought forward to the integration circuit 330 and A and C of the, because the output signal of the comparator is the upper and lower limit value, respectively ,
Circuit 208 at this point in time causes the output line of AND gate 350 and both AND gates 218 and 220 to remain blocked. Connected to the setting input of a bistable toggle switch at the time of the next pulse at the input (storage stage) 354, the reset 200 of which causes the output signals of the sawtooth 45 input via an inverter circuit 356 with the generator circuits 214 and 216 to reset the output of the AND gate 350 is connected. There: the bistable flip-flop 210, whereby the output signal of the inverter circuit 356 is also output 230 to the signal for the binary zero. A bistable flip-flop circuit 236 is set to the timing of the bistable flip-flop circuit 304 when receiving before the pulse time corresponding to the 5 ° pulses at the terminals 230, which represent a binary one, to ver and 231 signals . These prevent. The pulses occurring at the input 300 flip-flop 236 is the output stage of the total are a third input of the bistable flip-flop circuit and is at the outputs 240 and 241 circuit 354 supplied and put them as a result from zeros and ones. only when an input pulse occurs or

Im Blockschaltbild der Fig. 3 ist eine andere 55 zurück. Die Werte der Widerstände 346 bis 348 werIn the block diagram of FIG. 3, another 55 is back. The values of resistors 346 to 348 who

Schaltunesanordnung gezeigt. Das Eingangssignal den nach dem jeweils zu decodierenden PulssignaShifter assembly shown. The input signal according to the pulse signal to be decoded

wird an"den Eingang 300 angelegt, der mit dem ausgewählt. Die Widerstände können bei vielen Anis applied to "the input 300, which is selected with the. The resistors can be many An

UND-Glied 302 verbunden ist, welches ähnlich ar- Wendungen gleich groß sein, so daß ζ. B. V₃ und ²/AND gate 302 is connected, which is similar to ar- expressions of the same size, so that ζ. B. V ₃ and ² /

beitet wie das UND-Glied 202. Eine bistabile Kipp- der Amplitude des Ausgangssignals der Schaltungworks like the AND gate 202. A bistable tilting of the amplitude of the output signal of the circuit

schaltung (Speicherschaltung) 304 wird durch das 60 332 an die Vergleicherschaltungen 344 bzw. 342 ancircuit (memory circuit) 304 is connected through the 60 332 to the comparator circuits 344 and 342, respectively

Ausgangssignal des UND-Gliedes 302 eingestellt, gelegt wird. Das ist ein guter Toleranzbereich für eiiThe output signal of the AND gate 302 is set, is placed. That's a good tolerance range for eii

das ebenfalls Taktimpulse an die UND-Glieder 318 Zweifrequenz-Pulssignal, bei dem die vorkommende!the also clock pulses to the AND gates 318 two-frequency pulse signal, in which the occurring!

und 320 (die ähnlich arbeiten wie die UND-Glieder Intervalle im Verhältnis 2 :1 stehen.and 320 (which work in a similar way to the AND gates, intervals have a ratio of 2: 1.

218 und 220) und an den Taktimpulsausgang 328 Die Impulse, die binäre Einswerte darstellen, wer218 and 220) and to the clock pulse output 328 The pulses, which represent binary one values, who

liefert. Nach dem Einstellen wird die bistabile Kipp- ⁶5 den also etwas kritischer analysiert, bevor das Signasupplies. After the setting, the bistable tilting ⁶ 5 den is analyzed a little more critically before the signal

Schaltung 304 durch das Ausgangssignal des UND- am Eins-Ausgang 361 der bistabilen KippschaltunCircuit 304 by the output signal of the AND at the one output 361 of the bistable flip-flop

Gliedes 318 zurückgestellt und so zur Taktzeit ein 354 auf Eins gebracht wird. Im übrigen wird das SiMember 318 is reset and so a 354 is brought to one at the cycle time. Otherwise the Si

kurzer Impuls erzeugt. Die Schaltungen 330 und 332 gnal am Null-Ausgang 360 auf Null gehalten.short pulse generated. Circuits 330 and 332 are held signal at zero output 360 at zero.

Der Toleranzbereich kann auch vergrößert werden bis zu Grenzwerten, die V₄ bzw. ³/₄ des Gesamtbereichs betragen, wobei sich die Störanfälligkeit und das Auflösungsvermögen ändern. Der Spannungsteiler könnte ebensogut mit dem Ausgang der Integrationsschaltung 330 verbunden sein.The tolerance range can be ₄ or ^_3/4 of the total area be enlarged up to limit values V, where the susceptibility to interference and the resolution change. The voltage divider could just as well be connected to the output of the integration circuit 330.

In F i g. 4 sind als Beispiel Impulszüge zur Darstellung der Reihenfolge bei der Rückstellung bzw. Einstellung der Integrations- und Halteschaltungen 330 und 332 auf die Anfangsbedingung gezeigt. Zwei an den Eingang 300 angelegte Impulse eines Impulszuges sind in F i g. 4 (a) gezeigt. Das Ausgangssignal des UND-Gliedes 302 ist in F i g. 4 (b) gezeigt; daraus ergibt sich am Eins-Ausgang der bistabilen Kippschaltung 304 ein Signalverlauf gemäß F i g. 4 (c). Der Einstellimpuls für die Integrationsschaltung 332 ist in F i g. 4 (d) gezeigt, und der Rückstellimpuls für die Integrationsschaltung 330, der am Ausgang des UND-Gliedes 320 auftritt, ist in Fig. 4(e) gezeigt. Für einen Toleranzbereich zwischen V₃ und ²/_s verläuft das Ausgangssignal des UND-Gliedes 350 zwischen den Datenimpulsen gemäß Darstellung in F i g. 4 (f). Das Signal steigt nach oben an im Abschnitt 410 und erreicht das durch den Abschnitt 412 dargestellte Niveau. Die Impulsflanken 414, 416, 418 und 420 treten jeweils wenige Nanosekunden nacheinander auf, wobei jede von einer vorhergehenden Impulsflanke abhängig ist. Die Impulsflanke 422 ist abhängig von den Konstanten der bistabilen Kippschaltung 304 und bewirkt die beiden Impulsflanken 424 und 426. Die Impulsflanke 428 bewirkt die Impulsflanken 430 und 432.In Fig. 4, pulse trains are shown as an example to illustrate the order in which the integration and hold circuits 330 and 332 are reset to the initial condition. Two pulses of a pulse train applied to input 300 are shown in FIG. 4 (a). The output of AND gate 302 is shown in FIG. 4 (b); this results in a signal profile according to FIG. 1 at the one output of the bistable multivibrator 304. 4 (c). The setting pulse for the integration circuit 332 is shown in FIG. 4 (d), and the reset pulse for the integration circuit 330 which occurs at the output of the AND gate 320 is shown in FIG. 4 (e). For a tolerance range between V ₃ and ² / _s , the output signal of AND element 350 runs between the data pulses as shown in FIG. 4 (f). The signal rises up in section 410 and reaches the level represented by section 412. The pulse edges 414, 416, 418 and 420 each occur a few nanoseconds one after the other, each dependent on a previous pulse edge. The pulse edge 422 is dependent on the constants of the bistable multivibrator 304 and causes the two pulse edges 424 and 426. The pulse edge 428 causes the pulse edges 430 and 432.

Die Möglichkeit, eine große Anzahl von HaIbleiterschaltungen auf einem einzigen Plättchen zu integrieren, erlaubt allgemein die Verwendung komplizierter Schaltungen, die bisher nur für Höchstleistungssysteme wirtschaftlich eingesetzt werden konnten. Eine entsprechende Anordnung ist in Fig. 5 gezeigt. Der Eingangsimpulszug wird am Eingang 500 angelegt, der mit einem UND-Glied 502 und einer Steuerschaltung 504 verbunden ist. Die Ausgangssignale des UND-Gliedes 502 stellen einen Binärzähler 506 zurück, an dessen Eingang ein Impulsgenerator 508 mit relativ hoher Frequenz angeschlossen ist. Auf diese Weise zählt der Binärzähler 506 die Anzahl der vom Impulsgenerator 508 abgegebenen Impulse zwischen je zwei am Eingang 500 erscheinenden Eingangsimpulsen. Bei dieser Anordnung mißt der Zähler 506 das Zeitintervall zwischen aufeinanderfolgenden Taktimpulsen bzw. zwischen einem Taktimpuls und einem eine binäre Eins darstellenden Impuls. Jeder vom Zähler 506 abgegebene Zählwert wird an die Rechenschaltung 510 abgegeben, die die Grenzwerte für die Feststellung der Anwesenheit eines Einerdatenbits vorherbestimmt. Der obere und der untere Grenzwert werden in die Register 512 und 514 eingespeichert, deren Ausgangssignale an die Vergleicherschaltungen 516 bzw. 518 abgegeben werden. Der obere und der untere Grenzwert werden ständig mit dem jeweiligen Zählerstand im Binärzähler 506 verglichen. Eine bistabile Kippschaltung 520 wird zurückgestellt und zeigt damit eine binäre Eins am Ausgang 521 an. Dieses Signal wird durch ein Ausgangssignal des »Kleiner«-Anschlusses der Vergleicherschaltung 516 und ein gleichzeitiges Ausgangssignai des »Größer«-Anschlusses der Vergleicherschaltung 518 bestimmt, die dem UND-Glied 522 zugeführt werden, das überThe possibility of a large number of semiconductor circuits Integrating them on a single wafer generally allows more complex ones to be used Circuits that have so far only been used economically for high-performance systems could. A corresponding arrangement is shown in FIG. The input pulse train is at the input 500 applied, which is connected to an AND gate 502 and a control circuit 504. The output signals of the AND gate 502 reset a binary counter 506, at whose input a pulse generator 508 is connected at a relatively high frequency. This is how the binary counter counts 506 the number of pulses emitted by pulse generator 508 between two at input 500 appearing input pulses. With this arrangement, the counter 506 measures the time interval between successive clock pulses or between a clock pulse and a binary one Pulse. Each count output by the counter 506 is output to the arithmetic circuit 510, which predetermines the limit values for determining the presence of a ones data bit. the upper and lower limit values are stored in registers 512 and 514, their output signals to the comparator circuits 516 and 518, respectively. The upper and lower limit are constantly compared with the respective count in the binary counter 506. A bistable multivibrator 520 is reset and thus shows a binary one at output 521. This signal is activated by an output signal from the "smaller" connection of the comparator circuit 516 and a simultaneous output signal of the "greater" terminal of the comparator circuit 518 determines which the AND gate 522 are fed to the

eine mit der Steuerschaltung 504 verbundene Leitung 524 entsperrt wird. Die bistabile Kippschaltung 520 wird eingestellt (dies ergibt ein der »Eins« komplementäres Signal am Ausgang 521), wenn dieVergleicher 516 und 518 andere Ausgangssignale abgeben. Der »Größer«-Anschluß und der »Gleiche-Anschluß der Vergleicherschaltung 516 sind mit dem ODER-Glied 526 verbunden, dessen Ausgangsleitung an das UND-Glied 528 angeschlossen ist, uma line 524 connected to the control circuit 504 is unlocked. The bistable flip-flop 520 is set (this results in a signal complementary to the "one" at output 521) when the comparators 516 and 518 provide other output signals. The "bigger" connection and the "same connection" of the comparator circuit 516 are connected to the OR gate 526, the output line thereof is connected to the AND gate 528 to

ίο die bistabile Kippschaltung 520 einzustellen und eir Steuersignal über eine Leitung 529 an die Steuerschaltung 504 abzugeben. Das Signal auf der Leitung 529 kennzeichnet eine Grenzwertüberschreitung oder ein Außertrittfallen und soll unter diesen Bedingungen ein Arbeiten des Systems verhindern. Dem Empfang einer binären Null entspricht das Zu-ίο set the bistable flip-flop 520 and eir Output the control signal to the control circuit 504 via a line 529. The signal on the line 529 indicates that a limit value has been exceeded or that a step has not been taken out of the equation and should under these conditions prevent the system from working. Receipt of a binary zero corresponds to the receipt

• sammentreffen eines Taktimpulses am Anschluß 530 mit einer Null am Anschluß 521.• Meeting of a clock pulse at connection 530 with a zero at terminal 521.

Die Steuerschaltung 504 liefert die Impulszüge inThe control circuit 504 supplies the pulse trains in

so Fig. 6. Das Eingangssignal der Steuerschaltung ist in Fig. 6(a) mit 532 bezeichnet. Von diesem Eingangssignal werden die wiedergegebenen Rückstelllmpulse 534 in F i g. 6 (b) und die Ladeimpulse 536 in Fig. 6(c) sowie die Abtastimpulse 538 inso Fig. 6. The input signal to the control circuit is denoted by 532 in Fig. 6 (a). The reset pulses are generated from this input signal 534 in FIG. 6 (b) and the charging pulses 536 in FIG. 6 (c) and the sampling pulses 538 in

»5 Fig. 6(d) und die Durchschaltimpulse 540 in Fig. 6(e) abgeleitet. Die Steuerschaltung arbeitet in der Weise, daß die Vorderkanten der Eingangssignallmpulse 532 die Vorderkanten der Rückstellimpulse 534 bewirken. Die Hinterkanten der Rückstellimpulse»5 Fig. 6 (d) and the gating pulses 540 in Fig. 6 (e) derived. The control circuit works in such that the leading edges of the input signal pulses 532 are the leading edges of the reset pulses 534 effect. The trailing edges of the reset pulses

534 erzeugen die Vorderkanten der Ladeimpulse 536 und der Durchschaltimpulse 540. Die Vorderkanten der Abtastimpulse 538 werden durch die Hinterkanten der Ladeimpulse 536 erzeugt, während die Hinterkanten hinreichend verzögert werden, damit am Anschluß 530 brauchbare Abtastimpulse auftreten. 534 generate the leading edges of charge pulses 536 and gating pulses 540. The leading edges of sample pulses 538 are generated by the trailing edges of charge pulses 536, while the Trailing edges are delayed sufficiently that useful sampling pulses appear at port 530.

Eine andere digitale Version der Erfindung, speziell für Grenzwerte bei einem Drittel und zwei Dritteln ist in Fig. 7 gezeigt. Der EingangsimpulszugAnother digital version of the invention, specifically for one-third and two-thirds limits is shown in FIG. The input pulse train

Γ™ ^{an den Ein}8^ang 500 angelegt, der mit einem UND-Glied 502 und der Steuerschaltung 704 verbunden ist. Der Ausgang des UND-Gliedes 502 ist mit dem Rückstelleingang eines Zählers 706 verbunden, der ein Drittel der von dem ImpulsgeneratorΓ ™ applied ^{to the in} 8 ^at g 500, which is connected to an AND gate 502 and the control circuit 704. The output of AND gate 502 is connected to the reset input of a counter 706 which is one third of that from the pulse generator

508 ausgehenden Bezugsimpulse zählt. Ein UND-■Mft · ^{708 Und eine Im}Pulsfrequenzteilerschaltung 710 sind für die Weitergabe von Impulsen zwischen den Impulsgenerator 508 und den Zähler 706 eingeschaltet. Der Generator 508 ist ebenfalls direkt508 outgoing reference pulses counts. An AND- ■ Mft · ^{708 and an Im} pulse frequency divider circuit 710 are switched on for passing pulses between the pulse generator 508 and the counter 706. The generator 508 is also direct

mit einem Binärzähler 712 verbunden, der durch jeden von der Steuerschaltung 704 kommenden Taktimpuls zurückgestellt wird. Der Zählwert vom Binärzahler 712 wird unter Steuerung der Steuerschaltung 704 auf einen Abwärtszähler 714 übertragen. Derconnected to a binary counter 712 which is indicated by each clock pulse coming from the control circuit 704 is reset. The count from the binary counter 712 is transferred to a down counter 714 under control of control circuit 704. the

Inhalt des Abwärtszählers 714 wird jeweils durch vom UND-Glied 708 kommende Impulse verändert, wenn dieses durch die Inverterschaltung 716 und ein Mehrfach-ODER-Glied 718, das mit vorbestimmten Stufen des Abwärtszählers 714 verbunden ist, ent-The content of the down counter 714 is changed by the pulses coming from the AND element 708, if this through the inverter circuit 716 and a multiple-OR gate 718, which with predetermined Stages of the down counter 714 is connected,

sperrt ist. Der Binärzähler 712 gibt seinen Zählerstand an die Vergleicherschaltungen 517 und 518 zusammen mit vorbestimmten Ausgabewerten des Laniers 706 ab. Diese Ausgangssignale ergeben sich durch »festverdrahtete Verschiebungen«, wodurch der Wert am einen Ausgang dem binär nach rechts oder links verschobenen Wert an einem anderen Ausgang entspricht. Ein Wert beträgt z. B. ein Drittel einer Zahl, und der andere Wert ist der um eineis locked. The binary counter 712 gives its count to the comparator circuits 517 and 518 together with predetermined output values of the Laniers 706 exits. These output signals result from "hard-wired shifts," which the value at one output corresponds to the value shifted binary to the right or left at another Output corresponds. A value is e.g. B. one third of a number, and the other value is that of one

Binärstelle verschobene Wert oder zwei Drittel dieser Zahl. Der Rest der Schaltung ist im wesentlichen derselbe wie bei der früheren Version.Binary digit shifted value or two thirds of that number. The rest of the circuit is essential the same as the previous version.

Die Steuerschaltung 704 gibt die Impulszüge gemäß F i g. 8 ab. Das Eingangssignal ist bei 732 in F i g. 8 (a) dargestellt, von der ein AbtastimpulszugThe control circuit 704 outputs the pulse trains as shown in FIG. 8 from. The input signal is at 732 in F i g. 8 (a), one of which is a sampling pulse train

734 in F i g. 8 (b) abgeleitet wird. Das Laden Inhalts des Binärzählers in den Abwärtszähler folgt durch den Impulszug 736 in F i g. 8 (c) und Zähler 706 wird durch die Impulse 738 in F i g. ί zurückgestellt. Die Ausgangs-Durchschaltimpulse mit 740 in F i g. 8 (e) bezeichnet.734 in FIG. 8 (b) is derived. Loading the contents of the binary counter into the down counter followed by pulse train 736 in FIG. 8 (c) and counter 706 is triggered by pulses 738 in FIG. ί deferred. The output gating pulses at 740 in FIG. 8 (e).

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Circuit arrangement for decoding a digital signal with strongly fluctuating scanning speed, which data signal consists of clock pulses and possibly data pulses inserted between these, characterized in that a circuit (212, 214; 216, 218, 220, 222, 224, 304, 330, 332, 336; 504, 506, 510, 512, 514; 706, 712, 714) provided is *; that a comparison stage (208; 342, 344, 346, 347, 348; 516, 518; 517, 518) with a predetermined tolerance range for determining the deviation and tracking of the circuit is provided and that an evaluation circuit (202, 204, 206, 210 , 236; 302, 304, 350, 354, 356; 510, 522, 524, 526, so 528) is available that detects and fades out pulses falling within the currently applicable clock pulse interval, but outside the specified tolerance range, as data pulses.

2. Circuit arrangement according to claim 1, characterized in that the circuit for determining the respective clock pulse interval contains an integrating circuit (214, 216; 330) which can be reset by the clock pulses.

3. Circuit arrangement according to claim 1, characterized in that a first counter (506, 706) connected to a pulse generator (508) is provided for determining the respective clock pulse interval.

4. Circuit arrangement according to claim 1 and 2, characterized in that the circuit for determining the clock pulse interval contains an integrating stage (330) and a storage stage (332) and a voltage divider (346, 347, 348) connected to the storage stage for determining the tolerance range.

5. Circuit arrangement according to Claim 1 and 2, characterized in that switching means (332, 346, 347, 348; 510, 512, 514; 706, 708, 710, 712) associated therewith are provided for setting the tolerance limits of the comparison stage and with the input are connected to the comparison stage.

6. Circuit arrangement according to claim 1 and 2, characterized in that two integration circuits (214, 216; 330, 332) are provided, one of which is used to accumulate the display value and the other of which is used to store the reference value.

7. Circuit arrangement according to claim 1 and 2, characterized in that the comparison stage consists of two comparison circuits (342, 344; 516, 518; 517, 518) each having a tolerance value deviating from the current setpoint on one or the other side define.

8. The circuit arrangement according to claim 7, characterized in that the tolerance range is substantially between Vs and ^_2/3 of the clock interval.

9. Circuit arrangement according to claim 1 and 2, characterized in that the circuit for determining the clock pulse interval for the mutual measurement of the successive clock intervals contains two sawtooth generators (214, 216) .

10. Circuit arrangement according to claim 1 and 2, characterized in that the comparison stage consists of two amplitude comparison circuits (516, 518) that at the outputs for "greater than" and for "equal to" one of the two comparison circuits (516) an OR gate ( 526) is connected, that a bistable multivibrator (520) is provided with a setting input coupled to the OR gate, a reset input and two complementary outputs and that an AND gate (522) with the output for "smaller" of the first comparison circuit ( 516) and is connected to the output for "greater" of the second comparison circuit (518) and connected on the output side to the reset input of the flip-flop circuit (520).

11. Circuit arrangement according to claim 10, characterized in that the circuit for determining the clock pulse interval has a pulse generator (508) on which a with e ^; nem reset input provided first counter (506) is connected that between the pulse input (500) and the first counter (506) an AND element (502) is switched on, which can be controlled via a scanning line, that also a control circuit (504) with the pulse input (500) is connected to the button input of the AND element and to the output of the OR element (526) connected to the one comparison circuit (516) and has a number of output lines on which, depending on the input pulses and the output signal, of the OR gate (526) temporally shifted pulses occur and that with the first counter (506) a computing circuit (510) and two registers (512, 514) are provided for calculating or storing the upper and lower limit value of the tolerance range and with the Comparison circuits (516, 518) are connected.

12. Circuit arrangement according to claim 11, characterized in that a second counter (712) is provided which is directly connected to the pulse generator (508) and whose reset input [R) is connected to the control circuit (704) , that furthermore an AND element (708) and a frequency divider circuit (710) between the pulse generator (508) and the first counter (706) are switched on, that a down counting circuit (714) is connected to the second counter for receiving count values, controlled by the control circuit (704), and with its The input terminal (AB) is connected to the output of the AND element (708) , that another OR element (718) is connected to the down counter (714) and on the output side is connected to an inverter stage (716) which is connected to the second input of the AND gate (517, 518) are each connected via a line to different stages of the first counter (706), which differ from one another by a predetermined count.

13. Circuit arrangement according to claim 12, characterized in that the frequency divider circuit has a division ratio of 1: 3

and that the predetermined difference between the levels of the first counter (706) at which the comparison circuits (517, 51R) are connected, the factor is 2

'f.'f.

The invention relates to a circuit arrangement now decoding a digital signal at strong fluctuating scanning speed, which data server consists of clock pulses and possibly data pulses inserted between them. Various methods are known in which

Signa! is _ert so Modur for representing binary data, that two different frequencies reeben. Often the ratio of the pulse widths or frequencies is 2: 1. The signals can. electrical form or as a recording in the form of magnetizations or line marks on Tptpn. For the state of the art, reference is made here to US patents 28 53 357 and 32 17 329, for example. These patents describe magnetic recording using pulse rate modulation (PRM) with a ratio of 2: 1 to distinguish data on a binary basis.

In principle, a pulse frequency modulated sienal consists of two partial signals that are harmonious to each other.The partial signal with the lower Fre-η .Vn / is usually the clock signal, and the partial signal with Zr higher frequency is usually the modulating signal, although this is only for a certain code